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JP5682482B2 - Slew rate control device - Google Patents

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JP5682482B2 JP2011149201A JP2011149201A JP5682482B2 JP 5682482 B2 JP5682482 B2 JP 5682482B2 JP 2011149201 A JP2011149201 A JP 2011149201A JP 2011149201 A JP2011149201 A JP 2011149201A JP 5682482 B2 JP5682482 B2 JP 5682482B2
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Description

本願に開示の技術は、スルーレートコントロール装置に関するものである。特に、クロック信号の出力回路において、クロック信号の周波数に応じた最適なスルーレート調整を行うことにより、電磁波輻射ノイズを抑制したスルーレートコントロール装置に関する。 Technique disclosed in the present application are those related to the slew rate control equipment. In particular, in the output circuit of the clock signal, by performing the optimum slew rate adjustment in accordance with the frequency of the clock signal relates to the slew rate control equipment which suppresses the electromagnetic radiation noise.

近年、半導体装置の高速化・高密度化に伴い、半導体装置からの電磁波輻射(以降、EMI)ノイズが問題となっている。EMIノイズとは、半導体装置等から放射される電磁波ノイズのことである。EMIノイズの強度が大きくなると、周囲の機器に対し誤動作などの悪影響を及ぼす恐れがある。このEMIノイズの原因の一つとして、クロック信号を出力するクロックジェネレータの出力部やクロック信号の伝送路が挙げられる。このクロック信号に起因するEMIノイズは、クロック信号の振幅やスルーレートの大きさに関係している。これらクロック信号の振幅やスルーレートが小さい程、EMIノイズが抑制されることは一般的に知られている。EMIノイズの対策として、クロック信号の振幅やスルーレートの調節機能をクロックジェネレータに備えることが従来から提案されてきている。   In recent years, with the increase in speed and density of semiconductor devices, electromagnetic radiation (hereinafter referred to as EMI) noise from the semiconductor devices has become a problem. The EMI noise is electromagnetic wave noise radiated from a semiconductor device or the like. When the intensity of EMI noise increases, there is a risk of adverse effects such as malfunctions on surrounding equipment. One of the causes of the EMI noise is an output unit of a clock generator that outputs a clock signal and a transmission path of the clock signal. The EMI noise caused by the clock signal is related to the amplitude of the clock signal and the slew rate. It is generally known that EMI noise is suppressed as the amplitude and slew rate of these clock signals are smaller. As a countermeasure against EMI noise, it has been conventionally proposed to provide a clock generator with a function of adjusting the amplitude and slew rate of a clock signal.

例えば、出力バッファとして、プルアップ側出力バッファとプルダウン側出力バッファとを備えており、プルアップ側出力バッファおよびプルダウン側出力バッファ1の各々は、複数のMOSFETから構成されるものがある。プルアップ側出力バッファおよびプルダウン側出力バッファ1の各々のMOSFETは、ドレインが出力端子に共通に接続され、ソースが接地電位に接続されて並列形態とされる。各々のMOSFETは幾つかの数ごとにまとめられ出力バッファ群とされ、各出力バッファ群毎に、外部から切り替え可能なスルーレート調整コードに応じて駆動する出力バッファ群が制御される技術がある(特許文献1など)。   For example, as an output buffer, a pull-up side output buffer and a pull-down side output buffer are provided, and each of the pull-up side output buffer and the pull-down side output buffer 1 includes a plurality of MOSFETs. Each MOSFET of the pull-up side output buffer 1 and the pull-down side output buffer 1 has a drain connected in common to the output terminal and a source connected to the ground potential in parallel form. There is a technique in which each MOSFET is grouped into several output buffers to form an output buffer group, and for each output buffer group, an output buffer group that is driven according to a slew rate adjustment code that can be switched from the outside is controlled ( Patent Document 1).

また、スルーレート調整モードでは、元のクロックの立ち上がりから伝送路送出信号が立ち上って参照電圧に達する時刻までの時間を、元のクロックの周期に一致させることによってスルーレートを調整するものがある。2つの信号の立ち上がりの時刻のずれの方向に応じて、出力バッファのパラメータを増減させることでスルーレートを調整する(特許文献2など)。   In the slew rate adjustment mode, there is a slew rate adjustment in which the time from the rising edge of the original clock to the time when the transmission line transmission signal rises and reaches the reference voltage is matched with the period of the original clock. The slew rate is adjusted by increasing / decreasing the parameter of the output buffer in accordance with the direction of the time difference between the rise times of the two signals (Patent Document 2 or the like).

また、プロセスばらつき、電源電圧や温度の変動(いわゆる、PVTの変動)によるスルーレートの変化を低減するために、位相同期ループ回路(PLL回路)を利用するものがある。ロック状態となることによりPVTによらない周波数を提供する(特許文献3など)。   In addition, there is a circuit that uses a phase-locked loop circuit (PLL circuit) in order to reduce changes in slew rate due to process variations, power supply voltage and temperature fluctuations (so-called PVT fluctuations). A frequency that does not depend on PVT is provided by being in a locked state (for example, Patent Document 3).

特開2005−39549号公報JP 2005-39549 A 特開2006−245816号公報JP 2006-245816 A 特開2003−179480号公報JP 2003-179480 A 特開2003−188705号公報JP 2003-188705 A

クロック信号の周波数が低い場合において、EMIノイズを低減するためにスルーレートを低く設定する。しかし、この低いスルーレートの設定では、高い周波数に切り替った場合に、クロック信号は、クロック周期の間に電源電圧、接地電圧まで遷移することができず、矩形波形を有したクロック信号を出力できなくなる場合がある。また、クロック信号の周波数が高い場合において採用したスルーレートでは、低い周波数に切り替った場合に、クロック周期に対してスルーレートは高すぎるため、クロック信号のジッタ等の遷移時の擾乱が生じ、EMIノイズが増加する恐れがある。したがって、クロック信号の周波数に応じてスルーレートを調整することが必要である。   When the frequency of the clock signal is low, the slew rate is set low in order to reduce EMI noise. However, with this low slew rate setting, when switching to a high frequency, the clock signal cannot transition to the power supply voltage or ground voltage during the clock period, and a clock signal having a rectangular waveform is output. It may not be possible. In addition, the slew rate adopted when the frequency of the clock signal is high, the slew rate is too high with respect to the clock period when switching to a low frequency, so disturbances at the transition such as jitter of the clock signal occur, EMI noise may increase. Therefore, it is necessary to adjust the slew rate according to the frequency of the clock signal.

上記の背景技術は、種々、出力信号のスルーレートの調節に関する技術を開示するものである。しかしながら、背景技術に開示される技術は、何れもクロック信号の周波数に合わせてスルーレートを調整することについては開示されていない。   The above background art discloses various techniques relating to adjustment of the slew rate of the output signal. However, none of the techniques disclosed in the background art disclose adjusting the slew rate in accordance with the frequency of the clock signal.

本願に開示される技術は上記の課題に鑑み提案されたものであって、クロック信号の出力バッファにおいて、クロック信号の周波数に応じたスルーレートの調整を行うことによりEMIノイズを抑制することが可能なスルーレートコントロール装置を提供することを目的とする。 The technology disclosed in the present application has been proposed in view of the above problems, and it is possible to suppress EMI noise by adjusting the slew rate in accordance with the frequency of the clock signal in the clock signal output buffer. an object of the present invention is to provide a slew rate control equipment.

本願に開示される技術に係るスルーレートコントロール装置は、入力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて入力電圧に対するクロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と、入力電圧および変換ゲインの各々に対して正の相関関係を有する制御電流を出力する第1電圧電流変換器と、位相同期ループ回路によりロックされるクロック信号に基づいて出力クロック信号を出力する出力回路と、制御電流に応じて出力回路のドライブ電流を設定する出力バッファ制御回路と、を備え、第1電圧電流変換部は、入力電圧および変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、入力電圧および変換ゲインの何れか他方に応じて抵抗値が設定され、バイアス電圧が印加される抵抗回路部とを備える。 Slew rate control device according to the technology disclosed in the present application, produces a clock signal whose frequency increases or decreases according to the increase or decrease of the input voltage to be input, the frequency of the clock signal to the input voltage increases or decreases according to the conversion gain a phase locked loop circuit having a voltage controlled oscillator, a first voltage-current converter for outputting a control current having a positive correlation with respect to each of the input voltage and conversion gain, clock locked by position phase locked loop circuit An output circuit that outputs an output clock signal based on the signal; and an output buffer control circuit that sets a drive current of the output circuit according to the control current . The first voltage-current converter is configured to input the input voltage and the conversion gain. A bias setting unit for setting a bias voltage according to either one, and a resistor according to either the input voltage or the conversion gain There is set, Ru and a resistor circuit which bias voltage is applied.

また、本願に開示される技術に係るスルーレートコントロール装置は、入力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて入力電圧に対するクロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と、位相同期ループ回路によりロックされるクロック信号に基づいて出力クロック信号を出力する出力回路と、入力電圧および変換ゲインの各々に対して正の相関関係を有する制御電流に応じて出力回路のドライブ電流を設定する出力バッファ制御回路と、を備え、電圧制御発振器は、入力電圧および変換ゲインに応じた制御電流を出力する第2電圧電流変換器と、第2電圧電流変換器から出力される制御電流が入力され、クロック信号を出力する電流制御発振器と、を備え、第2電圧電流変換部は、入力電圧および変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、入力電圧および変換ゲインの何れか他方に応じて抵抗値が設定され、バイアス電圧が印加される抵抗回路部とを備える。 Further, the slew rate control device according to the technique disclosed in the present application generates a clock signal whose frequency increases / decreases according to an increase / decrease in input voltage, and the frequency of the clock signal relative to the input voltage increases / decreases according to a conversion gain. A phase-locked loop circuit having a voltage-controlled oscillator, an output circuit that outputs an output clock signal based on a clock signal locked by the phase-locked loop circuit, and a positive correlation with each of the input voltage and the conversion gain An output buffer control circuit configured to set a drive current of the output circuit according to the control current, the voltage-controlled oscillator includes a second voltage-current converter that outputs a control current according to the input voltage and the conversion gain, A current control oscillator that receives a control current output from the two-voltage current converter and outputs a clock signal; The two-voltage current conversion unit has a bias setting unit that sets a bias voltage according to one of the input voltage and the conversion gain, and a resistance value that is set according to either the input voltage or the conversion gain. A resistance circuit portion to which is applied.

本願に開示される技術に係るスルーレートコントロール装置によれば、出力クロック信号の周波数に比例して出力回路のドライブ能力が大きくなる関係を有し、周波数に応じて好適なスルーレートが決定することができる。例えば、入力電圧とドライブ能力との相関関係とは正の相関関係にあるため、入力電圧の増減に応じてクロック信号の周波数が増減すると共にドライブ能力が増減する。これにより、出力クロック信号の周波数に応じたスルーレートが設定される。また、変換ゲインとドライブ能力とは正の相関関係にあるため、変換ゲインの増減に応じてクロック信号の周波数が増減すると共にドライブ能力が増減する。これにより、出力クロック信号の周波数に応じたスルーレートが設定される。
ここで、所定の周波数の出力クロック信号を出力する場合において、位相同期ループにおける変換ゲインが変化する場合を考える。入力電圧は変換ゲインに応じてクロック信号に変換されるため、所定の周波数に対して変換ゲインとは負の相関関係を有して入力電圧が設定される。すなわち、変換ゲインの増減とは逆に入力電圧は減増する。変換ゲインとドライブ能力との相関関係と、入力電圧とドライブ能力との相関関係とは、共に正の相関関係を有するので、変換ゲインの増減に応じてドライブ能力は増減し、入力電圧の減増に応じてドライブ能力は減増する。変換ゲインの変化にかかわらず、変換ゲインに応じたドライブ能力の設定と入力電圧に応じたドライブの設定とは、互いに相殺しドライブ能力を一意に決定することができる。
According to the slew rate control equipment according to the technology disclosed in the present application, has a driving capability is increased relationship of the output circuit in proportion to the frequency of the output clock signal, the preferred slew rate is determined in accordance with the frequency be able to. For example, since the correlation between the input voltage and the drive capability is a positive correlation, the frequency of the clock signal increases and decreases as the input voltage increases and decreases, and the drive capability increases and decreases. Thereby, the slew rate corresponding to the frequency of the output clock signal is set. In addition, since the conversion gain and the drive capability are positively correlated, the frequency of the clock signal increases and decreases as the conversion gain increases and decreases. Thereby, the slew rate corresponding to the frequency of the output clock signal is set.
Here, a case where the conversion gain in the phase locked loop changes when an output clock signal having a predetermined frequency is output will be considered. Since the input voltage is converted into a clock signal according to the conversion gain, the input voltage is set with a negative correlation with the conversion gain for a predetermined frequency. That is, the input voltage decreases and increases contrary to the increase and decrease of the conversion gain. Since the correlation between the conversion gain and the drive capability and the correlation between the input voltage and the drive capability both have a positive correlation, the drive capability increases or decreases as the conversion gain increases or decreases, and the input voltage decreases or increases. The drive capacity will increase or decrease accordingly. Regardless of the change in the conversion gain, the setting of the drive capability according to the conversion gain and the setting of the drive according to the input voltage can be canceled out to uniquely determine the drive capability.

第1実施形態に係るスルーレートコントロール装置のブロック図である。1 is a block diagram of a slew rate control device according to a first embodiment. FIG. 第1実施形態に係る電圧電流変換器の一例を示す回路図である。It is a circuit diagram which shows an example of the voltage-current converter which concerns on 1st Embodiment. 出力バッファの一例を示す回路図である。It is a circuit diagram which shows an example of an output buffer. VCO入力電圧とドライブ能力の関係を示す図である。It is a figure which shows the relationship between a VCO input voltage and drive capability. K分周器設定に対するドライブ能力の制御の一例を示す図である。It is a figure which shows an example of control of the drive capability with respect to K frequency divider setting. 電圧電流変換器のゲインに対するドライブ能力の制御の一例を示す図である。It is a figure which shows an example of the control of the drive capability with respect to the gain of a voltage current converter. PVTの変動に対するドライブ能力の制御の一例を示す図である。It is a figure which shows an example of control of the drive capability with respect to the fluctuation | variation of PVT. 第2実施形態に係るスルーレートコントロール装置のブロック図である。It is a block diagram of the slew rate control apparatus which concerns on 2nd Embodiment. 第2実施形態に係る電圧電流変換器の回路図である。It is a circuit diagram of the voltage-current converter which concerns on 2nd Embodiment. 電流制御発振器の回路図である。It is a circuit diagram of a current controlled oscillator. 電流制御発振器(別例)の回路図である。It is a circuit diagram of a current controlled oscillator (another example). 第3実施形態に係るスルーレートコントロール装置のブロック図である。It is a block diagram of the slew rate control apparatus which concerns on 3rd Embodiment.

図1は、本願の第1実施形態に係るスルーレートコントロール装置1のブロック図である。スルーレートコントロール装置1は、出力されるクロック信号CKoの周波数を可変に設定できる装置であって、クロック信号CKoのレベル遷移時のスルーレートを周波数に応じて調整する装置である。   FIG. 1 is a block diagram of a slew rate control device 1 according to the first embodiment of the present application. The slew rate control device 1 is a device that can variably set the frequency of the output clock signal CKo, and is a device that adjusts the slew rate at the level transition of the clock signal CKo according to the frequency.

スルーレートコントロール装置1は、N分周器11a、周波数位相比較器12、チャージポンプ(CP)13、ループフィルタ14、電圧制御発振器(VCO)15a、K分周器16、M分周器17a、およびインバータ回路23を備えるPLL(Pharse Locked Loop)回路24aと、出力周波数比判定器18aと、電圧電流変換器(V/I変換器)19aと、出力周波数比判定器18aおよび電圧電流変換器19aによって制御される出力バッファ20aとを備える。   The slew rate control device 1 includes an N divider 11a, a frequency phase comparator 12, a charge pump (CP) 13, a loop filter 14, a voltage controlled oscillator (VCO) 15a, a K divider 16, an M divider 17a, And a PLL (Phase Locked Loop) circuit 24a including an inverter circuit 23, an output frequency ratio determiner 18a, a voltage / current converter (V / I converter) 19a, an output frequency ratio determiner 18a, and a voltage / current converter 19a. And an output buffer 20a controlled by.

PLL回路24aの備える周波数位相比較器12は、基準クロック信号CKrがN分周器11aによりN分周されたクロック信号であるN分周信号CKNと、クロック信号CKがM分周器17aによりM分周されたクロック信号であるM分周信号CKMとの位相差を検出し、位相差に応じてチャージポンプ13を制御する位相差信号CPCを出力する。チャージポンプ13は、位相差信号CPCに応じてループフィルタ14を充放電する信号を出力し、ループフィルタ14の一端に位相差信号CPCに応じた差電圧であるVCO入力電圧Viを発生させる。VCO入力電圧Viは電圧制御発振器15aに印加され、クロック信号CKはVCO入力電圧Viに応じた周波数となる。PLL回路24aは、N分周信号CKNとM分周信号CKMとの周波数および位相差を一致させるように動作する。これにより、基準クロック信号CKrの周波数のM/N倍の周波数となるクロック信号CKが出力され、更に、K分周器16によりK分周されインバータ回路23を介し出力バッファ20aに入力されるバッファ入力信号CKiを出力する。   The frequency phase comparator 12 included in the PLL circuit 24a includes an N-divided signal CKN that is a clock signal obtained by dividing the reference clock signal CKr by N by the N-divider 11a, and an M-divider 17a. A phase difference from the divided M signal CKM, which is a divided clock signal, is detected, and a phase difference signal CPC for controlling the charge pump 13 according to the phase difference is output. The charge pump 13 outputs a signal for charging / discharging the loop filter 14 according to the phase difference signal CPC, and generates a VCO input voltage Vi that is a difference voltage according to the phase difference signal CPC at one end of the loop filter 14. The VCO input voltage Vi is applied to the voltage controlled oscillator 15a, and the clock signal CK has a frequency corresponding to the VCO input voltage Vi. The PLL circuit 24a operates so as to match the frequency and phase difference between the N-divided signal CKN and the M-divided signal CKM. As a result, a clock signal CK having a frequency M / N times the frequency of the reference clock signal CKr is output, and is further divided by K by the K divider 16 and input to the output buffer 20a via the inverter circuit 23. The input signal CKi is output.

電圧制御発振器15aは、ゲイン設定信号Giが入力されることにより、VCO入力電圧Viからクロック信号CKに変換する際の変換ゲインGiを制御することができる。ゲイン設定信号Giにより設定される値が大きいほど、VCO入力電圧Viに対するクロック信号CKの周波数は増加する。また、K分周器16は、K分周器設定信号KiによりK分周値が設定される。クロック信号CKをK分周してバッファ入力信号CKiを出力する。また、K分周器16は、K分周器設定信号KiによりK分周値が設定される。クロック信号CKをK分周してバッファ入力信号CKiを出力する。   The voltage controlled oscillator 15a can control the conversion gain Gi when converting the VCO input voltage Vi to the clock signal CK by receiving the gain setting signal Gi. The greater the value set by the gain setting signal Gi, the higher the frequency of the clock signal CK with respect to the VCO input voltage Vi. The K frequency divider 16 is set to a K frequency division value by a K frequency divider setting signal Ki. The clock signal CK is divided by K and a buffer input signal CKi is output. The K frequency divider 16 is set to a K frequency division value by a K frequency divider setting signal Ki. The clock signal CK is divided by K and a buffer input signal CKi is output.

出力周波数比判定器18aは、K分周器設定信号Kiを入力され、周波数比信号Fiを出力バッファ20aの備えるバッファ制御回路21aに出力する。基準クロック信号CKrの周波数、N分周器11aのN分周値の設定、およびM分周器17aのM分周値の設定が固定されていることから、K分周器設定信号Kiにより、クロック信号CKoの周波数は決定される。したがって、バッファ制御回路21aは、出力周波数比判定器18aから出力される周波数比信号Fiにより、クロック信号CKoのスルーレートを周波数に応じたスルーレートに調整するために、出力バッファ20aのドライブ能力を制御する。   The output frequency ratio determiner 18a receives the K frequency divider setting signal Ki and outputs the frequency ratio signal Fi to the buffer control circuit 21a provided in the output buffer 20a. Since the frequency of the reference clock signal CKr, the setting of the N divider value of the N divider 11a, and the setting of the M divider value of the M divider 17a are fixed, the K divider setting signal Ki The frequency of the clock signal CKo is determined. Therefore, the buffer control circuit 21a adjusts the drive capability of the output buffer 20a in order to adjust the slew rate of the clock signal CKo to the slew rate corresponding to the frequency by the frequency ratio signal Fi output from the output frequency ratio determiner 18a. Control.

電圧電流変換器19aは、ゲイン設定信号GiとVCO入力電圧Viとが入力され、制御電流Ibを出力する。制御電流Ibは、バッファ制御回路21aに入力される。出力回路22aのドライブ能力を制御する電流である。ゲイン設定信号Giとは電圧制御発振器15aの変換ゲインGiを制御する信号であり、電圧制御発振器15aはVCO入力電圧Viにゲイン設定信号Giに応じて制御される変換ゲインGiを乗じて出力されるクロック信号CKの周波数が決定される。したがって、出力バッファ20aから出力されるクロック信号CKoのスルーレートを制御するため、電圧電流変換器19aは、VCO入力電圧Viとゲイン設定信号Giとに応じた制御電流Ibを出力する。制御電流Ibは、電圧電流変換器19aの制御により、VCO入力電圧Viおよび変換ゲインGiと正の相関関係になる(Ib∝(Vi、Gi))。   The voltage / current converter 19a receives the gain setting signal Gi and the VCO input voltage Vi and outputs a control current Ib. The control current Ib is input to the buffer control circuit 21a. This current controls the drive capability of the output circuit 22a. The gain setting signal Gi is a signal for controlling the conversion gain Gi of the voltage controlled oscillator 15a. The voltage controlled oscillator 15a is output by multiplying the VCO input voltage Vi by the conversion gain Gi controlled according to the gain setting signal Gi. The frequency of the clock signal CK is determined. Therefore, in order to control the slew rate of the clock signal CKo output from the output buffer 20a, the voltage / current converter 19a outputs a control current Ib corresponding to the VCO input voltage Vi and the gain setting signal Gi. The control current Ib has a positive correlation with the VCO input voltage Vi and the conversion gain Gi under the control of the voltage / current converter 19a (Ib∝ (Vi, Gi)).

出力バッファ20aは、バッファ制御回路21aおよび出力回路22aを備える。出力回路22aは、入力されたバッファ入力信号CKiをクロック信号CKoとして出力する。出力回路22aのドライブ能力は、バッファ制御回路21aにより制御される。バッファ制御回路21aは、周波数比信号Fiおよび制御電流Ibにより、クロック信号CKoのスルーレートを周波数に応じたスルーレートに調整するために、出力バッファ20aのドライブ能力Drを制御する。ドライブ能力Drは、バッファ制御回路21aの制御により、制御電流Ibと正の相関関係になり(Dr∝Ib)、周波数比信号Fiと負の相関関係になる(Dr∝1/Fi)。   The output buffer 20a includes a buffer control circuit 21a and an output circuit 22a. The output circuit 22a outputs the input buffer input signal CKi as a clock signal CKo. The drive capability of the output circuit 22a is controlled by the buffer control circuit 21a. The buffer control circuit 21a controls the drive capability Dr of the output buffer 20a in order to adjust the slew rate of the clock signal CKo to the slew rate corresponding to the frequency by the frequency ratio signal Fi and the control current Ib. The drive capability Dr has a positive correlation with the control current Ib (Dr∝Ib) and a negative correlation with the frequency ratio signal Fi (Dr∝1 / Fi) under the control of the buffer control circuit 21a.

図2は、第1実施形態に係る電圧電流変換器19aの一例を示す回路図である。オペアンプ31、PMOSトランジスタTp11、Tp12、ドレイン負荷部32を備える。   FIG. 2 is a circuit diagram showing an example of the voltage-current converter 19a according to the first embodiment. An operational amplifier 31, PMOS transistors Tp 11 and Tp 12, and a drain load unit 32 are provided.

PMOSトランジスタTp11、Tp12のソース端子は電源電圧VDDに接続され、ゲート端子はオペアンプ31の出力端子に接続される。また、PMOSトランジスタTp11のドレイン端子は、オペアンプ31の非反転入力端子に接続されるとともに、抵抗成分であるドレイン負荷部32を介し接地電位に接続される。ドレイン負荷部32は、オペアンプ31の反転入力端子にVCO入力電圧Viを入力される。オペアンプ31は、PMOSトランジスタTp11のドレイン端子がVCO入力電圧Viに一致するようにPMOSトランジスタTp11のゲート端子をバイアスする。これにより、後述する負荷部32に印加される電圧がVCO入力電圧Viとなる。PMOSトランジスタTp11を介してドレイン負荷部32に流れる電流はVCO入力電圧Viに比例する電流に制御される。この電流は、ゲート端子がPMOSトランジスタTp11のゲート端子に接続されているPMOSトランジスタTp12がオペアンプ31により制御されることにより、PMOSトランジスタTp12にも流れ、PMOSトランジスタTp12制御電流Ibとして出力される。ここで、PMOSトランジスタTp11とPMOSトランジスタTp12とは、ソース端子およびゲート端子の印加電圧が同じであるため、トランジスタのサイズ比に応じて電流比が決定される。トランジスタサイズが同じ場合には同じ電流が流れる。   The source terminals of the PMOS transistors Tp11 and Tp12 are connected to the power supply voltage VDD, and the gate terminals are connected to the output terminal of the operational amplifier 31. Further, the drain terminal of the PMOS transistor Tp11 is connected to the non-inverting input terminal of the operational amplifier 31 and is connected to the ground potential via the drain load part 32 which is a resistance component. The drain load unit 32 receives the VCO input voltage Vi at the inverting input terminal of the operational amplifier 31. The operational amplifier 31 biases the gate terminal of the PMOS transistor Tp11 so that the drain terminal of the PMOS transistor Tp11 matches the VCO input voltage Vi. Thereby, the voltage applied to the load part 32 mentioned later becomes the VCO input voltage Vi. The current flowing through the drain load unit 32 via the PMOS transistor Tp11 is controlled to a current proportional to the VCO input voltage Vi. This current flows also to the PMOS transistor Tp12 when the PMOS transistor Tp12 whose gate terminal is connected to the gate terminal of the PMOS transistor Tp11 is controlled by the operational amplifier 31, and is output as the PMOS transistor Tp12 control current Ib. Here, since the applied voltages of the source terminal and the gate terminal of the PMOS transistor Tp11 and the PMOS transistor Tp12 are the same, the current ratio is determined according to the transistor size ratio. When the transistor size is the same, the same current flows.

オペアンプ31によりPMOSトランジスタTp11のドレイン端子はVCO入力電圧Viと同じ電圧に制御されるので、VCO入力電圧Viの電圧値が高くなるほどPMOSトランジスタTp11の電流能力は増加し、PMOSトランジスタTp12に流れる制御電流Ibも増加する。一方、VCO入力電圧Viの電圧値が低くなるほど、オペアンプ31によりPMOSトランジスタTp11の電流能力は減少され、PMOSトランジスタTp12に流れる制御電流Ibも減少する。電圧電流変換器19aの第1の制御結果として、入力電圧であるVCO入力電圧Viと出力である制御電流Ibとの関係が正の相関関係になる(Ib∝Vi)。   Since the drain terminal of the PMOS transistor Tp11 is controlled to the same voltage as the VCO input voltage Vi by the operational amplifier 31, the current capability of the PMOS transistor Tp11 increases as the voltage value of the VCO input voltage Vi increases, and the control current flowing through the PMOS transistor Tp12 Ib also increases. On the other hand, the current capability of the PMOS transistor Tp11 is reduced by the operational amplifier 31 and the control current Ib flowing through the PMOS transistor Tp12 is reduced as the voltage value of the VCO input voltage Vi is lowered. As a first control result of the voltage / current converter 19a, the relationship between the VCO input voltage Vi that is the input voltage and the control current Ib that is the output becomes a positive correlation (Ib∝Vi).

ドレイン負荷部32は、N個の抵抗群RdとNMOSトランジスタ群Tdとを備える。抵抗群Rdの備える抵抗R1の一端にNMOS群Tdの備えるNMOSトランジスタTn11のドレイン端子が接続される。抵抗R1の他端はPMOSトランジスタTp11のドレイン端子に接続され、NMOSトランジスタTn11のソース端子は接地電位が接続される。NMOSトランジスタTn11のゲート端子にバス信号であるゲイン設定信号Giの1ビットであるゲイン設定信号g1が入力されるスイッチ素子付きの抵抗素子回路である。ドレイン負荷部32は、抵抗R1とNMOSトランジスタTn11とによる抵抗素子回路と同様の抵抗素子回路がNセット備えられ、PMOSトランジスタTp11のドレイン端子と接地電位間に並列に接続される。   The drain load unit 32 includes N resistance groups Rd and NMOS transistor groups Td. The drain terminal of the NMOS transistor Tn11 included in the NMOS group Td is connected to one end of the resistor R1 included in the resistor group Rd. The other end of the resistor R1 is connected to the drain terminal of the PMOS transistor Tp11, and the ground potential is connected to the source terminal of the NMOS transistor Tn11. This is a resistance element circuit with a switch element in which a gain setting signal g1 that is one bit of a gain setting signal Gi that is a bus signal is input to the gate terminal of the NMOS transistor Tn11. The drain load unit 32 includes N sets of resistance element circuits similar to the resistance element circuit including the resistor R1 and the NMOS transistor Tn11, and is connected in parallel between the drain terminal of the PMOS transistor Tp11 and the ground potential.

NMOS群Tdに備えられるNMOSトランジスタTn11ないしTn1nの電流能力は、何れも制御電流Ibに対し十分に高くスイッチとして機能するものとする。また、抵抗群Rdの抵抗R1ないしRnは、抵抗値が2のべき乗単位に設定されるものとする。これにより、変換ゲインGiが2のべき乗単位に設定され、これに対応するゲイン設定信号Giが2進表現されたビット列である場合に、ゲイン設定信号giのビット値がLSBから上位に向かうにしたがい、2のべき乗で抵抗値が小さくなる各抵抗素子回路のNMOSトランジスタに入力してオンオフの状態を制御すれば、ゲイン設定信号Giに応じた抵抗値がPMOSトランジスタTp11のドレイン端子に接続される。   The current capability of the NMOS transistors Tn11 to Tn1n included in the NMOS group Td is assumed to be sufficiently high with respect to the control current Ib to function as a switch. Further, it is assumed that the resistances R1 to Rn of the resistance group Rd have resistance values set to power-of-2 units. As a result, when the conversion gain Gi is set to a power-of-two unit and the corresponding gain setting signal Gi is a bit string expressed in binary, the bit value of the gain setting signal gi increases from the LSB to the higher order. If the ON / OFF state is controlled by inputting to the NMOS transistor of each resistance element circuit whose resistance value decreases by a power of 2, the resistance value corresponding to the gain setting signal Gi is connected to the drain terminal of the PMOS transistor Tp11.

この場合、ゲイン設定信号Giにより設定される変換ゲインGiの設定値が大きくなるほどゲイン設定信号Giのビット値は上位ビットで表わされる値となる。オン状態となるNMOS群TdのNMOSトランジスタにより2のべき乗単位で小さな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部32の抵抗値が小さくなる。この結果、PMOSトランジスタTp11に流れる電流が増大する。それに伴いPMOSトランジスタTp12に流れる制御電流Ibが増加する。また、変換ゲインGiの設定値が小さくなるほどゲイン設定信号Giのビット値は下位ビットで表わされる値となる。オン状態となるNMOS群TdのNMOSトランジスタが2のべき乗単位で大きな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部32の抵抗値が大きくなる。この結果、PMOSトランジスタTp11に流れる電流が減少し、制御電流Ibが減少する。これにより、電圧制御発振器15aに設定される変換ゲインGiに比例して、出力バッファ20aのドライブ能力が制御される。   In this case, the bit value of the gain setting signal Gi becomes a value represented by the higher bits as the setting value of the conversion gain Gi set by the gain setting signal Gi increases. A resistance element circuit having a small resistance value in units of powers of 2 is selected by the NMOS transistors of the NMOS group Td to be turned on, and the resistance value of the drain load portion 32 becomes small. As a result, the current flowing through the PMOS transistor Tp11 increases. As a result, the control current Ib flowing through the PMOS transistor Tp12 increases. Further, the bit value of the gain setting signal Gi becomes a value represented by the lower bits as the setting value of the conversion gain Gi becomes smaller. A resistance element circuit in which the NMOS transistor of the NMOS group Td to be turned on has a large resistance value in units of power of 2 is selected, and the resistance value of the drain load unit 32 increases. As a result, the current flowing through the PMOS transistor Tp11 decreases and the control current Ib decreases. Thus, the drive capability of the output buffer 20a is controlled in proportion to the conversion gain Gi set in the voltage controlled oscillator 15a.

なお、変換ゲインGiが2のべき乗値以外にも設定される場合には、別途、不図示のデコーダを備えてゲイン設定信号giをデコードし、設定される抵抗値が計算値に最も近い抵抗値となるように、2のべき乗単位で備えられる抵抗素子回路のうちオン状態とするNMOSトランジスタを選択する信号を出力する。これにより、変換ゲインGiの設定値に関わらず好適な制御電流Ibを設定することができる。   When the conversion gain Gi is set to a value other than a power of 2, a gain setting signal gi is separately decoded by a decoder (not shown), and the set resistance value is the closest to the calculated value. Thus, a signal for selecting an NMOS transistor to be turned on is output from the resistance element circuit provided in the power unit of 2. Thereby, a suitable control current Ib can be set regardless of the set value of the conversion gain Gi.

これは、電圧電流変換器19aの第2の制御結果として、変換ゲインGi(ゲイン設定信号Gi)と制御電流Ibとの関係が正の相関関係になる(Ib∝Gi)。   As a second control result of the voltage / current converter 19a, the relationship between the conversion gain Gi (gain setting signal Gi) and the control current Ib becomes a positive correlation (Ib∝Gi).

電圧電流変換器19aの制御により、制御電流Ibは、VCO入力電圧Viおよび変換ゲインGi(ゲイン設定信号Gi)と正の相関関係になる(Ib∝(Vi、Gi))。   The control current Ib is positively correlated with the VCO input voltage Vi and the conversion gain Gi (gain setting signal Gi) by the control of the voltage-current converter 19a (Ib∝ (Vi, Gi)).

図3は、出力バッファ20aの一例を示す回路図である。図3に示す出力バッファ20aは、バッファ制御回路21aおよび出力回路22aを備える。バッファ制御回路21aは、出力回路22aのドライブ能力を制御するため、出力回路22aに対して制御電流Ibを変換したバイアス電圧Vbp1、Vbn1を出力する回路である。   FIG. 3 is a circuit diagram showing an example of the output buffer 20a. The output buffer 20a shown in FIG. 3 includes a buffer control circuit 21a and an output circuit 22a. The buffer control circuit 21a is a circuit that outputs bias voltages Vbp1 and Vbn1 obtained by converting the control current Ib to the output circuit 22a in order to control the drive capability of the output circuit 22a.

バッファ制御回路21aは、NMOSトランジスタTn21、Tn31aないしTn3na、およびTn31bないしTn3nb、およびPMOSトランジスタTp21を備える。PMOSトランジスタTp21のソース端子は、電源電圧VDDに接続され、ゲート端子とドレイン端子とは、NMOSトランジスタTn21のドレイン端子に接続される。ドレイン端子にはバイアス電圧Vbp1が発生する。NMOSトランジスタTn21のソース端子は、接地電位に接続される。また、NMOSトランジスタTn31aのソース端子は、NMOSトランジスタTn31bのドレイン端子に接続され、NMOSトランジスタTn31bのソース端子は接地電位に接続される。NMOSトランジスタTn31bのゲート端子は、NMOSトランジスタTn21のゲート端子に接続される。NMOSトランジスタTn31aのゲート端子には、バス信号である周波数比信号Fiの所定の1ビット信号である周波数比信号F1が入力される。NMOSトランジスタTn31aの導通により、NMOSトランジスタTn31bとNMOSトランジスタTn21とでカレントミラー回路が形成される。NMOSトランジスタTn31aは、NMOSトランジスタTn31bおよびNMOSトランジスタTn21とを含むカレントミラー回路を形成するカレントミラー形成スイッチであり制御電流Ibをカレントミラーに導く役割を有する。NMOSトランジスタTn32aないしTn3naとNMOSトランジスタTn32bないしTn3nbとの各々の組合せはNMOSトランジスタTn31aとNMOSトランジスタTn31bと同様である。制御電流Ibの入力端から接地電位に至る経路に並列に備えられる。NMOSトランジスタTn31aないしTn3naは、ゲート端子に入力される周波数比信号Fiの各ビット信号である周波数比信号F2ないしFnに応じて導通し、ソース端子から制御電流Ibが入力される。導通したNMOSトランジスタTn31aないしTn3naに応じてNMOSトランジスタTn31bないしTn3nbとNMOSトランジスタTn21とでカレントミラー回路が形成され、ゲート端子にはバイアス電圧Vbn1が発生する。   The buffer control circuit 21a includes NMOS transistors Tn21, Tn31a to Tn3na, Tn31b to Tn3nb, and a PMOS transistor Tp21. The source terminal of the PMOS transistor Tp21 is connected to the power supply voltage VDD, and the gate terminal and the drain terminal are connected to the drain terminal of the NMOS transistor Tn21. A bias voltage Vbp1 is generated at the drain terminal. The source terminal of the NMOS transistor Tn21 is connected to the ground potential. The source terminal of the NMOS transistor Tn31a is connected to the drain terminal of the NMOS transistor Tn31b, and the source terminal of the NMOS transistor Tn31b is connected to the ground potential. The gate terminal of the NMOS transistor Tn31b is connected to the gate terminal of the NMOS transistor Tn21. A frequency ratio signal F1 that is a predetermined 1-bit signal of the frequency ratio signal Fi that is a bus signal is input to the gate terminal of the NMOS transistor Tn31a. Due to the conduction of the NMOS transistor Tn31a, the NMOS transistor Tn31b and the NMOS transistor Tn21 form a current mirror circuit. The NMOS transistor Tn31a is a current mirror forming switch that forms a current mirror circuit including the NMOS transistor Tn31b and the NMOS transistor Tn21, and has a role of guiding the control current Ib to the current mirror. Each combination of the NMOS transistors Tn32a to Tn3na and the NMOS transistors Tn32b to Tn3nb is the same as the NMOS transistors Tn31a and Tn31b. It is provided in parallel with a path from the input end of the control current Ib to the ground potential. The NMOS transistors Tn31a to Tn3na are turned on according to the frequency ratio signals F2 to Fn, which are bit signals of the frequency ratio signal Fi input to the gate terminal, and the control current Ib is input from the source terminal. A current mirror circuit is formed by the NMOS transistors Tn31b to Tn3nb and the NMOS transistor Tn21 in accordance with the conductive NMOS transistors Tn31a to Tn3na, and a bias voltage Vbn1 is generated at the gate terminal.

K分周器設定信号Kiが2のべき乗単位に設定されるものとし、NMOSトランジスタTn31bないしTn3nbの電流能力がこの順に2のべき乗単位で大きく設定されるものとする。この場合、周波数比信号Fiを、2進表現された分周値Kを表すK分周器設定信号Kiと同様の2進表現されたビット列とすればよい。周波数比信号Fiのビット値がLSBから上位に向かうにしたがい、2のべき乗で電流能力の大きなNMOSトランジスタTn31bないしTn3nbがNMOSトランジスタTn21とカレンミラー回路を形成する。電流出力側のNMOSトランジスタTn21は固定であるので、制御電流Ibが入力される側のNMOSトランジスタTn31bないしTn3nbのうち2べき乗で電流能力が大きいものが選択されるほど、NMOSトランジスタTn21に流れる電流は2のべき乗で小さくなる。   It is assumed that the K frequency divider setting signal Ki is set to a power unit of 2, and the current capability of the NMOS transistors Tn31b to Tn3nb is set to be larger in power units of 2 in this order. In this case, the frequency ratio signal Fi may be a binary-represented bit string similar to the K-frequency divider setting signal Ki representing the frequency-divided value K expressed in binary. As the bit value of the frequency ratio signal Fi increases from LSB to the higher order, the NMOS transistors Tn31b to Tn3nb having a power of 2 and large current capability form a current mirror circuit with the NMOS transistor Tn21. Since the NMOS transistor Tn21 on the current output side is fixed, the current that flows through the NMOS transistor Tn21 becomes larger as the NMOS transistor Tn31b to Tn3nb on the side to which the control current Ib is input is selected to be a power of two. Decrease by a power of 2.

NMOSトランジスタTn31bないしTn3nbの電流能力がNMOSトランジスタTn21のn倍となると、NMOSトランジスタTn21の電流能力がn分の1となる。これに伴い、バイアス電圧Vbp1の電圧は減少する。   When the current capability of the NMOS transistors Tn31b to Tn3nb is n times that of the NMOS transistor Tn21, the current capability of the NMOS transistor Tn21 is 1 / n. Along with this, the voltage of the bias voltage Vbp1 decreases.

出力回路22aは、NMOSトランジスタTn22、Tn23、およびPMOSトランジスタTp22、Tp23を備える。PMOSトランジスタTp23およびNMOSトランジスタTn22はCMOSによるインバータ回路221を形成する。入力端子にはバッファ入力信号CKiが入力される。出力端子からクロック信号CKoが出力される。PMOSトランジスタTp22およびNMOSトランジスタTn23によって、クロック信号CKoを駆動するのに必要な電流が制御される。PMOSトランジスタTp22のソース端子には電源電圧VDDが接続され、ゲート端子にはバイアス電圧Vbp1が印加される。PMOSトランジスタTp22は、PMOSトランジスタTp21とともにカレントミラー回路を形成する。PMOSトランジスタTp22のドレイン端子からPMOSトランジスタTp23のソース端子へドライブ電流が供給される。出力回路22aにおけるソースドライブ電流である。このドライブ電流は、NMOSトランジスタTn31bないしTn3nbとNMOSトランジスタTn21とを含むカレントミラー回路により設定されNMOSトランジスタTn21から出力される電流である。NMOSトランジスタTn23のソース端子には接地電位が接続され、ゲート端子にはバイアス電圧Vbn1が印加される。NMOSトランジスタTp23は、NMOSトランジスタTn31bないしTn3nb、NMOSトランジスタTp21とともにカレントミラー回路を形成する。NMOSトランジスタTn22のソース端子からNMOSトランジスタTn23を介して接地電位に向けてドライブ電流が引かれる。出力回路22aにおけるシンクドライブ電流である。このドライブ電流は、NMOSトランジスタTn31bないしTn3nbとNMOSトランジスタTn21とを含むカレントミラー回路により設定されNMOSトランジスタTn21から出力される電流である。出力回路22aのドライブ能力であるソースドライブ/シンクドライブ電流は、通常、同じ電流能力に設定されるので、PMOSトランジスタTp22に流れるドライブ電流とNMOSトランジスタTn23に流れるドライブ電流とは、同じ電流値を有する。PMOSトランジスタTp21に対するPMOSトランジスタTp22の電流能力比とNMOSトランジスタTn21に対するNMOSトランジスタTn23の電流能力比とを同じにすることにより得られる。   The output circuit 22a includes NMOS transistors Tn22 and Tn23 and PMOS transistors Tp22 and Tp23. The PMOS transistor Tp23 and the NMOS transistor Tn22 form an inverter circuit 221 of CMOS. The buffer input signal CKi is input to the input terminal. A clock signal CKo is output from the output terminal. The current required to drive the clock signal CKo is controlled by the PMOS transistor Tp22 and the NMOS transistor Tn23. The power supply voltage VDD is connected to the source terminal of the PMOS transistor Tp22, and the bias voltage Vbp1 is applied to the gate terminal. The PMOS transistor Tp22 forms a current mirror circuit together with the PMOS transistor Tp21. A drive current is supplied from the drain terminal of the PMOS transistor Tp22 to the source terminal of the PMOS transistor Tp23. This is a source drive current in the output circuit 22a. This drive current is set by a current mirror circuit including NMOS transistors Tn31b to Tn3nb and NMOS transistor Tn21, and is output from the NMOS transistor Tn21. The ground potential is connected to the source terminal of the NMOS transistor Tn23, and the bias voltage Vbn1 is applied to the gate terminal. The NMOS transistor Tp23 forms a current mirror circuit together with the NMOS transistors Tn31b to Tn3nb and the NMOS transistor Tp21. A drive current is drawn from the source terminal of the NMOS transistor Tn22 toward the ground potential via the NMOS transistor Tn23. This is the sink drive current in the output circuit 22a. This drive current is set by a current mirror circuit including NMOS transistors Tn31b to Tn3nb and NMOS transistor Tn21, and is output from the NMOS transistor Tn21. Since the source drive / sink drive current, which is the drive capability of the output circuit 22a, is normally set to the same current capability, the drive current flowing through the PMOS transistor Tp22 and the drive current flowing through the NMOS transistor Tn23 have the same current value. . It is obtained by making the current capability ratio of the PMOS transistor Tp22 to the PMOS transistor Tp21 and the current capability ratio of the NMOS transistor Tn23 to the NMOS transistor Tn21 the same.

電圧制御発振器15aへの入力信号であるVCO入力電圧Viに対する出力バッファ20aのドライブ能力Drの関係を示す一例を図4(A)〜(C)示す。出力バッファ20aから出力されるクロック信号CKoの周波数fとして、周波数f1、f2が例示されている。ここで、周波数f1は周波数f2より高周波数であるとする(f1>f2)。周波数f1を得るために電圧制御発振器15aに入力されるVCO入力電圧ViがVi1であり、周波数f2を得るためにVCO入力電圧ViがVi2であるとする。周波数fとVCO入力電圧Viとは、電圧制御発振器15aの変換ゲインGiおよびK分周器16の分周値Kとにより、f1=(1/Ki)×Gi×Vi1、f2=(1/Ki)×Gi×Vi2の関係にある。変換ゲインGiおよび分周値Kが一定である条件では、周波数fとVCO入力電圧Viとは比例関係にある(図4(A))。   FIGS. 4A to 4C show examples of the relationship between the drive capability Dr of the output buffer 20a and the VCO input voltage Vi that is an input signal to the voltage controlled oscillator 15a. The frequencies f1 and f2 are illustrated as the frequency f of the clock signal CKo output from the output buffer 20a. Here, it is assumed that the frequency f1 is higher than the frequency f2 (f1> f2). Assume that the VCO input voltage Vi input to the voltage controlled oscillator 15a to obtain the frequency f1 is Vi1, and the VCO input voltage Vi is Vi2 to obtain the frequency f2. The frequency f and the VCO input voltage Vi are f1 = (1 / Ki) × Gi × Vi1, f2 = (1 / Ki), depending on the conversion gain Gi of the voltage controlled oscillator 15a and the frequency division value K of the K frequency divider 16. ) × Gi × Vi2. Under the condition that the conversion gain Gi and the frequency division value K are constant, the frequency f and the VCO input voltage Vi are in a proportional relationship (FIG. 4A).

電圧電流変換器19aにおいて、VCO入力電圧Viは制御電流Ibに変換され、制御電流IbはVCO入力電圧Viに対して正の相関を有する電流値となる(Ib∝Vi)。制御電流Ibに応じて出力バッファ20aのドライブ能力が決定されるので、VCO入力電圧Viと応じてドライブ能力Drとは正の相関関係になる(Dr∝Vi)(図4(B))。   In the voltage-current converter 19a, the VCO input voltage Vi is converted into a control current Ib, and the control current Ib has a current value having a positive correlation with the VCO input voltage Vi (Ib∝Vi). Since the drive capability of the output buffer 20a is determined according to the control current Ib, the drive capability Dr has a positive correlation with the VCO input voltage Vi (Dr∝Vi) (FIG. 4B).

これにより、周波数fに比例してドライブ能力Drが大きくなる関係で、周波数f1、f2ごとにドライブ能力Dr1、Dr2が決定される(図4(C))。クロック信号CKoの周波数fが高くなるに応じてドライブ能力Drも大きくなり、周波数fに応じたドライブ能力Drでクロック信号CKoが駆動されることになり、周波数fに応じて好適なスルーレートが決定される。   As a result, the drive capacities Dr1 and Dr2 are determined for each of the frequencies f1 and f2 so that the drive capacities Dr increase in proportion to the frequency f (FIG. 4C). As the frequency f of the clock signal CKo increases, the drive capability Dr also increases, and the clock signal CKo is driven with the drive capability Dr corresponding to the frequency f, and a suitable slew rate is determined according to the frequency f. Is done.

K分周器16の分周値Kに対する出力バッファ20aのドライブ能力Drの関係を示す一例を図5(A)〜(C)示す。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合を考える。周波数f1を得るために、K分周器16に入力されるK分周器設定信号Kiにより設定される分周値Kとして分周値K1が設定される場合では、電圧制御発振器15aに入力されるVCO入力電圧ViがVi1であり、分周値K2が設定される場合では、VCO入力電圧ViがVi3であるとする。このとき、分周値K1に比して分周値K2が大きいものとすれば(K1<K2)、VCO入力電圧Vi3はVCO入力電圧Vi1より高い電圧である(Vi3>Vi1)。電圧制御発振器15aの変換ゲインGiおよびK分周器16の分周値Kにより、f1=(1/K1)×Gi×Vi1=(1/K2)×Gi×Vi3、(K1<K2、Vi3>Vi1)の関係にあるからである(図5(A))。   An example showing the relationship of the drive capability Dr of the output buffer 20a to the frequency division value K of the K frequency divider 16 is shown in FIGS. Consider a case where a clock signal CKo having a frequency f1 is output from the output buffer 20a. In order to obtain the frequency f1, when the divided value K1 is set as the divided value K set by the K divider setting signal Ki input to the K divider 16, it is input to the voltage controlled oscillator 15a. When the VCO input voltage Vi is Vi1 and the frequency division value K2 is set, the VCO input voltage Vi is Vi3. At this time, if the divided value K2 is larger than the divided value K1 (K1 <K2), the VCO input voltage Vi3 is higher than the VCO input voltage Vi1 (Vi3> Vi1). According to the conversion gain Gi of the voltage controlled oscillator 15a and the divided value K of the K frequency divider 16, f1 = (1 / K1) × Gi × Vi1 = (1 / K2) × Gi × Vi3, (K1 <K2, Vi3>) This is because the relationship is Vi1) (FIG. 5A).

出力周波数比判定器18aによりK分周器設定信号Kiから変換される周波数比信号Fiは、分周値Kに基づいて設定される。バッファ制御回路21aにおいて、分周値Kに応じて出力バッファ20aのドライブ能力Drは制御される。バッファ制御回路21aにおいて、周波数比信号Fiのビット値が上位に向かうにしたがい、NMOSトランジスタTn31bないしTn3nbのうち2のべき乗で電流能力の大きなトランジスタが選択され、NMOSトランジスタTn21、Tn23と共にカレンミラー回路を形成する。NMOSトランジスタTn31bないしTn3nbのうち選択されるトランジスタとNMOSトランジスタTn21、Tn23との電流能力比が大きくなり、バイアス電圧Vbn1の電圧は減少して、NMOSトランジスタTn21、Tn23から出力される電流は小さくなる。同様に、バイアス電圧Vbp1の電圧は増加して、PMOSトランジスタTp22から出力される電流は小さくなる。出力回路22aのドライブ能力は減少する。これにより、分周値Kの増大に応じて出力バッファ20aのドライブ能力Drは減少し、分周値Kの減少に応じて出力バッファ20aのドライブ能力Drは増大する。ドライブ能力Drは分周値Kと負の相関関係になる(Dr∝1/K)。   The frequency ratio signal Fi converted from the K divider setting signal Ki by the output frequency ratio determiner 18a is set based on the divided value K. In the buffer control circuit 21a, the drive capability Dr of the output buffer 20a is controlled according to the frequency division value K. In the buffer control circuit 21a, as the bit value of the frequency ratio signal Fi increases, a transistor having a large current capability is selected from the NMOS transistors Tn31b to Tn3nb as a power of 2, and the current mirror circuit is configured together with the NMOS transistors Tn21 and Tn23. Form. The current capability ratio between the selected transistor of the NMOS transistors Tn31b to Tn3nb and the NMOS transistors Tn21, Tn23 increases, the voltage of the bias voltage Vbn1 decreases, and the current output from the NMOS transistors Tn21, Tn23 decreases. Similarly, the bias voltage Vbp1 increases and the current output from the PMOS transistor Tp22 decreases. The drive capability of the output circuit 22a decreases. As a result, the drive capability Dr of the output buffer 20a decreases as the frequency division value K increases, and the drive capability Dr of the output buffer 20a increases as the frequency division value K decreases. The driving ability Dr has a negative correlation with the frequency division value K (Dr∝1 / K).

一方、電圧電流変換器19aにおいて、VCO入力電圧Viは制御電流Ibに変換され、制御電流IbはVCO入力電圧Viに対して正の相関を有する電流値となる関係である(Ib∝Vi)。制御電流Ibに応じて出力バッファ20aのドライブ能力Drが決定されるので、ドライブ能力Drは制御電流Ibと正の相関関係となる(Dr∝Ib)。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、分周値Kの増大によるドライブ能力Drの減少の制御は、分周値Kの増大に伴うVCO入力電圧Viの増大によるドライブ能力Drの増大の制御により相殺する方向に制御される。同様に、分周値Kの減少とVCO入力電圧Viの減少とによる、ドライブ能力Drの制御も互いに相殺する方向に制御される。したがって、分周値K1およびVCO入力電圧Vi1、分周値K2およびVCO入力電圧Vi3の各々に対して同じドライブ能力Dr1が決定される(図5(B))。   On the other hand, in the voltage-current converter 19a, the VCO input voltage Vi is converted into the control current Ib, and the control current Ib has a relationship of a current value having a positive correlation with the VCO input voltage Vi (Ib∝Vi). Since the drive capability Dr of the output buffer 20a is determined according to the control current Ib, the drive capability Dr has a positive correlation with the control current Ib (Dr∝Ib). When the output buffer 20a outputs the clock signal CKo having the frequency f1, the drive capability Dr is controlled by increasing the VCO input voltage Vi as the divided value K is increased. It is controlled in the direction of canceling out by controlling the increase of. Similarly, the control of the driving ability Dr by the decrease of the divided value K and the decrease of the VCO input voltage Vi is also controlled to cancel each other. Therefore, the same drive capability Dr1 is determined for each of the divided value K1 and the VCO input voltage Vi1, and the divided value K2 and the VCO input voltage Vi3 (FIG. 5B).

出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、分周値Kとドライブ能力Drとの負の相関関係(Dr∝1/K)と、VCO入力電圧Viとドライブ能力Drとの正の相関関係(Dr∝Vi)とはドライブ能力Drの変化が相殺する方向に制御される。これにより、K分周器設定信号Kiの分周値Kにかかわらず、ドライブ能力Drは一意に決定される(図5(C))。   When the clock signal CKo having the frequency f1 is output from the output buffer 20a, the negative correlation (Dr∝1 / K) between the divided value K and the drive capability Dr and the positive relationship between the VCO input voltage Vi and the drive capability Dr. (DrDVi) is controlled in such a direction that the change in the driving ability Dr cancels out. Accordingly, the drive capability Dr is uniquely determined regardless of the frequency division value K of the K frequency divider setting signal Ki (FIG. 5C).

電圧制御発振器15aの変換ゲインGiに対する出力バッファ20aのドライブ能力Drの関係を示す一例を図6(A)〜(C)示す。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合を考える。周波数f1を得るために、電圧制御発振器15aに入力されるゲイン設定信号Giにより設定される変換ゲインGiとして変換ゲインGi1が設定される場合では、電圧制御発振器15aに入力されるVCO入力電圧ViがVi1であり、変換ゲインGi2が設定される場合では、VCO入力電圧ViがVi2であるとする。このとき、変換ゲインGi1に比して変換ゲインGi2が大きいものとすれば(Gi1<Gi2)、VCO入力電圧Vi1はVCO入力電圧Vi2より高い電圧である(Vi1>Vi2)。電圧制御発振器15aの変換ゲインGiおよびK分周器16の分周値Kにより、f1=(1/K)×Gi1×Vi1=(1/K)×Gi2×Vi2の関係にあるからである。(図6(A))。   FIGS. 6A to 6C show examples of the relationship between the drive gain Dr of the output buffer 20a and the conversion gain Gi of the voltage controlled oscillator 15a. Consider a case where a clock signal CKo having a frequency f1 is output from the output buffer 20a. When the conversion gain Gi1 is set as the conversion gain Gi set by the gain setting signal Gi input to the voltage controlled oscillator 15a to obtain the frequency f1, the VCO input voltage Vi input to the voltage controlled oscillator 15a is It is assumed that the VCO input voltage Vi is Vi2 when Vi1 and the conversion gain Gi2 are set. At this time, if the conversion gain Gi2 is larger than the conversion gain Gi1 (Gi1 <Gi2), the VCO input voltage Vi1 is higher than the VCO input voltage Vi2 (Vi1> Vi2). This is because the relationship is f1 = (1 / K) × Gi1 × Vi1 = (1 / K) × Gi2 × Vi2 depending on the conversion gain Gi of the voltage controlled oscillator 15a and the frequency division value K of the K frequency divider 16. (FIG. 6 (A)).

電圧電流変換器19aにおいて、変換ゲインGiに応じて出力バッファ20aのドライブ能力Drは制御される。電圧電流変換器19aにおいて、2のべき乗単位で設定される変換ゲインGiに応じて2のべき乗に設定されるゲイン設定信号Giのビット値が上位に向かうにしたがい、NMOSトランジスタ群Tdのうちのオン状態となるNMOSトランジスタにより、2のべき乗単位で小さな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部32の抵抗値が小さくなる。この結果、PMOSトランジスタTp11に流れる電流が増大する。それに伴いPMOSトランジスタTp12に流れる制御電流Ibが増加する。すなわち、変換ゲインGiと制御電流Ibとは正の相関を有するように制御される(Gi∝Ib)。出力バッファ20aのドライブ能力Drは制御電流Ibに応じて大きくなるので、変換ゲインGiに応じて出力バッファ20aのドライブ能力Drが正の相関を有して決定される(Gi∝Ib∝Dr)。   In the voltage-current converter 19a, the drive capability Dr of the output buffer 20a is controlled according to the conversion gain Gi. In the voltage-current converter 19a, as the bit value of the gain setting signal Gi set to a power of 2 in accordance with the conversion gain Gi set in units of power of 2 goes higher, the NMOS transistor group Td is turned on. A resistance element circuit having a small resistance value in units of power of 2 is selected by the NMOS transistor to be in a state, and the resistance value of the drain load portion 32 is reduced. As a result, the current flowing through the PMOS transistor Tp11 increases. As a result, the control current Ib flowing through the PMOS transistor Tp12 increases. That is, the conversion gain Gi and the control current Ib are controlled so as to have a positive correlation (Gi∝Ib). Since the drive capability Dr of the output buffer 20a increases with the control current Ib, the drive capability Dr of the output buffer 20a is determined with a positive correlation according to the conversion gain Gi (Gi (Ib∝Dr).

一方、電圧電流変換器19aにおいて、制御電流IbはVCO入力電圧Viに対して正の相関を有する関係である(Vi∝Ib)。制御電流Ibに応じて出力バッファ20aのドライブ能力Drが決定されるので、ドライブ能力Drは制御電流Ibと正の相関関係となる(Vi∝Ib∝Dr)。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、変換ゲインGiをGi1からGi2へと増加する場合によるドライブ能力Drの増加の制御は、変換ゲインGiの増加に伴うVCO入力電圧ViのVi1からVi2への減少によるドライブ能力Drの減少の制御により相殺する方向に制御される。同様に、変換ゲインGiが減少する場合はVCO入力電圧Viは増加するので、ドライブ能力Drの制御は互いに相殺する方向に制御される。したがって、変換ゲインGi1およびVCO入力電圧Vi1、変換ゲインGi12およびVCO入力電圧Vi2の各々に対して同じドライブ能力Dr1が決定される(図6(B))。   On the other hand, in the voltage-current converter 19a, the control current Ib has a positive correlation with the VCO input voltage Vi (Vi∝Ib). Since the drive capability Dr of the output buffer 20a is determined according to the control current Ib, the drive capability Dr has a positive correlation with the control current Ib (ViVIb∝Dr). When the clock signal CKo having the frequency f1 is output from the output buffer 20a, the control of the increase in the drive capability Dr when the conversion gain Gi is increased from Gi1 to Gi2 is performed by the VCO input voltage Vi as the conversion gain Gi increases. Control is performed in a direction to cancel out by controlling the decrease in drive capability Dr due to the decrease from Vi1 to Vi2. Similarly, when the conversion gain Gi decreases, the VCO input voltage Vi increases, so that the drive capability Dr is controlled to cancel each other. Therefore, the same drive capability Dr1 is determined for each of conversion gain Gi1 and VCO input voltage Vi1, conversion gain Gi12 and VCO input voltage Vi2 (FIG. 6B).

出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、変換ゲインGiとドライブ能力Drとの相関関係と、VCO入力電圧Viとドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、電圧制御発振器15aの変換ゲインGiにかかわらず、クロック信号CKoの周波数f1に対して、ドライブ能力Drは一意に決定される(図6(C))。   When the clock signal CKo having the frequency f1 is output from the output buffer 20a, the correlation between the conversion gain Gi and the drive capability Dr and the correlation between the VCO input voltage Vi and the drive capability Dr are in opposite directions. Therefore, regardless of the conversion gain Gi of the voltage controlled oscillator 15a, the drive capability Dr is uniquely determined with respect to the frequency f1 of the clock signal CKo (FIG. 6C).

PVTの変動に対する、出力バッファ20aのドライブ能力Drの関係を示す一例を図7(A)〜(C)示す。ここで、PVTとは、プロセスばらつき、電源電圧の変動、および温度の変動が複合的に生じることを示す。これにより、半導体回路を構成するトランジスタの駆動能力が変動し、スルーレートコントロール装置1の動作特性にばらつきが生じる場合がある。すなわち、プロセスばらつきによりトランジスタの駆動能力が高くなり電源電圧が高く温度が低い条件では、トランジスタのドライブ能力は最も高くなり半導体回路は高速動作となる(FAST条件)。逆に、プロセスばらつきによりトランジスタの駆動能力が低くなり電源電圧が低く温度が高い条件では、トランジスタのドライブ能力は最も低くなり半導体回路は低速動作となる(SLOW条件)。また、FAST条件とSLOW条件の間にあって標準的な動作条件がTYP条件である。PVTの条件に関わらず、PLL回路24aは、基準クロック信号CKr、N分周値、M分周値、および分周値Kの設定が固定されている限り、クロック信号CKoは変動しない。このため、PVT条件により各回路の動作条件が変わる場合、クロック信号CKoの周波数を一定に維持するために、個々の回路の電圧値等が自動調整されることとなる。   FIGS. 7A to 7C show an example of the relationship between the drive capability Dr of the output buffer 20a and the variation of PVT. Here, PVT indicates that process variations, power supply voltage fluctuations, and temperature fluctuations occur in combination. As a result, the drive capability of the transistors constituting the semiconductor circuit varies, and the operating characteristics of the slew rate control device 1 may vary. That is, under the condition that the driving capability of the transistor is high due to process variations, the power supply voltage is high, and the temperature is low, the driving capability of the transistor is the highest and the semiconductor circuit operates at high speed (FAST condition). On the contrary, under the condition where the driving capability of the transistor is low due to process variations and the power supply voltage is low and the temperature is high, the driving capability of the transistor is the lowest and the semiconductor circuit operates at a low speed (SLOW condition). A standard operation condition between the FAST condition and the SLOW condition is the TYP condition. Regardless of the PVT condition, the PLL circuit 24a does not change the clock signal CKo as long as the settings of the reference clock signal CKr, the N divided value, the M divided value, and the divided value K are fixed. For this reason, when the operating condition of each circuit changes depending on the PVT condition, the voltage value of each circuit is automatically adjusted in order to keep the frequency of the clock signal CKo constant.

例えば、FAST条件では、電圧制御発振器15aの変換ゲインGiは増大する。よって、クロック信号CKoの周波数を周波数f1に制御するためのVCO入力電圧Viは低減されVCO入力電圧Vi2に制御される。一方、SLOW条件では、変換ゲインGiは減少する。よって、クロック信号CKoの周波数を周波数f1に制御するためのVCO入力電圧Viは増大されVCO入力電圧Vi3に制御される。更に、TYP条件では、トランジスタの駆動能力はFAST条件とSLOW条件との中間であるため、電圧制御発振器15aの変換ゲインGiも中間的な値となる。よって、クロック信号CKoの周波数を周波数f1に制御するためのVCO入力電圧ViはVCO入力電圧Vi2、Vi3の中間のVCO入力電圧Vi1に制御される(Vi2<Vi1<Vi3)。つまり、周波数f1のクロック信号CKoを出力する場合、PVTの変動を原因とするトランジスタの電流能力とVCO入力電圧Viとは負の相関関係となる(図7(A))。   For example, under the FAST condition, the conversion gain Gi of the voltage controlled oscillator 15a increases. Therefore, the VCO input voltage Vi for controlling the frequency of the clock signal CKo to the frequency f1 is reduced and controlled to the VCO input voltage Vi2. On the other hand, the conversion gain Gi decreases under the SLOW condition. Therefore, the VCO input voltage Vi for controlling the frequency of the clock signal CKo to the frequency f1 is increased and controlled to the VCO input voltage Vi3. Further, under the TYP condition, the transistor drive capability is intermediate between the FAST condition and the SLOW condition, and therefore the conversion gain Gi of the voltage controlled oscillator 15a is also an intermediate value. Therefore, the VCO input voltage Vi for controlling the frequency of the clock signal CKo to the frequency f1 is controlled to the VCO input voltage Vi1 between the VCO input voltages Vi2 and Vi3 (Vi2 <Vi1 <Vi3). That is, when the clock signal CKo having the frequency f1 is output, the current capability of the transistor caused by the fluctuation of the PVT and the VCO input voltage Vi have a negative correlation (FIG. 7A).

電圧電流変換器19aにおいて、VCO入力電圧Viは制御電流Ibに変換され、制御電流IbはVCO入力電圧Viに対して正の相関を有する電流値となる(Vi∝Ib)。制御電流Ibに応じて出力バッファ20aのドライブ能力Drが決定されるので、PVTの変動を原因とする出力バッファ20aのトランジスタの電流能力に対してドライブ能力Drは負の相関関係になる。出力バッファ20aから周波数f1のクロック信号CKoを出力する場合において、FAST条件により、出力バッファ20aのトランジスタの電流能力が増大して、ドライブ能力Drが増加するように制御される。同時に、VCO入力電圧Vi2に応じて制御電流Ibが減少するので、ドライブ能力Drは減少するように制御される。これによりドライブ能力Drの増加は相殺する方向に制御される。同様に、SLOW条件による出力回路22aのトランジスタの電流能力の減少は、VCO入力電圧Vi3に応じた制御電流Ibの増加により相殺する方向に制御される。したがって、電圧制御発振器15aにより、PVTの変動に応じて出力回路22aのトランジスタの電流能力が変動する場合にも、出力バッファ20aのドライブ能力Drの変動は相殺する方向に制御される(図7(B))。   In the voltage-current converter 19a, the VCO input voltage Vi is converted into a control current Ib, and the control current Ib becomes a current value having a positive correlation with the VCO input voltage Vi (ViVIb). Since the drive capability Dr of the output buffer 20a is determined according to the control current Ib, the drive capability Dr has a negative correlation with the current capability of the transistor of the output buffer 20a caused by the variation of PVT. When the clock signal CKo having the frequency f1 is output from the output buffer 20a, the current capability of the transistor of the output buffer 20a is increased and the drive capability Dr is controlled according to the FAST condition. At the same time, since the control current Ib decreases according to the VCO input voltage Vi2, the drive capability Dr is controlled to decrease. As a result, the increase in drive capability Dr is controlled to cancel. Similarly, the decrease in the current capability of the transistor of the output circuit 22a due to the SLOW condition is controlled to cancel out by the increase in the control current Ib corresponding to the VCO input voltage Vi3. Therefore, even when the current capability of the transistor of the output circuit 22a varies according to the variation of PVT, the voltage-controlled oscillator 15a is controlled to cancel the variation of the drive capability Dr of the output buffer 20a (FIG. 7 ( B)).

これにより、PVTの変動によるばらつきにかかわらず、ドライブ能力Drは一意に決定される(図5(C))   As a result, the drive capability Dr is uniquely determined regardless of variations due to variations in PVT (FIG. 5C).

以上に説明した第1実施形態に係るスルーレートコントロール装置1は、クロック信号CKoの周波数fに比例して出力バッファ20aのドライブ能力Drが大きくなる関係を有する。クロック信号CKoの周波数fに応じたドライブ能力Drでクロック信号CKoが出力されることになり、周波数fに応じて好適なスルーレートが決定される。   The slew rate control device 1 according to the first embodiment described above has a relationship in which the drive capability Dr of the output buffer 20a increases in proportion to the frequency f of the clock signal CKo. The clock signal CKo is output with the drive capability Dr corresponding to the frequency f of the clock signal CKo, and a suitable slew rate is determined according to the frequency f.

また、所定の周波数f1のクロック信号CKoを出力する場合において、分周値Kとドライブ能力Drとの相関関係と、VCO入力電圧Viとドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、K分周器設定信号Kiによる分周値Kの設定にかかわらず、ドライブ能力Drは一意に決定される。   Further, when the clock signal CKo having the predetermined frequency f1 is output, the correlation between the divided value K and the drive capability Dr and the correlation between the VCO input voltage Vi and the drive capability Dr are in the opposite directions. Because of this relationship, the drive capability Dr is uniquely determined regardless of the setting of the frequency division value K by the K frequency divider setting signal Ki.

また、所定の周波数f1のクロック信号CKoを出力する場合において、変換ゲインGiとドライブ能力Drとの相関関係と、VCO入力電圧Viとドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、ゲイン設定信号Giによる変換ゲインGiの設定にかかわらず、ドライブ能力Drは一意に決定される。   Further, when the clock signal CKo having the predetermined frequency f1 is output, the correlation between the conversion gain Gi and the drive capability Dr and the correlation between the VCO input voltage Vi and the drive capability Dr are in opposite directions. Therefore, the drive capability Dr is uniquely determined regardless of the setting of the conversion gain Gi by the gain setting signal Gi.

また、プロセスばらつき、電源電圧や温度の変動(いわゆる、PVTの変動)により、所定の周波数f1のクロック信号CKoを出力する場合において、出力バッファ20aのトランジスタの電流能力の変動とドライブ能力Drとの相関関係と、VCO入力電圧Viの変動とドライブ能力Drとの相関関係とは、互いに逆方向の相関関係を有するので、PVTの変動に応じて出力バッファ20aのトランジスタの電流能力の変動にかかわらず、ドライブ能力Drの変動は相殺する方向に制御される。   Further, when a clock signal CKo having a predetermined frequency f1 is output due to process variations, power supply voltage and temperature fluctuations (so-called PVT fluctuations), the current capacity fluctuation of the transistor of the output buffer 20a and the drive capacity Dr Since the correlation and the correlation between the variation of the VCO input voltage Vi and the drive capability Dr have opposite correlations to each other, regardless of the variation of the current capability of the transistor of the output buffer 20a according to the variation of PVT. The fluctuation of the drive capability Dr is controlled to cancel.

図8は、本願の第2実施形態に係るスルーレートコントロール装置2のブロック図である。PLL回路24bは、第1実施形態に係るスルーレートコントロール装置1における電圧電流変換器15aおよび電圧電流変換器19aに代えて、電圧電流変換器19bと電流制御発振器(ICO)41とを有する電圧制御発振器15bを備える。電圧制御発振器15bの他は、第1実施形態に係るスルーレートコントロール装置1と同様である。   FIG. 8 is a block diagram of the slew rate control device 2 according to the second embodiment of the present application. The PLL circuit 24b includes a voltage / current converter 19b and a current control oscillator (ICO) 41 instead of the voltage / current converter 15a and the voltage / current converter 19a in the slew rate control device 1 according to the first embodiment. An oscillator 15b is provided. Other than the voltage controlled oscillator 15b, the slew rate control device 1 according to the first embodiment is the same as the slew rate control device 1.

電圧制御発振器15bにおいて、電圧電流変換器19bは、ゲイン設定信号GiとVCO入力電圧Viとが入力され、制御電流IbおよびICO入力電流Iiを出力する。ICO入力電流Iiは、制御電流Ibと同様に、VCO入力電圧Viおよび変換ゲインGiと正の相関関係になる(Ii∝(Vi、Gi))。電流制御発振器41は、ICO入力電流Iiが入力され、ICO入力電流Iiに応じた周波数のクロック信号CKを出力する。   In the voltage controlled oscillator 15b, the voltage / current converter 19b receives the gain setting signal Gi and the VCO input voltage Vi, and outputs the control current Ib and the ICO input current Ii. Similar to the control current Ib, the ICO input current Ii has a positive correlation with the VCO input voltage Vi and the conversion gain Gi (Ii∝ (Vi, Gi)). The current control oscillator 41 receives the ICO input current Ii and outputs a clock signal CK having a frequency corresponding to the ICO input current Ii.

図9は、電圧電流変換器19bの一例を示す回路図である。電圧電流変換器19aのオペアンプ31、PMOSトランジスタTp11、Tp12、ドレイン負荷部32に加え、PMOSトランジスタTp13を備える。   FIG. 9 is a circuit diagram showing an example of the voltage-current converter 19b. In addition to the operational amplifier 31, the PMOS transistors Tp11 and Tp12, and the drain load unit 32 of the voltage-current converter 19a, a PMOS transistor Tp13 is provided.

PMOSトランジスタTp13は、PMOSトランジスタTp11、Tp12と同様に、ソース端子は電源電圧VDDに接続され、ゲート端子はオペアンプ31の出力端子に接続され、ドレイン端子からICO入力電流Iiが出力される。PMOSトランジスタTp13は、PMOSトランジスタTp11、Tp12と同様に、ソース端子およびゲート端子の印加電圧が同じであるため、トランジスタのサイズ比に応じて電流が決定される。オペアンプ31によりPMOSトランジスタTp11のドレイン端子はVCO入力電圧Viと同じ電圧に制御され、電圧電流変換器19aの第1の制御結果同様に、入力電圧であるVCO入力電圧Viおよび出力であるICO入力電流Iiとの関係が正の相関関係になる(Ii∝Vi)。また、電圧電流変換器19aの第2の制御結果と同様に、変換ゲインGi(ゲイン設定信号Gi)とICO入力電流Iiとの関係が正の相関関係になる(Ii∝Gi)。   As with the PMOS transistors Tp11 and Tp12, the PMOS transistor Tp13 has a source terminal connected to the power supply voltage VDD, a gate terminal connected to the output terminal of the operational amplifier 31, and an ICO input current Ii output from the drain terminal. Since the applied voltage of the source terminal and the gate terminal of the PMOS transistor Tp13 is the same as the PMOS transistors Tp11 and Tp12, the current is determined according to the size ratio of the transistors. The operational amplifier 31 controls the drain terminal of the PMOS transistor Tp11 to the same voltage as the VCO input voltage Vi, and the VCO input voltage Vi as the input voltage and the ICO input current as the output as in the first control result of the voltage-current converter 19a. The relationship with Ii becomes a positive correlation (Ii∝Vi). Similarly to the second control result of the voltage / current converter 19a, the relationship between the conversion gain Gi (gain setting signal Gi) and the ICO input current Ii becomes a positive correlation (Ii∝Gi).

図10は、電流制御発振器41の一例を示す回路図である。図10に示す電流制御発振器41は、NMOSトランジスタTn51、Tn52、PMOSトランジスタTp51、およびインバータ回路52ないし55を備える。電流制御発振器41は、NMOSトランジスタTn51、Tn52により形成されるカレントミラー回路を備える。また、インバータ回路53ないし55により形成されるリングオシレータ、およびリングオシレータにより生成されたクロック信号をクロック信号CKとして出力するインバータ回路52を備える。   FIG. 10 is a circuit diagram showing an example of the current control oscillator 41. The current control oscillator 41 shown in FIG. 10 includes NMOS transistors Tn51 and Tn52, a PMOS transistor Tp51, and inverter circuits 52 to 55. The current control oscillator 41 includes a current mirror circuit formed by NMOS transistors Tn51 and Tn52. Further, a ring oscillator formed by the inverter circuits 53 to 55 and an inverter circuit 52 that outputs a clock signal generated by the ring oscillator as a clock signal CK are provided.

PMOSトランジスタTp51のソース端子は、電源電圧VDDに接続され、ゲート端子とドレイン端子とは、NMOSトランジスタTn51のドレイン端子に接続される。ドレイン端子にはバイアス電圧Vbp2が発生する。NMOSトランジスタTn51、Tn52のソース端子は、接地電位に接続される。また、NMOSトランジスタTn52のドレイン端子からICO入力電流Iiが入力される。NMOSトランジスタTn52のゲート端子は、NMOSトランジスタTn52のソース端子およびNMOSトランジスタTn51のゲート端子に接続される。ゲート端子にはバイアス電圧Vbn2が発生する。   The source terminal of the PMOS transistor Tp51 is connected to the power supply voltage VDD, and the gate terminal and the drain terminal are connected to the drain terminal of the NMOS transistor Tn51. A bias voltage Vbp2 is generated at the drain terminal. The source terminals of the NMOS transistors Tn51 and Tn52 are connected to the ground potential. Further, the ICO input current Ii is input from the drain terminal of the NMOS transistor Tn52. The gate terminal of the NMOS transistor Tn52 is connected to the source terminal of the NMOS transistor Tn52 and the gate terminal of the NMOS transistor Tn51. A bias voltage Vbn2 is generated at the gate terminal.

電流制御発振器41に備えられるインバータ回路53は、NMOSトランジスタTn53、Tn54、およびPMOSトランジスタTp53、Tp54を備える。PMOSトランジスタTp53およびNMOSトランジスタTn53はCMOSによるインバータ回路を形成する。PMOSトランジスタTp54およびNMOSトランジスタTn54によって、出力端子を駆動するのに必要な電流が制御される。PMOSトランジスタTp54のソース端子には電源電圧VDDが接続され、ゲート端子にはバイアス電圧Vbp2が印加される。PMOSトランジスタTp54は、PMOSトランジスタTp51ともにカレントミラー回路を形成する。PMOSトランジスタTp54のドレイン端子からPMOSトランジスタTp53のソース端子へドライブ電流が供給される。インバータ回路53におけるソースドライブ電流である。このドライブ電流は、NMOSトランジスタTn51、Tn52を含むカレントミラー回路により設定されNMOSトランジスタTn51から出力される電流である。NMOSトランジスタTn54のソース端子には接地電位が接続され、ゲート端子にはバイアス電圧Vbn2が印加される。NMOSトランジスタTn54は、NMOSトランジスタTn51、Tn52ともにカレントミラー回路を形成する。NMOSトランジスタTn53のソース端子からNMOSトランジスタTn54を介して接地電位に向けてドライブ電流が引かれる。インバータ回路53におけるシンクドライブ電流である。これにより、インバータ回路53は、ドライブ能力であるソースドライブ/シンクドライブ電流が制御されることから、インバータ回路53における応答速度を制御することができる。インバータ回路54、55も同様の回路であり同様の作用効果を奏する。   The inverter circuit 53 provided in the current control oscillator 41 includes NMOS transistors Tn53 and Tn54 and PMOS transistors Tp53 and Tp54. The PMOS transistor Tp53 and the NMOS transistor Tn53 form an inverter circuit using CMOS. The PMOS transistor Tp54 and the NMOS transistor Tn54 control the current necessary for driving the output terminal. The power supply voltage VDD is connected to the source terminal of the PMOS transistor Tp54, and the bias voltage Vbp2 is applied to the gate terminal. The PMOS transistor Tp54 forms a current mirror circuit together with the PMOS transistor Tp51. A drive current is supplied from the drain terminal of the PMOS transistor Tp54 to the source terminal of the PMOS transistor Tp53. This is a source drive current in the inverter circuit 53. This drive current is set by a current mirror circuit including NMOS transistors Tn51 and Tn52 and is output from the NMOS transistor Tn51. The ground potential is connected to the source terminal of the NMOS transistor Tn54, and the bias voltage Vbn2 is applied to the gate terminal. The NMOS transistor Tn54 forms a current mirror circuit together with the NMOS transistors Tn51 and Tn52. A drive current is drawn from the source terminal of the NMOS transistor Tn53 to the ground potential via the NMOS transistor Tn54. This is a sink drive current in the inverter circuit 53. Thereby, the inverter circuit 53 can control the response speed in the inverter circuit 53 because the source drive / sink drive current as the drive capability is controlled. The inverter circuits 54 and 55 are similar circuits and have the same effects.

インバータ回路53ないし55によるリングオシレータはICO入力電流Iiにより発振周波数が制御される。電流制御発振器41の備えるカレントミラー回路およびインバータ回路53ないし55は、出力バッファ20aのバッファ制御回路21aおよび出力回路22aと同様である。これにより、電流制御発振器41と出力バッファ20aとの間での相対精度が良好となる。電流制御発振器41に応じて決定されるクロック信号CKoの周波数fに応じて好適なスルーレートを精度よく設定することができる。   The oscillation frequency of the ring oscillator by the inverter circuits 53 to 55 is controlled by the ICO input current Ii. The current mirror circuit and inverter circuits 53 to 55 included in the current control oscillator 41 are the same as the buffer control circuit 21a and the output circuit 22a of the output buffer 20a. Thereby, the relative accuracy between the current control oscillator 41 and the output buffer 20a is improved. A suitable slew rate can be accurately set according to the frequency f of the clock signal CKo determined according to the current control oscillator 41.

図11に示す電流制御発振器41bは、電流制御発振器41の別例を示す回路図である。電流制御発振器41bは、電流制御発振器41と同様に、NMOSトランジスタTn51、Tn52により形成されるカレントミラー回路、およびPMOSトランジスタTp51を備える。また、インバータ回路56ないし58、およびスイッチSW1ないしSW3により形成されるリングオシレータ、およびリングオシレータにより生成されたクロック信号をクロック信号CKとして出力するインバータ回路52を備える。   A current controlled oscillator 41b shown in FIG. 11 is a circuit diagram showing another example of the current controlled oscillator 41. Similar to the current control oscillator 41, the current control oscillator 41b includes a current mirror circuit formed by NMOS transistors Tn51 and Tn52, and a PMOS transistor Tp51. In addition, a ring oscillator formed by inverter circuits 56 to 58 and switches SW1 to SW3, and an inverter circuit 52 that outputs a clock signal generated by the ring oscillator as a clock signal CK are provided.

電流制御発振器41bに備えるスイッチSW1ないしSW3はPMOSおよびNMOSトランジスタを備えるCMOSスイッチである。スイッチSW1ないしSW3のPMOSトランジスタにはバイアス電圧Vbp2が印加され、NMOSトランジスタにはバイアス電圧Vbn2が印加される。バイアス電圧Vbn2、Vbp2により、オン抵抗が制御され入出力間の電流能力が制御される。インバータ回路56は入力端子にスイッチSW1を接続されることによりインバータ回路56のゲート端子を充放電する電流が制御され、応答速度が制御される。インバータ回路57の入力端子にはスイッチSW2が接続され、インバータ回路58の入力端子にはスイッチSW3が接続され、同様に応答速度が制御される。インバータ回路56ないし58とスイッチSW1ないしSW3を備えるリングオシレータは、ICO入力電流Iiにより発振周波数が制御される。   The switches SW1 to SW3 included in the current control oscillator 41b are CMOS switches including PMOS and NMOS transistors. A bias voltage Vbp2 is applied to the PMOS transistors of the switches SW1 to SW3, and a bias voltage Vbn2 is applied to the NMOS transistors. The on-resistance is controlled by the bias voltages Vbn2 and Vbp2, and the current capability between the input and output is controlled. In the inverter circuit 56, the switch SW1 is connected to the input terminal, whereby the current for charging and discharging the gate terminal of the inverter circuit 56 is controlled, and the response speed is controlled. The switch SW2 is connected to the input terminal of the inverter circuit 57, the switch SW3 is connected to the input terminal of the inverter circuit 58, and the response speed is similarly controlled. The oscillation frequency of the ring oscillator including the inverter circuits 56 to 58 and the switches SW1 to SW3 is controlled by the ICO input current Ii.

インバータ回路52の入力端子にはインバータ回路58の出力端子が接続され、出力端子からリングオシレータにより生成されたクロック信号がクロック信号CKとして出力される。   The output terminal of the inverter circuit 58 is connected to the input terminal of the inverter circuit 52, and the clock signal generated by the ring oscillator is output from the output terminal as the clock signal CK.

図12は、本願の第3実施形態に係るスルーレートコントロール装置3のブロック図である。スルーレートコントロール装置3は、スルーレートコントロール装置1に加え、基準クロック信号CKrのモニタ用の信号であるクロック信号CKorを出力する際、基準クロック信号CKrの周波数に応じてスルーレートを調整する。基準クロック周波数比判定器18c、基準クロックモニタ出力バッファ20cを備える。また、スルーレートコントロール装置1における電圧電流変換器19aおよびPLL回路24aは、電圧電流変換器19cおよびPLL回路24cに置き換えられる。スルーレートコントロール装置3における、PLL回路24cは、N分周器11cおよびM分周器17cを備える。   FIG. 12 is a block diagram of the slew rate control device 3 according to the third embodiment of the present application. In addition to the slew rate control device 1, the slew rate control device 3 adjusts the slew rate according to the frequency of the reference clock signal CKr when outputting the clock signal CKor, which is a signal for monitoring the reference clock signal CKr. A reference clock frequency ratio determiner 18c and a reference clock monitor output buffer 20c are provided. Further, the voltage / current converter 19a and the PLL circuit 24a in the slew rate control device 1 are replaced with the voltage / current converter 19c and the PLL circuit 24c. The PLL circuit 24c in the slew rate control device 3 includes an N frequency divider 11c and an M frequency divider 17c.

N分周器11cは、N分周器設定信号NiによりN分周値が設定される。基準クロック信号CKrをN分周してN分周信号CKNを出力する。M分周器17cは、M分周器設定信号MiによりM分周値が設定される。クロック信号CKをN分周してM分周信号CKMを出力する。基準クロック信号CKrの周波数のM/N倍の周波数となるクロック信号CKが出力されるので、クロック信号CKに対して基準クロック信号CKrの周波数を得ることもできる。   The N divider 11c is set to an N divided value by an N divider setting signal Ni. The reference clock signal CKr is divided by N and an N-divided signal CKN is output. The M frequency divider 17c is set to an M frequency division value by an M frequency divider setting signal Mi. The clock signal CK is divided by N and an M-divided signal CKM is output. Since the clock signal CK having a frequency M / N times the frequency of the reference clock signal CKr is output, the frequency of the reference clock signal CKr can be obtained with respect to the clock signal CK.

クロック信号CKを出力する電圧制御発振器15aに入力されるVCO入力電圧Viおよび電圧制御発振器15aの変換ゲインGiに、N分周信号Ni、M分周器設定信号Miを加味すれば、基準クロック信号CKrのモニタ信号であるクロック信号CKorの周波数を制御することができる。これらの制御を行うのが、基準クロック周波数比判定器18c、および電圧電流変換器19cである。   The reference clock signal can be obtained by adding the N divided signal Ni and the M divider setting signal Mi to the VCO input voltage Vi inputted to the voltage controlled oscillator 15a that outputs the clock signal CK and the conversion gain Gi of the voltage controlled oscillator 15a. The frequency of the clock signal CKor, which is a monitor signal of CKr, can be controlled. These controls are performed by the reference clock frequency ratio determiner 18c and the voltage / current converter 19c.

基準クロック周波数比判定器18cは、N分周器設定信号NiおよびM分周器設定信号Miが入力され、周波数比信号Firを基準クロックモニタ出力バッファ20cの備える基準クロックモニタバッファ制御回路21cに出力する。周波数比信号Firは、出力周波数比判定器18aから出力される周波数比信号Fiと同様に設定される。すなわち、クロック信号CKoの周波数がクロック信号CKの周波数の1/K倍である場合に周波数比信号Fiを2進表現された分周値Kと同様に2進表現されたビット列としたことと同様に設定すればよい。基準クロック信号CKrの周波数がクロック信号CKの周波数のN/M倍であることより、周波数比信号Firは、その逆数であるM/Nを2進表現したビット列とすればよい。周波数比信号Firに対して負の相関関係を有してドライブ能力Drが調整される。電圧電流変換器19cは、制御電流Ibを出力バッファ20aに出力することに加えて、基準クロックモニタバッファ制御回路21cに対して制御電流Ibrを出力する。制御電流Ibrは、VCO入力電圧Viおよびゲイン設定信号Giに対して制御電流Ibが有するのと同様の相関関係を有する。   The reference clock frequency ratio determiner 18c receives the N divider setting signal Ni and the M divider setting signal Mi, and outputs the frequency ratio signal Fir to the reference clock monitor buffer control circuit 21c provided in the reference clock monitor output buffer 20c. To do. The frequency ratio signal Fir is set in the same manner as the frequency ratio signal Fi output from the output frequency ratio determiner 18a. In other words, when the frequency of the clock signal CKo is 1 / K times the frequency of the clock signal CK, the frequency ratio signal Fi is the same as the binary-represented bit string as the binary-divided value K. Should be set. Since the frequency of the reference clock signal CKr is N / M times the frequency of the clock signal CK, the frequency ratio signal Fir may be a bit string in which the reciprocal M / N is represented in binary. The drive capability Dr is adjusted to have a negative correlation with the frequency ratio signal Fir. In addition to outputting the control current Ib to the output buffer 20a, the voltage-current converter 19c outputs the control current Ibr to the reference clock monitor buffer control circuit 21c. The control current Ibr has the same correlation as the control current Ib has with respect to the VCO input voltage Vi and the gain setting signal Gi.

基準クロックモニタ出力バッファ20cは、基準クロックモニタバッファ制御回路21cおよび基準クロックモニタ出力回路22cを備える。   The reference clock monitor output buffer 20c includes a reference clock monitor buffer control circuit 21c and a reference clock monitor output circuit 22c.

基準クロックモニタバッファ制御回路21cは、基準クロック周波数比判定器18cから出力される周波数比信号Fir、および電圧電流変換器19cから出力される制御電流Ibrにより、クロック信号CKorを周波数に応じたスルーレートに調整するために、基準クロックモニタ出力バッファ20cのドライブ能力を制御する。バッファ制御回路21aと同様の回路を有し同様の作用効果を奏する。   The reference clock monitor buffer control circuit 21c uses the frequency ratio signal Fir output from the reference clock frequency ratio determiner 18c and the control current Ibr output from the voltage / current converter 19c to convert the clock signal CKor to a slew rate corresponding to the frequency. Therefore, the drive capability of the reference clock monitor output buffer 20c is controlled. It has the same circuit as the buffer control circuit 21a, and has the same effect.

基準クロックモニタ出力回路22cは、基準クロック信号CKrがインバータ回路25を介して入力され、基準クロック信号CKrのモニタ信号としてクロック信号CKorを出力する。基準クロックモニタ出力回路22cのドライブ能力Drは、基準クロックモニタバッファ制御回路21cにより制御される。出力回路22aと同様の回路を有し同様の作用効果を奏する。   The reference clock monitor output circuit 22c receives the reference clock signal CKr via the inverter circuit 25, and outputs the clock signal CKor as a monitor signal for the reference clock signal CKr. The drive capability Dr of the reference clock monitor output circuit 22c is controlled by the reference clock monitor buffer control circuit 21c. It has the same circuit as the output circuit 22a and has the same effect.

基準クロックモニタ出力バッファ20cのドライブ能力Drは、基準クロックモニタバッファ制御回路21cの制御により、制御電流Ibrと正の相関関係になり(Dr∝Ib)、周波数比信号Firと負の相関関係になる(Dr∝(1/Fir))。たがいの相関関係が相殺されるような関係である。これにより、N分周器設定信号NiおよびM分周器設定信号Miの分周値Nおよび分周値Mにかかわらず、基準クロックモニタ出力バッファ20cのドライブ能力Drは一意に決定される。   The drive capability Dr of the reference clock monitor output buffer 20c has a positive correlation with the control current Ibr (Dr∝Ib) and a negative correlation with the frequency ratio signal Fir under the control of the reference clock monitor buffer control circuit 21c. (Dr∝ (1 / Fir)). Therefore, the correlation is canceled out. Thus, the drive capability Dr of the reference clock monitor output buffer 20c is uniquely determined regardless of the divided value N and divided value M of the N divider setting signal Ni and the M divider setting signal Mi.

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、スルーレートコントロール装置3に備えるPLL回路24cの電圧電流変換器15aおよび電圧電流変換器19cに代えて、第2実施形態と同様に、電圧電流変換器と電流制御発振器とを有する電圧制御発振器に置き換えてもよい。この場合、電圧制御発振器の電圧電流変換器は、第2実施形態に係る電圧電流変換器19bで出力される制御電流IbおよびICO入力電流Iiに加え、制御電流Ibrも出力する。
また、電圧電流変換器19a、19b、19cにおいて、オペアンプ31に入力されるVCO入力電圧Viに代えてゲイン設定信号Giに応じた電圧値に置き換え、ドレイン負荷部32に入力されるゲイン設定信号Giに代えてVCO入力電圧Viに応じたビット信号に置き換えてもよい。この場合、ゲイン設定信号Giにより設定される変換ゲインGiは、オペアンプ31を制御する電圧であり、VCO入力電圧Viに応じたビット信号とは、VCO入力電圧Viを2進表現されたビット列に変換されたものである。
Needless to say, the present invention is not limited to the above-described embodiment, and various improvements and modifications can be made without departing from the spirit of the present invention.
For example, instead of the voltage-current converter 15a and the voltage-current converter 19c of the PLL circuit 24c provided in the slew rate control device 3, a voltage-controlled oscillator having a voltage-current converter and a current-controlled oscillator, as in the second embodiment. May be replaced. In this case, the voltage-current converter of the voltage-controlled oscillator outputs the control current Ibr in addition to the control current Ib and the ICO input current Ii output from the voltage-current converter 19b according to the second embodiment.
Further, in the voltage / current converters 19a, 19b, and 19c, the gain setting signal Gi input to the drain load unit 32 is replaced with a voltage value corresponding to the gain setting signal Gi instead of the VCO input voltage Vi input to the operational amplifier 31. Instead of this, it may be replaced with a bit signal corresponding to the VCO input voltage Vi. In this case, the conversion gain Gi set by the gain setting signal Gi is a voltage for controlling the operational amplifier 31, and the bit signal corresponding to the VCO input voltage Vi is converted to a bit string in which the VCO input voltage Vi is expressed in binary. It has been done.

ここで、VCO入力電圧Viは入力電圧の一例、クロック信号CKはクロック信号の一例、PLL(Pharse Locked Loop)回路24a、24b、25cは位相同期ループ回路の一例、電圧電流変換器(V/I変換器)19aは第1電圧電流変換器の一例、バッファ制御回路21aは出力バッファ制御回路の一例、出力クロック信号CKoはクロック信号の一例、ICO入力電流Iiは入力電流の一例、電圧電流変換器19bは第2電圧電流変換器の一例、ドレイン負荷部32は抵抗回路部の一例、K分周値は第1分周値の一例、K分周器16は第1分周器の一例、N分周器11cは第2分周器の一例、M分周器17cは第3分周器の一例、基準クロック周波数比判定器18cは周波数比判定回路の一例、基準クロックモニタバッファ制御回路21cはモニタバッファ制御回路の一例、制御電流Ibrはモニタドライブ電流の一例、基準クロックモニタ出力回路22cはモニタ出力回路の一例である。   Here, the VCO input voltage Vi is an example of an input voltage, the clock signal CK is an example of a clock signal, PLL (Phase Locked Loop) circuits 24a, 24b, and 25c are examples of phase-locked loop circuits, and a voltage-current converter (V / I). Converter 19a is an example of a first voltage-current converter, buffer control circuit 21a is an example of an output buffer control circuit, output clock signal CKo is an example of a clock signal, ICO input current Ii is an example of an input current, voltage-current converter 19b is an example of the second voltage-current converter, the drain load unit 32 is an example of the resistance circuit unit, the K divider value is an example of the first divider value, the K divider 16 is an example of the first divider, N The frequency divider 11c is an example of a second frequency divider, the M frequency divider 17c is an example of a third frequency divider, the reference clock frequency ratio determiner 18c is an example of a frequency ratio determination circuit, and a reference clock monitor The buffer control circuit 21c is an example of a monitor buffer control circuit, the control current Ibr is an example of a monitor drive current, and the reference clock monitor output circuit 22c is an example of a monitor output circuit.

1、2、3 スルーレートコントロール装置
11a、11c N分周器
12 周波数位相比較器
13 チャージポンプ(CP)
14 ループフィルタ
15a、15b 電圧制御発振器(VCO)
16 K分周器
17a、17c M分周器
18a 出力周波数比判定器
19a、19b、19c 電圧電流変換器(V/I変換器)
20a、20c 出力バッファ
21a、21c バッファ制御回路
22a、21c 出力回路
23 インバータ回路
24a、24b、24c PLL(Pharse Locked Loop)回路
1, 2, 3 Slew rate control devices 11a, 11c N frequency divider 12 Frequency phase comparator 13 Charge pump (CP)
14 Loop filters 15a and 15b Voltage controlled oscillator (VCO)
16K frequency dividers 17a, 17c M frequency divider 18a Output frequency ratio determiners 19a, 19b, 19c Voltage-current converter (V / I converter)
20a, 20c Output buffers 21a, 21c Buffer control circuits 22a, 21c Output circuit 23 Inverter circuits 24a, 24b, 24c PLL (Phase Locked Loop) circuit

Claims (5)

力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて前記入力電圧に対する前記クロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と、
前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流を出力する第1電圧電流変換器と
記位相同期ループ回路によりロックされる前記クロック信号に基づいて出力クロック信号を出力する出力回路と
前記制御電流に応じて前記出力回路のドライブ電流を設定する出力バッファ制御回路と、
を備え
前記第1電圧電流変換部は、
前記入力電圧および前記変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、
前記入力電圧および前記変換ゲインの何れか他方に応じて抵抗値が設定され、前記バイアス電圧が印加される抵抗回路部とを備えることを特徴とするスルーレートコントロール装置。
Generates a clock signal whose frequency increases or decreases according to the increase or decrease of the input voltage to be input, and phase locked loop circuit having a voltage controlled oscillator whose frequency is increasing or decreasing of the clock signal relative to the input voltage in accordance with the conversion gain,
A first voltage-current converter that outputs a control current having a positive correlation with each of the input voltage and the conversion gain ;
An output circuit for outputting an output clock signal based on the clock signal that is locked by the previous SL phase locked loop circuit,
An output buffer control circuit for setting a drive current of the output circuit according to the control current;
Equipped with a,
The first voltage-current converter is
A bias setting unit that sets a bias voltage according to any one of the input voltage and the conversion gain;
Wherein the resistance value in response to the other of the input voltage and the conversion gain is set, the slew rate control apparatus according to claim Rukoto a resistor circuit in which the bias voltage is applied.
力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて前記入力電圧に対する前記クロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と
記位相同期ループ回路によりロックされる前記クロック信号に基づいて出力クロック信号を出力する出力回路と
前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流に応じて前記出力回路のドライブ電流を設定する出力バッファ制御回路と、
を備え、
前記電圧制御発振器は、
前記入力電圧および前記変換ゲインに応じた前記制御電流を出力する第2電圧電流変換器と、
前記第2電圧電流変換器から出力される前記制御電流が入力され、前記クロック信号を出力する電流制御発振器と
を備え
前記第2電圧電流変換部は、
前記入力電圧および前記変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、
前記入力電圧および前記変換ゲインの何れか他方に応じて抵抗値が設定され、前記バイアス電圧が印加される抵抗回路部とを備えることを特徴とするスルーレートコントロール装置。
Generates a clock signal whose frequency increases or decreases according to the increase or decrease of the input voltage to be input, and phase locked loop circuit having a voltage controlled oscillator whose frequency is increasing or decreasing of the clock signal relative to the input voltage in accordance with the conversion gain,
An output circuit for outputting an output clock signal based on the clock signal that is locked by the previous SL phase locked loop circuit,
An output buffer control circuit for setting a drive current of the output circuit according to a control current having a positive correlation with each of the input voltage and the conversion gain;
With
The voltage controlled oscillator is:
A second voltage-current converter for outputting a pre-SL control current corresponding to the input voltage and the conversion gain,
A current-controlled oscillator that receives the control current output from the second voltage-current converter and outputs the clock signal ;
Equipped with a,
The second voltage-current converter is
A bias setting unit that sets a bias voltage according to any one of the input voltage and the conversion gain;
Wherein the resistance value in response to the other of the input voltage and the conversion gain is set, the slew rate control apparatus according to claim Rukoto a resistor circuit in which the bias voltage is applied.
前記位相同期ループ回路は、前記電圧制御発振器から出力される前記クロック信号を第1分周値で分周して前記出力回路へ出力する第1分周器を備え、
前記出力バッファ制御回路は、前記第1分周値に対して負の相関関係を有する前記出力回路のドライブ電流を設定することを特徴とする請求項1または2に記載のスルーレートコントロール装置。
The phase-locked loop circuit includes a first divider that divides the clock signal output from the voltage controlled oscillator by a first divided value and outputs the divided signal to the output circuit ,
3. The slew rate control device according to claim 1, wherein the output buffer control circuit sets a drive current of the output circuit having a negative correlation with the first divided value.
前記出力バッファ制御回路は、前記制御電流に対して前記出力回路のドライブ電流を設定するカレントミラー回路を備え、
前記カレントミラー回路は、前記第1分周値に応じて電流比を設定する電流比設定部を備えることを特徴とする請求項に記載のスルーレートコントロール装置。
The output buffer control circuit includes a current mirror circuit that sets a drive current of the output circuit with respect to the control current,
4. The slew rate control device according to claim 3 , wherein the current mirror circuit includes a current ratio setting unit that sets a current ratio according to the first divided value.
前記位相同期ループ回路は、
基準クロック信号を第2分周値で分周する第2分周器と、
前記クロック信号を第3分周値で分周する第3分周器とを備え、
前記クロック信号に対する前記基準クロック信号の周波数比を求める周波数比判定回路と 記基準クロック信号のモニタ信号を出力するモニタ出力回路と
前記制御電流に応じて前記モニタ出力回路のモニタドライブ電流を設定するモニタバッファ制御回路と、
を備え、
前記モニタバッファ制御回路は、前記周波数比に対して正の相関関係を有する前記モニタ出力回路のモニタドライブ電流を設定することを特徴とする請求項1ないしの何れか1項に記載のスルーレートコントロール装置。
The phase-locked loop circuit is
A second divider for dividing the reference clock signal by a second divided value;
A third divider for dividing the clock signal by a third divider value;
A monitor output circuit for outputting a frequency ratio determining circuit for determining the frequency ratio of the reference clock signal to the clock signal, a monitor signal before Symbol reference clock signal,
A monitor buffer control circuit for setting a monitor drive current of the monitor output circuit according to the control current;
With
Said monitor buffer control circuit, the slew rate of any one of claims 1 to 4 and sets the monitoring drive currents of said monitor output circuit having a positive correlation with the frequency ratio Control device.
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