JP5680987B2

JP5680987B2 - Semiconductor device, test apparatus, and manufacturing method

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Publication number: JP5680987B2
Application number: JP2011033757A
Authority: JP
Inventors: 佐藤　拓; 拓佐藤; 山ノ内　智雄; 智雄山ノ内; 潤一岡安; 正彦滝川
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2011-02-18
Filing date: 2011-02-18
Publication date: 2015-03-04
Anticipated expiration: 2031-02-18
Also published as: JP2012174804A

Description

本発明は、半導体装置、試験装置、および製造方法に関する。 The present invention relates to a semiconductor device, a test apparatus, and a manufacturing method.

従来、ＧａＮ（窒化ガリウム）等を用いたＦＥＴ（電界効果トランジスタ）において、ゲート電極と半導体層との間に様々な絶縁材料を用いて、ゲートリーク電流を低減させたヘテロ接合半導体装置（特に高電子移動度トランジスタ：ＨＥＭＴ＝ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）が知られている（例えば、特許文献１および２参照）。
特許文献１特開２００６−２４５３１７号公報
特許文献２特開２００９−３０２４３５号公報 Conventionally, in a FET (field effect transistor) using GaN (gallium nitride) or the like, a heterojunction semiconductor device (especially a high-power semiconductor device) in which a gate leakage current is reduced by using various insulating materials between a gate electrode and a semiconductor layer. An electron mobility transistor (HEMT = High Electron Mobility Transistor) is known (see, for example, Patent Documents 1 and 2).
Patent Document 1 JP 2006-245317 A Patent Document 2 JP 2009-302435 A

しかしながら、このようなＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造においても、１０^−１１Ａ／ｍｍ以下程度にゲートリーク電流を低減させることは困難であった。また、ゲート絶縁膜中のトラップ準位に起因する閾値変動といった不安定動作を抑えつつ、ゲートリーク電流を低減することも困難であった。 However, even in such a MIS (Metal Insulator Semiconductor) structure, it is difficult to reduce the gate leakage current to about 10 ⁻¹¹ A / mm or less. It is also difficult to reduce gate leakage current while suppressing unstable operation such as threshold fluctuation caused by trap levels in the gate insulating film.

本発明の第１の態様においては、窒化物系半導体で形成された半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備え、ゲート絶縁膜は、酸窒化膜で形成された第１絶縁膜と、タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、およびイットリウムの少なくとも１つを含む第２絶縁膜と、を有する半導体装置を提供する。 According to a first aspect of the present invention, a gate includes a semiconductor layer formed of a nitride-based semiconductor, a gate insulating film provided on the semiconductor layer, and a gate electrode provided on the gate insulating film. The insulating film provides a semiconductor device having a first insulating film formed of an oxynitride film and a second insulating film containing at least one of tantalum, hafnium, hafnium aluminum, lanthanum, and yttrium.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

本実施形態に係る半導体装置１００の縦断面の構成例を示す。2 shows a configuration example of a longitudinal section of a semiconductor device 100 according to the present embodiment. 本実施形態に係る半導体装置１００の製造フローを示す。2 shows a manufacturing flow of the semiconductor device 100 according to the present embodiment. 本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。A configuration example at the stage where the semiconductor layer 110 of the semiconductor device 100 according to the present embodiment is formed is shown. 本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。A configuration example at the stage where the source electrode 160 and the drain electrode 170 are formed on the semiconductor layer 110 according to the present embodiment is shown. 本実施形態に係る半導体層１１０上にゲート絶縁膜１２０を形成した段階の構成例を示す。A configuration example at the stage where the gate insulating film 120 is formed on the semiconductor layer 110 according to the present embodiment is shown. 本実施形態に係るゲート絶縁膜１２０上にゲート電極１３０を形成した段階の構成例を示す。A configuration example at the stage where the gate electrode 130 is formed on the gate insulating film 120 according to the present embodiment is shown. 本実施形態に係るゲート絶縁膜１２０上に保護膜１５０を形成した段階の構成例を示す。A configuration example at the stage where the protective film 150 is formed on the gate insulating film 120 according to the present embodiment is shown. ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。An example of Ids-Vds characteristics of a semiconductor device in which a second insulating film 124 is formed to a thickness of 50 nm as the gate insulating film 120 is shown. ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。An example of transfer characteristics of a semiconductor device in which a second insulating film 124 is formed to a thickness of 50 nm as the gate insulating film 120 is shown. ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のゲートストレス印加前後でのＩｄｓ−Ｖｇｓ特性の一例を示す。An example of Ids-Vgs characteristics before and after gate stress application of a semiconductor device in which a second insulating film 124 is formed to a thickness of 50 nm as the gate insulating film 120 is shown. ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。An example of Ids-Vds characteristics of a semiconductor device in which a first insulating film 126 is formed to a thickness of 50 nm as the gate insulating film 120 is shown. ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。An example of transfer characteristics of a semiconductor device in which a first insulating film 126 is formed to a thickness of 50 nm as the gate insulating film 120 is shown. ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のゲートストレス印加前後でのＩｄｓ−Ｖｇｓ特性の一例を示す。An example of Ids-Vgs characteristics before and after gate stress application of a semiconductor device in which a first insulating film 126 is formed to a thickness of 50 nm as the gate insulating film 120 is shown. 本実施形態に係る半導体装置１００の変形例を示す。The modification of the semiconductor device 100 which concerns on this embodiment is shown. 本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。A configuration example of a test apparatus 410 according to this embodiment is shown together with a device under test 400.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図１は、本実施形態に係る半導体装置１００の縦断面の構成例を示す。半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させる。半導体装置１００は、ＦＥＴであってよい。また、半導体装置１００は、ＭＩＳ構造のＨＥＭＴであってよい。半導体装置１００は、基板１０と、半導体層１１０と、ゲート絶縁膜１２０と、ゲート電極１３０と、保護膜１５０と、ソース電極１６０と、ドレイン電極１７０とを備える。 FIG. 1 shows a configuration example of a longitudinal section of a semiconductor device 100 according to the present embodiment. The semiconductor device 100 reduces gate leakage current and reduces threshold fluctuation when a gate stress voltage is applied. The semiconductor device 100 may be a FET. The semiconductor device 100 may be a MIS structure HEMT. The semiconductor device 100 includes a substrate 10, a semiconductor layer 110, a gate insulating film 120, a gate electrode 130, a protective film 150, a source electrode 160, and a drain electrode 170.

基板１０は、表面上に半導体層１１０を形成する。基板１０は、半導体層１１０の結晶性を保ったまま形成させるように、半導体層１１０の格子定数と略同一の格子定数を有する結晶であってよい。基板１０は、サファイア、ＳｉＣ（炭化ケイ素）、ＧａＮ、ＧａＡｓ、またはＳｉ等の単結晶であってよい。 The substrate 10 forms a semiconductor layer 110 on the surface. The substrate 10 may be a crystal having a lattice constant substantially the same as the lattice constant of the semiconductor layer 110 so as to be formed while maintaining the crystallinity of the semiconductor layer 110. The substrate 10 may be a single crystal such as sapphire, SiC (silicon carbide), GaN, GaAs, or Si.

半導体層１１０は、化合物半導体によって形成されてよい。半導体層１１０は、バンドギャップの異なる２種類以上の半導体を、結晶性を有したまま接合させたヘテロ接合を有してよい。本実施例において、窒化物系半導体で形成された半導体層１１０について説明する。半導体層１１０は、電子走行層１１２と、スペーサ層１１４と、電子供給層１１６と、保護層１１８とを有する。 The semiconductor layer 110 may be formed of a compound semiconductor. The semiconductor layer 110 may have a heterojunction in which two or more kinds of semiconductors having different band gaps are joined with crystallinity. In this embodiment, a semiconductor layer 110 formed of a nitride semiconductor will be described. The semiconductor layer 110 includes an electron transit layer 112, a spacer layer 114, an electron supply layer 116, and a protective layer 118.

電子走行層１１２は、基板１０の表面上に形成される。電子走行層１１２には、高速に電子を流すことができる二元電子ガスと呼ばれる層が形成される。電子走行層１１２は、不純物を人工的に添加しないアンドープのｉ型ＧａＮ層でよい。 The electron transit layer 112 is formed on the surface of the substrate 10. In the electron transit layer 112, a layer called binary electron gas capable of flowing electrons at high speed is formed. The electron transit layer 112 may be an undoped i-type GaN layer to which no impurities are artificially added.

スペーサ層１１４は、電子走行層１１２上に形成される。スペーサ層１１４は、電子走行層１１２とはバンドギャップの異なる異種の半導体材料で形成される。電子走行層１１２とスペーサ層１１４とがヘテロ接合となることで、電子走行層１１２は、スペーサ層１１４との界面近傍の１０ｎｍ程度の領域において、二元電子ガスを形成することができる。スペーサ層１１４は、アンドープのｉ型ＡｌＧａＮ層でよい。 The spacer layer 114 is formed on the electron transit layer 112. The spacer layer 114 is formed of a different kind of semiconductor material having a band gap different from that of the electron transit layer 112. Since the electron transit layer 112 and the spacer layer 114 form a heterojunction, the electron transit layer 112 can form a binary electron gas in a region of about 10 nm near the interface with the spacer layer 114. The spacer layer 114 may be an undoped i-type AlGaN layer.

電子供給層１１６は、スペーサ層１１４上に形成される。電子供給層１１６は、スペーサ層１１４を介して電子走行層１１２に電子を供給する。電子供給層１１６は、不純物をドープしたｎ型ＡｌＧａＮ層でよい。 The electron supply layer 116 is formed on the spacer layer 114. The electron supply layer 116 supplies electrons to the electron transit layer 112 through the spacer layer 114. The electron supply layer 116 may be an n-type AlGaN layer doped with impurities.

保護層１１８は、電子供給層１１６上に形成される。保護層１１８は、例えば、電子供給層１１６中のＡｌ等の酸化を防止して保護する。保護層１１８は、不純物をドープしたｎ型ＧａＮ層でよい。なお、電子供給層１１６中のＡｌ等の酸化の影響等が少ない場合は、保護層１１８は無くてもよい。 The protective layer 118 is formed on the electron supply layer 116. For example, the protective layer 118 prevents and protects the oxidation of Al or the like in the electron supply layer 116. The protective layer 118 may be an n-type GaN layer doped with impurities. Note that the protective layer 118 may be omitted when the influence of oxidation of Al or the like in the electron supply layer 116 is small.

ゲート絶縁膜１２０は、半導体層１１０上に設けられる。ゲート絶縁膜１２０は、トンネル効果等によって生じるリーク電流を低減させる高誘電率材料によって形成されてよい。ゲート絶縁膜１２０は、第１絶縁膜１２６と、第２絶縁膜１２４と、第３絶縁膜１２２とを有する。 The gate insulating film 120 is provided on the semiconductor layer 110. The gate insulating film 120 may be formed of a high dielectric constant material that reduces leakage current caused by a tunnel effect or the like. The gate insulating film 120 includes a first insulating film 126, a second insulating film 124, and a third insulating film 122.

第１絶縁膜１２６および第３絶縁膜１２２は、酸窒化膜で形成される。ここで、酸窒化膜は、ＳｉＯ_２（二酸化シリコン）よりも誘電率の高い絶縁膜でよい。また、酸窒化膜は、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、ＨｆＡｌ（ハフニウムアルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｌａ（ランタンシリコン）、およびＨｆＬａ（ハフニウムランタン）の少なくとも１つを含んでよい。削除：（第１絶縁膜１２６および第３絶縁膜１２２は、タンタル酸窒化物を絶縁材料として含んでよい。）一例として、第１絶縁膜１２６および第３絶縁膜１２２は、Ｔａ酸窒化物（ＴａＯＮ）を絶縁材料として含む。 The first insulating film 126 and the third insulating film 122 are formed of an oxynitride film. Here, the oxynitride film may be an insulating film having a dielectric constant higher than that of SiO ₂ (silicon dioxide). The oxynitride films are Ta (tantalum), Al (aluminum), Hf (hafnium), HfAl (hafnium aluminum), La (lanthanum), Y (yttrium), La (lanthanum silicon), and HfLa (hafnium lanthanum). May be included. Deletion: (The first insulating film 126 and the third insulating film 122 may contain tantalum oxynitride as an insulating material.) As an example, the first insulating film 126 and the third insulating film 122 are Ta oxynitride ( TaON) is included as an insulating material.

第１絶縁膜１２６は、第２絶縁膜１２４上に設けられ、ゲート電極１３０と接するように形成される。第３絶縁膜１２２は、半導体層１１０上に設けられる。ここで、第１絶縁膜１２６および第３絶縁膜１２２は、略同一の絶縁材料を含んでよい。一例として、第１絶縁膜１２６および第３絶縁膜１２２は、Ｔａ酸窒化物（ＴａＯＮ）を絶縁材料として含む。 The first insulating film 126 is provided on the second insulating film 124 and is formed in contact with the gate electrode 130. The third insulating film 122 is provided on the semiconductor layer 110. Here, the first insulating film 126 and the third insulating film 122 may include substantially the same insulating material. As an example, the first insulating film 126 and the third insulating film 122 include Ta oxynitride (TaON) as an insulating material.

第２絶縁膜１２４は、第１絶縁膜１２６よりも絶縁性が高い。第２絶縁膜１２４は、Ｔａ（タンタル）、Ｈｆ（ハフニウム）、ＨｆＡｌ（ハフニウムアルミニウム）、Ｌａ（ランタン）、およびＹ（イットリウム）の少なくとも１つを含んでよい。例えば、第２絶縁膜１２４は、Ｔａ（タンタル）酸化物、Ｈｆ（ハフニウム）酸化物、ＨｆＡｌ（ハフニウムアルミニウム）酸化物、Ｌａ（ランタン）酸化物、ＨｆＬａ（ハフニウムランタン）、またはＹ（イットリウム）酸化物等の絶縁材料を含む。 The second insulating film 124 has a higher insulating property than the first insulating film 126. The second insulating film 124 may include at least one of Ta (tantalum), Hf (hafnium), HfAl (hafnium aluminum), La (lanthanum), and Y (yttrium). For example, the second insulating film 124 is formed of Ta (tantalum) oxide, Hf (hafnium) oxide, HfAl (hafnium aluminum) oxide, La (lanthanum) oxide, HfLa (hafnium lanthanum), or Y (yttrium) oxide. Insulating materials such as objects.

一例として、第２絶縁膜１２４は、Ｔａ酸化物（ＴａＯｘ）を絶縁材料として含む。また、第２絶縁膜１２４は、第１絶縁膜１２６よりも膜厚が厚くてよい。また、第２絶縁膜１２４は、第３絶縁膜１２２よりも膜厚が厚くてよい。第２絶縁膜１２４は、第３絶縁膜１２２上に設けられる。 As an example, the second insulating film 124 includes Ta oxide (TaOx) as an insulating material. The second insulating film 124 may be thicker than the first insulating film 126. Further, the second insulating film 124 may be thicker than the third insulating film 122. The second insulating film 124 is provided on the third insulating film 122.

ゲート電極１３０は、ゲート絶縁膜１２０上に設けられる。ゲート電極１３０は、ゲート絶縁膜１２０を介して、半導体層１１０にゲート電圧を印加する絶縁ゲート構造の電極として形成される。ゲート電極は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、またはＴｉ（チタン）等を有してよい。ゲート電極１３０は、配線接続部を有してよい。配線接続部は、ゲート電圧を供給する外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。 The gate electrode 130 is provided on the gate insulating film 120. The gate electrode 130 is formed as an electrode having an insulated gate structure for applying a gate voltage to the semiconductor layer 110 through the gate insulating film 120. The gate electrode may include Ni (nickel), Pt (platinum), Au (gold), Mo (molybdenum), Ti (titanium), or the like. The gate electrode 130 may have a wiring connection portion. The wiring connection portion may be electrically connected to an external circuit that supplies a gate voltage by gold plating or wire bonding.

保護膜１５０は、ゲート電極１３０およびゲート絶縁膜１２０上に設けられた絶縁性の膜である。保護膜１５０は、ゲート絶縁膜１２０とは別種の絶縁材料を含む。一例として、保護膜１５０は、ＳｉＮ（窒化シリコン）を絶縁材料として含む。これによって、半導体装置１００は、表面の保護膜の強化と、ゲート絶縁膜１２０表面近傍のトラップ準位等を低減させることができる。 The protective film 150 is an insulating film provided on the gate electrode 130 and the gate insulating film 120. The protective film 150 includes a different type of insulating material from the gate insulating film 120. As an example, the protective film 150 includes SiN (silicon nitride) as an insulating material. As a result, the semiconductor device 100 can reinforce the protective film on the surface and reduce the trap level in the vicinity of the surface of the gate insulating film 120.

ソース電極１６０およびドレイン電極１７０は、半導体層１１０上に設けられる。ソース電極１６０およびドレイン電極１７０は、電子供給層１１６に接するように形成されることが望ましい。ソース電極１６０およびドレイン電極１７０は、半導体層１１０と、オーミック接合される。ソース電極１６０およびドレイン電極１７０は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、またはＴｉ（チタン）等を有してよい。 The source electrode 160 and the drain electrode 170 are provided on the semiconductor layer 110. The source electrode 160 and the drain electrode 170 are preferably formed so as to be in contact with the electron supply layer 116. The source electrode 160 and the drain electrode 170 are in ohmic contact with the semiconductor layer 110. The source electrode 160 and the drain electrode 170 may include Ni (nickel), Pt (platinum), Au (gold), Mo (molybdenum), Al (aluminum), Ti (titanium), or the like.

ソース電極１６０およびドレイン電極１７０は、それぞれ配線接続部を有してよい。それぞれの配線接続部は、ソース電極１６０またはドレイン電極１７０と接続されるべき外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。 Each of the source electrode 160 and the drain electrode 170 may have a wiring connection portion. Each wiring connection portion may be electrically connected to an external circuit to be connected to the source electrode 160 or the drain electrode 170 by gold plating or wire bonding.

ここで、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の間に設けられてよい。また、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の少なくとも一部を更に覆うように設けられてよい。この場合、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の配線接続部以外の表面上を覆うように設けられてよい。 Here, the gate insulating film 120 may be provided between the source electrode 160 and the drain electrode 170. Further, the gate insulating film 120 may be provided so as to further cover at least part of the source electrode 160 and the drain electrode 170. In this case, the gate insulating film 120 may be provided so as to cover the surface of the source electrode 160 and the drain electrode 170 other than the wiring connection portion.

図２は、本実施形態に係る半導体装置１００の製造フローを示す。また、図３Ａ〜図３Ｅは、製造フローの各段階で形成された半導体装置１００の構成例をそれぞれ示す。 FIG. 2 shows a manufacturing flow of the semiconductor device 100 according to the present embodiment. 3A to 3E respectively show configuration examples of the semiconductor device 100 formed at each stage of the manufacturing flow.

まず、基板１０上に、半導体層１１０を形成する（Ｓ２００）。半導体層１１０は、ＭＯＶＰＥ法（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ：有機金属気相成長エピタキシー法）、またはＭＢＥ法（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ：分子線エピタキシー法）等で形成されてよい。図３Ａにおいて、本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。 First, the semiconductor layer 110 is formed on the substrate 10 (S200). The semiconductor layer 110 may be formed by a MOVPE method (Metal Organic Vapor Phase Epitaxy), an MBE method (Molecular Beam Epitaxy), or the like. FIG. 3A shows a configuration example at a stage where the semiconductor layer 110 of the semiconductor device 100 according to this embodiment is formed.

次に、ソース電極１６０およびドレイン電極１７０を形成する（Ｓ２１０）。ソース電極１６０およびドレイン電極１７０は、保護層１１８をエッチングによって除去して、電子供給層１１６が露出された領域に形成されてよい。ここで、保護層１１８は、反応性ガス、イオン、またはラジカル等を用いたドライエッチングによって電極が形成される領域が除去されてよい。これに代えて、液体の薬品を用いたウェットエッチングによって電極が形成される領域が除去されてよい。 Next, the source electrode 160 and the drain electrode 170 are formed (S210). The source electrode 160 and the drain electrode 170 may be formed in a region where the electron supply layer 116 is exposed by removing the protective layer 118 by etching. Here, the region where the electrode is formed may be removed from the protective layer 118 by dry etching using a reactive gas, ions, radicals, or the like. Alternatively, the region where the electrode is formed may be removed by wet etching using a liquid chemical.

ソース電極１６０およびドレイン電極１７０は、一例として、材料を加熱して気化または昇華させて基板の表面に付着させる蒸着法によって形成される。これに代えて、ソース電極１６０およびドレイン電極１７０は、スパッタ法によって形成されてもよい。また、ソース電極１６０およびドレイン電極１７０は、一例として、形成すべきパターンの逆パターンを、基板上にフォトレジスト等で形成し、形成すべき薄膜を蒸着後、パターン以外の不用部分をフォトレジストと共に除去する蒸着リフトオフ法で形成される。 For example, the source electrode 160 and the drain electrode 170 are formed by a vapor deposition method in which a material is heated and vaporized or sublimated to adhere to the surface of the substrate. Instead, the source electrode 160 and the drain electrode 170 may be formed by sputtering. In addition, as an example, the source electrode 160 and the drain electrode 170 are formed by forming a reverse pattern of a pattern to be formed on a substrate with a photoresist or the like, depositing a thin film to be formed, and then removing unnecessary portions other than the pattern together with the photoresist. It is formed by the evaporation lift-off method to be removed.

電子供給層１１６上に形成されたソース電極１６０およびドレイン電極１７０は、５００℃程度以上の温度でアニール処理することで、オーミック接合を形成する。図３Ｂにおいて、本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。 The source electrode 160 and the drain electrode 170 formed on the electron supply layer 116 are annealed at a temperature of about 500 ° C. or higher to form an ohmic junction. FIG. 3B shows a configuration example at a stage where the source electrode 160 and the drain electrode 170 are formed on the semiconductor layer 110 according to this embodiment.

次に、半導体層１１０上にゲート絶縁膜１２０を形成する。本例においては、まず、半導体層１１０上に第３絶縁膜１２２を形成する（Ｓ２２０）。次に、第３絶縁膜１２２上に第２絶縁膜１２４を形成する（Ｓ２３０）。次に、第２絶縁膜１２４上に第１絶縁膜１２６を形成する（Ｓ２４０）。 Next, the gate insulating film 120 is formed over the semiconductor layer 110. In this example, first, the third insulating film 122 is formed on the semiconductor layer 110 (S220). Next, the second insulating film 124 is formed on the third insulating film 122 (S230). Next, the first insulating film 126 is formed on the second insulating film 124 (S240).

ゲート絶縁膜１２０は、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：化学気相成長法）法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法、スパッタ法等によって形成されてよい。ゲート絶縁膜１２０は、一例として、絶縁材料のターゲットに高周波電圧を印加してスパッタするＲＦスパッタ法によって形成される。絶縁材料のターゲットはＴａ_２Ｏ_５（五酸化タンタル）を用いてよい。 The gate insulating film 120 may be formed by a CVD (Chemical Vapor Deposition) method, an ALD (Atomic Layer Deposition) method, a sputtering method, or the like. For example, the gate insulating film 120 is formed by an RF sputtering method in which a high-frequency voltage is applied to a target of an insulating material to perform sputtering. Ta ₂ O ₅ (tantalum pentoxide) may be used as the target of the insulating material.

ここで、ゲート絶縁膜１２０は、同一の絶縁材料のターゲットに対して雰囲気ガスを変えて成膜されてよい。一例として、Ａｒ（アルゴン）とＯ_２（酸素）の混合ガスを雰囲気ガスとして、Ｔａ_２Ｏ_５ターゲットをスパッタすることで、第２絶縁膜１２４であるＴａ酸化物（ＴａＯｘ）を成膜してよい。また、Ａｒ（アルゴン）とＮ_２（窒素）の混合ガスを雰囲気ガスとして、Ｔａ_２Ｏ_５ターゲットをスパッタすることで、第１絶縁膜１２６または第３絶縁膜１２２であるＴａ酸窒化物（ＴａＯＮ）を成膜してよい。このように、絶縁材料のターゲットは変えずに、雰囲気ガスを制御することで、ゲート絶縁膜１２０を成膜することができる。 Here, the gate insulating film 120 may be formed by changing the atmospheric gas with respect to the target of the same insulating material. As an example, Ta oxide (TaOx) as the second insulating film 124 is formed by sputtering a Ta ₂ O ₅ target using a mixed gas of Ar (argon) and O ₂ (oxygen) as an atmospheric gas. Good. Further, by sputtering a Ta ₂ O ₅ target using a mixed gas of Ar (argon) and N ₂ (nitrogen) as an atmosphere gas, Ta oxynitride (TaON) that is the first insulating film 126 or the third insulating film 122 is used. ) May be formed. In this manner, the gate insulating film 120 can be formed by controlling the atmospheric gas without changing the target of the insulating material.

ゲート絶縁膜１２０は、１０〜１００ｎｍの膜厚を有してよい。より好ましくは、２０〜５０ｎｍの膜厚を有してよい。図３Ｃにおいて、本実施形態に係る半導体層１１０上にゲート絶縁膜１２０を形成した段階の構成例を示す。 The gate insulating film 120 may have a thickness of 10 to 100 nm. More preferably, it may have a film thickness of 20 to 50 nm. FIG. 3C shows a configuration example at the stage where the gate insulating film 120 is formed on the semiconductor layer 110 according to this embodiment.

次に、ゲート絶縁膜１２０上にゲート電極１３０を形成する（Ｓ２５０）。ゲート電極１３０は、一例として、蒸着法によって形成される。これに代えて、ゲート電極１３０は、スパッタ法によって形成されてもよい。ゲート電極１３０は、一例として、蒸着リフトオフ法によって形成される。ゲート電極１３０は、複数の電極材料を蒸着して形成されてよい。図３Ｄにおいて、本実施形態に係るゲート絶縁膜１２０上にゲート電極１３０を形成した段階の構成例を示す。 Next, the gate electrode 130 is formed on the gate insulating film 120 (S250). The gate electrode 130 is formed by an evaporation method as an example. Alternatively, the gate electrode 130 may be formed by a sputtering method. For example, the gate electrode 130 is formed by a deposition lift-off method. The gate electrode 130 may be formed by depositing a plurality of electrode materials. FIG. 3D shows a configuration example at the stage where the gate electrode 130 is formed on the gate insulating film 120 according to the present embodiment.

次に、ゲート絶縁膜１２０およびゲート電極１３０上に、ゲート絶縁膜１２０とは別種の絶縁材料を含む保護膜１５０を形成する（Ｓ２６０）。保護膜１５０は、ＣＶＤ法によって形成されてよい。保護膜１５０は、一例として、２００ｎｍの膜厚のＳｉＮが形成される。図３Ｅにおいて、本実施形態に係るゲート絶縁膜１２０上に保護膜１５０を形成した段階の構成例を示す。 Next, the protective film 150 including an insulating material different from the gate insulating film 120 is formed on the gate insulating film 120 and the gate electrode 130 (S260). The protective film 150 may be formed by a CVD method. As an example, the protective film 150 is formed of SiN having a thickness of 200 nm. FIG. 3E shows a configuration example at a stage where the protective film 150 is formed on the gate insulating film 120 according to the present embodiment.

以上の本実施例により、ＧａＮＨＥＭＴである半導体装置１００が製造される。半導体装置１００は、ゲートリーク電流を低減させつつ、閾値変動を抑えたＧａＮＭＩＳ−ＨＥＭＴ構造を形成することができる。 The semiconductor device 100 which is GaN HEMT is manufactured by the above Example. The semiconductor device 100 can form a GaN MIS-HEMT structure in which threshold fluctuation is suppressed while reducing gate leakage current.

図４は、ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。ここで第２絶縁膜１２４は、Ｔａ酸化物（ＴａＯｘ）で形成されている。即ち、この半導体装置の場合、半導体層１１０とゲート電極１３０の間に、Ｔａ酸化物単層膜を形成しているので、図中の測定結果より、第２絶縁膜１２４であるＴａ酸化物の絶縁膜が当該半導体装置に与える特性を確認することができる。 FIG. 4 shows an example of Ids-Vds characteristics of a semiconductor device in which the second insulating film 124 is formed as the gate insulating film 120 by 50 nm. Here, the second insulating film 124 is made of Ta oxide (TaOx). That is, in the case of this semiconductor device, a Ta oxide single layer film is formed between the semiconductor layer 110 and the gate electrode 130. Therefore, from the measurement result in the figure, the Ta oxide of the second insulating film 124 is formed. The characteristics given to the semiconductor device by the insulating film can be confirmed.

図中の横軸は、半導体装置のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。ゲート絶縁膜１２０をＴａ酸化物とした半導体装置では、Ｖｇｓを２Ｖ程度にすると、Ｉｄｓが０．９Ａ／ｍｍ程度に達することがわかる。 In the figure, the horizontal axis represents the drain-source voltage Vds of the semiconductor device, and the vertical axis represents the drain-source current Ids. In the semiconductor device in which the gate insulating film 120 is made of Ta oxide, it can be seen that when Vgs is about 2 V, Ids reaches about 0.9 A / mm.

図５は、ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ゲート−ソース間電流Ｉｇｓ、ドレイン−ソース間電流Ｉｄｓ、または相互コンダクタンスＧｍを示す。 FIG. 5 shows an example of transfer characteristics of a semiconductor device in which the second insulating film 124 is formed to a thickness of 50 nm as the gate insulating film 120. In the figure, the horizontal axis indicates the gate-source voltage Vgs of the semiconductor device, and the vertical axis indicates the gate-source current Igs, the drain-source current Ids, or the mutual conductance Gm.

ゲート絶縁膜１２０をＴａ酸化物とした半導体装置は、Ｖｇｓを略−８Ｖ以下にしたオフ状態におけるゲートリーク電流を１０^−１１Ａ／ｍｍ程度以下にできることがわかる。即ち、第２絶縁膜１２４であるＴａ酸化物の絶縁膜は、単層で高い絶縁性を実現できることがわかった。特に、第２絶縁膜１２４であるＴａ酸化物を、化学量論組成であるＴａ_２Ｏ_５（五酸化タンタル）近づけることによって、リーク電流が抑えられる傾向にあることがわかった。 It can be seen that the semiconductor device in which the gate insulating film 120 is made of Ta oxide can reduce the gate leakage current in the off state where Vgs is about −8 V or less to about 10 ⁻¹¹ A / mm or less. That is, it was found that the Ta oxide insulating film as the second insulating film 124 can achieve high insulation with a single layer. In particular, it has been found that the leakage current tends to be suppressed by bringing the Ta oxide as the second insulating film 124 closer to the stoichiometric composition Ta ₂ O ₅ (tantalum pentoxide).

図６は、ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置において、ゲート電極にストレス電圧を印加する前後でＩｄｓ−Ｖｇｓ特性を測定した結果の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。黒丸でプロットした特性は、ゲートストレス印加前の測定結果を示し、白抜きの丸でプロットした特性は、ゲート電極１３０に+５Ｖのストレス電圧を印加した後の測定結果を示す。 FIG. 6 shows an example of the result of measuring the Ids-Vgs characteristics before and after applying a stress voltage to the gate electrode in a semiconductor device in which the second insulating film 124 is formed to a thickness of 50 nm as the gate insulating film 120. In the figure, the horizontal axis indicates the gate-source voltage Vgs of the semiconductor device, and the vertical axis indicates the drain-source current Ids. The characteristics plotted with black circles show the measurement results before applying the gate stress, and the characteristics plotted with open circles show the measurement results after applying a stress voltage of +5 V to the gate electrode 130.

このように、ゲート絶縁膜１２０がＴａ酸化物の単層で形成された半導体装置は、ゲート電極１３０に正のストレス電圧が印加されると、閾値電圧が正の方向に変動してしまうことがわかる。これは正のストレス電圧が印加された半導体装置では、ストレス電圧で一時的にオン状態となった時点において、ゲート絶縁膜１２０の保護層１１８側の界面近傍に形成されているトラップ準位が、電子を捕獲するためである。 As described above, in the semiconductor device in which the gate insulating film 120 is formed of a single layer of Ta oxide, when a positive stress voltage is applied to the gate electrode 130, the threshold voltage may fluctuate in the positive direction. Recognize. This is because in a semiconductor device to which a positive stress voltage is applied, the trap level formed in the vicinity of the interface on the protective layer 118 side of the gate insulating film 120 when the stress voltage temporarily turns on. This is to capture electrons.

ゲート絶縁膜１２０のトラップ準位が電子を捕獲すると、捕獲された電子によってできる電界がゲート電圧に対してオフセット電圧として働き、この状態の半導体装置は、捕獲した電子の数に応じて閾値電圧が変動することになる。図中の半導体装置の例では、ゲートストレス印加前の閾値電圧が略−７．５Ｖであったものが、＋５Ｖのゲートストレス電圧を印加した後には、略＋２Ｖのオフセット電圧が生じて、閾値電圧が略−５．５Ｖへと正の方向に変動したことがわかる。 When the trap level of the gate insulating film 120 captures electrons, an electric field generated by the captured electrons works as an offset voltage with respect to the gate voltage, and the semiconductor device in this state has a threshold voltage depending on the number of captured electrons. Will fluctuate. In the example of the semiconductor device in the figure, the threshold voltage before gate stress application was approximately −7.5V, but after applying the gate stress voltage of + 5V, an offset voltage of approximately + 2V is generated and the threshold voltage is increased. It can be seen that the voltage fluctuated in the positive direction to about −5.5V.

また、このようなトラップ準位は、一旦捕獲した電子を捕獲後の経過時間に応じて一定の確率で放出するので、閾値電圧はストレス電圧の印加が終わってからの経過時間に応じて変動して、やがて初期状態の閾値電圧に戻る場合もある。以上のように、ゲート絶縁膜１２０をＴａ酸化物とした半導体装置は、高い絶縁性を有する一方で、閾値電圧が変動して不安定となる特性を有する。 In addition, since such trap levels release electrons once trapped with a certain probability according to the elapsed time after the capture, the threshold voltage fluctuates according to the elapsed time after the application of the stress voltage. Eventually, the threshold voltage may return to the initial state. As described above, the semiconductor device in which the gate insulating film 120 is made of Ta oxide has high insulating properties, but has a characteristic that the threshold voltage fluctuates and becomes unstable.

図７は、ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。ここで第１絶縁膜１２６は、Ｔａ酸窒化物（ＴａＯＮ）で形成されている。即ち、この半導体装置の場合、半導体層１１０とゲート電極１３０の間に、Ｔａ酸窒化物単層膜を形成しているので、図中の測定結果より、第１絶縁膜１２６であるＴａ酸窒化物の絶縁膜が当該半導体装置に与える特性を確認することができる。 FIG. 7 shows an example of Ids-Vds characteristics of a semiconductor device in which the first insulating film 126 is formed to a thickness of 50 nm as the gate insulating film 120. Here, the first insulating film 126 is made of Ta oxynitride (TaON). That is, in this semiconductor device, since a Ta oxynitride single layer film is formed between the semiconductor layer 110 and the gate electrode 130, Ta oxynitride, which is the first insulating film 126, is obtained from the measurement results in the figure. It is possible to confirm the characteristics that the insulating film of the material gives to the semiconductor device.

図中の横軸は、半導体装置のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。ゲート絶縁膜１２０をＴａ酸窒化物とした半導体装置では、Ｖｇｓを２Ｖ程度にすると、Ｉｄｓが１．２Ａ／ｍｍ程度に達することがわかる。 In the figure, the horizontal axis represents the drain-source voltage Vds of the semiconductor device, and the vertical axis represents the drain-source current Ids. It can be seen that in the semiconductor device in which the gate insulating film 120 is Ta oxynitride, Ids reaches about 1.2 A / mm when Vgs is about 2V.

図８は、ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ゲート−ソース間電流Ｉｇｓ、ドレイン−ソース間電流Ｉｄｓ、または相互コンダクタンスＧｍを示す。 FIG. 8 shows an example of transfer characteristics of a semiconductor device in which the first insulating film 126 is formed to a thickness of 50 nm as the gate insulating film 120. In the figure, the horizontal axis indicates the gate-source voltage Vgs of the semiconductor device, and the vertical axis indicates the gate-source current Igs, the drain-source current Ids, or the mutual conductance Gm.

ゲート絶縁膜１２０をＴａ酸窒化物とした半導体装置は、Ｖｇｓを略−８Ｖ以下にしたオフ状態におけるゲートリーク電流を、１０^−９Ａ／ｍｍ程度以下にすることがわかる。即ち、第１絶縁膜１２６であるＴａ酸窒化物の絶縁膜は、Ｔａ酸化物の絶縁膜に比べると絶縁性が低いことがわかる。 It can be seen that in the semiconductor device in which the gate insulating film 120 is made of Ta oxynitride, the gate leakage current in the OFF state in which Vgs is set to about −8 V or less is about 10 ⁻⁹ A / mm or less. That is, it can be seen that the insulating film made of Ta oxynitride, which is the first insulating film 126, has lower insulating properties than the insulating film made of Ta oxide.

図９は、ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置において、ゲート電極にストレス電圧を印加する前後でＩｄｓ−Ｖｇｓ特性を測定した結果の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。黒丸でプロットした特性は、ゲートストレス印加前の測定結果を示し、白抜きの丸でプロットした特性は、ゲート電極１３０に+５Ｖのストレス電圧を印加した後の測定結果を示す。 FIG. 9 shows an example of the result of measuring the Ids-Vgs characteristics before and after applying a stress voltage to the gate electrode in a semiconductor device in which the first insulating film 126 is formed to a thickness of 50 nm as the gate insulating film 120. In the figure, the horizontal axis indicates the gate-source voltage Vgs of the semiconductor device, and the vertical axis indicates the drain-source current Ids. The characteristics plotted with black circles show the measurement results before applying the gate stress, and the characteristics plotted with open circles show the measurement results after applying a stress voltage of +5 V to the gate electrode 130.

このように、ゲート絶縁膜１２０がＴａ酸窒化物の単層で形成された半導体装置は、ゲート電極１３０に正のストレス電圧が印加されても、閾値電圧がほとんど変動しないことがわかる。これは、Ｔａ酸窒化物はＴａ酸化物に比べてトラップ準位が少なく、また、ゲート電極１３０−ゲート絶縁膜１２０界面、およびゲート絶縁膜１２０−半導体層１１０界面において、Ｔａ酸化物に比べて欠陥の少ない良好な界面が形成されていることを示す。このように、ゲート絶縁膜１２０がＴａ酸窒化物単層で形成された半導体装置は、閾値電圧の変動が少なく、Ｔａ酸化物の絶縁膜に比べると絶縁性が低い特性を有する。 Thus, it can be seen that in the semiconductor device in which the gate insulating film 120 is formed of a single layer of Ta oxynitride, the threshold voltage hardly fluctuates even when a positive stress voltage is applied to the gate electrode 130. This is because Ta oxynitride has fewer trap levels than Ta oxide, and compared with Ta oxide at the gate electrode 130-gate insulating film 120 interface and the gate insulating film 120-semiconductor layer 110 interface. It shows that a good interface with few defects is formed. As described above, the semiconductor device in which the gate insulating film 120 is formed of a single layer of Ta oxynitride has less variation in threshold voltage, and has characteristics of lower insulating properties than an insulating film of Ta oxide.

以上のように説明した特性をそれぞれ有する、第１絶縁膜１２６、第２絶縁膜１２４、および第１絶縁膜１２６と略同一の絶縁材料を含む第３絶縁膜１２２を用いて、本実施例の半導体装置１００のゲート絶縁膜１２０は形成される。即ち、Ｔａ酸窒化物である第３絶縁膜１２２は、半導体層１１０上に設けられ、ゲート絶縁膜１２０−半導体層１１０界面において、Ｔａ酸化物に比べて欠陥の少ない良好な界面を形成する。 The first insulating film 126, the second insulating film 124, and the third insulating film 122 including substantially the same insulating material as the first insulating film 126 having the characteristics described above are used. The gate insulating film 120 of the semiconductor device 100 is formed. That is, the third insulating film 122 made of Ta oxynitride is provided on the semiconductor layer 110 and forms a good interface with fewer defects than the Ta oxide at the interface of the gate insulating film 120 and the semiconductor layer 110.

また、第２絶縁膜１２４は、第３絶縁膜１２２上に設けられる。第２絶縁膜１２４は、Ｔａ酸窒化物に比べて高い絶縁性を有するので、第３絶縁膜１２２からリークする電流を抑制する。また、第１絶縁膜１２６は、第２絶縁膜１２４上に設けられる。これによって、第２絶縁膜１２４は、Ｔａ酸窒化物に比べて高い絶縁性を有するので、第１絶縁膜１２６からリークする電流を抑制する。また、第１絶縁膜１２６は、ゲート電極１３０−ゲート絶縁膜１２０界面において、Ｔａ酸化物に比べて欠陥の少ない良好な界面を形成する。 The second insulating film 124 is provided on the third insulating film 122. Since the second insulating film 124 has higher insulating properties than Ta oxynitride, current leaking from the third insulating film 122 is suppressed. The first insulating film 126 is provided on the second insulating film 124. As a result, the second insulating film 124 has a higher insulating property than Ta oxynitride, so that current leaking from the first insulating film 126 is suppressed. In addition, the first insulating film 126 forms a favorable interface with fewer defects than the Ta oxide at the gate electrode 130-gate insulating film 120 interface.

ここで、第１絶縁膜１２６−第２絶縁膜１２４界面、および第２絶縁膜１２４−第３絶縁膜１２２界面は、Ｔａ酸化物−Ｔａ酸窒化物界面であり、窒素以外は同種の物質である。したがって、ゲート絶縁膜１２０は、異種材料を形成させることによる異種界面の形成を防ぐことができ、界面に電子を捕獲するようなトラップ準位の形成を低減させることができる。 Here, the interface between the first insulating film 126 and the second insulating film 124 and the interface between the second insulating film 124 and the third insulating film 122 are Ta oxide-Ta oxynitride interfaces, and are the same kind of material except nitrogen. is there. Therefore, the gate insulating film 120 can prevent the formation of a heterogeneous interface due to the formation of a heterogeneous material, and can reduce the formation of trap levels that capture electrons at the interface.

また、第１絶縁膜１２６および第３絶縁膜１２２は、それぞれ、ゲート電極１３０−ゲート絶縁膜１２０界面およびゲート絶縁膜１２０−半導体層１１０界面を良好な界面にする目的で形成されるので、第２絶縁膜１２４の膜厚よりも薄く形成されてよい。また、第２絶縁膜１２４は、リーク電流を抑制する目的で形成されるので、第１絶縁膜１２６および第３絶縁膜１２２よりも厚く形成されてよい。 The first insulating film 126 and the third insulating film 122 are formed for the purpose of making the gate electrode 130-gate insulating film 120 interface and the gate insulating film 120-semiconductor layer 110 interface favorable, respectively. The insulating film 124 may be formed thinner than the film thickness. Further, since the second insulating film 124 is formed for the purpose of suppressing leakage current, it may be formed thicker than the first insulating film 126 and the third insulating film 122.

以上の本実施例のゲート絶縁膜１２０は、半導体層１１０およびゲート電極１３０とのそれぞれの界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。このようなゲート絶縁膜１２０を形成する本実施例の半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させることができる。 The gate insulating film 120 of this embodiment described above can reduce the gate leakage current while forming a good interface by suppressing the formation of defects at the respective interfaces between the semiconductor layer 110 and the gate electrode 130. The semiconductor device 100 of this embodiment in which such a gate insulating film 120 is formed can reduce gate leakage current and can reduce threshold fluctuation when a gate stress voltage is applied.

図１０は、本実施形態に係る半導体装置１００の変形例を示す。本変形例の半導体装置１００において、図１に示された本実施形態に係る半導体装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、ゲート境界膜１４０を更に備える。 FIG. 10 shows a modification of the semiconductor device 100 according to this embodiment. In the semiconductor device 100 of the present modification, the same reference numerals are given to substantially the same operations as those of the semiconductor device 100 according to the present embodiment shown in FIG. The semiconductor device 100 of this modification further includes a gate boundary film 140.

ゲート境界膜１４０は、ゲート絶縁膜１２０上に設けられ、ゲート絶縁膜１２０上におけるゲート電極１３０の端部の少なくとも一部においてゲート電極１３０と接する。ここで、ゲート境界膜１４０は、ゲート絶縁膜１２０上におけるゲート電極１３０が設けられていない領域の少なくとも一部からゲート電極１３０上の少なくとも一部に至る領域を覆ってよい。また、ゲート境界膜１４０は、ゲート電極１３０の配線接続部以外の表面上を覆うように設けられてよい。 The gate boundary film 140 is provided on the gate insulating film 120 and is in contact with the gate electrode 130 at least at a part of the end of the gate electrode 130 on the gate insulating film 120. Here, the gate boundary film 140 may cover a region from at least a part of the region where the gate electrode 130 is not provided on the gate insulating film 120 to at least a part of the gate electrode 130. The gate boundary film 140 may be provided so as to cover the surface of the gate electrode 130 other than the wiring connection portion.

ゲート境界膜１４０は、Ｔａ（タンタル）酸化物、Ｈｆ（ハフニウム）酸化物、ＨｆＡｌ（ハフニウムアルミニウム）酸化物、Ｌａ（ランタン）酸化物、またはＹ（イットリウム）酸化物等の絶縁材料を有してよい。一例として、ゲート境界膜１４０は、ＴａＯｘ（酸化タンタル）を有する。 The gate boundary film 140 includes an insulating material such as Ta (tantalum) oxide, Hf (hafnium) oxide, HfAl (hafnium aluminum) oxide, La (lanthanum) oxide, or Y (yttrium) oxide. Good. As an example, the gate boundary film 140 includes TaOx (tantalum oxide).

ここで、ゲート境界膜１４０およびゲート境界膜１４０と接するゲート絶縁膜１２０である第１絶縁膜１２６は、同種の絶縁材料を含んでよい。例えば、ゲート境界膜１４０および第１絶縁膜１２６は、略同一の絶縁材料で形成される。これに代えて、ゲート境界膜１４０および第１絶縁膜１２６は、主要元素または主成分が略同一であってよい。これに代えて、ゲート境界膜１４０および第１絶縁膜１２６は、絶縁材料の主成分に含まれる元素の種類または組成が略同一であってよい。 Here, the gate insulating film 140 and the first insulating film 126 that is the gate insulating film 120 in contact with the gate boundary film 140 may include the same type of insulating material. For example, the gate boundary film 140 and the first insulating film 126 are formed of substantially the same insulating material. Instead, the gate boundary film 140 and the first insulating film 126 may have substantially the same main elements or main components. Instead, the gate boundary film 140 and the first insulating film 126 may have substantially the same type or composition of elements contained in the main component of the insulating material.

これによって、半導体装置１００は、ゲート絶縁膜１２０とゲート境界膜１４０との間に、異種材料を形成させることによる異種界面の形成を防ぐことができる。したがって、ゲート電極１３０は、電極端部に異種界面と接することがないので、異種界面に形成されるトラップ準位等に電子をトラップされることを防ぐことができる。 As a result, the semiconductor device 100 can prevent the formation of a different interface between the gate insulating film 120 and the gate boundary film 140 by forming a different material. Therefore, since the gate electrode 130 does not contact the heterogeneous interface at the electrode end portion, it is possible to prevent electrons from being trapped in a trap level or the like formed at the heterogeneous interface.

保護膜１５０は、ゲート電極１３０およびゲート境界膜１４０上に設けられる。保護膜１５０は、ゲート境界膜１４０およびゲート絶縁膜１２０とは別種の絶縁材料を含む。一例として、保護膜は、ＳｉＮ（窒化シリコン）を絶縁材料として含む。これによって、半導体装置１００は、表面の保護膜の強化と、ゲート境界膜１４０表面近傍のトラップ準位等を低減させることができる。 The protective film 150 is provided on the gate electrode 130 and the gate boundary film 140. The protective film 150 includes an insulating material different from the gate boundary film 140 and the gate insulating film 120. As an example, the protective film includes SiN (silicon nitride) as an insulating material. As a result, the semiconductor device 100 can reinforce the protective film on the surface and reduce trap levels and the like near the surface of the gate boundary film 140.

以上の本実施例の半導体装置１００は、半導体層１１０上に第３絶縁膜１２２が設けられ、第３絶縁膜１２２上に第２絶縁膜１２４が設けられ、第２絶縁膜１２４上に第１絶縁膜１２６が設けられるゲート絶縁膜１２０について説明した。これに代えて、ゲート絶縁膜１２０は、第２絶縁膜１２４が半導体層１１０上に設けられ、第１絶縁膜１２６が第２絶縁膜１２４上に設けられた２層の絶縁膜であってよい。 In the semiconductor device 100 of this example described above, the third insulating film 122 is provided on the semiconductor layer 110, the second insulating film 124 is provided on the third insulating film 122, and the first insulating film 124 is provided on the first insulating film 124. The gate insulating film 120 provided with the insulating film 126 has been described. Alternatively, the gate insulating film 120 may be a two-layer insulating film in which the second insulating film 124 is provided on the semiconductor layer 110 and the first insulating film 126 is provided on the second insulating film 124. .

これによって、ゲート絶縁膜１２０は、ゲート電極１３０との界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。このようなゲート絶縁膜１２０を形成する本実施例の半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させることができる。 Accordingly, the gate insulating film 120 can reduce the gate leakage current while suppressing the formation of defects and forming a good interface at the interface with the gate electrode 130. The semiconductor device 100 of this embodiment in which such a gate insulating film 120 is formed can reduce gate leakage current and can reduce threshold fluctuation when a gate stress voltage is applied.

これに代えて、ゲート絶縁膜１２０は、第１絶縁膜１２６が半導体層１１０上に設けられ、第２絶縁膜１２４が第１絶縁膜１２６上に設けられた２層の絶縁膜であってよい。これによって、ゲート絶縁膜１２０は、半導体層１１０との界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。このようなゲート絶縁膜１２０を形成する本実施例の半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させることができる。 Alternatively, the gate insulating film 120 may be a two-layer insulating film in which the first insulating film 126 is provided on the semiconductor layer 110 and the second insulating film 124 is provided on the first insulating film 126. . Thus, the gate insulating film 120 can reduce the gate leakage current while suppressing the formation of defects and forming a good interface at the interface with the semiconductor layer 110. The semiconductor device 100 of this embodiment in which such a gate insulating film 120 is formed can reduce gate leakage current and can reduce threshold fluctuation when a gate stress voltage is applied.

また、ゲート絶縁膜１２０は、第１絶縁膜１２６の単層が設けられた絶縁膜であってもよい。例えば、ゲートリーク電流が１０^−９Ａ／ｍｍ程度以下で使用してもよい場合は、第１絶縁膜１２６を単層にして、閾値変動を低減させた半導体装置１００を用いてよい。 Further, the gate insulating film 120 may be an insulating film provided with a single layer of the first insulating film 126. For example, when the gate leakage current may be about 10 ⁻⁹ A / mm or less, the semiconductor device 100 in which the first insulating film 126 is a single layer and the threshold fluctuation is reduced may be used.

以上の本実施例の半導体装置１００は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、閾値変動を低減させるＧａＮＭＩＳＨＥＭＴについて説明したが、これに代えて、半導体装置１００は、ＩＩＩ−Ｖ族化合物半導体ＭＩＳＨＥＭＴであってもよい。また、半導体装置１００は、電子走行層１１２を擬似格子整合する他の材質に変更させて、より高移動度、高電子濃度を実現させたｐｓｅｕｄｏｍｏｒｐｈｉｃＨＥＭＴであってもよい。 Although the semiconductor device 100 of the present embodiment has been described with respect to the GaN MIS HEMT having high withstand voltage, high output, and high frequency characteristics and reducing the threshold leakage while reducing the gate leakage current, instead of this, The semiconductor device 100 may be a III-V compound semiconductor MIS HEMT. Further, the semiconductor device 100 may be a pseudomorphic HEMT in which the electron transit layer 112 is changed to another material that matches the pseudo lattice to realize higher mobility and higher electron concentration.

図１１は、本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。試験装置４１０は、アナログ回路、デジタル回路、アナログ／デジタル混載回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の少なくとも１つの被試験デバイス４００を試験する。試験装置４１０は、被試験デバイス４００を試験するための試験パターンに基づく試験信号を被試験デバイス４００に入力して、試験信号に応じて被試験デバイス４００が出力する出力信号に基づいて被試験デバイス４００の良否を判定する。 FIG. 11 shows a configuration example of the test apparatus 410 according to this embodiment together with the device under test 400. The test apparatus 410 tests at least one device under test 400 such as an analog circuit, a digital circuit, an analog / digital mixed circuit, a memory, and a system on chip (SOC). The test apparatus 410 inputs a test signal based on a test pattern for testing the device under test 400 to the device under test 400, and the device under test based on an output signal output from the device under test 400 according to the test signal. The quality of 400 is judged.

試験装置４１０は、試験部４２０と、信号入出力部４３０と、制御装置４４０とを備える。試験部４２０は、被試験デバイス４００との間で電気信号を授受して被試験デバイス４００を試験する。試験部４２０は、試験信号発生部４２３と、期待値比較部４２６とを有する。 The test apparatus 410 includes a test unit 420, a signal input / output unit 430, and a control device 440. The test unit 420 tests the device under test 400 by exchanging electrical signals with the device under test 400. The test unit 420 includes a test signal generation unit 423 and an expected value comparison unit 426.

試験信号発生部４２３は、被試験デバイス４００へ供給する複数の試験信号を発生する。試験信号発生部４２３は、試験信号に応じて被試験デバイス４００が出力する応答信号の期待値を生成してよい。試験信号発生部４２３は、信号入出力部４３０を介して複数の被試験デバイス４００に接続されて、複数の被試験デバイス４００を試験してよい。 The test signal generator 423 generates a plurality of test signals to be supplied to the device under test 400. The test signal generator 423 may generate an expected value of the response signal output from the device under test 400 according to the test signal. The test signal generator 423 may be connected to the plurality of devices under test 400 via the signal input / output unit 430 to test the plurality of devices under test 400.

期待値比較部４２６は、信号入出力部４３０が受信した受信データ値を期待値と比較する。期待値比較部４２６は、期待値を試験信号発生部４２３から受信してよい。試験装置４１０は、期待値比較部４２６の比較結果に基づき、被試験デバイス４００の良否を判定してよい。 The expected value comparison unit 426 compares the received data value received by the signal input / output unit 430 with the expected value. The expected value comparison unit 426 may receive the expected value from the test signal generation unit 423. The test apparatus 410 may determine pass / fail of the device under test 400 based on the comparison result of the expected value comparison unit 426.

信号入出力部４３０は、１以上の被試験デバイス４００に接続され、試験装置４１０と被試験デバイス４００との試験信号をやり取りする。信号入出力部４３０は、複数の被試験デバイス４００を搭載するパフォーマンスボードであってよい。信号入出力部４３０は、半導体装置１００を有する。 The signal input / output unit 430 is connected to one or more devices under test 400 and exchanges test signals between the test apparatus 410 and the device under test 400. The signal input / output unit 430 may be a performance board on which a plurality of devices under test 400 are mounted. The signal input / output unit 430 includes the semiconductor device 100.

半導体装置１００は、被試験デバイス４００および試験部４２０の間の伝送経路に設けられ、被試験デバイス４００および試験部４２０の間を電気的に接続するか切断するかを切り替える。試験装置４１０は、本実施形態に係る半導体装置１００によって電気的な接続または切断を実行してよい。これに代えて、試験装置４１０は、本実施形態に係る半導体装置１００を含む電子回路によって電気的な接続または切断を実行してよい。 The semiconductor device 100 is provided in a transmission path between the device under test 400 and the test unit 420, and switches between electrically connecting or disconnecting the device under test 400 and the test unit 420. The test apparatus 410 may perform electrical connection or disconnection by the semiconductor device 100 according to the present embodiment. Instead, the test apparatus 410 may perform electrical connection or disconnection by an electronic circuit including the semiconductor device 100 according to the present embodiment.

本例において、信号入出力部４３０は１つの被試験デバイス４００に接続され、半導体装置１００は、１つの被試験デバイス４００の入力信号ラインおよび出力信号ラインにそれぞれ１つ設けられる例を説明した。これに代えて信号入出力部４３０は、複数の被試験デバイス４００に接続され、半導体装置１００は、複数の被試験デバイス４００の入力信号ラインおよび出力信号ラインのそれぞれに１つ設けられてよい。また、信号入出力部４３０から１つの被試験デバイス４００へ接続される信号入出力ラインが１つの場合、１つの入出力ラインに１つの半導体装置１００が設けられてよい。 In this example, the example in which the signal input / output unit 430 is connected to one device under test 400 and one semiconductor device 100 is provided for each of the input signal line and the output signal line of one device under test 400 has been described. Instead, the signal input / output unit 430 may be connected to a plurality of devices under test 400, and one semiconductor device 100 may be provided for each of the input signal lines and the output signal lines of the plurality of devices under test 400. Further, when there is one signal input / output line connected from the signal input / output unit 430 to one device under test 400, one semiconductor device 100 may be provided in one input / output line.

制御装置４４０は、試験装置４１０の試験を実行すべく、試験部４２０および信号入出力部４３０に制御信号を送信する。制御装置４４０は、試験プログラムに応じて、試験部４２０に、試験信号の発生または試験結果と期待値との比較等を実行させる制御信号を送信する。また、制御装置４４０は、試験プログラムに応じて、接続すべき信号入出力ラインに設けられた半導体装置１００の接続の指示、および切断すべき信号入出力ラインに設けられた半導体装置１００の切断の指示等を、信号入出力部４３０に送信する。 The control device 440 transmits a control signal to the test unit 420 and the signal input / output unit 430 in order to execute the test of the test device 410. The control device 440 transmits a control signal that causes the test unit 420 to generate a test signal or compare a test result with an expected value in accordance with a test program. Further, the control device 440 instructs connection of the semiconductor device 100 provided in the signal input / output line to be connected and disconnection of the semiconductor device 100 provided in the signal input / output line to be disconnected according to the test program. An instruction or the like is transmitted to the signal input / output unit 430.

以上の本実施例における試験装置４１０は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、ゲートストレス電圧が印加された場合の閾値変動を低減させた半導体装置１００を用いて試験を実行することができる。 The test apparatus 410 in the present embodiment described above has a high breakdown voltage, a high output, and a high frequency characteristic, and a semiconductor device in which threshold fluctuation when a gate stress voltage is applied is reduced while reducing a gate leakage current. 100 can be used to perform the test.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.

１０基板、１００半導体装置、１１０半導体層、１１２電子走行層、１１４スペーサ層、１１６電子供給層、１１８保護層、１２０ゲート絶縁膜、１２２第３絶縁膜、１２４第２絶縁膜、１２６第１絶縁膜、１３０ゲート電極、１４０ゲート境界膜、１５０保護膜、１６０ソース電極、１７０ドレイン電極、４００被試験デバイス、４１０試験装置、４２０試験部、４２３試験信号発生部、４２６期待値比較部、４３０信号入出力部、４４０制御装置 10 substrate, 100 semiconductor device, 110 semiconductor layer, 112 electron transit layer, 114 spacer layer, 116 electron supply layer, 118 protective layer, 120 gate insulating film, 122 third insulating film, 124 second insulating film, 126 first insulating Membrane, 130 Gate electrode, 140 Gate boundary film, 150 Protective film, 160 Source electrode, 170 Drain electrode, 400 Device under test, 410 Test apparatus, 420 Test unit, 423 Test signal generation unit, 426 Expected value comparison unit, 430 signal Input / output unit, 440 control device

Claims

A semiconductor layer formed of a nitride-based semiconductor;
A gate insulating film provided on the semiconductor layer;
A gate electrode provided on the gate insulating film;
With
The gate insulating film is
A first insulating film formed of an oxynitride film;
A second insulating film containing at least one of tantalum, hafnium, hafnium aluminum, lanthanum, and yttrium, and having a higher insulating property than the first insulating film;
Have
The semiconductor device in which the first insulating film and the second insulating film are the same kind of material except nitrogen.

2. The semiconductor device according to claim 1 , wherein the oxynitride film includes at least one of tantalum, aluminum, hafnium, hafnium aluminum, lanthanum, yttrium, lanthanum silicon, and hafnium lanthanum.

A semiconductor layer formed of a nitride-based semiconductor;
A gate insulating film provided on the semiconductor layer;
A gate electrode provided on the gate insulating film;
With
The gate insulating film is
A first insulating film formed of an oxynitride film containing at least one of tantalum, aluminum, hafnium, hafnium aluminum, lanthanum, yttrium, lanthanum silicon, and hafnium lanthanum;
A second insulating film containing at least one of tantalum, hafnium, hafnium aluminum, lanthanum, and yttrium, and having a higher insulating property than the first insulating film;
I have a,
The first insulating film, a semiconductor device for contact with the gate electrode.

The first insulating film, a semiconductor device according to claim 1 or 2 in contact with the gate electrode.

A semiconductor layer formed of a nitride-based semiconductor;
A gate insulating film provided on the semiconductor layer;
A gate electrode provided on the gate insulating film;
With
The gate insulating film is
A first insulating film formed of an oxynitride film containing at least one of tantalum, aluminum, hafnium, hafnium aluminum, lanthanum, yttrium, lanthanum silicon, and hafnium lanthanum;
A second insulating film containing at least one of tantalum, hafnium, hafnium aluminum, lanthanum, and yttrium, and having a higher insulating property than the first insulating film;
I have a,
The second insulating film is provided on the semiconductor layer;
The first insulating film is a semiconductor device provided on the second insulating film .

The second insulating film is provided on the semiconductor layer;
The semiconductor device according to claim 1, wherein the first insulating film is provided on the second insulating film.

The first insulating film is provided on the semiconductor layer;
The second insulating film, a semiconductor device according to claim 1 or 2 provided on the first insulating film.

The gate insulating film further includes a third insulating film provided on the semiconductor layer and formed of an oxynitride film,
The second insulating film is provided on the third insulating film,
The semiconductor device according to claim 1, wherein the first insulating film is provided on the second insulating film.

The second insulating film, a semiconductor device according to any one of the first thickness than the insulating film is thick claims 1 to 8.

The oxynitride film, a semiconductor device according to any one of claims 1 9 is a insulating film having a high dielectric constant than SiO _2.

The oxynitride film includes tantalum oxynitride as an insulating material,
The second insulating film, a semiconductor device according to any one of claims 1 to 10 comprising the tantalum oxide as the insulating material.

An insulating protective film provided on the gate electrode and the gate insulating film;
The protective layer, wherein the gate insulating film semiconductor device according to any one of claims 1 to 11 containing another type of insulating material.

A gate boundary film provided on the gate insulating film and in contact with the gate electrode at least at a part of the end of the gate electrode on the gate insulating film;
The gate insulating film in contact with the gate boundary layer and the gate boundary layer The semiconductor device according to any one of claims 1 to 11 comprising an insulating material of the same type.

An insulating protective film provided on the gate electrode and the gate boundary film;
The semiconductor device according to claim 13 , wherein the protective film includes an insulating material different from the gate boundary film and the gate insulating film.

The protective layer, the semiconductor device according to claim 12 or 14 including silicon nitride as the insulating material.

A source electrode and a drain electrode provided on the semiconductor layer;
The gate insulating film, a semiconductor device according to any one of claims 1 to 15 provided between the source electrode and the drain electrode.

The semiconductor device, the semiconductor device according to any one of claims 1 to 16 which is HEMT of MIS structure.

A test apparatus for testing a device under test,
A test section for transmitting an electrical signal to and from the device under test to test the device under test;
Wherein provided in the transmission path between the device under test and the test unit, the to any one of claims 1 to switch whether or disconnecting an electrical connection between the device under test and the test unit 17 A semiconductor device according to the description;
A test apparatus comprising:

A method for manufacturing a semiconductor device, comprising:
Forming a semiconductor layer;
Forming a gate insulating film on the semiconductor layer;
Forming a gate electrode on the gate insulating film;
With
In the step of forming the gate insulating film, the atmosphere gas is changed with respect to the target of the same insulating material,
A first insulating film formed of an oxynitride film containing at least one of tantalum, aluminum, hafnium, hafnium aluminum, lanthanum, yttrium, lanthanum silicon, and hafnium lanthanum;
A second insulating film containing at least one of tantalum, hafnium, hafnium aluminum, lanthanum, and yttrium, and having a higher insulating property than the first insulating film;
The manufacturing method which has a process of forming a film.