JP5659852B2 - Equalizer, equalization method and program - Google Patents
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Description
本発明は、入力信号の波形の劣化を等化する等化装置、等化方法及びプログラムに関するものである。 The present invention relates to an equalization apparatus, an equalization method, and a program for equalizing deterioration of a waveform of an input signal.
近年、通信速度の高速化に伴って伝送線路の帯域不足が顕在化してきている。この伝送線路の帯域不足によって波形が歪み、符号間干渉を引き起こす。符号間干渉とは、「０」または「１」のビット値を示す信号が伝送中に他の信号へ干渉することである。この符号間干渉によってアイ開口が小さくなるので、受信側へ入力された入力信号からビット値を判定することが難しくなる。 In recent years, a shortage of transmission line bandwidth has become apparent as the communication speed increases. Due to the insufficient bandwidth of the transmission line, the waveform is distorted, causing intersymbol interference. Intersymbol interference means that a signal indicating a bit value of “0” or “1” interferes with another signal during transmission. This intersymbol interference reduces the eye opening, making it difficult to determine the bit value from the input signal input to the receiving side.
この符号間干渉を解決する方法として、波形等化が挙げられる。波形等化とは、信号の波形の一部を意図的に変え、波形の歪みによって生じた他の信号への符号間干渉の影響を除去する技術である。 As a method for solving this intersymbol interference, waveform equalization can be mentioned. Waveform equalization is a technique for intentionally changing part of a signal waveform and removing the effect of intersymbol interference on other signals caused by waveform distortion.
この波形等化技術の一つとして、受信機側だけで処理を行う判定帰還型等化がある。判定帰還型等化では、入力信号の波形からその入力信号が示すビット値を判定する。そして、その判定の結果に基づき、次に受信側へ入力される入力信号から、既に受信した入力信号の波形の劣化の影響を除去する。 As one of the waveform equalization techniques, there is a decision feedback type equalization in which processing is performed only on the receiver side. In decision feedback equalization, the bit value indicated by the input signal is determined from the waveform of the input signal. Then, based on the determination result, the influence of the waveform deterioration of the already received input signal is removed from the input signal input to the receiving side next time.
図５に、符号間干渉によって劣化した入力信号の一例を示す。図５において、Ｃ0はメインタップ、Ｃ1はメインタップＣ0よりひとつ後のビットへの波形歪電圧である第１ポストタップ、Ｃ2は第２ポストタップ、Ｃ3は第３ポストタップ、Ｃ4は第４ポストタップ、ｔ0，ｔ1，ｔ2，ｔ3，ｔ4は判定タイミングである。各判定タイミングの間隔は、１ビット間隔である。判定帰還型等化によれば、第１ポストタップＣ1以降の符号間干渉を除去可能である。 FIG. 5 shows an example of an input signal degraded by intersymbol interference. In FIG. 5, C 0 is the main tap, C 1 is the first post tap that is the waveform distortion voltage to the bit immediately after the main tap C 0 , C 2 is the second post tap, C 3 is the third post tap, C 4 is the fourth post-tap, and t 0 , t 1 , t 2 , t 3 , and t 4 are determination timings. Each determination timing interval is one bit interval. According to decision feedback equalization, intersymbol interference after the first post-tap C 1 can be removed.
一方、通信速度の高速化に伴い、受信機全体に占める判定帰還型等化回路の消費電力の割合が大きくなっている。このため、判定帰還型等化回路の低電力化が求められるようになってきた。判定帰還型等化回路の低電力化技術として、例えば非特許文献１に開示されているような電流積分型加算器（ＣＩＳ）を用いることが提案されている。しかし、非特許文献１の方式では、第１ポストタップの制御を投機実行しているため、電流積分型加算器が２つ必要となっており、消費電力が大きいという問題があった。
On the other hand, as the communication speed increases, the ratio of power consumption of the decision feedback equalization circuit in the entire receiver increases. For this reason, the power reduction of the decision feedback type equalization circuit has been demanded. As a technique for reducing the power consumption of the decision feedback type equalization circuit, it has been proposed to use a current integration type adder (CIS) as disclosed in Non-Patent
そこで、例えば非特許文献２に開示されている方式では、投機実行せずに判定器の閾値を動的に制御することで第１ポストタップの制御を行うようにしている。図６（Ａ）は非特許文献２に開示された判定帰還型等化回路の構成を示す回路図、図６（Ｂ）はこの判定帰還型等化回路の詳細な構成を示す回路図である。
Therefore, for example, in the method disclosed in
非特許文献２に開示された判定帰還型等化回路は、入力信号ＤＱと判定帰還型等化回路の出力とをそれぞれ積分して加算する電流積分型加算器であるＩＤＦＥ５００ａ〜５００ｄと、ＩＤＦＥ５００ａ〜５００ｄの出力に異なる相の出力により閾値を調整し信号を判定するＤＦＥＳＡ５０１ａ〜５０１ｄと、ＤＦＥＳＡ５０１ａ〜５０１ｄの出力を保持するＳＲラッチ５０２ａ〜５０２ｄとから構成される。図６（Ａ）、図６（Ｂ）において、ＣＫ０，ＣＫ９０，ＣＫ１８０，ＣＫ２７０は位相の異なる４相のクロック、Ｖｒｅｆは基準電圧、ＶＢはバイアス電圧である。
The decision feedback equalization circuit disclosed in Non-Patent
図６（Ｂ）に示すように、ＩＤＦＥ５００ａは、ゲートに後述するＡＮＤ回路からのクロックが入力され、ソースに電源電圧が与えられたＰＭＯＳトランジスタ５０３，５０４と、ゲートに基準電圧Ｖｒｅｆが入力され、ドレインがＰＭＯＳトランジスタ５０３のドレインに接続されたＮＭＯＳトランジスタ５０５と、ゲートに入力信号ＤＱが入力され、ドレインがＰＭＯＳトランジスタ５０４のドレインに接続されたＮＭＯＳトランジスタ５０６と、ゲートにバイアス電圧ＶＢが入力され、ドレインがＮＭＯＳトランジスタ５０５のソースに接続され、ソースが接地されたＮＭＯＳトランジスタ５０７と、ゲートにバイアス電圧ＶＢが入力され、ドレインがＮＭＯＳトランジスタ５０６のソースに接続され、ソースが接地されたＮＭＯＳトランジスタ５０８と、一端がＮＭＯＳトランジスタ５０５のソースおよびＮＭＯＳトランジスタ５０７のドレインに接続され、他端がＮＭＯＳトランジスタ５０６のソースおよびＮＭＯＳトランジスタ５０８のドレインに接続された抵抗５０９と、クロックＣＫ１８０とＣＫ２７０とを入力とし、出力がＰＭＯＳトランジスタ５０３，５０４のゲートに接続されたＡＮＤ回路５１０と、ゲートに信号Ｈ２が入力され、ドレインがＰＭＯＳトランジスタ５０３のドレインおよびＮＭＯＳトランジスタ５０５のドレインに接続されたＮＭＯＳトランジスタ５１１と、ゲートに信号Ｈ２と相補な信号Ｈ２ｂが入力され、ドレインがＰＭＯＳトランジスタ５０４のドレインおよびＮＭＯＳトランジスタ５０６のドレインに接続されたＮＭＯＳトランジスタ５１２と、ゲートにバイアス電圧ＶＢが入力され、ドレインがＮＭＯＳトランジスタ５１１，５１２のソースに接続され、ソースが接地されたＮＭＯＳトランジスタ５１３と、一端がＰＭＯＳトランジスタ５０４のドレインおよびＮＭＯＳトランジスタ５０６，５１２のドレインに接続され、他端が接地された容量５１４と、一端がＰＭＯＳトランジスタ５０３のドレインおよびＮＭＯＳトランジスタ５０５，５１１のドレインに接続され、他端が接地された容量５１５とから構成される。図６（Ｂ）における信号Ｈ２とこれに相補な信号Ｈ２ｂは、他の相のＳＲラッチからフィードバックされる信号を表している。したがって、ＩＤＦＥ５００ａの場合、信号Ｈ２は、ＳＲラッチ５０２ｃの出力Ｄ１８０である。
As shown in FIG. 6B, in the IDFE 500a, a clock from an AND circuit, which will be described later, is input to the gate,
ＤＦＥＳＡ５０１ａは、ゲートにクロックＣＫ０が入力され、ソースに電源電圧が与えられたＰＭＯＳトランジスタ５１６と、ソースに電源電圧が与えられたＰＭＯＳトランジスタ５１７と、ゲートがＰＭＯＳトランジスタ５１７のゲートと接続され、ドレインがＰＭＯＳトランジスタ５１６，５１７のドレインと接続されたＮＭＯＳトランジスタ５１８と、ゲートにクロックＣＫ０が入力され、ソースに電源電圧が与えられたＰＭＯＳトランジスタ５１９と、ソースに電源電圧が与えられたＰＭＯＳトランジスタ５２０と、ゲートがＰＭＯＳトランジスタ５２０のゲートおよびＰＭＯＳトランジスタ５１６，５１７のドレインと接続され、ドレインがＰＭＯＳトランジスタ５１９，５２０のドレインおよびＮＭＯＳトランジスタ５１８のゲートと接続されたＮＭＯＳトランジスタ５２１と、ゲートがＰＭＯＳトランジスタ５０３のドレインおよびＮＭＯＳトランジスタ５０５，５１１のドレインに接続され、ドレインがＮＭＯＳトランジスタ５１８のソースに接続されたＮＭＯＳトランジスタ５２２と、ゲートがＰＭＯＳトランジスタ５０４のドレインおよびＮＭＯＳトランジスタ５０６，５１２のドレインに接続され、ドレインがＮＭＯＳトランジスタ５１２のソースに接続されたＮＭＯＳトランジスタ５２３と、ゲートにクロックＣＫ０が入力され、ドレインがＮＭＯＳトランジスタ５２２，５２３のソースに接続され、ソースが接地されたＮＭＯＳトランジスタ５２４と、ゲートに信号Ｈ１ｂが入力され、ドレインがＮＭＯＳトランジスタ５１８のソースに接続されたＮＭＯＳトランジスタ５２５と、ゲートに信号Ｈ１ｂと相補な信号Ｈ１が入力され、ドレインがＮＭＯＳトランジスタ５２１のソースに接続されたＮＭＯＳトランジスタ５２６と、ゲートにクロックＣＫ０が入力され、ドレインがＮＭＯＳトランジスタ５２５，５２６のソースに接続され、ソースが接地されたＮＭＯＳトランジスタ５２７とから構成される。図６（Ｂ）における信号Ｈ１とこれに相補な信号Ｈ１ｂは、他の相のＤＦＥＳＡからフィードバックされる信号を表している。したがって、ＤＦＥＳＡ５０１ａの場合、信号Ｈ１は、ＤＦＥＳＡ５０１ｄの出力Ｐ２７０である。
以上のような構成により、非特許文献２の方式では、電流積分型加算器を各相に１つずつ設けるだけで良いので、低電力化を実現できる。
The DFESA 501a has a gate connected to the gate of the
With the configuration as described above, in the method of Non-Patent
従来の多相クロックを用いた構成の電流積分型加算器（ＣＩＳ）は、１ビット毎に入力信号を積分するので、１ビット幅のクロックを生成する必要がある。このため、非特許文献２に開示されている方式では、図６（Ｂ）に示すように、４相クロックから上記１ビット幅のクロックを生成するために、隣り合う相のクロック（図６（Ｂ）の例ではＣＫ１８０とＣＫ２７０）を入力とするＡＮＤ回路５１０により１ビット分の長さのクロックを生成している。電流積分型加算器は、生成したクロックが例えばＨｉｇｈの期間に入力信号を電流積分している。
A conventional current integration type adder (CIS) using a multi-phase clock integrates an input signal for each bit, so that it is necessary to generate a clock having a 1-bit width. Therefore, in the method disclosed in
非特許文献２に開示されている方式では、データレートを向上させた場合に次の問題が発生する。まず、非特許文献２に開示されている方式では、上記ＡＮＤ回路の出力波形は寄生抵抗と寄生容量により劣化するので、高速動作させるにはトランジスタのサイズ（Ｗ）を大きくし電流を多く流す必要があり、消費電力が増加するという問題があった。
In the method disclosed in
また、非特許文献２に開示されている方式では、クロックの周期が短くなると積分時間が短くなるので、同じ出力振幅を得るために必要な電流が増加し、この電流を流すために電流積分型加算器のトランジスタのサイズ（Ｗ）を大きくする必要がある。このため、非特許文献２に開示されている方式では、電流積分型加算器のトランジスタを駆動する前段の回路の負荷が増大し、トランジスタを駆動するための消費電力が増加するという問題があった。
Further, in the method disclosed in
本発明は、上記消費電力が増加するという問題を解決するためになされたもので、低消費電力で符号間干渉を除去することができる等化装置、等化方法及びプログラムを提供することを目的とする。 The present invention has been made to solve the above-described problem of increase in power consumption, and an object thereof is to provide an equalization apparatus, an equalization method, and a program capable of removing intersymbol interference with low power consumption. And
本発明の等化装置は、ｎ相（ｎは２以上の自然数）のクロックに応じて等化手段をｎ個備え、各等化手段は、所定のシンボル長の周期で変調された入力信号をサンプルホールドし信号を出力するサンプルホールド手段と、このサンプルホールド手段の出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算手段と、外部から入力される閾値量制御信号により閾値の量が制御され、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号が制御され、この閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力する動的閾値制御判定手段と、この動的閾値制御判定手段の出力信号を、自等化手段と逆相のクロックを用いる等化手段の動的閾値制御判定手段へ判定結果信号ＴＡＰ１として帰還する帰還手段と、前記動的閾値制御判定手段の出力に縦続接続され、それぞれ判定結果信号ＴＡＰ２〜ＴＡＰＮを出力する（Ｎ−１）個のラッチ手段とを備えることを特徴とするものである。 The equalization apparatus of the present invention includes n equalization means according to an n-phase (n is a natural number of 2 or more) clock, and each equalization means receives an input signal modulated with a period of a predetermined symbol length. Sample hold means for sample-holding and outputting a signal, and output signal of the sample-hold means, and input signal determination result signals TAP2 to TAPN received from 2 bits before to N (N is a natural number of 2 or more) bits Current integration type adding means for integrating the current and adding, and a threshold amount control signal input from the outside, and the threshold value is controlled by the input signal determination result signal TAP1 received one bit before. A control unit that determines the output signal of the current integration type adding unit based on the threshold value and outputs a determination result; and the output signal of the dynamic threshold control determination unit is self-equalized. A feedback means that feeds back as a determination result signal TAP1 to a dynamic threshold control determination means of an equalization means that uses a clock having a phase opposite to that of the stage, and is cascaded to the output of the dynamic threshold control determination means, and each of the determination result signals TAP2 to TAP2 And (N−1) latch means for outputting TAPN.
また、本発明の等化方法は、ｎ相（ｎは２以上の自然数）のクロックに応じて並行して実行されるｎ個の等化ステップを備え、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号ＴＡＰ１として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的に（Ｎ−１）回ラッチし、それぞれのラッチの出力を判定結果信号ＴＡＰ２〜ＴＡＰＮとして出力するラッチステップとからなることを特徴とするものである。 The equalization method of the present invention includes n equalization steps executed in parallel according to an n-phase (n is a natural number of 2 or more) clock, and each equalization step has a predetermined symbol length. A sample-and-hold step that samples and holds an input signal modulated with a period of, and an output signal obtained in this sample-and-hold step and an input signal received from 2 bits before to N (N is a natural number of 2 or more) bits before Current integration type addition step of integrating each of the determination result signals TAP2 to TAPN by current integration and a threshold amount control signal input from the outside, and the determination result of the input signal received one bit before A dynamic threshold control determination step of controlling the sign of the threshold by the signal TAP1, and determining an output signal obtained in the current integration type addition step based on the threshold; A feedback step that feeds back the output signal obtained in the value control determination step as a determination result signal TAP1 to a dynamic threshold control determination step in an equalization step using a reverse-phase clock; and an output of the dynamic threshold control determination step It is characterized by comprising latch steps that latch in series (N-1) times and output the outputs of the respective latches as determination result signals TAP2 to TAPN.
また、本発明の等化プログラムは、ｎ相（ｎは２以上の自然数）のクロックに応じてｎ個の等化ステップをコンピュータに並行して実行させ、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号ＴＡＰ１として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的に（Ｎ−１）回ラッチし、それぞれのラッチの出力を判定結果信号ＴＡＰ２〜ＴＡＰＮとして出力するラッチステップとからなることを特徴とするものである。 Further, the equalization program of the present invention causes the computer to execute n equalization steps in parallel according to an n-phase (n is a natural number of 2 or more) clock, and each equalization step has a predetermined symbol length. A sample-and-hold step that samples and holds an input signal modulated with a period of, and an output signal obtained in this sample-and-hold step and an input signal received from 2 bits before to N (N is a natural number of 2 or more) bits before Current integration type addition step of integrating each of the determination result signals TAP2 to TAPN by current integration and a threshold amount control signal input from the outside, and the determination result of the input signal received one bit before A dynamic threshold control determination step for controlling the sign of the threshold by the signal TAP1 and determining the output signal obtained in the current integration type addition step based on the threshold. A feedback step of feeding back the output signal obtained in this dynamic threshold control determination step as a determination result signal TAP1 to a dynamic threshold control determination step of an equalization step using a reverse phase clock; and the dynamic threshold control It comprises a latch step that latches the output of the determination step serially (N−1) times and outputs the output of each latch as determination result signals TAP2 to TAPN.
本発明によれば、多相クロック構成で、入力信号をサンプルホールドし入力信号を保持することで、電流積分型加算手段の積分時間を１ビット幅以上にすることが可能となる。このため、本発明では、１ビット幅のクロックを生成する必要が無くなり、１ビット幅のクロックを生成するための回路の電力を削減することが可能となる。また、本発明では、電流積分型加算手段の積分時間を１ビット幅以上にすることが可能であるため、同じ出力振幅を得るために必要な電流が減少し、電流積分型加算手段のトランジスタのサイズを小さくすることができ、電流積分型加算手段のトランジスタを駆動する前段の回路の負荷が小さくなるので、前段の回路の消費電力を削減することが可能となる。
According to the present invention, it is possible to make the integration time of the current integration
以下に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態に係る等化装置の構成の１例を示すブロック図である。本実施の形態の等化装置は、２相クロック構成であり、ＥＶＥＮ側の等化部１ａとＯＤＤ側の等化部１ｂとから構成される。等化部１ａは、サンプルホールド部２ａと、電流積分型加算部３ａと、動的閾値制御判定ラッチ部４ａと、インバータ５ａと、ラッチ部６ａ−１〜６ａ−（Ｎ−１）とを備える。同様に、等化部１ｂは、サンプルホールド部２ｂと、電流積分型加算部３ｂと、動的閾値制御判定ラッチ部４ｂと、インバータ５ｂと、ラッチ部６ｂ−１〜６ｂ−（Ｎ−１）とを備える。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an example of the configuration of an equalization apparatus according to an embodiment of the present invention. The equalization apparatus of the present embodiment has a two-phase clock configuration, and includes an EVEN side equalization unit 1a and an ODD
なお、本実施の形態で扱う入力信号Ｄｉｎ，Ｄｉｎｂ、等化装置の出力信号ＤＯｅｖｅｎ，ＤＯｂｅｖｅｎ，ＤＯｏｄｄ，ＤＯｂｏｄｄ、判定結果信号ＴＡＰは、すべて差動信号である。また、サンプルホールド部２ａ，２ｂ、電流積分型加算部３ａ，３ｂ、動的閾値制御判定ラッチ部４ａ，４ｂ、およびラッチ部６ａ−１〜６ａ−（Ｎ−１），６ｂ−１〜６ｂ−（Ｎ−１）の各構成の入出力信号もすべて差動信号である。なお、ラッチ部６ａ−１〜６ａ−（Ｎ−１），６ｂ−１〜６ｂ−（Ｎ−１）の回路は差動構成である必要はない。
Note that the input signals Din and Dinb handled in the present embodiment, the output signals DOeven, DObeven, DOodd, DObody, and the determination result signal TAP of the equalizer are all differential signals. Further, the
サンプルホールド部２ａは、サンプルホールド部２ａに入力された入力信号Ｄｉｎとこれに相補な入力信号ＤｉｎｂとをクロックＣＫＥの立ち上がりタイミングで保持し、保持した信号を電流積分型加算部３ａへ出力する。また、サンプルホールド部２ａは、クロックＣＫＥの立ち下がりタイミングで入力信号Ｄｉｎ，Ｄｉｎｂを通過させ電流積分型加算部３ａへ出力する。
The
電流積分型加算部３ａは、サンプルホールド部２ａから出力された信号と、２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮのそれぞれの積分を、クロックＣＫＥの立ち上がりタイミングから開始し、サンプルホールド部２ａから出力された信号と判定結果信号ＴＡＰ２〜ＴＡＰＮとを加算する。判定結果信号ＴＡＰ２〜ＴＡＰＮの詳細については後述する。
Each of the current
電流積分型加算部３ａは、この加算した信号を動的閾値制御判定ラッチ部４ａに出力する。電流積分型加算部３ａの入力信号は、クロックＣＫＥの立ち上がりタイミングから立ち下がりタイミングまでの間積分され、立ち下がりタイミングからは電流積分型加算部３ａの出力をプリチャージする。このプリチャージにより、電流積分型加算部３ａの出力は電源電圧レベルとなる。
The current integration
動的閾値制御判定ラッチ部４ａは、閾値量制御信号ＣＴＬｅｖｅｎによって閾値の量が制御され、さらに１ビット前に受信した入力信号の判定結果を示す判定結果信号ＴＡＰ１ｅｖｅｎが入力され、その入力信号ＴＡＰ１ｅｖｅｎにより前記閾値の符号が動的に制御される。例えば判定結果信号ＴＡＰ１ｅｖｅｎが、１ビット前に受信した信号がＨｉｇｈであることを示している時は、閾値の符号がプラスに制御される。また、判定結果信号ＴＡＰ１ｅｖｅｎが、１ビット前に受信した信号がＬｏｗであることを示している時は、閾値の符号がマイナスに制御される。
The threshold value control signal CTLeven controls the amount of the threshold, and the dynamic threshold control
なお、本実施の形態の等化装置は２相のクロックに応じて等化部１ａ，１ｂを２つ設けた２相クロック構成なので、判定結果信号ＴＡＰ１ｅｖｅｎは、ＯＤＤ側の等化部１ｂの動的閾値制御判定ラッチ部４ｂから等化部１ｂのインバータ５ｂを介して出力された信号である。
Note that since the equalization apparatus according to the present embodiment has a two-phase clock configuration in which two
動的閾値制御判定ラッチ部４ａは、上記のように制御された閾値を基に、クロックＣＫＥの立ち下がりタイミングで、電流積分型加算部３ａからの出力信号がＨｉｇｈかＬｏｗかを判定する。この動的閾値制御判定ラッチ部４ａの判定結果信号は、ラッチ部６ａ−１へ出力される。さらに、動的閾値制御判定ラッチ部４ａの出力は、判定結果信号ＴＡＰ１ｏｄｄとして、次のビットを受信する相の等化部の動的閾値制御判定ラッチ部へ出力される。
The dynamic threshold control
本実施の形態の等化装置は２相クロック構成なので、判定結果信号ＴＡＰ１ｏｄｄは、ＯＤＤ側の等化部１ｂの動的閾値制御判定ラッチ部４ｂへ出力される。ＥＶＥＮ側の等化部１ａと同様に、ＯＤＤ側の等化部１ｂの動的閾値制御判定ラッチ部４ｂでは、この判定結果信号ＴＡＰ１ｏｄｄを用いて閾値の符号が動的に制御されることになる。
Since the equalization apparatus of the present embodiment has a two-phase clock configuration, the determination result signal TAP1odd is output to the dynamic threshold control
なお、動的閾値制御判定ラッチ部４ａの出力と動的閾値制御判定ラッチ部４ｂの入力との間に奇数段のインバータを入れることが望ましい。クロックＣＫＥの立ち上がりタイミングで動的閾値制御判定ラッチ部４ａがプリチャージされ、動的閾値制御判定ラッチ部４ａの２つの出力が両方ともＨｉｇｈになる。すなわち、奇数段のインバータの入力がＨｉｇｈになるため、奇数段のインバータの出力はＬｏｗになり、このインバータの出力が判定結果信号ＴＡＰ１ｏｄｄとして動的閾値制御判定ラッチ部４ｂへ入力される。動的閾値制御判定ラッチ部４ｂは、判定結果信号ＴＡＰ１ｏｄｄの差動信号両方がＬｏｗであるため、閾値制御を行わない。
Note that it is desirable to insert an odd number of inverters between the output of the dynamic threshold control
したがって、動的閾値制御判定ラッチ部４ｂが正しい判定結果を出力するまでは閾値制御を行わないので、正しい判定結果が出力されるまでの間に間違った等化をすることを防ぐことができる。本実施の形態では、動的閾値制御判定ラッチ部４ａの正相出力と逆相出力の各々にインバータ５ａを１段ずつ挿入し、また動的閾値制御判定ラッチ部４ｂの正相出力と逆相出力の各々にインバータ５ｂを１段ずつ挿入している。
Accordingly, the threshold control is not performed until the dynamic threshold control
ラッチ部６ａ−１は、クロックＣＫＥの立ち下がりタイミングからクロックＣＫＥの立ち上がりタイミングまでは動的閾値制御判定ラッチ部４ａの出力を通過させ、通過させた信号を判定結果信号ＴＡＰ２として次のラッチ部６ａ−２へ出力する。また、ラッチ部６ａ−１は、クロックＣＫＥの立ち上がりタイミングで動的閾値制御判定ラッチ部４ａの出力を保持し、保持した信号を判定結果信号ＴＡＰ２として次のラッチ部６ａ−２へ出力する。
The
ラッチ部６ａ−２は、クロックＣＫＥの立ち上がりタイミングからクロックＣＫＥの立ち下がりタイミングまではラッチ部６ａ−１の出力を通過させ、通過させた信号を判定結果信号ＴＡＰ３として次のラッチ部６ａ−３へ出力する。また、ラッチ部６ａ−２は、クロックＣＫＥの立ち下がりタイミングでラッチ部６ａ−１の出力を保持し、保持した信号を判定結果信号ＴＡＰ３として次のラッチ部６ａ−３へ出力する。
The
すなわち、偶数番目の判定結果信号ＴＡＰ（例えばＴＡＰ２，ＴＡＰ４，・・・・）を出力する奇数番目のラッチ部６ａ（例えば６ａ−１，６ａ−３，・・・・）は、クロックＣＫＥの立ち下がりタイミングで前段の動的閾値制御判定ラッチ部４ａの出力または前段の偶数番目のラッチ部６ａ（例えば６ａ−２，６ａ−４，・・・・）の出力を通過させ、クロックＣＫＥの立ち上がりタイミングで前段の動的閾値制御判定ラッチ部４ａの出力または前段の偶数番目のラッチ部６ａの出力を保持する。
That is, the odd-numbered
一方、奇数番目の判定結果信号ＴＡＰ（例えばＴＡＰ３，ＴＡＰ５，・・・・）を出力する偶数番目のラッチ部６ａは、クロックＣＫＥの立ち上がりタイミングで前段の奇数番目のラッチ部６ａの出力を通過させ、クロックＣＫＥの立ち下がりタイミングで前段の奇数番目のラッチ部６ａの出力を保持する。
On the other hand, the even-numbered
本実施の形態のように２相クロックを用いた場合、等化部１ａの各ラッチ部６ａ−１〜６ａ−（Ｎ−１）から出力された判定結果信号ＴＡＰ２〜ＴＡＰＮのうち、偶数番目の判定結果信号ＴＡＰ（例えばＴＡＰ２，ＴＡＰ４，・・・・）は、同じ相の等化部１ａの電流積分型加算部３ａへ出力される。図１の例では、ラッチ部６ａ−１の出力が同じ相の等化部１ａの電流積分型加算部３ａへ出力されるため、この出力を判定結果信号ＴＡＰ２ｅｖｅｎと記している。また、各ラッチ部６ａ−１〜６ａ−（Ｎ−１）から出力された判定結果信号ＴＡＰ２〜ＴＡＰＮのうち、奇数番目の判定結果信号ＴＡＰ（例えばＴＡＰ３，ＴＡＰ５，・・・・）は、逆相の等化部１ｂの電流積分型加算部３ｂへ出力される。図１の例では、ラッチ部６ａ−２の出力が等化部１ｂへ出力されるため、この出力を判定結果信号ＴＡＰ３ｏｄｄと記している。
When a two-phase clock is used as in the present embodiment, among the determination result signals TAP2 to TAPN output from the
同様に、等化部１ｂの各ラッチ部６ｂ−１〜６ｂ−（Ｎ−１）から出力された判定結果信号ＴＡＰ２〜ＴＡＰＮのうち、偶数番目の判定結果信号ＴＡＰは、同じ相の等化部１ｂの電流積分型加算部３ｂへ出力される。図１の例では、ラッチ部６ｂ−１の出力が同じ相の等化部１ｂの電流積分型加算部３ｂへ出力されるため、この出力を判定結果信号ＴＡＰ２ｏｄｄと記している。また、各ラッチ部６ｂ−１〜６ｂ−（Ｎ−１）から出力された判定結果信号ＴＡＰ２〜ＴＡＰＮのうち、奇数番目の判定結果信号ＴＡＰは、逆相の等化部１ａの電流積分型加算部３ａへ出力される。図１の例では、ラッチ部６ｂ−２の出力が等化部１ａへ出力されるため、この出力を判定結果信号ＴＡＰ３ｅｖｅｎと記している。
Similarly, among the determination result signals TAP2 to TAPN output from the
このようにして判定結果信号ＴＡＰ２〜ＴＡＰＮを入出力すればよい。４相クロック構成の場合の判定結果信号ＴＡＰ２〜ＴＡＰＮの入出力方法は、例えば文献「Robert Payne，et al.，“A 6.25Gb/s binary adaptive DFE with first post-cursor tap cancellation for serial backplane communications”，IEEE International Solid-State Circuits Conference，pp.68-69，February，2005」に記載されている。４相以上のクロック構成の場合の判定結果信号ＴＡＰ２〜ＴＡＰＮの入出力も、４相クロック構成の場合と同様である。 In this way, the determination result signals TAP2 to TAPN may be input / output. The input / output method of the determination result signals TAP2 to TAPN in the case of a four-phase clock configuration is, for example, the document “Robert Payne, et al.,“ A 6.25 Gb / s binary adaptive DFE with first post-cursor tap cancellation for serial backplane communications ”. IEEE International Solid-State Circuits Conference, pp. 68-69, February, 2005 ”. The input / output of the determination result signals TAP2 to TAPN in the case of a four-phase or more clock configuration is the same as in the case of the four-phase clock configuration.
図２にサンプルホールド部２ａ，２ｂと電流積分型加算部３ａ，３ｂの回路の具体例を示す。サンプルホールド部２ａ，２ｂは、一般的なＰＭＯＳスイッチで構成されている。つまり、サンプルホールド部２ａは、ゲートにクロックＣＫＥが入力され、ソースに正相入力信号Ｄｉｎが入力され、ドレインがサンプルホールド部２ａの正相出力端子となるＰＭＯＳトランジスタ２００と、ゲートにクロックＣＫＥが入力され、ソースに逆相入力信号Ｄｉｎｂが入力され、ドレインがサンプルホールド部２ａの逆相出力端子となるＰＭＯＳトランジスタ２０１とから構成される。サンプルホールド部２ｂの構成は、サンプルホールド部２ａと同様である。
FIG. 2 shows a specific example of the circuits of the
電流積分型加算部３ａは、クロックＣＫＥによって制御されるリセットスイッチ３００と、サンプルホールド部２ａの出力信号ＳＨＯとこれに相補な出力信号ＳＨＯｂを積分するメインタップ用積分回路３０１と、判定結果信号ＴＡＰ２〜ＴＡＰＮを積分する積分回路３０２−１〜３０２−（Ｎ−１）と、出力信号Ｄｏｕｔとこれに相補な出力信号Ｄｏｕｔｂとの間にオフセットをつけるオフセット回路３０３とから構成されている。電流積分型加算部３ｂの構成は、電流積分型加算部３ａと同様である。
The current
リセットスイッチ３００は、ゲートにクロックＣＫＥが入力され、ソースに電源電圧が与えられ、ドレインがＮＭＯＳトランジスタ３０１のドレインに接続されたＰＭＯＳトランジスタ３０４と、ゲートにクロックＣＫＥが入力され、ソースに電源電圧が与えられ、ドレインがＮＭＯＳトランジスタ３０２のドレインに接続されたＰＭＯＳトランジスタ３０５と、ゲートにクロックＣＫＥが入力され、ソースがＮＭＯＳトランジスタ３０１のドレインに接続され、ドレインがＮＭＯＳトランジスタ３０２のドレインに接続されたＰＭＯＳトランジスタ３０６とから構成される。なお、ＰＭＯＳトランジスタ３０６は無くてもよい。
In the
メインタップ用積分回路３０１は、ゲートがサンプルホールド回路２ａの出力に接続され、ドレインがリセットスイッチ３００の出力であるＰＭＯＳトランジスタ３０４，３０５のドレインに接続された入力差動対のＮＭＯＳトランジスタ３０７，３０８と、入力がＮＭＯＳトランジスタ３０７，３０８のソースに接続され、クロックＣＫＥによって制御されるＩＳＳスイッチ３０９と、一端がＮＭＯＳトランジスタ３０７のソースに接続され、他端がＮＭＯＳトランジスタ３０８のソースに接続された抵抗３１０と、一端がＩＳＳスイッチ３０９の出力に接続され、他端が接地された定電流源３１１，３１２とから構成される。ＩＳＳスイッチ３０９は、ゲートにクロックＣＫＥが入力され、ドレインがＮＭＯＳトランジスタ３０７，３０８のソースに接続され、ソースが電流源３１１，３１２に接続されたＮＭＯＳトランジスタ３１３，３１４から構成される。
The main
積分回路３０２−１は、ＴＡＰ制御信号から生成されたセレクタ信号Ｓｉｇｎ２に応じて判定結果信号ＴＡＰ２の符号を制御するセレクタ回路３１５−１と、ゲートにセレクタ回路３１５−１の出力が入力され、ドレインがリセットスイッチ３００の出力であるＰＭＯＳトランジスタ３０４，３０５のドレインに接続された入力差動対のＮＭＯＳトランジスタ３１６−１，３１７−１と、入力がＮＭＯＳトランジスタ３１６−１，３１７−１のソースに接続され、クロックＣＫＥによって制御されるＩＳＳスイッチ３１８−１と、一端がＩＳＳスイッチ３１８−１の出力に接続され、他端が接地された定電流源３１９−１とから構成される。ＩＳＳスイッチ３１８−１は、ゲートにクロックＣＫＥが入力され、ドレインがＮＭＯＳトランジスタ３１６−１，３１７−１のソースに接続され、ソースが電流源３１９−１に接続されたＮＭＯＳトランジスタ３２０−１から構成される。セレクタ回路３１５−１は、セレクタ信号Ｓｉｇｎ２に応じて判定結果信号ＴＡＰ２を通過させたり反転させたりすることにより、判定結果信号ＴＡＰ２の符号を制御する。セレクタ信号Ｓｉｇｎ２は、サンプルホールド部２ａの出力信号と判定結果信号ＴＡＰ２とが加算されたときにポストタップが除去されるように電流積分型加算部３ａを制御する。すなわち、図５のＣ2のタイミングが第２ポストタップの電圧であり、Ｃ2がゼロとなるようにセレクタ信号Ｓｉｇｎ２が決定される。
The integrating circuit 302-1 has a selector circuit 315-1 that controls the sign of the determination result signal TAP2 in accordance with the selector signal Sign2 generated from the TAP control signal, and the output of the selector circuit 315-1 is input to the gate. Are the input differential pair NMOS transistors 316-1 and 317-1 connected to the drains of the
同様に、積分回路３０２−（Ｎ−１）は、ＴＡＰ制御信号から生成されたセレクタ信号ＳｉｇｎＮに応じて判定結果信号ＴＡＰＮの符号を制御するセレクタ回路３１５−（Ｎ−１）と、ゲートにセレクタ回路３１５−（Ｎ−１）の出力が入力され、ドレインがリセットスイッチ３００の出力であるＰＭＯＳトランジスタ３０４，３０５のドレインに接続された入力差動対のＮＭＯＳトランジスタ３１６−（Ｎ−１），３１７−（Ｎ−１）と、入力がＮＭＯＳトランジスタ３１６−（Ｎ−１），３１７−（Ｎ−１）のソースに接続され、クロックＣＫＥによって制御されるＩＳＳスイッチ３１８−（Ｎ−１）と、一端がＩＳＳスイッチ３１８−（Ｎ−１）の出力に接続され、他端が接地された定電流源３１９−（Ｎ−１）とから構成される。ＩＳＳスイッチ３１８−（Ｎ−１）は、ゲートにクロックＣＫＥが入力され、ドレインがＮＭＯＳトランジスタ３１６−（Ｎ−１），３１７−（Ｎ−１）のソースに接続され、ソースが電流源３１９−（Ｎ−１）に接続されたＮＭＯＳトランジスタ３２０−（Ｎ−１）から構成される。セレクタ回路３１５−（Ｎ−１）は、セレクタ信号ＳｉｇｎＮに応じて判定結果信号ＴＡＰＮを通過させたり反転させたりすることにより、判定結果信号ＴＡＰＮの符号を制御する。セレクタ信号ＳｉｇｎＮは、サンプルホールド部２ａの出力信号と判定結果信号ＴＡＰＮとが加算されたときにポストタップが除去されるように電流積分型加算部３ａを制御する。
Similarly, the integration circuit 302- (N-1) includes a selector circuit 315- (N-1) that controls the sign of the determination result signal TAPN in accordance with the selector signal SignN generated from the TAP control signal, and a selector at the gate. The output of the circuit 315- (N-1) is inputted, and the NMOS transistors 316- (N-1), 317 of the input differential pair whose drains are connected to the drains of the
以下に、図３のタイミングチャートを使って、サンプルホールド部２ａ，２ｂと電流積分型加算部３ａ，３ｂの動作を説明する。図３に示すＴ１は電流積分型加算部３ａの積分期間を示し、Ｔ２は電流積分型加算部３ａのプリチャージ期間を示している。Ｔ１，Ｔ２は１ビット幅である。ＣＫＥｂは、等化部１ｂ側で使用されるクロックである。なお、４相クロック構成の場合はクロックの立ち上がりから立ち下がりまでの時間が２ビット幅あるので、４ビット幅のクロックとなる。動的閾値制御判定ラッチ部４ａについては、Ｔ１がプリチャージ期間になる。
Hereinafter, the operations of the
クロックＣＫＥの立ち上がりタイミングで、サンプルホールド部２ａが入力信号Ｄｉｎ，Ｄｉｎｂを保持し、それと同時にリセットスイッチ３００がオフとなり、ＩＳＳスイッチ３０９，３１８−１〜３１８−（Ｎ−１）がオンとなる。このとき、電流積分型加算部３ａのメインタップ積分回路３０１は、サンプルホールド部２ａの出力信号ＳＨＯ，ＳＨＯｂの電圧に応じた電流を流す。また、積分回路３０２−１〜積分回路３０２−（Ｎ−１）は、それぞれ判定結果信号ＴＡＰ２〜ＴＡＰＮに応じて電流を流す。このため、出力配線３２１，３２２に存在する寄生容量に溜まった電荷と、出力配線３２１，３２２に接続された次段のゲート容量に溜まった電荷とが、グランドに放出される。
At the rising timing of the clock CKE, the
電流積分型加算部３ａの出力配線３２１，３２２では各積分回路３０１，３０２−１〜３０２−（Ｎ−１）の電流が加算される。そして、その加算された電流に応じた信号が出力信号Ｄｏｕｔ，Ｄｏｕｔｂとして生成されることになる。オフセット回路３０３は、正相出力信号Ｄｏｕｔと逆相出力信号Ｄｏｕｔｂとの間のオフセットを発生させる。各積分回路３０１，３０２−１〜３０２−（Ｎ−１）は、クロックＣＫＥの立ち下がりのタイミングまで電流を流すことにより、それぞれ入力された信号を積分する。電流積分型加算部３ａの各積分回路３０１，３０２−１〜３０２−（Ｎ−１）の電流量は、ポストタップの量で決定される。
In the
クロックＣＫＥの立ち下がりタイミングでは、サンプルホールド部２ａが入力信号Ｄｉｎ，Ｄｉｎｂを通過させ、リセットスイッチ３００がオンとなり、ＩＳＳスイッチ３０９，３１８−１〜３１８−（Ｎ−１）がオフとなる。これにより、電流積分型加算部３ａの出力信号Ｄｏｕｔ，Ｄｏｕｔｂが電源電圧のレベルになるまで、出力配線３２１，３２２に電荷が蓄積される。
At the falling timing of the clock CKE, the
このように、電流積分型加算部３ａは、クロックＣＫＥの立ち上がりタイミングから次の立ち下がりタイミングまでは、サンプルホールド部２ａの出力信号ＳＨＯ，ＳＨＯｂと判定結果信号ＴＡＰ２〜ＴＡＰＮの積分を行う。また、電流積分型加算部３ａは、クロックＣＫＥの立ち下がりタイミングから次の立ち上がりタイミングまでは、出力のプリチャージを行う。
As described above, the current
定電流源３１１，３１２，３１９−１〜３１９−（Ｎ−１）は、ＥＶＥＮ側の電流積分型加算部３ａとＯＤＤ側の電流積分型加算部３ｂで共有化することが望ましい。電流積分型加算部３ａ，３ｂにはプリチャージ期間があり、プリチャージ期間は定電流源を使わないので、定電流源が無駄になってしまう。プリチャージ期間において定電流源をオフにすると、積分期間において、元の状態に戻るまで時間が掛かり定電流を流せる時間が短くなる可能性がある。
The constant
しかし、本実施の形態のような２相クロック構成であれば、ＥＶＥＮ側の電流積分型加算部３ａとＯＤＤ側の電流積分型加算部３ｂが交互に動作するため、定電流源３１１，３１２，３１９−１〜３１９−（Ｎ−１）を共有化させることができる。つまり、定電流源３１１，３１２は、電流積分型加算部３ａのＩＳＳスイッチ３０９に接続されると共に、電流積分型加算部３ｂのＩＳＳスイッチ３０９にも接続されている。また、定電流源３１９−１〜３１９−（Ｎ−１）は、電流積分型加算部３ａのＩＳＳスイッチ３１８−１〜３１８−（Ｎ−１）に接続されると共に、電流積分型加算部３ｂのＩＳＳスイッチ３１８−１〜３１８−（Ｎ−１）にも接続されている。
However, in the case of the two-phase clock configuration as in the present embodiment, the current
このように、ＥＶＥＮ側の電流積分型加算部３ａとＯＤＤ側の電流積分型加算部３ｂで定電流源３１１，３１２，３１９−１〜３１９−（Ｎ−１）を共有化することにより、定電流源３１１，３１２，３１９−１〜３１９−（Ｎ−１）をオフさせる必要がなくなり、定電流源３１１，３１２，３１９−１〜３１９−（Ｎ−１）の効率を向上させることができる。３相以上のクロック構成の場合でも、逆相のクロックで動作している相の電流積分型加算部と組み合わせることで定電流源を共有化することができる。各定電流源３１１，３１２，３１９−１〜３１９−（Ｎ−１）の電流は、サンプルホールド部２ａの出力信号と判定結果信号ＴＡＰ２−Ｎの積分された電圧が加算されたときにポストタップが除去されるように決定される。電流積分型加算部３ｂの動作は、クロックＣＫＥの代わりにクロックＣＫＥｂを用いること以外は電流積分型加算部３ａと同様であるので、説明は省略する。
In this way, the constant
図４に動的閾値制御判定ラッチ部４ａの具体的な回路を示す。動的閾値制御判定ラッチ部４ａは、ＣＭＯＳ型センスアンプ回路４００と、閾値調整回路４０１と、基準電圧発生回路４０２とから構成されている。
FIG. 4 shows a specific circuit of the dynamic threshold control
ＣＭＯＳ型センスアンプ回路４００は、ゲートに電圧電圧ＶＤＤが与えられるＮＭＯＳトランジスタ４０３，４０４と、ゲートに電流積分型加算部３ａの出力信号Ｄｏｕｔ，Ｄｏｕｔｂが入力され、ドレインがＮＭＯＳトランジスタ４０３，４０４のソースに接続されるＮＭＯＳトランジスタ４０５，４０６と、ゲートにクロックＣＫＥが入力され、ドレインがＮＭＯＳトランジスタ４０５，４０６のソースに接続され、ソースが接地されたＮＭＯＳトランジスタ４０７と、ゲートにクロックＣＫＥが入力され、ソースに電圧電圧ＶＤＤが与えられ、ドレインがＮＭＯＳトランジスタ４０３のドレインに接続されたＰＭＯＳトランジスタ４０８と、ゲートにクロックＣＫＥが入力され、ソースに電圧電圧ＶＤＤが与えられたＰＭＯＳトランジスタ４０９と、ソースに電源電圧ＶＤＤが与えられ、ドレインがＰＭＯＳトランジスタ４０９のドレインに接続されたＰＭＯＳトランジスタ４１０と、ゲートにクロックＣＫＥが入力され、ソースに電圧電圧ＶＤＤが与えられ、ドレインがＮＭＯＳトランジスタ４０４のドレインに接続されたＰＭＯＳトランジスタ４１１と、ゲートにクロックＣＫＥが入力され、ソースに電圧電圧ＶＤＤが与えられたＰＭＯＳトランジスタ４１２と、ソースに電源電圧ＶＤＤが与えられ、ドレインがＰＭＯＳトランジスタ４１２のドレインに接続されたＮＭＯＳトランジスタ４１３と、ゲートにクロックＣＫＥが入力され、ソースがＰＭＯＳトランジスタ４１０のゲートに接続され、ドレインがＰＭＯＳトランジスタ４１３のゲートに接続されたＰＭＯＳトランジスタ４１４と、ゲートがＰＭＯＳトランジスタ４１０のゲートおよびＰＭＯＳトランジスタ４１４のソースに接続され、ドレインがＰＭＯＳトランジスタ４０９，４１０のドレインに接続され、ソースがＮＭＯＳトランジスタ４０３のドレインおよびＰＭＯＳトランジスタ４０８のドレインに接続されたＮＭＯＳトランジスタ４１５と、ゲートがＰＭＯＳトランジスタ４１３のゲートおよびＰＭＯＳトランジスタ４１４のドレインに接続され、ドレインがＰＭＯＳトランジスタ４１２，４１３のドレインに接続され、ソースがＮＭＯＳトランジスタ４０４のドレインおよびＰＭＯＳトランジスタ４１１のドレインに接続されたＮＭＯＳトランジスタ４１６とから構成される。
In the CMOS type
閾値調整回路４０１は、ゲートに正相側の判定結果信号ＴＡＰ１ｅｖｅｎが入力され、ドレインがＮＭＯＳトランジスタ４０３のドレインおよびＰＭＯＳトランジスタ４０８のドレインに接続されたＮＭＯＳトランジスタ４１７と、ゲートに逆相側の判定結果信号ＴＡＰ１ｅｖｅｎが入力され、ドレインがＮＭＯＳトランジスタ４０４のドレインおよびＰＭＯＳトランジスタ４１１のドレインに接続されたＮＭＯＳトランジスタ４１８と、ゲートに逆相側の判定結果信号ＴＡＰ１ｅｖｅｎが入力され、ドレインがＮＭＯＳトランジスタ４０３のドレインおよびＰＭＯＳトランジスタ４０８のドレインに接続されたＮＭＯＳトランジスタ４１９と、ゲートに正相側の判定結果信号ＴＡＰ１ｅｖｅｎが入力され、ドレインがＮＭＯＳトランジスタ４０４のドレインおよびＰＭＯＳトランジスタ４１１のドレインに接続されたＮＭＯＳトランジスタ４２０と、ゲートに基準電圧発生回路４０２から出力される逆相側の基準電圧Ｖｒｅｆが入力され、ドレインがＮＭＯＳトランジスタ４１７，４１８のソースに接続され、ソースがＮＭＯＳトランジスタ４０５，４０６のソースおよびＮＭＯＳトランジスタ４０７のドレインに接続されたＮＭＯＳトランジスタ４２１と、ゲートに基準電圧発生回路４０２から出力される正相側の基準電圧Ｖｒｅｆが入力され、ドレインがＮＭＯＳトランジスタ４１９，４２０のソースに接続され、ソースがＮＭＯＳトランジスタ４０５，４０６のソースおよびＮＭＯＳトランジスタ４０７のドレインに接続されたＮＭＯＳトランジスタ４２２とから構成される。
In the
以下に、動的閾値制御判定ラッチ部４ａの動作を説明する。基準電圧発生回路４０２は、閾値量制御信号ＣＴＬｅｖｅｎに応じた基準電圧Ｖｒｅｆを発生し、閾値調整回路４０１に出力する。閾値調整回路４０１は、基準電圧発生回路４０２から出力された基準電圧Ｖｒｅｆに応じてＣＭＯＳ型センスアンプ回路４００の閾値量を制御する。また、ＣＭＯＳ型センスアンプ回路４００の閾値の符号は、１ビット前に受信した信号の判定結果を示す判定結果信号ＴＡＰ１ｅｖｅｎに応じて決定される。上記のとおり、閾値調整回路４０１は、判定結果信号ＴＡＰ１ｅｖｅｎが、１ビット前に受信した信号がＨｉｇｈであることを示している時は、閾値の符号をプラスに制御する。また、閾値調整回路４０１は、判定結果信号ＴＡＰ１ｅｖｅｎが、１ビット前に受信した信号がＬｏｗであることを示している時は、閾値の符号をマイナスに制御する。
Hereinafter, the operation of the dynamic threshold control
ＣＭＯＳ型センスアンプ回路４００は、クロックＣＫＥの立ち下がりタイミングで、電流積分型加算部３ａの出力信号ＤｏｕｔがＨｉｇｈかＬｏｗかを判定する。このとき、ＣＭＯＳ型センスアンプ回路４００は、閾値調整回路４０１により制御された閾値を基に、電流積分型加算部３ａの出力信号Ｄｏｕｔを判定する。すなわち、ＣＭＯＳ型センスアンプ回路４００は、電流積分型加算部３ａの出力信号Ｄｏｕｔが閾値を超える場合、Ｈｉｇｈレベルの出力信号Ｖｏｕｔとこれに相補なＬｏｗレベルの出力信号Ｖｏｕｔｂとを出力する。また、ＣＭＯＳ型センスアンプ回路４００は、電流積分型加算部３ａの出力信号Ｄｏｕｔが閾値以下の場合、Ｌｏｗレベルの出力信号ＶｏｕｔおよびＨｉｇｈレベルの出力信号Ｖｏｕｔｂを出力する。なお、前記閾値量は、第一ポストタップの量から決定される。図５のＣ1のタイミングが第１ポストタップの電圧であり、Ｃ1がゼロとなるように閾値量制御信号が決定される。
The CMOS
クロックＣＫＥの立ち上がりタイミングからはＣＭＯＳ型センスアンプ回路４００のプリチャージが開始される。このプリチャージにより、動的閾値制御判定ラッチ部４ａの出力信号Ｖｏｕｔ，Ｖｏｕｔｂの電圧は電源電圧となる。
等化部１ｂの動的閾値制御判定ラッチ部４ｂの動作は、クロックＣＫＥの代わりにクロックＣＫＥｂを用いること以外は動的閾値制御判定ラッチ部４ａと同様であるので、説明は省略する。
The precharge of the CMOS type
Since the operation of the dynamic threshold control
本実施の形態の例では基準電圧発生回路４０２をクロックの１相ごとに設けているが、Ｎ相クロック構成の場合、基準電圧発生回路４０２を共通化してもよい。また、本実施の形態の動的閾値制御判定ラッチ部４ａは基準電圧Ｖｒｅｆにより閾値が制御されるが、非特許文献２に示されているような電流により閾値が制御される動的閾値制御判定ラッチ部を用いてもよい。
In the example of this embodiment, the reference
なお、本実施の形態では、等化部を２つ設けているが、等化部を複数備えたｎ相（ｎは２以上の自然数）の構成としてもよい。また、等化部の各回路は上記の動作を満たす回路であれば、本実施の形態の構成に限らない。 In this embodiment, two equalization units are provided, but an n-phase (n is a natural number of 2 or more) configuration including a plurality of equalization units may be employed. Further, each circuit of the equalization unit is not limited to the configuration of the present embodiment as long as the circuit satisfies the above operation.
本実施の形態において、等化装置内の処理は専用のハードウェアによって実現されるもの以外に、コンピュータによって実行されるものであってもよい。この場合、等化装置は、ＣＰＵ、記憶装置およびインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。このようなコンピュータにおいて、本発明の等化方法を実現させるための等化プログラムは、フレキシブルディスク、光磁気ディスク、ＤＶＤ、ＣＤなどの記録媒体に記録された状態で提供される。ＣＰＵは、記録媒体から読み込んだプログラムを記憶装置に書き込み、プログラムに従って本実施の形態で説明した処理を実行する。 In the present embodiment, the processing in the equalization apparatus may be executed by a computer in addition to that realized by dedicated hardware. In this case, the equalization apparatus can be realized by a computer having a CPU, a storage device, and an interface, and a program for controlling these hardware resources. In such a computer, an equalization program for realizing the equalization method of the present invention is provided in a state of being recorded on a recording medium such as a flexible disk, a magneto-optical disk, a DVD, or a CD. The CPU writes the program read from the recording medium into the storage device, and executes the processing described in this embodiment according to the program.
上記の実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。 A part or all of the above embodiments can be described as in the following supplementary notes, but is not limited thereto.
（付記１）ｎ相（ｎは２以上の自然数）のクロックに応じて等化手段をｎ個備え、各等化手段は、所定のシンボル長の周期で変調された入力信号をサンプルホールドし信号を出力するサンプルホールド手段と、このサンプルホールド手段の出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算手段と、外部から入力される閾値量制御信号により閾値の量が制御され、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号が制御され、この閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力する動的閾値制御判定手段と、この動的閾値制御判定手段の出力信号を、自等化手段と逆相のクロックを用いる等化手段の動的閾値制御判定手段へ判定結果信号ＴＡＰ１として帰還する帰還手段と、前記動的閾値制御判定手段の出力に縦続接続され、それぞれ判定結果信号ＴＡＰ２〜ＴＡＰＮを出力する（Ｎ−１）個のラッチ手段とを備えることを特徴とする等化装置。 (Supplementary note 1) n equalization means are provided according to an n-phase (n is a natural number of 2 or more) clock, and each equalization means samples and holds an input signal modulated with a period of a predetermined symbol length. Current-integrating each of the output signal of the sample-and-hold means and the determination result signals TAP2 to TAPN of the input signal received from 2 bits before to N (N is a natural number of 2 or more) bits before The amount of the threshold is controlled by the current integration type adding means for adding and the threshold amount control signal input from the outside, and the sign of the threshold is controlled by the determination result signal TAP1 of the input signal received one bit before. A dynamic threshold control determination unit that determines an output signal of the current integration type adding unit based on a threshold value and outputs a determination result; and an output signal of the dynamic threshold control determination unit is reversed in phase with the self-equalization unit A feedback unit that feeds back as a determination result signal TAP1 to a dynamic threshold control determination unit of an equalization unit using a clock and a cascade connection to the output of the dynamic threshold control determination unit output the determination result signals TAP2 to TAPN, respectively ( N-1) Equalizing device comprising: latch means.
（付記２）付記１記載の等化装置において、２相のクロックに応じた前記等化手段を２個備え、前記サンプルホールド手段は、入力信号をクロックの立ち上がりタイミングで保持し、入力信号を前記クロックの立ち下がりタイミングで通過させ、前記電流積分型加算手段は、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで前記サンプルホールド手段の出力信号と前記判定結果信号ＴＡＰ２〜ＴＡＰＮの電流積分および加算を行い、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで出力のプリチャージを行い、前記動的閾値制御判定手段は、前記クロックの立ち下がりタイミングで前記電流積分型加算手段の出力信号を判定し、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで出力のプリチャージを行い、前記ラッチ手段は、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで入力信号を通過させ、前記クロックの立ち上がりタイミングで入力信号を保持し、前記判定結果信号ＴＡＰ２〜ＴＡＰＮのうち、偶数番目の判定結果信号を自等化手段の前記電流積分型加算手段へ出力し、奇数番目の判定結果信号を自等化手段と逆相のクロックを用いる等化手段の前記電流積分型加算手段へ出力することを特徴とする等化装置。
(Supplementary note 2) The equalization apparatus according to
（付記３）付記１または付記２記載の等化装置において、前記帰還手段は、奇数段のインバータからなることを特徴とする等化装置。
(Additional remark 3) The equalization apparatus of
（付記４）付記１乃至３のいずれか１項に記載の等化装置において、前記電流積分型加算手段は、前記サンプルホールド手段の出力信号を電流積分する第１の積分回路と、前記判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して、この積分結果を前記第１の積分回路の出力に加算する（Ｎ−１）個の第２の積分回路と、クロックに応じて決まる所定のプリチャージ期間に前記第１、第２の積分回路の出力をプリチャージする第１のスイッチと、前記プリチャージ期間において前記第１、第２の積分回路を流れる電流をオフにする第２のスイッチとを備えることを特徴とする等化装置。
(Appendix 4) In the equalization apparatus according to any one of
（付記５）付記４記載の等化装置において、前記電流積分型加算手段の第１、第２の積分回路の定電流源を、自等化手段と逆相のクロックを用いる等化手段の電流積分型加算手段の第１、第２の積分回路と共有することを特徴とする等化装置。 (Supplementary note 5) In the equalization apparatus according to supplementary note 4, the constant current sources of the first and second integration circuits of the current integration type addition means are used as currents of the equalization means using a clock having a phase opposite to that of the self-equalization means An equalizing apparatus which is shared with the first and second integrating circuits of the integral type adding means.
（付記６）付記１乃至５のいずれか１項に記載の等化装置において、前記動的閾値制御判定手段は、閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力するＣＭＯＳ型センスアンプ回路と、前記閾値量制御信号に応じた基準電圧を発生する基準電圧発生回路と、前記基準電圧に応じて前記ＣＭＯＳ型センスアンプ回路の閾値量を制御すると共に、前記判定結果信号ＴＡＰ１に応じて前記閾値の符号を制御する閾値調整回路とを備えることを特徴とする等化装置。
(Supplementary note 6) In the equalization apparatus according to any one of
（付記７）ｎ相（ｎは２以上の自然数）のクロックに応じて並行して実行されるｎ個の等化ステップを備え、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号ＴＡＰ１として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的に（Ｎ−１）回ラッチし、それぞれのラッチの出力を判定結果信号ＴＡＰ２〜ＴＡＰＮとして出力するラッチステップとからなることを特徴とする等化方法。
(Supplementary note 7) n equalization steps executed in parallel according to an n-phase (n is a natural number of 2 or more) clock, each equalization step being modulated with a period of a predetermined symbol length A sample hold step for sample-holding an input signal, and an output signal obtained in this sample hold step and input signal determination result signals TAP2 to TAPN received from 2 bits before to N (N is a natural number of 2 or more) bits before The current integration type adding step for integrating each of the currents and adding, and the amount of the threshold is controlled by a threshold amount control signal input from the outside, and the threshold value is determined by the determination result signal TAP1 of the input signal received one bit before A dynamic threshold control determination step for controlling a sign and determining an output signal obtained in the current integration type addition step based on the threshold, and the dynamic threshold control determination step. A feedback step for feeding back the output signal obtained in
（付記８）ｎ相（ｎは２以上の自然数）のクロックに応じてｎ個の等化ステップをコンピュータに並行して実行させ、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号ＴＡＰ１として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的に（Ｎ−１）回ラッチし、それぞれのラッチの出力を判定結果信号ＴＡＰ２〜ＴＡＰＮとして出力するラッチステップとからなることを特徴とする等化プログラム。 (Supplementary note 8) In accordance with an n-phase clock (n is a natural number of 2 or more), n equalization steps are executed in parallel by the computer, and each equalization step is modulated with a period of a predetermined symbol length. A sample hold step for sample-holding an input signal, and an output signal obtained in this sample hold step and input signal determination result signals TAP2 to TAPN received from 2 bits before to N (N is a natural number of 2 or more) bits before The current integration type adding step for integrating each of the currents and adding, and the amount of the threshold is controlled by a threshold amount control signal input from the outside, and the threshold value is determined by the determination result signal TAP1 of the input signal received one bit before A dynamic threshold control determination step for controlling a sign and determining an output signal obtained in the current integration type addition step based on the threshold, and the dynamic threshold control A feedback step that feeds back the output signal obtained in the constant step to the dynamic threshold control determination step of the equalization step using a reverse phase clock as a determination result signal TAP1, and the output of the dynamic threshold control determination step in series And (N-1) times, and an latch program for outputting the outputs of the respective latches as determination result signals TAP2 to TAPN.
本発明は、入力信号の波形の劣化を等化する技術に適用することができる。 The present invention can be applied to a technique for equalizing the deterioration of the waveform of an input signal.
１ａ，１ｂ…等化部、２ａ，２ｂ…サンプルホールド部、３ａ，３ｂ…電流積分型加算部、４ａ，４ｂ…動的閾値制御判定ラッチ部、５ａ，５ｂ…インバータ、６ａ−１〜６ａ−（Ｎ−１），６ｂ−１〜６ｂ−（Ｎ−１）…ラッチ部、２００，２０１，３０４〜３０６，４０８〜４１４…ＰＭＯＳトランジスタ、３００…リセットスイッチ、３０１，３０２−１〜３０２−（Ｎ−１）…積分回路、３０３…オフセット回路、３０７，３０８，３１３，３１４，３１６−１〜３１６−（Ｎ−１）１，３１７−１〜３１７−（Ｎ−１），３２０−１〜３２０−（Ｎ−１），４０３〜４０７，４１５〜４２２…ＮＭＯＳトランジスタ、３０９，３１８−１〜３１８−（Ｎ−１）…ＩＳＳスイッチ、３１０…抵抗、３１１，３１２，３１９−１〜３１９−（Ｎ−１）…定電流源、３１５−１〜３１５−（Ｎ−１）…セレクタ回路、３２１，３２２…出力配線、４００…ＣＭＯＳ型センスアンプ回路、４０１…閾値調整回路、４０３…基準電圧発生回路。
DESCRIPTION OF
Claims (8)
各等化手段は、
所定のシンボル長の周期で変調された入力信号をサンプルホールドし信号を出力するサンプルホールド手段と、
このサンプルホールド手段の出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算手段と、
外部から入力される閾値量制御信号により閾値の量が制御され、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号が制御され、この閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力する動的閾値制御判定手段と、
この動的閾値制御判定手段の出力信号を、自等化手段と逆相のクロックを用いる等化手段の動的閾値制御判定手段へ判定結果信号ＴＡＰ１として帰還する帰還手段と、
前記動的閾値制御判定手段の出力に縦続接続され、それぞれ判定結果信号ＴＡＰ２〜ＴＡＰＮを出力する（Ｎ−１）個のラッチ手段とを備えることを特徴とする等化装置。 n equalization means are provided according to an n-phase (n is a natural number of 2 or more) clock,
Each equalization means
Sample-and-hold means for sampling and holding an input signal modulated with a period of a predetermined symbol length and outputting a signal;
Current integration type adding means for current integrating and adding each of the output signal of the sample hold means and determination result signals TAP2 to TAPN of the input signal received from 2 bits before to N (N is a natural number of 2 or more) bits before When,
The amount of threshold is controlled by a threshold amount control signal input from the outside, the sign of the threshold is controlled by a determination result signal TAP1 of the input signal received one bit before, and the current integration type adding means based on this threshold Dynamic threshold control determination means for determining the output signal of and outputting the determination result;
Feedback means for feeding back the output signal of the dynamic threshold control determination means as a determination result signal TAP1 to the dynamic threshold control determination means of the equalization means using a clock having a phase opposite to that of the self-equalization means;
An equalization apparatus comprising: (N-1) latch means cascaded to the output of the dynamic threshold control judgment means and outputting judgment result signals TAP2 to TAPN, respectively.
２相のクロックに応じた前記等化手段を２個備え、
前記サンプルホールド手段は、入力信号をクロックの立ち上がりタイミングで保持し、入力信号を前記クロックの立ち下がりタイミングで通過させ、
前記電流積分型加算手段は、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで前記サンプルホールド手段の出力信号と前記判定結果信号ＴＡＰ２〜ＴＡＰＮの電流積分および加算を行い、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで出力のプリチャージを行い、
前記動的閾値制御判定手段は、前記クロックの立ち下がりタイミングで前記電流積分型加算手段の出力信号を判定し、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで出力のプリチャージを行い、
前記ラッチ手段は、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで入力信号を通過させ、前記クロックの立ち上がりタイミングで入力信号を保持し、前記判定結果信号ＴＡＰ２〜ＴＡＰＮのうち、偶数番目の判定結果信号を自等化手段の前記電流積分型加算手段へ出力し、奇数番目の判定結果信号を自等化手段と逆相のクロックを用いる等化手段の前記電流積分型加算手段へ出力することを特徴とする等化装置。 The equalization apparatus according to claim 1,
Two equalizing means corresponding to two-phase clocks are provided,
The sample hold means holds the input signal at the rising timing of the clock, passes the input signal at the falling timing of the clock,
The current integration type adding means performs current integration and addition of the output signal of the sample hold means and the determination result signals TAP2 to TAPN from the rising timing of the clock to the next falling timing, and from the falling timing of the clock Precharge the output until the next rise timing,
The dynamic threshold control determining means determines the output signal of the current integration type adding means at the falling timing of the clock, precharges the output from the rising timing of the clock to the next falling timing,
The latch means allows an input signal to pass from the falling timing of the clock to the next rising timing, holds the input signal at the rising timing of the clock, and even-numbered determination result among the determination result signals TAP2 to TAPN. A signal is output to the current integration type addition unit of the self-equalization unit, and an odd-numbered determination result signal is output to the current integration type addition unit of the equalization unit using a clock having a phase opposite to that of the self-equalization unit. Equalizing device characterized.
前記帰還手段は、奇数段のインバータからなることを特徴とする等化装置。 The equalization apparatus according to claim 1 or 2,
The equalizer is characterized in that the feedback means comprises an odd number of stages of inverters.
前記電流積分型加算手段は、
前記サンプルホールド手段の出力信号を電流積分する第１の積分回路と、
前記判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して、この積分結果を前記第１の積分回路の出力に加算する（Ｎ−１）個の第２の積分回路と、
クロックに応じて決まる所定のプリチャージ期間に前記第１、第２の積分回路の出力をプリチャージする第１のスイッチと、
前記プリチャージ期間において前記第１、第２の積分回路を流れる電流をオフにする第２のスイッチとを備えることを特徴とする等化装置。 The equalization apparatus according to any one of claims 1 to 3,
The current integration type adding means includes:
A first integrating circuit for current integrating the output signal of the sample and hold means;
(N-1) second integration circuits that integrate each of the determination result signals TAP2 to TAPN with current and add the integration result to the output of the first integration circuit;
A first switch for precharging the outputs of the first and second integrating circuits during a predetermined precharge period determined according to a clock;
An equalizing apparatus comprising: a second switch for turning off a current flowing through the first and second integration circuits in the precharge period.
前記電流積分型加算手段の第１、第２の積分回路の定電流源を、自等化手段と逆相のクロックを用いる等化手段の電流積分型加算手段の第１、第２の積分回路と共有することを特徴とする等化装置。 The equalization apparatus according to claim 4,
The constant current sources of the first and second integrating circuits of the current integrating type adding means are the first and second integrating circuits of the current integrating type adding means of the equalizing means using a clock having a phase opposite to that of the self-equalizing means. Equalizing device characterized by sharing with.
前記動的閾値制御判定手段は、
閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力するＣＭＯＳ型センスアンプ回路と、
前記閾値量制御信号に応じた基準電圧を発生する基準電圧発生回路と、
前記基準電圧に応じて前記ＣＭＯＳ型センスアンプ回路の閾値量を制御すると共に、前記判定結果信号ＴＡＰ１に応じて前記閾値の符号を制御する閾値調整回路とを備えることを特徴とする等化装置。 The equalization apparatus according to any one of claims 1 to 5,
The dynamic threshold control determination means includes
A CMOS type sense amplifier circuit that determines an output signal of the current integration type adding means based on a threshold value and outputs a determination result;
A reference voltage generating circuit for generating a reference voltage according to the threshold amount control signal;
An equalization apparatus comprising: a threshold adjustment circuit that controls a threshold amount of the CMOS sense amplifier circuit according to the reference voltage and controls a sign of the threshold according to the determination result signal TAP1.
各等化ステップは、
所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、
このサンプルホールドステップで得られた出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算ステップと、
外部から入力される閾値量制御信号により閾値の量を制御し、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、
この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号ＴＡＰ１として帰還する帰還ステップと、
前記動的閾値制御判定ステップの出力を直列的に（Ｎ−１）回ラッチし、それぞれのラッチの出力を判定結果信号ＴＡＰ２〜ＴＡＰＮとして出力するラッチステップとからなることを特徴とする等化方法。 n equalization steps executed in parallel according to a clock of n phases (n is a natural number of 2 or more),
Each equalization step is
A sample-and-hold step for sample-holding an input signal modulated with a period of a predetermined symbol length;
Current integration in which each of the output signal obtained in this sample and hold step and the input signal determination result signals TAP2 to TAPN received from N bits before N (N is a natural number greater than or equal to 2) bits before current integration is added. A type addition step;
The threshold amount is controlled by a threshold amount control signal input from the outside, the sign of the threshold is controlled by the determination result signal TAP1 of the input signal received one bit before, and the current integration type adding step based on this threshold A dynamic threshold control determination step for determining the output signal obtained in step ii,
A feedback step of feeding back the output signal obtained in the dynamic threshold control determination step as a determination result signal TAP1 to the dynamic threshold control determination step of the equalization step using a reverse phase clock;
An equalization method comprising: a latch step that latches the output of the dynamic threshold control determination step in series (N−1) times and outputs the output of each latch as determination result signals TAP2 to TAPN. .
各等化ステップは、
所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、
このサンプルホールドステップで得られた出力信号と２ビット前からＮ（Ｎは２以上の自然数）ビット前までに受信した入力信号の判定結果信号ＴＡＰ２〜ＴＡＰＮの各々を電流積分して加算する電流積分型加算ステップと、
外部から入力される閾値量制御信号により閾値の量を制御し、１ビット前に受信した入力信号の判定結果信号ＴＡＰ１により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、
この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号ＴＡＰ１として帰還する帰還ステップと、
前記動的閾値制御判定ステップの出力を直列的に（Ｎ−１）回ラッチし、それぞれのラッチの出力を判定結果信号ＴＡＰ２〜ＴＡＰＮとして出力するラッチステップとからなることを特徴とする等化プログラム。 According to the clock of n phase (n is a natural number of 2 or more), n equalization steps are executed in parallel by the computer,
Each equalization step is
A sample-and-hold step for sample-holding an input signal modulated with a period of a predetermined symbol length;
Current integration in which each of the output signal obtained in this sample and hold step and the input signal determination result signals TAP2 to TAPN received from N bits before N (N is a natural number greater than or equal to 2) bits before current integration is added. A type addition step;
The threshold amount is controlled by a threshold amount control signal input from the outside, the sign of the threshold is controlled by the determination result signal TAP1 of the input signal received one bit before, and the current integration type adding step based on this threshold A dynamic threshold control determination step for determining the output signal obtained in step ii,
A feedback step of feeding back the output signal obtained in the dynamic threshold control determination step as a determination result signal TAP1 to the dynamic threshold control determination step of the equalization step using a reverse phase clock;
An equalization program comprising: a latch step which latches the output of the dynamic threshold control determination step in series (N-1) times and outputs the output of each latch as determination result signals TAP2 to TAPN. .
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