JP5614241B2

JP5614241B2 - 強誘電体メモリおよびその動作方法

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Publication number: JP5614241B2
Application number: JP2010243320A
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Inventors: 将一郎川嶋
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-10-29
Filing date: 2010-10-29
Publication date: 2014-10-29
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Also published as: JP2012099165A

Description

本発明は，強誘電体メモリおよびその動作方法に関する。

強誘電体メモリ（FeRAM）は，強誘電体キャパシタを異なる分極状態にすることでデータ０，１を記憶し，分極状態に応じて出力される電荷量の大小を利用してそのデータを読み出す。分極状態は電源を遮断した状態でも維持されるため，強誘電体メモリは不揮発性メモリである。さらに，この不揮発性メモリは高速アクセスが可能である。

強誘電体メモリには，メモリセルを１個のMOSFETと１個の強誘電体キャパシタとで構成する１Ｔ１Ｃ型FeRAMと，メモリセルを２個のMOSFETと２個の強誘電体キャパシタとで構成する２Ｔ２Ｃ型FeRAMとがある。これらはいずれも，アクセスゲートであるMOSFETのゲートに接続されたワード線を駆動して導通させ，ビット線の電位に応じて強誘電体キャパシタを分極状態にすることで書き込みを行う。そして，読み出しでは，ワード線を駆動してアクセスゲートを導通させ，強誘電体キャパシタの反対側の電極に接続されるプレート線を駆動して分極状態に応じた電荷をビット線に出力し，その電荷の量に応じてデータをセンスする。

また，従来のSRAMは電源が遮断されるとデータが消失するため，各メモリセルに強誘電体キャパシタを設けることが提案されている。かかるSRAMでは，ストア動作によりセル内のデータを強誘電体キャパシタに記憶し，リコール動作により強誘電体キャパシタに記憶させたデータをSRAMのメモリセルに書き込む。

特開２００３−５９２５９号公報特開２００３−２５８６２６号公報特開２００４−１４６０４８号公報国際公開第２０００／７０６２２号

強誘電体メモリにおいて，メモリセル内の強誘電体キャパシタを分極状態にするために，ワード線を電源電圧以上に昇圧してメモリセル内部の強誘電体キャパシタに電源電圧を印加することが行われている。

しかしながら，近年の微細化されたMOSFETではゲート酸化膜が薄くなり，ゲートに電源電圧以上の昇圧電圧を印加することが信頼性上困難になってきている。その結果，強誘電体キャパシタに十分な高い電圧を印加することができず，読み出し動作において十分な電荷を出力することができず，読み出しマージンが低下する。

そこで，本発明の目的は，ワード線を昇圧することなく強誘電体キャパシタに電源電圧を印加することができる強誘電体メモリを提供することにある。

強誘電体メモリの第１の側面は，
複数のワード線と，
複数のプレート線と，
複数のビット線対と，
複数のチャージ線と，
前記ワード線にゲートが接続され前記ビット線対に第一のソース・ドレインがそれぞれ接続された一対の第一導電型MOSFETと，前記一対の第一導電型MOSFETの第二のソース・ドレインと前記プレート線との間にそれぞれ設けられた一対の強誘電体キャパシタと，前記一対の強誘電体キャパシタと前記チャージ線との間に設けられゲートとドレインとが交差接続された一対の第二導電型MOSFETとをそれぞれ有する複数のメモリセルと，
読み出し動作時および書き込み動作時に前記チャージ線を電源電圧に駆動するチャージ線駆動回路とを有する。

第１の側面によれば，ワード線を昇圧せずにチャージ線によりメモリセル内部のノードを電源電圧（VDD）電位にできるので，十分な分極状態に書き込むことができる。

FeRAMのメモリセルの回路図である。図１のFeRAMの動作を示す波形図である。本実施の形態におけるFeRAMのメモリセルの回路図である。図３のFeRAMにおける読み出し動作と書き込み動作を示す図である。図３のFeRAMにおける別の読み出し動作と書き込み動作を示す図である。本実施の形態におけるFeRAMのメモリセルアレイのデバイス構造を示す平面図である。本実施の形態におけるFeRAMのメモリセルアレイのデバイス構造を示す平面図である。本実施の形態におけるFeRAMのメモリセルアレイのデバイス構造を示す平面図及び断面図である。本実施の形態におけるFeRAMのメモリセルアレイのデバイス構造を示す平面図及び断面図である。

図１は，FeRAMのメモリセルの回路図である。図１には，１行２列のメモリセルMC20,MC21が示されている。各メモリセルMC20,MC21は，ゲートがワード線WL2に接続され第一のソース・ドレインがビット線BL20,/BL20,BL21,/BL21にそれぞれ接続されたN型MOSFETのアクセスゲートN21,N22,N23,N24と，それらアクセスゲートの第二のソース・ドレインとプレート線PL2との間に設けられた強誘電体キャパシタC21,C22,C23,C24とを有する。

各メモリセルの一対の強誘電体キャパシタC21-C24は，書き込み動作により異なる方向に分極されて相補のデータを記憶し，読み出し動作ではプレート線PL2がHレベルに駆動されることで分極状態に対応した量の電荷をビット線に出力し，ビット線対を介して記録データの読み出しが行われる。

図２は，図１のFeRAMの動作を示す波形図である。読み出し動作では，時間t６０１でワード線WL2がグランド電位から電源電圧VDDに駆動されてアクセスゲートN21-N24が導通し，時間t６０２でプレート線PL2がグランド電位から電源電圧VDDに駆動され，キャパシタC21,C22から分極状態に対応した電荷がビット線BL20,/BL20に出力される。この例では，プレート線PL2が駆動されたときキャパシタC21がPタームの動作，C22がUタームの動作をし，キャパシタC21のほうが多くの電荷を出力する。それにより，グランド電位だったビット線対BL20,/BL20のうち，ビット線BL20がビット線/BL21より高く上昇する。この時，両キャパシタは同じ分極状態になる。

そして，時間t６０３でビット線対に接続されているセンスアンプが活性化されると，ビット線BL20が電源電圧VDDまで駆動され，ビット線/BL21がグランド電位に駆動される。その結果，メモリセル内のデータがセンスアンプから出力される。

さらに，時間t６０３〜t６０５では，プレート線PL2が電源電圧VDDにあり，メモリセル内のノードn22がグランド電位にあるので，キャパシタC22は元のUタームの分極状態のままである。一方，時間t６０６でプレート線PL2が電源電圧VDDからグランドに引き下げられると，ノードn21がHレベルであるので，キャパシタC21は元のPタームの分極状態に戻される。このキャパシタC21への再書き込み動作において，時間t６０５でワード線WL2が電源電圧VDDよりNMOSFETであるアクセスゲートN21の閾値電圧Vth以上に昇圧される。その結果，メモリセル内のノードn21が電源電圧VDDまで引き上げられ，キャパシタC21を十分な分極状態にすることができる。

書き込み動作は，時間t６１１〜t６１４では読み出し動作と同等である。そして，時間t６１４でビット線に接続されたライトアンプが活性化され，ここの例では，ビット線BL20がLレベルに，/BL20がHレベルにそれぞれ反転駆動される。ビット線BL20がLレベルに駆動されたことで，プレート線PL2が電源電圧VDDに駆動されているので，キャパシタC21は元のデータとは逆の反転データを書き込まれる。さらに，時間t６１５でワード線WL2が電源電圧VDDより閾値電圧Vth以上に昇圧され，時間t６１６でプレート線PL2がグランド電位に引き下げられる。ワード線WL2の昇圧動作によりメモリセル内ノードn22が電源電圧VDDまで引き上げられ，キャパシタC22には元のデータとは反対のデータを書き込まれる。この書き込み動作により，キャパシタC21はUターム状態，C22はPターム状態に分極される。

上記のように，図１のように読み出し動作時の再書き込みと，書き込み動作時とで，プレート線PL2を引き下げるのと同等のタイミングでワード線WL2が電源電圧VDDより閾値電圧以上高く駆動される。このワード線の駆動によりビット線の電源電圧をメモリセル内のノードn21,n22に伝達することができ，十分な分極状態に再書き込みまたは書き込みを行うことができる。

しかしながら，近年の微細化されたMOSFETはそのゲート酸化膜が薄くなっているので，ワード線を電源電圧より高く昇圧することは，MOSFETの信頼性の観点から困難になっている。したがって，ワード線を電源電圧以上に昇圧することなくメモリセル内のノードを電源電圧まで駆動してキャパシタを十分な分極状態にすることが望まれる。

図３は，本実施の形態におけるFeRAMのメモリセルの回路図である。図３にも，１行２列のメモリセルMC10,MC11が示されている。ワード線WL1は行方向に延在し，ビット線対BL10,/B10,BL11,/BL11は列方向に延在し，それらの交差位置にメモリセルMC10,MC11が配置される。各メモリセルは，ゲートがワード線WL1に接続され第一のソース・ドレインがビット線BL10,/BL10,BL11,/BL11にそれぞれ接続されたN型MOSFETのアクセスゲートN11,N12,N13,N14と，それらアクセスゲートの第二のソース・ドレインとプレート線PL2との間に設けられた強誘電体キャパシタC11,C12,C13,C14とを有する。ここまでは図１と同様である。

そして，この例では，プレート線PL1とチャージ線CL１とが，ワード線WL1と共に行方向に延在して設けられる。ただし，これらの延在方向はこれに限定されない。

さらに，各メモリセルMC10,MC11は，内部ノードn11,n12とn13,n14とチャージ線CL1との間に，ドレインとゲートが交差接続されたP型のMOSFETであるP11,P12とP13,P14を有する。ワード線WL1はワード線駆動回路WLDRに，プレート線PL1はプレート線駆動回路PLDRに，チャージ線CL1はチャージ線駆動回路CLDRによりそれぞれ駆動される。また，ビット線対BL10,/BL10とBL11,/BL11には，それぞれセンスアンプおよびライトアンプSA0,WA0とSA1,WA1が設けられている。

そして，チャージ線CLは，非選択のワード線WLに接続されているメモリセルでは，グランド電位に維持される。一方，チャージ線CL1は，選択されたワード線に接続されているメモリセルでは，少なくても，図２でワード線を電源電圧より高く昇圧していた期間（読み出し動作時のPターム再書き込み時，または書き込み動作時のPターム書き込み時）に，電源電圧VDDまで駆動される。これにより，メモリセル内のHレベル側のノードが，上記の交差接続されたPMOSFETによりチャージ線CL1の電源電圧レベルまで昇圧され，キャパシタが十分な分極状態になるように書き込まれる。強誘電体キャパシタを分極反転する場合，できるだけ高い電圧を印加することが保持分極量を増大させ，短時間での反転に寄与するからである。

上記の期間以外では，チャージ線CL1はグランド電位に維持される。したがって，チャージ線CL1を設けたことによる消費電流の増大は最小限に止めることができる。

そして，なにより，選択されたワード線を電源電圧より閾値電圧以上高く昇圧する必要がないので，ワード線駆動回路を簡素化することができ，アクセスゲートのゲート耐圧の観点から信頼性を向上させることができる。

図４は，図３のFeRAMにおける読み出し動作と書き込み動作を示す図である。図４の例では，時間t４０１〜t４０７が読み出し動作（Ｒｅａｄ）とその再書き込み動作を示し，メモリセルM10内のキャパシタC11のPタームと，C12のUタームが読み出される。また，図４の例では，時間t４１１〜t４１８が書き込み動作（Ｗｒｉｔｅ）を示し，メモリセルM10内のキャパシタC11,C12に反転データが書き込まれる。

まず，読み出し動作（Ｒｅａｄ）では，時間t４０１においてビット線BL10,/BL10はグランド電位にプリチャージされハイインピーダンス状態にされている。時間t４０１でワード線駆動回路WLDRがワード線WL1をグランド電位から電源電圧VDDまで駆動する。これにより，NMOSFETのアクセスゲートN11〜N14が導通し，メモリセル内のノードn11〜n14がそれぞれのビット線に接続される。なお，この電源電圧VDDはメモリセルアレイ内の内部の電源電圧であればよく，外部から供給された電源電圧でも内部で生成された内部電源電圧でもよい。

その後，時間t４０２で，プレート線駆動回路PLDRが，選択されたメモリセルに接続されているプレート線PL1をグランド電位から電源電圧VDDに駆動する。それにより，メモリセル内のキャパシタC11〜C14に電圧が印加され，分極反転を伴う（Pターム）キャパシタC11からは多量の電荷がビット線BL10に出力し，ビット線BL10は相対的に高い電位になり，一方，分極反転を伴わない（Uターム）キャパシタC12からは少量の電荷がビット線/BL10に出力し，ビット線/BL10は相対的に低い電位になる。

ここまでチャージ線CL1はグランド電位にあるため，PMOSFET P11〜P14は非導通状態にあり，ここまでの動作は図２と同等である。

そこで，時間ｔ４０３でビット線対に設けられたセンスアンプを活性化して，ビット線BL10を電源電圧VDDまで上昇させ，ビット線/BL10をグランド電位に低下させる。それに応じて，メモリセルMC10内のノードn11は上昇しノードn12はグランド電位に低下する。さらに，図４の例では，時間ｔ４０３でセンスアンプSAの活性化と同時にチャージ線駆動回路CLDRがチャージ線CL1をグランド電位から電源電圧VDDまで駆動する。このチャージ線CL1の電源電圧VDDへの駆動により，ゲートとドレインがクロスカップルされているPMOSFET P11,P12のうち，低下するノードn12にゲートが接続されているPMOSFET P11側が導通し，ノードn11は電源電圧VDDまで上昇する。つまり，ワード線WL1が電源電圧までしか駆動されていないため，ノードn11はNMOSFET N11を介してVDD-Vth（VthはN11の閾値電圧）までしか上昇しないが，PMOSFET P11により電源電圧VDDまで駆動される。一方，PMOSFET P12は，そのゲートがVDD−Vthより高いため非導通状態にされて，ノードn12はグランド電位に留まる。

時間ｔ４０３〜ｔ４０５では，読み出し動作に伴う再書き込み動作が行われる。時間ｔ４０３〜ｔ４０４では，プレート線PL1が電源電圧VDDに，ノードn12がグランド電位にあるので，キャパシタC12にUターム書き込みが行われ，キャパシタC12の分極方向はプレート線PL1側がプラス，ノードn12側がマイナスになる。一方，キャパシタC11は，両電極が共に電源電圧VDDであり電極間に電位差がないので，書き込みは行われない。

時間ｔ４０４でプレート線PL1がグランド電位に立ち下げられる。そのため，ノードn11が電源電圧VDDにプレート線PL1がグランド電位になり，キャパシタC11にはPターム書き込みが行われ，キャパシタC11の分極方向はノードn11側がプラス，プレート線PL1側がマイナスになる。一方，キャパシタC12は，両電極が共にグランド電位であり電極間に電位差がないので，書き込みは行われない。

次に，時間ｔ４０５では，ワード線駆動回路WLDRによりワード線WL1が電源電圧VDDからグランド電位に立ち下げられ，アクセスゲートN11,N12は非導通になり，メモリセル内のノードn11,n12はビット線対から切り離される。そして，時間ｔ４０６で，チャージ線CL1がグランド電位に引き下げられると，それに伴って導通状態だったPMOSFET P11を介してHレベル側のノードn11がVDD-Vth程度まで低下し，その後はリーク電流により徐々にグランド電位まで低下する。

そして，時間ｔ４０７でセンスアンプSAが非活性化されてビット線対は共にグランド電位にプリチャージされる。これにより読み出し動作サイクルが終了する。時間ｔ４０５でのワード線WL1の立ち下げは，ビット線対のグランド電位へのプリチャージ動作より前に行っておく必要がある。ビット線対がグランド電位にプリチャージされたときにワード線WL1が電源電圧VDDにあると，アクセスゲートN11,N12を介してノードn11,n12がグランド電位にされて，メモリが不定状態になるからである。また，ワード線WL1を立ち下げた後は，チャージ線CL1の立ち下げのタイミングとビット線対のグランド電位へのプリチャージのタイミングとは前後してもよい。

次に，書き込み動作（Ｗｒｉｔｅ）について説明する。上記の通り，時間ｔ４１１より前では，メモリセルMC10内は，キャパシタC11がPタームに書き込まれ，C12がUタームに書き込まれている。また，ビット線対はグランドにプリチャージされ，ハイインピーダンス状態にされている。

そこで，時間ｔ４１１でワード線WL1がグランド電位から電源電圧VDDに立ち上がり，時間ｔ４１２でプレート線PL1が電源電圧VDDに立ち上がり，時間ｔ４１３でチャージ線CL1が電源電圧VDDに立ち上がる。この動作は，読み出し動作での時間ｔ４０１，ｔ４０２，ｔ４０３と同じである。

時間ｔ４１４でセンスアンプSAが非活性化され，ライトアンプWAが活性化されて，ビット線BL10がグランド電位に駆動され，ビット線/BL10が電源電圧VDDに駆動される。つまり，ビット線対の電位が反転される。これにより書き換えが開始される。

その後は，読み出し動作での再書き込みと同様に，時間ｔ４１４〜ｔ４１５の期間では，キャパシタC11にUターム書き込みが行われ，時間ｔ４１５でプレート線PL1が電源電圧VDDからグランド電位に立ち下げられて，時間ｔ４１５〜ｔ４１６の期間でキャパシタC12にPターム書き込みが行われる。

さらに，時間ｔ４１６でワード線WL1がグランド電位に立ち下げられ，時間ｔ４１７でチャージ線CL1がグランド電位に立ち下げられ，時間ｔ４１８でライトアンプWAが非活性化されてビット線対がグランド電位にプリチャージされる。ワード線の立ち下げはビット線対をグランド電位にプリチャージするより前である必要があり，ワード線立ち下げ後はチャージ線の立ち下げとビット線対のプリチャージとの時間関係は任意である。

以上の通り，本実施の形態では，メモリセル内にゲートとドレインが交差接続された一対のPMOSFETを強誘電体キャパシタC11,C12とチャージ線CL1との間に設け，チャージ線CL1を強誘電体キャパシタへの書き込み時（読み出し動作での再書き込みを含む）に電源電圧VDDに立ち上げるようにしている。それにより，ワード線を電源電圧までしか駆動しなくても，メモリセル内のノードn11,n12のいずれか一方を電源電圧に駆動することができ，十分な分極状態に書き込むことができる。

図５は，図３のFeRAMにおける別の読み出し動作と書き込み動作を示す図である。図５の例でも図４と同様に，時間t５０１〜t５０８が読み出し動作とその再書き込み動作を示し，メモリセルM10内のキャパシタC11のPタームと，C12のUタームが読み出される。また，時間t５１１〜t５１８が書き込み動作を示し，メモリセルM10内のキャパシタC11,C12に反転データが書き込まれる。

図５の動作は，図４と次の点で異なる。図５の例では，読み出し動作（Ｒｅａｄ）において，チャージ線CL1の立ち上げるタイミングが，センスアンプを活性化する時間ｔ５０３ではなく，その後の時間ｔ５０４である。このように，センスアンプの活性化タイミングでチャージ線CL1を立ち上げないようにすることで，メモリセル内の一対のPMOSFETの動作が，ビット線対に接続されるセンスアンプの増幅動作に影響を与えることがなくなり，図２に示した読み出し動作でのセンスアンプの増幅動作により近い動作を期待できる。

ただし，時間ｔ５０３〜ｔ５０４の間は，メモリセル内のノードn11の電位は，電源電圧VDDではなくVDD-Vthになる。ただし，この間はプレート線PL1が電源電圧VDDにあるので，キャパシタC12側にUターム書き込みが行われ，キャパシタC11への再書き込みは行われていないので，チャージ線CL1が立ち上がっていなくも良い。

また，書き込み動作（Ｗｒｉｔｅ）においても，チャージ線CL1が立ち上がるタイミングが，センスアンプを活性化する時間ｔ５１３ではなく，その後の時間ｔ５１４である。

図５において，読み出し動作（Ｒｅａｄ）で，チャージ線CL1の立ち上げタイミングはプレート線PL1が立ち下げられる時間ｔ５０５まで遅らせても良い。同様に，書き込み動作（Ｗｒｉｔｅ）でも，チャージ線CL1の立ち上げタイミングはプレート線PL1が立ち下げられる時間ｔ５１５まで遅らせても良い。読み出し動作時の再書き込み時も，書き込み動作時も，ｔ５０５〜ｔ５０７，ｔ５１５〜ｔ５１８のプレート線PL1が電源電圧から立ち下げられて一方のキャパシタにPターム書き込みが行われるときに，少なくともチャージ線CL1が電源電圧VDDに駆動されていれば，PMOSFETによりセル内のHレベル側のノードn11またはn12を電源電圧VDDに駆動でき，十分な分極状態に書き込むことができる。

図６，図７，図８，図９は，本実施の形態におけるFeRAMのメモリセルアレイのデバイス構造を示す平面図及び断面図である。図６は，平面図であり２組のビット線対BL10,/BL10とBL11,/BL11のうち，ビット線対BL11,/BL11は破線で示している。

また，図７は，シリコン基板の表面に水平方向にストライプ状にN型領域nWELLとP型領域Psubとが交互に形成され，その上にポリシリコンゲート層PolySiと，１層メタル配線M1とが形成された構成が示されている。これによれば，ワード線WLがストライプ状のN型領域nWELLと並んで水平方向に延在していて，P型領域Psub内のnMOSのゲート電極とつながっていることがわかる。また，N型領域nWELL内のpMOSのゲート電極もポリシリコンゲート層PolySiで構成される。なお，P型領域Psubは表面に高濃度のP型ウエル領域（図示せず）を有するP型基板であり，N型領域nWELLはP型基板内に設けたN型ウエル領域である。

また，図８は，図６と同じ平面図と，C-C'断面図を示す。図６の平面図と図７の平面図を参照しながら，図８のビット線BL10方向のC-C'断面図を説明する。P型基板Psub内に平面図の水平方向に延びるストライプ状のN型ウエル領域nWELLが形成されている。そして，P型基板Psub内にはN型のソース・ドレインS/Dが形成されてNMOSFETが形成される。さらに，N型ウエル領域nWELL内にはP型のソース・ドレインが形成されてPMOSFETが形成される。また，図示しないゲート酸化膜上に形成されたポリシリコンゲート層PolySiにより，ワード線WL及びNMOSFET N11-N14のゲートと，PMOSFET P11-P14のゲートとが形成される。

ストライプ状のN型ウエル領域nWELLとP型領域Psubとの境界線上には，強誘電体キャパシタの下部電極BELとプレート線PLを兼ねる下部電極層と，強誘電体層と，上部電極TELとが形成されている。この上部電極TELは，１層メタル配線M1を介して，NMOSFET N11-N14のソース・ドレインと，PMOSFET P11-P14のソース・ドレインとに接続される。つまり，上部電極TELはセル内のノードn11,n12に対応する。

そして，２層メタル配線M2により，平面図の水平方向に延在するチャージ線CLが形成され，チャージ線CLは，コンタクトVIAを介して，N型ウエル領域nWELL内のPMOSFET P11-P14の他方のソース・ドレイン領域S/Dに接続されている。最上層の３層メタル配線M3により，平面図の垂直方向に延在するビット線対BL10,/BL10,BL11,/BL11が形成される。

図９は，図６と同じ平面図と，ワード線ＷＬ方向のｄ−ｄ’，ｅ−ｅ’，ｆ−ｆ’断面図を示す。ｄ−ｄ’断面図には，P型基板Psubと，その中に形成されたN型ウエル領域nWELL内のPMOSFETと，１層メタル配線M1と，水平方向のチャージ線CLから延在する２層メタル配線M2と，ビット線対BL10,/BL10を構成する３層メタル配線M3とが示されている。

ｅ−ｅ’断面図には，P型基板Psubと，その中に形成されたNウエル領域nWELLと，キャパシタの下部電極BELを兼ねるプレート線PLと，上部電極TELと，１層メタル配線M1と，紙面の奥側に配置されたチャージ線CLを構成する２層メタル配線M2と，ビット線対BL10,/BL10を構成する３層メタル配線M3とが示されている。

ｆ−ｆ’断面図は，P型基板Psubと，その中に形成されたNMOSFET N11-N14のソース・ドレインS/Dと，ワード線WLを構成するポリシリコンゲート層PolySiと，１層メタル配線M1と，コンタクトVIAとつながる２層メタル配線M2と，ビット線対BL10,/BL10を構成する３層メタル配線M3とが示されている。

図７の平面図から分かるとおり，本実施の形態のメモリセルアレイのデバイス構造によれば，P型半導体基板Psubのメモリセルアレイ内に，交互に配置されたストライプ状の第一導電型領域nWELLおよび第二導電型領域Psubとを有する。そして，第一導電型領域内nWELLに第二導電型PMOSFETが形成され，第二導電型領域内Psubに第一導電型NMOSFETが形成されている。さらに，複数のプレート線PLが，第一導電型領域nWELLと第二導電型領域Psubとの境界上に設けられている。

したがって，それぞれ各メモリセル内に一対ずつ設けられるNMOSFET N11-N14と，PMOSFET P11-P14とは，ストライプ状に延在にする第二導電型領域Psub内と，第一導電型領域nWELL内とにそれぞれ面積効率よく形成される。そして，２つの導電型領域PsubとnWELLとの境界線に沿って，水平方向にキャパシタの下部電極BELを兼ねるプレート線PLが配置されている。したがって，プレート線PLは，上記のNMOSFET N11-N14とPMOSFET P11-P14のソース・ドレインと接続されるコンタクトVIAの形成領域を避けて配置することができ，配置効率を高くすることができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
複数のワード線と，
複数のプレート線と，
複数のビット線対と，
複数のチャージ線と，
前記ワード線にゲートが接続され前記ビット線対に第一のソース・ドレインがそれぞれ接続された一対の第一導電型MOSFETと，前記一対の第一導電型MOSFETの第二のソース・ドレインと前記プレート線との間にそれぞれ設けられた一対の強誘電体キャパシタと，前記一対の強誘電体キャパシタと前記チャージ線との間に設けられゲートとドレインとが交差接続された一対の第二導電型MOSFETとをそれぞれ有する複数のメモリセルと，
読み出し動作時および書き込み動作時に前記チャージ線を電源電圧に駆動するチャージ線駆動回路とを有する強誘電体メモリ。

（付記２）
付記１において
さらに，前記ビット線対に設けられ，前記ビット線対間の電位差を増幅するセンスアンプを有し，
前記読み出し動作時に，前記ワード線が駆動されて前記一対の第一導電型MOSFETが導通し，前記プレート線が基準電位から所定の駆動電圧に駆動された後に前記センスアンプが前記ビット線対を前記第一および第二の電位に駆動し，当該センスアンプの駆動以降の再書き込み動作時に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧に駆動する強誘電体メモリ。

（付記３）
付記２において，
前記再書き込み動作時に，少なくとも前記プレート線が前記所定の駆動電圧から前記基準電位に立ち下げられた時に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧に駆動する強誘電体メモリ。

（付記４）
付記２において，
前記読み出し動作時に，前記再書き込み動作より前は，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧より低い基準電位に維持する強誘電体メモリ。

（付記５）
付記１において，
前記書き込み動作時に，前記ワード線が駆動されて前記一対の第一導電型MOSFETが導通した後，前記ビット線対が異なる第一および第二の電位にされた以降，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧に駆動する強誘電体メモリ。

（付記６）
付記５において，
前記書き込み動作時に，少なくとも前記プレート線が所定の駆動電圧から前記基準電位に立ち下げられた時に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧に駆動する強誘電体メモリ。

（付記７）
付記５において，
さらに，前記ビット線対に接続され，書き込み動作時に前記ビット線対を前記第一および第二の電位に駆動するライトアンプを有する強誘電体メモリ。

（付記８）
付記１において，
前記読み出し動作時および書き込み動作時ではない期間に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧より低い基準電位に維持する強誘電体メモリ。

（付記９）
付記１乃至８のいずれかにおいて，
さらに，前記ワード線を駆動するワード線駆動回路を有し，
前記ワード線駆動回路は，前記読み出し動作および書き込み動作時に，前記ワード線を前記電源電圧まで駆動する強誘電体メモリ。

（付記１０）
付記９において，
前記第一導電型MOSFETはN型MOSFETであり，前記第二導電型MOSFETはP型MOSFETである強誘電体メモリ。

（付記１１）
付記１０において，
前記ワード線と，チャージ線と，プレート線は，それぞれ第一の方向に延在し，前記ビット線対は，前記第一の方向と交差する第二の方向に延在する強誘電体メモリ。

（付記１２）
付記１または１０において，
半導体基板と，
前記半導体基板に設けられ前記複数のメモリセルが設けられたメモリセルアレイとを有し，
前記メモリセルアレイ内に，交互に配置されたストライプ状の第一導電型領域および第二導電型領域とを有し，
前記第一導電型領域内に前記第二導電型MOSFETが形成され，前記第二導電型領域内に前記第一導電型MOSFETが形成され，
前記複数のプレート線が，前記第一導電型領域と第二導電型領域との境界上に設けられている強誘電体メモリ。

（付記１３）
付記１２において，
前記プレート線の下に，前記ワード線とチャージ線とが並んで設けられている強誘電体メモリ。

（付記１４）
付記１２において，
前記第一導電型がN型，前記第二導電型がP型である強誘電体メモリ。

（付記１５）
複数のワード線と，
複数のビット線対と，
複数のプレート線と，
複数のチャージ線と，
前記ワード線にゲートが接続され前記ビット線対に第一のソース・ドレインがそれぞれ接続された一対の第一導電型MOSFETと，前記一対の第一導電型MOSFETの第二のソース・ドレインと前記プレート線との間にそれぞれ設けられた一対の強誘電体キャパシタと，前記一対の強誘電体キャパシタと前記チャージ線との間に設けられゲートとドレインとが交差接続された一対の第二導電型MOSFETとをそれぞれ有する複数のメモリセルとを有する強誘電体メモリの動作方法であって，
読み出し動作時および書き込み動作時に，前記ワード線を駆動して前記第一導電型MOSFETを導通し，前記ビット線対が異なる第一および第二の電位にされた以降，前記チャージ線を電源電圧に駆動する強誘電体メモリの動作方法。

（付記１６）
付記１５において，
前記読み出し動作時および書き込み動作時に，前記ビット線対が異なる第一および第二の電位にされ前は，前記チャージ線を前記電源電圧より低い基準電圧に維持する強誘電体メモリの動作方法。

WL1:ワード線 BL10,/BL10,BL11,/BL11:ビット線対
PL1:プレート線 CL1:チャージ線
SA:センスアンプ WA:ライトアンプ
N11-N14:アクセスゲート，第一導電型MOSFET
C11-C14:強誘電体キャパシタ
P11-P14:第二導電型MOSFET

Claims

複数のワード線と，
複数のプレート線と，
複数のビット線対と，
複数のチャージ線と，
前記ワード線にゲートが接続され前記ビット線対に第一のソース・ドレインがそれぞれ接続された一対の第一導電型MOSFETと，前記一対の第一導電型MOSFETの第二のソース・ドレインと前記プレート線との間にそれぞれ設けられた一対の強誘電体キャパシタと，前記一対の強誘電体キャパシタと前記チャージ線との間に設けられゲートとドレインとが交差接続された一対の第二導電型MOSFETとをそれぞれ有する複数のメモリセルと，
読み出し動作時および書き込み動作時に，前記ワード線を駆動して前記第一導電型MOSFETを導通し，前記ビット線対が異なる第一および第二の電位にされた以降，前記チャージ線を電源電圧に駆動するチャージ線駆動回路とを有する強誘電体メモリ。
請求項１において
さらに，前記ビット線対に設けられ，前記ビット線対間の電位差を増幅するセンスアンプを有し，
前記読み出し動作時に，前記ワード線が駆動されて前記一対の第一導電型MOSFETが導通し，前記プレート線が基準電位から所定の駆動電圧に駆動された後に前記センスアンプが前記ビット線対を前記第一および第二の電位に駆動し，当該センスアンプの駆動以降の再書き込み動作時に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧に駆動する強誘電体メモリ。
請求項２において，
前記再書き込み動作時に，少なくとも前記プレート線が前記所定の駆動電圧から前記基準電位に立ち下げられた時に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧に駆動する強誘電体メモリ。
請求項２において，
前記読み出し動作時に，前記再書き込み動作より前は，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧より低い基準電位に維持する強誘電体メモリ。
請求項１において，
前記書き込み動作時に，少なくとも前記プレート線が所定の駆動電圧から前記基準電位に立ち下げられた時に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧に駆動する強誘電体メモリ。
請求項１において，
前記読み出し動作時および書き込み動作時ではない期間に，前記チャージ線駆動回路は，前記チャージ線を前記電源電圧より低い基準電位に維持する強誘電体メモリ。
請求項１において，
半導体基板と，
前記半導体基板に設けられ前記複数のメモリセルが設けられたメモリセルアレイとを有し，
前記メモリセルアレイ内に，交互に配置されたストライプ状の第一導電型領域および第二導電型領域とを有し，
前記第一導電型領域内に前記第二導電型MOSFETが形成され，前記第二導電型領域内に前記第一導電型MOSFETが形成され，
前記複数のプレート線が，前記第一導電型領域と第二導電型領域との境界上に設けられている強誘電体メモリ。
請求項７において，
前記ビット線対の下に，前記ワード線とチャージ線とが並んで設けられている強誘電体メモリ。
複数のワード線と，
複数のビット線対と，
複数のプレート線と，
複数のチャージ線と，
前記ワード線にゲートが接続され前記ビット線対に第一のソース・ドレインがそれぞれ接続された一対の第一導電型MOSFETと，前記一対の第一導電型MOSFETの第二のソース・ドレインと前記プレート線との間にそれぞれ設けられた一対の強誘電体キャパシタと，前記一対の強誘電体キャパシタと前記チャージ線との間に設けられゲートとドレインとが交差接続された一対の第二導電型MOSFETとをそれぞれ有する複数のメモリセルとを有する強誘電体メモリの動作方法であって，
読み出し動作時および書き込み動作時に，前記ワード線を駆動して前記第一導電型MOSFETを導通し，前記ビット線対が異なる第一および第二の電位にされた以降，前記チャージ線を電源電圧に駆動する強誘電体メモリの動作方法。
請求項９において，
前記読み出し動作時および書き込み動作時に，前記ビット線対が異なる第一および第二の電位にされる前は，前記チャージ線を前記電源電圧より低い基準電圧に維持する強誘電体メモリの動作方法。