JP5592334B2

JP5592334B2 - Splitter circuit

Info

Publication number: JP5592334B2
Application number: JP2011241300A
Authority: JP
Inventors: 督池内
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2011-11-02
Filing date: 2011-11-02
Publication date: 2014-09-17
Anticipated expiration: 2031-11-02
Also published as: JP2013098848A

Description

本発明は、スプリッタ回路に関する。 The present invention relates to a splitter circuit.

図３は、特許文献１に記載されているスプリッタ回路の回路図である。
図３に示される特許文献１のスプリッタ回路は、入力ポート８１に入力された信号を出力ポート８２および出力ポート８３に出力するスプリッタ回路である。このスプリッタ回路には、出力から入力へのフィードバック回路８４、８９が存在する。もし、これらのフィードバック回路がない場合は、入力整合回路を用いて所望の周波数で整合をとる必要があり、周波数特性が狭帯域となる。 FIG. 3 is a circuit diagram of a splitter circuit described in Patent Document 1.
The splitter circuit disclosed in Patent Document 1 shown in FIG. 3 is a splitter circuit that outputs a signal input to the input port 81 to the output port 82 and the output port 83. This splitter circuit includes feedback circuits 84 and 89 from output to input. If these feedback circuits are not provided, it is necessary to perform matching at a desired frequency using an input matching circuit, and the frequency characteristic becomes a narrow band.

しかし、図３のスプリッタ回路では、フィードバック回路８４、８９を用いることで、トランジスタ８６、９１の相互コンダクタンスGmに反比例して入力インピーダンスは低くなり、ゲート−ソース容量等の寄生容量の影響により実効的な相互コンダクタンスGmが下がる周波数帯域までは低インピーダンスが保たれる。それにより広帯域化を実現することができる。またフィードバック回路８４、８９による低い入力インピーダンスにより、入力電力信号は電流信号として伝播され、トランジスタ入力ゲート電圧振幅が抑えられ、高い線形性も得られる。
このように、特許文献１のスプリッタ回路では入出力間にフィードバック回路８４、８９を設けることにより、広帯域化および高い線形性を実現している。 However, in the splitter circuit of FIG. 3, by using the feedback circuits 84 and 89, the input impedance is reduced in inverse proportion to the mutual conductance Gm of the transistors 86 and 91, which is effective due to the influence of parasitic capacitance such as gate-source capacitance. The low impedance is maintained up to the frequency band where the mutual conductance Gm decreases. As a result, a wider band can be realized. Further, due to the low input impedance by the feedback circuits 84 and 89, the input power signal is propagated as a current signal, the transistor input gate voltage amplitude is suppressed, and high linearity is also obtained.
As described above, in the splitter circuit of Patent Document 1, the broadband and high linearity are realized by providing the feedback circuits 84 and 89 between the input and output.

特開２００９−２６０９２９号公報JP 2009-260929 A

しかしながら、特許文献１に記載のスプリッタ回路は、フィードバック回路８４、８９が存在するため、入力ポート８１−出力ポート８２間または入力ポート８１−出力ポート８３間において入出力間のアイソレーションの確保が困難となる。
また、入力信号はトランジスタ８６、９１のゲートに入力されるため、入力ポート８１の電圧信号に対し、出力ポート８２および８３の電圧信号が逆相信号となる。そのため、図４のようにトランジスタ８６、９１のゲート電圧が高いときにはドレイン電圧が下がり、ソース−ドレイン間のバイアスを確保することが困難となり、トランジスタの非線形性が顕著となるため、より高い線形性は望めない。
そこで、本発明は、スプリッタ回路において、入出力間の高いアイソレーションおよび高い線形性を実現することを目的とする。 However, since the splitter circuit described in Patent Document 1 includes the feedback circuits 84 and 89, it is difficult to ensure isolation between input and output between the input port 81 and the output port 82 or between the input port 81 and the output port 83. It becomes.
In addition, since the input signal is input to the gates of the transistors 86 and 91, the voltage signals at the output ports 82 and 83 are opposite in phase to the voltage signal at the input port 81. Therefore, as shown in FIG. 4, when the gate voltages of the transistors 86 and 91 are high, the drain voltage decreases, and it becomes difficult to secure a bias between the source and the drain, and the nonlinearity of the transistor becomes remarkable. Can't hope.
Accordingly, an object of the present invention is to realize high isolation and high linearity between input and output in a splitter circuit.

上記問題を解決するために、本発明の一態様によれば、入力信号が入力される入力ポートと、第１および第２のインピーダンス調整回路と、前記入力信号が、前記第１および第２のインピーダンス回路を介して、各ソースにそれぞれ供給される第１および第２のトランジスタと、前記第１および第２のトランジスタにそれぞれ直列接続される第１および第２のカスコードトランジスタと、前記第１および第２のカスコードトランジスタの各ドレインからの出力信号をそれぞれ出力する第１および第２の出力ポートとを備えるスプリッタ回路が提供される。 In order to solve the above problem, according to one aspect of the present invention, an input port to which an input signal is input, first and second impedance adjustment circuits, and the input signal are the first and second input signals. First and second transistors respectively supplied to each source via an impedance circuit; first and second cascode transistors respectively connected in series to the first and second transistors; and the first and second transistors A splitter circuit is provided that includes first and second output ports that respectively output output signals from the respective drains of the second cascode transistor.

この構成によれば、入出力間の高いアイソレーションおよび高い線形性を有するスプリッタ回路を実現することができる。 According to this configuration, a splitter circuit having high isolation between input and output and high linearity can be realized .

本発明の一態様によれば、入出力間の高いアイソレーションおよび高い線形性を有するスプリッタ回路を実現することができる。 According to one embodiment of the present invention, a splitter circuit having high isolation between input and output and high linearity can be realized.

本発明の一実施形態に係るスプリッタ回路の一例を示す回路図である。It is a circuit diagram which shows an example of the splitter circuit which concerns on one Embodiment of this invention. 本発明の一実施形態に係るスプリッタ回路におけるトランジスタのソース電圧とドレイン電圧の位相を示す図である。It is a figure which shows the phase of the source voltage and drain voltage of a transistor in the splitter circuit which concerns on one Embodiment of this invention. 特許文献１に記載のスプリッタ回路の回路図である。10 is a circuit diagram of a splitter circuit described in Patent Document 1. FIG. 特許文献１に記載のスプリッタ回路におけるトランジスタのゲート電圧とドレイン電圧の位相を示す図である。FIG. 10 is a diagram illustrating the phases of a gate voltage and a drain voltage of a transistor in the splitter circuit described in Patent Document 1.

以下、本発明の実施形態について、図面を参照しながら説明する。以下の説明において参照する各図では、他の図と同等部分は同一符号によって示す。
図１は、本実施形態に係るスプリッタ回路の一例を示す回路図である。
入力ポート２１には、インピーダンス調整回路５、６およびソース回路７が接続されている。インピーダンス調整回路５はトランジスタ１のソースに接続され、インピーダンス調整回路６はトランジスタ３のソースに接続されている。ここで、ソース回路７は、例えばインダクタで構成され、トランジスタに電流バイアスを与えるためのものである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each drawing referred to in the following description, the same parts as those in other drawings are denoted by the same reference numerals.
FIG. 1 is a circuit diagram showing an example of a splitter circuit according to the present embodiment.
Impedance adjustment circuits 5 and 6 and a source circuit 7 are connected to the input port 21. The impedance adjustment circuit 5 is connected to the source of the transistor 1, and the impedance adjustment circuit 6 is connected to the source of the transistor 3. Here, the source circuit 7 is composed of, for example, an inductor, and applies a current bias to the transistor.

トランジスタ１のゲートはゲートバイアス回路１０に接続され、トランジスタ３のゲートはゲートバイアス回路１３に接続されている。また、トランジスタ１のドレインはカスコードトランジスタ２のソースに接続され、カスコードトランジスタ２のゲートはバイアス回路９に接続されている。同様に、トランジスタ３のドレインはカスコードトランジスタ４のソースに接続され、カスコードトランジスタ４のゲートはバイアス回路１２に接続されている。 The gate of the transistor 1 is connected to the gate bias circuit 10, and the gate of the transistor 3 is connected to the gate bias circuit 13. The drain of the transistor 1 is connected to the source of the cascode transistor 2, and the gate of the cascode transistor 2 is connected to the bias circuit 9. Similarly, the drain of the transistor 3 is connected to the source of the cascode transistor 4, and the gate of the cascode transistor 4 is connected to the bias circuit 12.

カスコードトランジスタ２のドレインは負荷回路８に接続されるとともに出力ポート３１へ接続されている。同様に、カスコードトランジスタ４のドレインは負荷回路１１に接続されるとともに出力ポート３２へ接続されている。
ここで、カスコードトランジスタ２および４は、出力インピーダンスを上げることでそれぞれトランジスタ１および３のドレインの電圧振幅を抑え線形性を向上させるとともに、入出力間のアイソレーションを向上させるためのものである。 The drain of the cascode transistor 2 is connected to the load circuit 8 and to the output port 31. Similarly, the drain of the cascode transistor 4 is connected to the load circuit 11 and to the output port 32.
Here, the cascode transistors 2 and 4 are for increasing the output impedance to suppress the voltage amplitude of the drains of the transistors 1 and 3 respectively, thereby improving the linearity and improving the isolation between the input and the output.

次に、本実施形態に係るスプリッタ回路の動作について説明する。図１のスプリッタ回路１００は、入力ポート２１に入力された信号を出力ポート３１および出力ポート３２に出力するものである。スプリッタ回路１００において、トランジスタ１および３のソースからのインピーダンスは相互コンダクタンスGmに反比例するため、電流やトランジスタサイズを調整することで低インピーダンスに設定することができる。 Next, the operation of the splitter circuit according to this embodiment will be described. The splitter circuit 100 in FIG. 1 outputs a signal input to the input port 21 to the output port 31 and the output port 32. In the splitter circuit 100, since the impedance from the sources of the transistors 1 and 3 is inversely proportional to the mutual conductance Gm, the impedance can be set to a low impedance by adjusting the current and the transistor size.

インピーダンス調整回路５、６は、例えば抵抗で構成され、入力ポート２１への入力インピーダンスが所望の値になるよう調整するとともに、トランジスタ１、３のゲート−ソース間電圧振幅を抑え、線形性を向上させることができる。
このように、本実施形態のスプリッタ回路１００においては、入力ポート２１への入力インピーダンスは、トランジスタ１および３のソースから見える入力インピーダンスと、インピーダンス調整回路５および６によって決定され、低入力インピーダンスに設定される。 The impedance adjustment circuits 5 and 6 are configured by resistors, for example, to adjust the input impedance to the input port 21 to a desired value, and suppress the gate-source voltage amplitude of the transistors 1 and 3 to improve linearity. Can be made.
As described above, in the splitter circuit 100 of the present embodiment, the input impedance to the input port 21 is determined by the input impedance seen from the sources of the transistors 1 and 3 and the impedance adjustment circuits 5 and 6 and set to a low input impedance. Is done.

また、その入力インピーダンスは、トランジスタ１および３のソースからのインピーダンスにより低インピーダンスに設定されており、トランジスタ１および３の相互コンダクタンスGmに反比例するため、ゲート−ソース容量等の寄生容量の影響により実効的なGmが下がる周波数帯域までは低インピーダンスが保たれる。これにより広帯域化を実現することが可能である。 Further, the input impedance is set to a low impedance by the impedance from the sources of the transistors 1 and 3, and is inversely proportional to the mutual conductance Gm of the transistors 1 and 3, so that the input impedance is effective due to the influence of parasitic capacitance such as gate-source capacitance. The low impedance is maintained up to the frequency band where the typical Gm drops. Thereby, it is possible to realize a wide band.

以上説明したように、本実施形態に係るスプリッタ回路１００は、フィードバック回路を必要としない構成とし、その低入力インピーダンスにより広帯域化を実現している。よって、入力ポート２１−出力ポート３１間または入力ポート２１−出力ポート３２間において、入出力間の高いアイソレーションを得ることができる。また、入出力間の高いアイソレーションの結果として、出力ポート３１−出力ポート３２間においては、高い出力ポート間のアイソレーションも実現することができる。 As described above, the splitter circuit 100 according to the present embodiment has a configuration that does not require a feedback circuit, and realizes a wide band due to its low input impedance. Therefore, high isolation between input and output can be obtained between the input port 21 and the output port 31 or between the input port 21 and the output port 32. In addition, as a result of high isolation between input and output, high output port isolation can also be realized between the output port 31 and the output port 32.

また、本実施形態に係るスプリッタ回路１００では、入力信号はトランジスタ１、３のソースに入力されるため、入力ポート２１の電圧信号に対し、出力ポート３１および３２の電圧信号が同相信号となる。そのため、図４のように入力信号がトランジスタのゲートに入力されることにより、入力ポートの電圧信号と出力ポートの電圧信号が逆相信号となっていた従来の構成と比較して、本実施形態のスプリッタ回路１００では、図２に示されるように、ソース電圧とドレイン電圧は同相信号になり、動作時のトランジスタ１、３のソース−ドレイン間のバイアス条件が緩和され、線形性をさらに改善することができる。 In the splitter circuit 100 according to the present embodiment, since the input signal is input to the sources of the transistors 1 and 3, the voltage signals at the output ports 31 and 32 are in-phase signals with respect to the voltage signal at the input port 21. . Therefore, the present embodiment is compared with the conventional configuration in which the input signal is input to the gate of the transistor as shown in FIG. 4 so that the voltage signal at the input port and the voltage signal at the output port are reversed-phase signals. In the splitter circuit 100, as shown in FIG. 2, the source voltage and the drain voltage are in-phase signals, the bias condition between the source and drain of the transistors 1 and 3 during operation is relaxed, and the linearity is further improved. can do.

なお、図１に示されるスプリッタ回路１００では、トランジスタ１および３にそれぞれ接続されるカスコードトランジスタ２および４を備えているが、これらは必須の構成ではない。トランジスタ１および３の各ドレインからの出力信号が、それぞれ出力ポート３１および３２から出力されるようになっていてもよい。
本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 The splitter circuit 100 shown in FIG. 1 includes cascode transistors 2 and 4 connected to the transistors 1 and 3, respectively, but these are not essential components. Output signals from the drains of the transistors 1 and 3 may be output from the output ports 31 and 32, respectively.
The scope of the present invention is not limited to the illustrated and described exemplary embodiments, but includes all embodiments that provide the same effects as those intended by the present invention. Further, the scope of the invention can be defined by any desired combination of particular features among all the disclosed features.

１、３トランジスタ
２、４カスコードトランジスタ
５、６インピーダンス調整回路
７ソース回路
８、１１負荷回路
９、１２バイアス回路
１０、１３ゲートバイアス回路
２１入力ポート
３１、３２出力ポート
８１入力ポート
８２、８３出力ポート
８４、８９フィードバック回路
８５、９０容量素子
８６、９１トランジスタ
８７、９２ゲートバイアス回路
８８電源
９３、９４ドレインバイアス回路
９５、９６インダクタ
９７、９８ダイオード
９９抵抗素子
１００スプリッタ回路 DESCRIPTION OF SYMBOLS 1, 3 Transistor 2, 4 Cascode transistor 5, 6 Impedance adjustment circuit 7 Source circuit 8, 11 Load circuit 9, 12 Bias circuit 10, 13 Gate bias circuit 21 Input port 31, 32 Output port 81 Input port 82, 83 Output port 84, 89 Feedback circuit 85, 90 Capacitance element 86, 91 Transistor 87, 92 Gate bias circuit 88 Power supply 93, 94 Drain bias circuit 95, 96 Inductor 97, 98 Diode 99 Resistance element 100 Splitter circuit

Claims

An input port to which an input signal is input;
First and second impedance adjustment circuits;
A first transistor and a second transistor supplied to each source via the first and second impedance circuits, respectively;
First and second cascode transistors connected in series to the first and second transistors, respectively;
First and second output ports for outputting output signals from the drains of the first and second cascode transistors, respectively;
Comprising a splitter circuit.