JP5587455B2 - 積層セラミックキャパシタ及びその実装基板 - Google Patents

Description

本発明は、積層セラミックキャパシタ及びその実装基板に関する。

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。

このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。

このような誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が生じて振動が発生する可能性がある。

このような振動は、積層チップキャパシタのはんだを通じて上記積層チップキャパシタが実装された印刷回路基板に伝達されて上記印刷回路基板全体が音響反射面となって雑音となる振動音を発生させるおそれがある。

上記振動音は、人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当する。このように、人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。

上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層を増加させた形態を有する製品が研究されている。

また、このような下部カバー層が増加された積層セラミックキャパシタは、印刷回路基板への実装時にアコースティックノイズの減少に有利になるように、厚い下部カバー層を下の方に位置させることで、水平実装タイプに実装させることができる。

一方、上記アコースティックノイズを減少させるために積層セラミックキャパシタの下部カバー層を増加させた形態を有する製品の場合、高容量を具現するために積層数が増加したり、誘電体が薄型化することにより、焼成過程においてクラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生するなどの問題がある。

日本特許公開公報 ２００６−２０３１６５

本発明は、積層セラミックキャパシタ及びその実装基板に関する。

本発明の一側面は、平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に形成され、上記上部カバー層に比べて厚い厚さを有する下部カバー層と、上記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、を含み、上記下部カバー層に隣接した最外層の内部電極は、上部または下部面に酸化層が形成され、上記セラミック本体の長さ−厚さ方向の断面において、上記最外層の内部電極の長さをＬｅ、厚さをｔｅ、上記酸化層の長さをＬｏ、厚さをｔｏと規定するとき、５０％＜Ｌｏ／Ｌｅ×１００及び３０％＜ｔｏ／ｔｅ×１００＜８０％を満たす積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定するとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。

本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定するとき、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。

本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定するとき、上記セラミック本体の厚さの１／２であるＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。

本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定するとき、上記下部カバー層の厚さＢに対する上記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。

本発明の一実施形態において、電圧印加時に上記活性層の中心部において発生する変形率と上記下部カバー層において発生する変形率との差異により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下に形成されることができる。

本発明の一実施形態において、上記誘電体層の積層数は、１５０層以上であることができる。

本発明の他の側面は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に上記上部カバー層に比べて厚く形成された下部カバー層と、上記セラミック本体の両端面に形成され、はんだ付けによって上記第１及び第２電極パッドと連結された第１及び第２外部電極と、を含み、上記下部カバー層に隣接した最外層の内部電極は、上部または下部面に酸化層が形成され、上記セラミック本体の長さ−厚さ方向の断面において、上記最外層の内部電極の長さをＬｅ、厚さをｔｅ、上記酸化層の長さをＬｏ、厚さをｔｏと規定するとき、５０％＜Ｌｏ／Ｌｅ×１００及び３０％＜ｔｏ／ｔｅ×１００＜８０％を満たす積層セラミックキャパシタの実装基板を提供する。

本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定するとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。

本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定するとき、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。

本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定するとき、上記セラミック本体の厚さの１／２であるＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。

本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定するとき、上記下部カバー層の厚さＢに対する上記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。

本発明の一実施形態において、電圧印加時に上記活性層の中心部において発生する変形率と上記下部カバー層において発生する変形率との差異により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下に形成されることができる。

本発明の一実施形態において、上記誘電体層の積層数は、１５０層以上であることができる。

本発明の一実施形態によると、積層セラミックキャパシタにおいて発生する振動を減少させることで、印刷回路基板への実装時にアコースティックノイズを減少させるとともに、実装基板の組立性を向上させ、実装基板の不良率を減らすことができる効果がある。

また、本発明の一実施形態によると、積層セラミックキャパシタにおいて下部カバー層に隣接した最外層の内部電極及び上記最外層の内部電極の上部または下部に形成される酸化層の長さ及び厚さを調節することで、信頼性に優れた積層セラミックキャパシタを具現することができる。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１の積層セラミックキャパシタを長さ方向に切断して示した断面図である。 図２のＳ領域を拡大した拡大図である。 積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された形状を示した斜視図である。 図５の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。 図４の積層セラミックキャパシタが印刷回路基板に実装された状態において、電圧が印可されて積層セラミックキャパシタが変形する形状を概略的に示した断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向と同一の概念で用いられることができる。

また、本実施形態では、説明の便宜のために、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右両端面に設定し、これと直交する面を両側面に設定して共に説明する。

なお、セラミック本体の上部カバー層が形成された上面をＳ_Ｔ、下部カバー層が形成された下面をＳ_Ｂと示す。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。

図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の積層セラミックキャパシタを長さ方向に切断して示した断面図であり、図３は図２のＳ領域を拡大した拡大図であり、図４は積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に示した断面図である。

図１から図３を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有する活性層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成された第１及び第２外部電極１３１、１３２と、を含むことができる。

上記セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成されるが、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数が本実施形態に示されるものに限定されない。

また、上記セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど隣接する誘電体層１１１間の境界が一体化されていることができる。

このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分である活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、を含むことができる。

上記活性層１１５は、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２を繰り返し積層して形成されることができる。

本発明の一実施形態によると、上記誘電体層１１１の平均厚さは、積層セラミックキャパシタ１００の容量設計に応じて任意に変更することができるが、焼成後の１層の平均厚さが０．２〜２．０μｍであることができる。

上記誘電体層１１１の平均厚さは、図２に示されているように、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のように、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、長さ方向に等間隔である３０個の地点でその厚さを測定し、平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳する領域を意味する容量形成部から測定することができる。

また、このような平均値測定を１０個以上の誘電体層に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。

上記誘電体層１１１の平均厚さが０．２〜２．０μｍを満たすことで、信頼性に優れた積層セラミックキャパシタを具現することができる。

上記誘電体層１１１の平均厚さが０．２μｍ未満の場合は、内部電極間の距離が近くなってショット不良が発生する可能性があり、２．０μｍ超過の場合は、高容量の積層セラミックキャパシタを具現することができない。

また、上記誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されない。

上記上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除いては誘電体層１１１と同一の材質及び構成を有することができる。

上記上部及び下部カバー層１１２、１１３は、単一または２つ以上の誘電体層を活性層１１５の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。

また、上記下部カバー層１１３は、上記上部カバー層１１２より誘電体層の積層数をさらに増やすことで、上記上部カバー層に比べてさらに厚い厚さを有することができる。

一方、上記第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極であり、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。

また、上記第１及び第２内部電極１２１、１２２は、誘電体層１１１の積層方向に沿って両端面から交互に露出するように形成されることができ、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。

即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面から交互に露出する部分によって第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。

これにより、第１及び第２外部電極１３１、１３２に電圧が印可されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が重畳する領域の面積と比例するようになる。

また、上記第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。

なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

一方、上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）またはこれらの合金であることができるが、本発明はこれに限定されない。

本発明の一実施形態によると、上記下部カバー層１１３に隣接した最外層の内部電極１２２における上部または下部面に酸化層１２３が形成され、上記セラミック本体１１０の長さ−厚さ方向の断面において、上記最外層の内部電極１２２の長さをＬｅ、厚さをｔｅ、上記酸化層１２３の長さをＬｏ、厚さをｔｏと規定するとき、５０％＜Ｌｏ／Ｌｅ×１００及び３０％＜ｔｏ／ｔｅ×１００＜８０％を満たすことができる。

一般に、アコースティックノイズを減少するために積層セラミックキャパシタの下部カバー層を増加させた形態を有する製品の場合、高容量を具現するために積層数が増加したり、誘電体が薄型化することにより、焼成過程においてクラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良及び絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ、ＢＤＶ）が低下するという問題があった。

しかし、本発明の一実施形態によると、上記下部カバー層１１３に隣接した最外層の内部電極１２２における上部または下部面に酸化層１２３が形成され、上記セラミック本体１１０の長さ−厚さ方向の断面において、上記最外層の内部電極１２２の長さをＬｅ、厚さをｔｅ、上記酸化層１２３の長さをＬｏ、厚さをｔｏと規定するとき、５０％＜Ｌｏ／Ｌｅ×１００及び３０％＜ｔｏ／ｔｅ×１００＜８０％を満たすように調節することで、信頼性に優れた高容量の積層セラミックキャパシタを具現することができるようになる。

上記下部カバー層１１３に隣接した最外層の内部電極１２２の長さ、厚さ及び上記酸化層１２３の長さ、厚さは、図２に示されているように、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のように、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した下部カバー層１１３に隣接した最外層の内部電極１２２に対し、長さ方向に等間隔である３０個の地点でその厚さを測定し、平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳する領域を意味する容量形成部で測定することができる。

また、上記下部カバー層１１３に隣接した最外層の内部電極１２２の長さ及び上記酸化層１２３の長さは、上記セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した下部カバー層１１３に隣接した最外層の内部電極１２２に対し、それぞれ測定することができる。

上記下部カバー層１１３に隣接した最外層の内部電極１２２の長さに対して上記酸化層１２３の長さの比率（Ｌｏ／Ｌｅ×１００）が５０％以下の場合は、クラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が生じて信頼性に問題が発生する可能性がある。

また、上記下部カバー層１１３に隣接した最外層の内部電極１２２の厚さに対して上記酸化層１２３の厚さの比率（ｔｏ／ｔｅ×１００）が３０％以下の場合は、クラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が生じて信頼性に問題が発生するおそれがある。

一方、上記下部カバー層１１３に隣接した最外層の内部電極１２２の厚さに対して上記酸化層１２３の厚さの比率（ｔｏ／ｔｅ×１００）が８０％以上の場合は、クラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が生じて信頼性に問題が発生することがあるため、高容量の積層セラミックキャパシタを具現することができない。

以下では、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズとの関係を説明する。

図４では、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。

ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面Ｓ_Ｔから下面Ｓ_Ｂまでの距離を意味し、活性層１１５の全体厚さは、活性層１１５の最上部に形成された第１内部電極１２１の上面から活性層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。

また、下部カバー層１１３の厚さＢは、活性層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面Ｓ_Ｂまでの距離を意味し、上部カバー層１１２の厚さＤは、活性層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面Ｓ_Ｔまでの距離を意味する。

積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印可されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは逆に収縮及び膨張するようになる。

ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最も最大に膨張及び収縮する部分であり、アコースティックノイズを発生させる原因となる。

即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印可されて活性層１１５の中心部ＣＬ_Ａにおいて発生する変形率と下部カバー層１１３において発生する変形率との差異により、セラミック本体１１０の両端面に形成された変曲点（ＰＩ、ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部ＣＬ_Ｃ以下に形成されることができる。

このとき、アコースティックノイズをさらに減少させるために、活性層１１５の中心部ＣＬ_Ａがセラミック本体１１０の中心部ＣＬ_Ｃから外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。

また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。

なお、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー層１１３の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。

さらに、下部カバー層１１３の厚さＢに対する活性層１１５の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。

実験例

本発明の実施例及び比較例による積層セラミックキャパシタは、以下の通り製作された。

まず、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．８μｍの厚さを有するように製造された複数のセラミックグリーンシートを用意する。

次に、上記セラミックグリーンシート上にスクリーンを用いてニッケル内部電極用導電性ペーストを塗布することで内部電極を形成する。

上記セラミックグリーンシートを約３７０層積層する。但し、内部電極が形成されないセラミックグリーンシートを内部電極が形成されたセラミックグリーンシートの下部に上部よりさらに多く積層した。上記積層体を８５℃において１０００ｋｇｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

次いで、圧着されたセラミック積層体を個別のチップ状に切断した。上記切断されたチップを大気雰囲気で２３０℃、６０時間維持して脱バインダーを行った。

その後、１２００℃において内部電極が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差は、長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲になるように決定し、これを満たすものに、実験を行ってアコースティックノイズを測定した。

次に、外部電極を形成し、メッキ工程を経て積層セラミックキャパシタを製作した。

＊ 比較例
ＡＮ アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）

上記表１のデータは、図３に示されているように、積層セラミックキャパシタ１００におけるセラミック本体１１０の幅方向（Ｗ）の中心部から長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準にそれぞれの寸法を測定したものである。

ここで、Ａ、Ｂ、Ｃ及びＤは、上記の通り、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。

アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり１つの試料（積層セラミックキャパシタ）を、上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。

また、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて測定治具に装着された試料の両端子にＤＣ電圧及び電圧変動を印可した。なお、アコースティックノイズは、上記印刷回路基板の真上に設置されたマイクを用いて測定した。

上記表１において、サンプル１から３は、下部カバー層１１３の厚さＢ及び上部カバー層１１２の厚さＤが殆ど類似したカバー対称構造を有する比較例であり、サンプル４から１３は、上部カバー層１１２の厚さＤが下部カバー層の厚さＢより厚い構造を有する比較例である。

また、サンプル１４、１５及び３５から３７は、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤより厚い構造を有する比較例であり、サンプル１６から３４は、本発明の実施形態による実施例である。

ここで、（Ｂ＋Ｃ）／Ａ値が略１の場合は、活性層１１５の中心部がセラミック本体１１０の中心部から大きく外れないことを意味する。下部カバー層１１３の厚さＢ及び上部カバー層１１２の厚さＤが殆ど類似したカバー対称構造を有するサンプル１から３の（Ｂ＋Ｃ）／Ａ値は略１である。

（Ｂ＋Ｃ）／Ａ値が１より大きいと、活性層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れたことを意味する。また、（Ｂ＋Ｃ）／Ａ値が１より小さいと、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れたことを意味する。

上記表１を参照すると、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１６から３４において、アコースティックノイズが２０ｄＢ未満に著しく減少することが確認できる。

また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１から１５は、活性層１１５の中心部がセラミック本体１１０の中心部から殆ど外れないか、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。

上記（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１から１５は、アコースティックノイズが２３．１〜３２．５ｄＢであることから、本発明による実施例に比べてアコースティックノイズ減少効果がないことが分かる。

また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．７４５を超過するサンプル３５から３７の場合は、目標容量に対する静電容量が低いことが原因で容量不良が発生した。

上記表１において、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と示されるものは、目標容量値を１００％としたとき、目標容量に対する静電容量値が８０％未満の場合を意味する。

また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例は、アコースティックノイズが著しく減少することが分かる。

これに対し、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂが０．４２２を超過する比較例は、アコースティックノイズの減少効果がないことが分かる。

上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率Ｄ／Ｂが０．０２１未満の場合は、上部カバー層１１２の厚さＤに比べて下部カバー層１１３の厚さＢが過度に大きいため、クラックまたはデラミネーションが発生する可能性があり、目標容量に対する静電容量が低くて容量不良が発生するおそれもある。

実施例において、セラミック本体１１０の厚さＡに対する下部カバー層１１３の厚さＢの比率Ｂ／Ａ及び下部カバー層１１３の厚さＢに対する活性層１１５の厚さの比率Ｃ／Ｂそれぞれが０．３２９≦Ｂ／Ａ≦１．５２２及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例であるサンプル１９から３４は、アコースティックノイズが１８ｄＢ未満にさらに減少することが分かる。

これに対し、セラミック本体１１０の厚さＡに対する下部カバー層１１３の厚さＢの比率Ｂ／Ａが１．５２２を超過したり、下部カバー層１１３の厚さＢに対する活性層１１５の厚さＣの比率Ｃ／Ｂが０．１４６未満のサンプル３５から３７の場合は、目標容量に対する静電容量が低いことが原因で容量不良が発生するという問題点があった。

下記表２は、上記下部カバー層１１３に隣接した最外層の内部電極１２２の長さに対する上記酸化層１２３の長さの比率（Ｌｏ／Ｌｅ×１００）及び上記下部カバー層１１３に隣接した最外層の内部電極１２２の厚さに対する上記酸化層１２３の厚さの比率（ｔｏ／ｔｅ×１００）による積層セラミックキャパシタのサンプルにおけるクラック発生率及び静電容量を比較したものである。

上記静電容量は、目標とする静電容量に対して９０％以上の場合をＯＫ、９０％未満の場合をＮＧと示した。

＊ 比較例

上記表２を参照すると、サンプル１、２、３、１０、１１及び１２は、本発明の数値範囲を外れるもので、クラック発生率が高いことが原因で信頼性に問題があることが分かる。

特に、サンプル１１及び１２は、目標とする静電容量が得られないため、高容量の積層セラミックキャパシタが具現できないことが分かる。

これに対し、サンプル４から９は、本発明の数値範囲内にあるもので、クラック発生率が低いため、信頼性に優れ、高容量の積層セラミックキャパシタを具現できることが分かる。

積層セラミックキャパシタの実装基板

図５及び図６を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔形成された第１及び第２電極パッド２２１、２２２と、を含む。

このとき、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で、はんだ２３０によって印刷回路基板２１０と電気的に連結されることができる。

上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、電圧が印可されると、アコースティックノイズが発生する可能性がある。

このとき、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２とを連結するはんだ２３０の量を決定する指標になり得る。また、このはんだ２３０の量によってアコースティックノイズのサイズが調節されることができる。

図７を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性を有する電圧が印可されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは逆に収縮及び膨張するようになる。

ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最も最大に膨張及び収縮する部分であり、アコースティックノイズを発生させる原因となる。

積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張すると、はんだ２３０の上部では、膨張によって外部に押し出される力（Ｆ１）が生じ、はんだ２３０の下部では、膨張によって外部に押し出される力により外部電極を押す、収縮する力（Ｆ２）が生じる。

したがって、本実施形態のように、電圧が印可されて活性層１１５の中心部ＣＬ_Ａにおいて発生する変形率と下部カバー層１１３において発生する変形率との差異により、セラミック本体１１０の両端面に形成された変曲点がはんだ２３０の高さ以下に形成されると、アコースティックノイズをさらに減少させることができるようになる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ 活性層
１２１、１２２ 第１及び第２内部電極
１２３ 酸化層
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

Claims (14)

1. 平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、
   前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、
   前記活性層の上部に形成された上部カバー層と、
   前記活性層の下部に形成され、前記上部カバー層に比べて厚い厚さを有する下部カバー層と、
   前記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、を含み、
   前記下部カバー層に隣接した最外層の内部電極は、上部または下部面に酸化層が形成され、前記セラミック本体の長さ−厚さ方向の断面において、前記最外層の内部電極の長さをＬｅ、厚さをｔｅ、前記酸化層の長さをＬｏ、厚さをｔｏと規定するとき、５０％＜Ｌｏ／Ｌｅ×１００及び３０％＜ｔｏ／ｔｅ×１００＜８０％を満たす、積層セラミックキャパシタ。
2. 前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定するとき、
   前記活性層の中心部が前記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
3. 前記下部カバー層の厚さをＢ、前記上部カバー層の厚さをＤと規定するとき、
   前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
4. 前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定するとき、
   前記セラミック本体の厚さの１／２であるＡに対する前記下部カバー層の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
5. 前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定するとき、
   前記下部カバー層の厚さＢに対する前記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
6. 電圧印加時に前記活性層の中心部において発生する変形率と前記下部カバー層において発生する変形率との差異により、前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の厚さの中心部以下に形成される、請求項１に記載の積層セラミックキャパシタ。
7. 前記誘電体層の積層数は、１５０層以上である、請求項１に記載の積層セラミックキャパシタ。
8. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
   前記積層セラミックキャパシタは、平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に前記上部カバー層に比べて厚く形成された下部カバー層と、前記セラミック本体の両端面に形成され、はんだによって前記第１及び第２電極パッドと連結された第１及び第２外部電極と、を含み、
   前記下部カバー層に隣接した最外層の内部電極は、上部または下部面に酸化層が形成され、前記セラミック本体の長さ−厚さ方向の断面において、前記最外層の内部電極の長さをＬｅ、厚さをｔｅ、前記酸化層の長さをＬｏ、厚さをｔｏと規定するとき、５０％＜Ｌｏ／Ｌｅ×１００及び３０％＜ｔｏ／ｔｅ×１００＜８０％を満たす、積層セラミックキャパシタの実装基板。
9. 前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定するとき、
   前記活性層の中心部が前記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項８に記載の積層セラミックキャパシタの実装基板。
10. 前記下部カバー層の厚さをＢ、前記上部カバー層の厚さをＤと規定するとき、
    前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項８に記載の積層セラミックキャパシタの実装基板。
11. 前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定するとき、
    前記セラミック本体の厚さの１／２であるＡに対する前記下部カバー層の厚さＢの比率Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項８に記載の積層セラミックキャパシタの実装基板。
12. 前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定するとき、
    前記下部カバー層の厚さＢに対する前記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項８に記載の積層セラミックキャパシタの実装基板。
13. 電圧印加時に前記活性層の中心部において発生する変形率と前記下部カバー層において発生する変形率との差異により、前記セラミック本体の両端面に形成された変曲点が前記はんだの高さ以下に形成される、請求項８に記載の積層セラミックキャパシタの実装基板。
14. 前記誘電体層の積層数は、１５０層以上である、請求項８に記載の積層セラミックキャパシタの実装基板。

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