[go: up one dir, main page]

JP5579982B2 - 半導体装置の中間構造体及び中間構造体の製造方法 - Google Patents

半導体装置の中間構造体及び中間構造体の製造方法 Download PDF

Info

Publication number
JP5579982B2
JP5579982B2 JP2008318699A JP2008318699A JP5579982B2 JP 5579982 B2 JP5579982 B2 JP 5579982B2 JP 2008318699 A JP2008318699 A JP 2008318699A JP 2008318699 A JP2008318699 A JP 2008318699A JP 5579982 B2 JP5579982 B2 JP 5579982B2
Authority
JP
Japan
Prior art keywords
resin
wiring board
thickness
intermediate structure
sealing body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008318699A
Other languages
English (en)
Other versions
JP2010141261A (ja
Inventor
洋行 伊藤
高志 大馬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2008318699A priority Critical patent/JP5579982B2/ja
Priority to US12/636,959 priority patent/US8198141B2/en
Publication of JP2010141261A publication Critical patent/JP2010141261A/ja
Application granted granted Critical
Publication of JP5579982B2 publication Critical patent/JP5579982B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体装置の中間構造体及び中間構造体の製造方法に関する。
従来、BGA(Ball Grid Array)型の半導体装置は、複数の製品形成部を有する配線基板を準備し、製品形成部のそれぞれに半導体チップを搭載し、配線基板上の複数の製品形成部を一体的に覆う封止体を形成し、配線基板を個々の製品形成部毎に分割するMAP(Mold Array Process)方式が用いられている。
しかしながら、従来の半導体装置では、封止樹脂の硬化収縮により、封止樹脂が配線基板より収縮が大きくなるため、配線基板に反りが生じてしまうという問題がある。
また、封止体はトランスファモールドにてゲートから封止樹脂を注入することで形成するため、フィラー(球形状のガラス部材)分布の偏りによって、配線基板に反りが生じてしまうという問題もある。
さらに、キャビティの中央部位に複数のゲートを配置し、ゲートから封止樹脂を注入していたため、上記と同様に、平面的に、キャビティの左右端部とゲートの配置された中央部でのフィラーの分布が異なってしまう。例えば、キャビティの左右端部では、ゲートの配置された中央部よりフィラーが多くなる。上記と同様に、封止体のフィラー分布の偏りによって、配線基板への反りにつながる。
このように、配線基板の反りが生じると、配線基板の搬送性の低下や、配線基板への位置決め精度の低下につながる恐れがある。さらには、配線基板の搬送性の低下によっては製造効率の低下する恐れや、位置決め精度の低下によってはボール搭載精度や基板切断精度が低下し、不良品を作り込む恐れもある。
また、上記のようにして組立が完了した半導体装置にも反りが発生する恐れもある。
また、MCP(Multi Chip Package)等の半導体装置においては、複数の半導体チップを積層搭載しているため、封止樹脂の厚さも大きくなり、封止体の厚さが大きくなることで、封止樹脂の硬化収縮やフィラー分布による反りの問題は大きくなっている。
また、特開2001−44229号公報(特許文献1)及び特開2001−44324号公報(特許文献2)には、複数の製品形成部を一括的に覆う封止体を、分割形成することで、配線基板の反りを低減する技術が開示されている。
しかしながら、配線基板上の封止体を分割形成することで、ある程度配線基板の反りを緩和できるが、封止体毎に配線基板に反りが発生してしまう。
さらには、一つの配線基板からの製品の取数を増やすために、配線基板のサイズは大型化してきており、封止体のサイズも大きくなり、反りの問題が大きくなる傾向にある。
さらに、封止体の分割数を多くして反りを低減しようとする場合には、配線基板のモールド金型の当接エリアが多くなるため、一つの配線基板からの製品の取数が少なくなってしまう。
また、特開平10−326800号公報(特許文献3)には、配線基板を反らせた状態で封止樹脂を形成し、配線基板と封止樹脂の熱収縮の差による反りを低減する技術が開示されている。
また、特開2007−281374号公報(特許文献4)には、配線基板のチップと外部端子の間に、チップ搭載領域に生じる反りと逆向きに変形させるように熱膨張率の異なる局所変形部材を配置する技術が開示されている。
特開2001−44229号公報 特開2001−44324号公報 特開平10−326800号公報 特開2007−281374号公報
しかしながら、上述した従来技術においては、封止体形成時の封止樹脂の硬化収縮及び封止樹脂のフィラー分布による反りの問題が考慮されていない。
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、封止樹脂の硬化収縮を抑えることにより、半導体装置の反りを低減することにある。
本発明の一態様の半導体装置の中間構造体は、配線基板と、配線基板に搭載された複数の半導体チップと、複数の半導体チップを一括的に封止し、かつ厚さの異なる部位を有する封止体を有する。
本発明の一態様の半導体装置の中間構造体の製造方法では、複数の製品形成部を有する配線基板を用意し、各製品形成部に半導体チップを搭載し、深さが異なるキャビティを有する成型装置を使用して、キャビティ内に樹脂を注入して複数の半導体チップを一括的に封止し、これにより樹脂厚の異なる部位を有する封止体を形成する。
本発明によれば、封止樹脂の硬化収縮を抑えることにより、半導体装置の反りを低減することができる。
最初に、本発明の理解を容易にするために、図16を参照して、従来技術の問題点について詳細に説明する。
図16(a)に示すように、トランスファモールドにより、複数の製品形成部を一体的に覆うキャビティに封止樹脂を充填し、封止樹脂160を熱硬化することで封止体を形成している。封止樹脂160は硬化収縮と熱収縮が起こるため、配線基板161の熱収縮より大きくなる。このように、封止樹脂160の硬化収縮により、封止樹脂160が配線基板161より収縮が大きくなるため、図16(a)に示すように、配線基板161に反りが生じてしまうという問題がある。
また、上記とは別に、封止体はトランスファモールドにてゲートから封止樹脂160を注入することで形成するため、封止体のゲート側とエアベント側でのフィラー(球形状のガラス部材)分布が異なってしまう。具体的には、トランスファモールドによりゲートより封止樹脂160をキャビティに注入することで、封止樹脂160に含まれるフィラーはエアベント側に流され、封止体のエアベント側がゲート側よりもフィラーが多く分布してしまう。
このようなフィラー分布の偏りによって、封止体の平面的なバランスが崩れ、配線基板161に反りが生じてしまう問題がある。例えば、フィラー分布の偏りによって、図16(b)に示すようにフィラーの少ないゲート側がマイナス(封止体側に反る)、フィラーの多いエアベント側がプラス(配線基板側に反る)に反ってしまう恐れもある。
さらに、キャビティの中央部位に複数のゲートを配置し、ゲートから封止樹脂を注入していたため、上記と同様に、平面的に、キャビティの左右端部とゲートの配置された中央部でのフィラーの分布が異なってしまう。例えば、キャビティの左右端部では、ゲートの配置された中央部よりフィラーが多くなる。上記と同様に封止体のフィラー分布の偏りによって、配線基板161への反りにつながる。
このように、配線基板161の反りが生じると、配線基板161の搬送性の低下や、配線基板161への位置決め精度の低下につながる恐れがある。さらには、配線基板161の搬送性の低下によっては、製造効率が低下する恐れが生じる。されに、位置決め精度の低下によっては、ボール搭載精度や基板切断精度が低下し、不良品を作り込む恐れもある。
本発明は、このような従来技術の問題点を解決するために成されたものである。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
(第1の実施形態)
図1〜図7を参照して、本発明の第1の実施形態に係るBGA(Ball Grid Array)型半導体装置の製造方法について説明する。
図1は、第1の実施形態の半導体装置の製造に用いる配線基板の概略構成を示す図であり、(a)は平面図、(b)は断面図である。
配線基板100は、例えば0.2mm厚のガラスエポキシ配線基板であり、図1に示すようにマトリックス状に配置された複数の製品形成部101を有している。マトリックス状に配置された複数の製品形成部101は、例えば4×4で16個の2つのエリア102a,102bをそれぞれ構成している。配線基板100の複数の製品形成部101には、それぞれ所定の配線パターン(図示せず)が形成され、配線パターンは部分的に絶縁膜(図示せず)、例えばソルダーレジストで覆われている。
製品形成部101の一面側の配線のソルダーレジストから露出された部位には、複数の接続パッド103が形成されている。また、製品形成部101の他面の配線のソルダーレジストから露出された部位には、複数のランド104が形成されている。そして、接続パッド103とこれに対応するランド104とは配線基板100の配線105によりそれぞれ電気的に接続されている。
また、製品形成部101がマトリックス状に配置されたエリア102a,102bの周囲には枠部106が配置されている。枠部106には所定の間隔で位置決め孔107が設けられ、搬送・位置決めが可能に構成されている。また、製品形成部101間はダイシングライン108となる。このようして、図1(a)及び(b)に示すような配線基板100が準備される。
次に、図2(a)及び(b)に示すように、配線基板100はダイボンディング工程に移行され、半導体チップ109が搭載される。
半導体チップ109は、例えばSi基板の一面に論理回路や記憶回路等が形成され、周辺近傍位置には複数の電極パッド(図示せず)が形成されている。また、電極パッドを除く半導体チップの一面には、パッシベーション膜(図示せず)が形成され、回路形成面を保護している。
そして、ダイボンディング工程では、図示しないダイボンディング装置を用いて、配線基板100の一面側の製品形成部101の略中央部に、それぞれ半導体チップ109の他面(電極パッドが形成された面の反対の面)を絶縁性の接着材或いはDAF(Die Attached Film)等を介して接着固定する。全ての製品形成部101に半導体チップ109が搭載された配線基板100は、ワイヤボンディング工程に移行される。
次に、ワイヤボンディング工程では、半導体チップ109の一面に形成された電極パッドと、それに対応する製品形成部101の接続パッド103とを導電性のワイヤ110により結線する。ワイヤ110は例えばAu或いはCu等からなり、図示しないワイヤボンディング装置により、溶融され先端にボールが形成されたワイヤ110を半導体チップ109の電極パッド上に超音波熱圧着することで接続し、その後、所定のループ形状を描き、ワイヤ110の後端を対応する接続パッド103上に超音波熱圧着することで形成される。全ての製品形成部101へのワイヤ接続が完了した配線基板100は、図2に示すように構成されて封止工程に移行される。
次に、本発明の第1の実施の形態に係る半導体装置の封止工程について説明する。
図3は、第1の実施の形態に係る半導体装置の封止工程に用いる成型装置(トランスファモールド装置)の概略構成を示す断面図である。
成型装置300は、図3(a)に示すように、上型301と下型302からなる成形金型を有している。上型301にはキャビティ303が形成されており、下型302には配線基板100を搭載する凹部304が形成されている。キャビティ303は、図3に示すように深さが異なるように構成されている。第1の実施の形態においては、キャビティ303の中央部位から周辺部位に向かって段階的に浅くなるように構成されている。具体的には、キャビティ303の中央部位からゲート305側に向かって、キャビティ303の中央部位からエンベント312側に向かって、段階的に浅くなるように構成されている。
前記ワイヤボンディングの完了した配線基板100(図2参照)は、図3(b)に示すように、下型302の凹部304にセットされる。そして、上型301と下型302で配線基板100を型閉めすることで、配線基板100の上方に所定の大きさのキャビティ303やゲート305が形成される。本実施の形態では、MAP方式で構成されているため、キャビティ303は複数の製品形成部101を一括で覆う大きさで構成されている。また、本実施の形態ではキャビティ303は2つに分割して配置されている。そして、下型302のポットにタブレット306(レジンタブレット)が供給され、加熱溶融する。
そして、図3(c)に示すように、溶融された封止樹脂307をプランジャー308によりゲート305からキャビティ303内に注入する。キャビティ303内に封止樹脂307を充填した後、所定の温度、例えば180℃でキュアすることで、封止樹脂307が硬化され、封止体が形成される。
その後、成型装置300(成型金型)から、配線基板100を取り出し、所定の温度、例えば240℃でリフローすることで封止体が完全に硬化される。
このようにして、図4(a)及び(b)に示すような、配線基板100の製品形成部101の2つのエリア102a,102b(図1参照)に、樹脂厚の異なる部位を有する2つの封止体401a,401bが形成された半導体装置の中間構造体400が形成される。また、中間構造体400の封止体401a,401bに接続されたゲート305とランナー309及びカル310の封止樹脂307は除去される。
中間構造体400の封止体401a,401bは,それぞれ中央部から周辺部に向かって段階的に樹脂厚が薄くなるように構成されている。本実施の形態では、例えば樹脂厚の異なる段差部311はダイシングライン402に配置されており、個々の製品形成部101の封止体401a,401bの上面は平坦となるように構成されている。
このように、配線基板100に形成する封止体401a,401bの周辺部の樹脂厚が、中央部の樹脂厚より薄く構成したことにより、封止体401a,401bの硬化収縮を抑えることができ、中間構造体400の反りを低減することができる。
次に、配線基板100はボールマウント工程に移行され、図5(a)及び(b)に示すように、配線基板100の他面に格子状に配置された複数のランド104上に、導電性の半田ボール500を搭載し、外部端子となるバンプ電極を形成する。
ボールマウント工程では、配線基板100上のランド104の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、例えば半田等からなる半田ボール500を吸着孔に保持し、保持された半田ボール500を、フラックスを介して配線基板100のランド104に一括搭載する。
全ての製品形成部101への半田ボール500の搭載後、配線基板100をリフローすることでバンプ電極(外部端子)が形成される。封止体401a,401bは、周辺部の樹脂厚が、中央部の樹脂厚より薄く構成し、中間構造体400の反りを低減しているため、半田ボール500を良好に搭載できる。
次に、半田ボール500の搭載された配線基板100は基板ダイシング工程に移行される。
図6(a)及び(b)に示すように、配線基板100をダイシングライン402(図4参照)で切断し、製品形成部101毎に分離する。基板ダイシング工程は、配線基板100の封止体401a,401b側をダイシングテープ600に接着層610を介して接着し、ダイシングテープ600によって配線基板100を支持する。その後、配線基板100を図示しないダイシング装置のダイシングブレードにより縦横にダイシングライン402を切断して製品形成部101毎に切断分離する。切断分離後、ダイシングテープ600からピックアップすることで、図7に示すような半導体装置700が得られる。上述のように、半導体チップ109は、配線基板100上に接着材701により接着固定される。
(第2の実施形態)
図8は、本発明の第2の実施の形態に係るBGA型半導体装置の封止工程を示す断面図、図9は第2の実施の形態の封止工程により形成した中間構造体の概略構成を示す平面図及び断面図である。以下、図8及び図9を参照して、第2の実施の形態に係る半導体装置の封止工程について説明する。
まず、ワイヤボンディング工程までは第1の実施の形態と同様であり、その説明は省略する。
次に、本発明の第2の実施の形態に係る半導体装置の封止工程について説明する。
図8は、第2の実施の形態の半導体装置の封止工程に用いる成型装置800(トランスファモールド装置)の概略構成を示す断面図である。
成型装置800は、図8(a)に示すように、上型801と下型802からなる成形金型を有している。上型801にはキャビティ803が形成されており、下型802には配線基板100を搭載する凹部804が形成されている。キャビティ803は、図8に示すように深さが異なるように構成されている。第2の実施の形態においては、キャビティ803のゲート805側からエアベント812側に向かって段階的に深くなるように構成されている。
前記ワイヤボンディングの完了した配線基板100は、図8(b)に示すように、下型802の凹部804にセットされる。そして、上型801と下型802で配線基板100を型閉めすることで、配線基板100の上方に所定の大きさのキャビティ803やゲート805が形成される。本実施の形態では、MAP方式で構成されているため、キャビティ803は複数の製品形成部101を一括で覆う大きさで構成されている。また、本実施の形態では、キャビティ803は2つに分割して配置されている。そして、下型802のポットにタブレット806(レジンタブレット)が供給され、加熱溶融する。
そして、図8(c)に示すように、溶融された封止樹脂807をプランジャー808によりゲート805からキャビティ803内に注入する。キャビティ903内に封止樹脂807が充填した後、所定の温度、例えば180℃でキュアすることで、封止樹脂807が硬化され、封止体901a,901bが形成される。
その後、成型装置800(成型金型)から、配線基板100を取り出し、所定の温度、例えば240℃でリフローすることで封止体901a,901bが完全に硬化される。これにより、図9(a)及び(b)に示すような、配線基板100の製品形成部101の2つのエリア102a,102b(図1参照)に、樹脂厚の異なる部位を有する2つの封止体901a,901bが形成された半導体装置の中間構造体900が形成される。
また、中間構造体900の封止体901a,901bに接続されたゲート805とランナー809及びカル810の封止樹脂807は除去される。
前記中間構造体900の封止体901a,901bはそれぞれゲート805側からエアベント812側に向かって段階的に樹脂厚が厚くなるように構成されている。本実施の形態では、例えば樹脂厚の異なる段差部811はダイシングライン402に配置されており、個々の製品形成部101の封止体901a,901bの上面は平坦となるように構成されている。
このように配線基板100に形成する封止体901a,901bのゲート805側の樹脂厚を、エアベント812側の樹脂厚より薄く構成したことにより、ゲート805側での封止体901a,901bの硬化収縮を抑えることができ、その結果、トランスファモールドで樹脂を注入したことによる封止体901a,901bのフィラー分布の偏りに起因した中間構造体900の反りを低減することができる。
次に、封止体901a,901bの形成した配線基板100は、第1の実施の形態と同様に、ボールマウント工程及び基板ダイシング工程等が行われ、図7に示すような半導体装置700が得られる。
(第3の実施形態)
図10は、第3の実施の形態に係るBGA型半導体装置の封止工程を示す断面図、図11は第3の実施の形態の封止工程により形成した中間構造体の概略構成を示す平面図及び断面図である。図10及び図11を参照して、第3の実施の形態に係る半導体装置の封止工程について説明する。
まず、ワイヤボンディング工程までは第1の実施の形態と同様であり、その説明は省略する。
次に、本発明の第3の実施の形態に係る半導体装置の封止工程について説明する。
図10は、第3の実施の形態に係る半導体装置の封止工程に用いる成型装置1000(トランスファモールド装置)の概略構成を示す断面図である。
成型装置1000は、図10(a)に示すように、上型1001と下型1002からなる成形金型を有している。上型1001にはキャビティ1003が形成されており、下型1002には配線基板100を搭載する凹部1004が形成されている。
キャビティ1003は、図10に示すように深さが異なるように構成されている。第3の実施の形態においては、配線基板100の枠部106(図1参照)に対応するキャビティ1003の深さが、製品形成部101(図1参照)に対応するキャビティ1003の深さより薄くなるように構成されている。
前記ワイヤボンディングの完了した配線基板100は、図10(b)に示すように、下型1002の凹部1004にセットされる。そして、上型1001と下型1002で配線基板100を型閉めすることで、配線基板100の上方に所定の大きさのキャビティ1003やゲート1005が形成される。本実施の形態では、MAP方式で構成されているため、キャビティ1003は複数の製品形成部101を一括で覆う大きさで構成されている。また、本実施の形態では、キャビティ1003は2つに分割して配置されている。そして、下型1002のポットにタブレット1006(レジンタブレット)が供給され、加熱溶融する。
そして、図10(c)に示すように、溶融された封止樹脂1007をプランジャー1008によりゲート1005からキャビティ1003内に注入する。キャビティ1003内に封止樹脂1007を充填した後、所定の温度、例えば180℃でキュアすることで、封止樹脂1007が硬化され、封止体1101a,1101bが形成される。
その後、成型装置1000(成型金型)から、配線基板100を取り出し、所定の温度、例えば240℃でリフローすることで封止体1101a,1101bが完全に硬化される。これにより、図11(a)及び(b)に示すように、配線基板100の製品形成部101の2つのエリア102a,102b(図1参照)に、樹脂厚の異なる部位を有する2つの封止体1101a,1101bが形成された半導体装置の中間構造体1100が形成される。また、前記中間構造体1100の封止体1101a,1101bに接続されたゲート1005とランナー1009及びカル1010の封止樹脂1007は除去される。
前記中間構造体1100の封止体1101a,1101bはそれぞれ配線基板100の枠部106(図1参照)の樹脂厚が、製品形成部101(図1参照)の樹脂厚より薄く構成されることで、封止体1101a,1101bの硬化収縮を抑えることができ、第1の実施の形態と同様に中間構造体1100の反りを低減することができる。
さらに、本実施の形態では、枠部106に樹脂厚の異なる部位を設けているため、製品形成部101のキャビティ1003は共通化でき、製品形成部101のサイズの異なる製品にも共用できる。
次に、封止体1101a,1101bの形成した配線基板100は、第1の実施の形態と同様に、ボールマウント工程及び基板ダイシング工程等が行われ、図7に示すような半導体装置700が得られる。
(第4の実施形態)
図12は、第4の実施の形態の封止工程により形成した中間構造体の概略構成を示す平面図である。
まず、ワイヤボンディング工程までは第1の実施の形態と同様であり、その説明は省略する。
次に、本発明の第4の実施の形態に係る半導体装置の封止工程について説明する。
第4の実施の形態に係る半導体装置の封止工程は、断面的には、第1の実施の形態(図4参照)と同様に構成されている。従って、図4と同じ構成部分には同じ参照番号が付されている。
第4の実施の形態では、キャビティに封止樹脂を注入するゲート1210を、キャビティの両端部の近傍位置を含めて、均等に配置、例えば一つのキャビティに5つのゲートを配置している。
そして、キャビティの両端部の近傍位置を含めて、均等に配置された複数のゲート1210から、溶融された封止樹脂をプランジャーによりキャビティ内に注入する。キャビティ内に封止樹脂が充填した後、所定の温度、例えば180℃でキュアすることで、封止樹脂が硬化され、封止体が形成される。
その後、成型装置(成型金型)から、配線基板100を取り出し、所定の温度、例えば240℃でリフローすることで封止体が完全に硬化され、図12に示すような、配線基板100の製品形成部101の2つのエリアに、樹脂厚の異なる部位を有する2つの封止体401a、401bが形成された半導体装置の中間構造体1200が形成される。また、前記中間構造体1200の封止体401a、401bに接続されたゲート1210とランナー309及びカル310の封止樹脂は除去される。
第4の実施の形態では、前記中間構造体1200の封止体401a、401bはそれぞれ配線基板100の枠部106(図1参照)の樹脂厚が、製品形成部101(図1参照)の樹脂厚より薄く構成するとともに、キャビティの両端部の近傍位置を含めて均等に配置されたゲート1210から樹脂を注入するように構成した。これにより、封止体401a、401bの硬化収縮を抑えるとともに、平面的に、キャビティの左右端部とゲート1210の配置された中央部でのフィラーの分布の偏りを低減することがでる。この結果、配線基板100の反りを低減することができる。
次に、封止体401a、401bの形成された配線基板100は、第1の実施の形態と同様に、ボールマウント工程及び基板ダイシング工程等が行われ、図7に示すような半導体装置700が得られる。
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態では、配線基板に一つの半導体チップを搭載した半導体装置に適用した場合について説明したが、複数の半導体チップを並置あるいは積層搭載した半導体装置に適用するように構成しても良い。
また、上記実施の形態では、封止体を段階的に封止樹脂の厚さが異なるように構成したが、図13或いは図14に示すように連続的に(徐々に)封止樹脂の厚さを変えるように構成しても良い。封止樹脂に段差部を設けないため、よりバランスよく硬化収縮を抑制できる。
具体的には、図13に示す他の実施の形態は、第1の実施の形態の変形例である。図3に示す第1の実施の形態では、キャビティ303の中央部位から周辺部位に向かって段階的に浅くなるように構成されている。これに対して、図13に示す他の実施の形態は、キャビティ1300の中央部位から周辺部位に向かって連続的に浅くなるように構成されている。具体的には、キャビティ1300の中央部位からゲート305側に向かって、キャビティ1300の中央部位からエンベント312側に向かって、連続的に浅くなるように構成されている。この結果、封止樹脂1310は、中央部から周辺部に向かって連続的に樹脂厚が薄くなるように構成される(図13(d)参照)。その他の構成は、図3に示す第1の実施の形態と同様なので、その説明は省略する。
また、図14に示す他の実施の形態は、第2の実施の形態の変形例である。図8に示す第2の実施の形態では、キャビティ803のゲート805側からエアベント812側に向かって段階的に深くなるように構成されている。これに対して、図14に示す他の実施の形態は、キャビティ1400のゲート805側からエアベント812側に向かって連続的に深くなるように構成されている。この結果、封止樹脂1410は、ゲート805側からエアベント812側に向かって連続的に樹脂厚が厚くなるように構成さる(図14(d)参照)。その他の構成は、図8に示す第2の実施の形態と同様なので、その説明は省略する。
また、上記第4の実施の形態では、図12に示すように、中間構造体1200に、ほぼ正方形状で、二つに分割形成した封止体401a,401bを形成した場合について説明したが、図15に示すように長方形状の封止体1500を設けるように構成しても良い。この場合、短辺側の封止樹脂が、長辺側の封止樹脂の硬化収縮が大きいため、短辺側の封止樹脂の厚さの薄い部分A1とA2を、長辺側の封止樹脂の厚さの薄い部分B1とB2より大きくすることで、より効果的に硬化収縮を抑制できる。或いは短辺側の樹脂厚さを長辺側の樹脂厚さより薄くしても良い。その他の構成は、図12に示す第4の実施の形態と同様なので、その説明は省略する。
また、上記実施の形態では、ガラスエポキシ基材からなる配線基板について説明したが、ポリイミド基材からなるフレキシブルな配線基板等に適用しても良い。
本発明の実施の形態によれば、配線基板に搭載した複数の半導体チップを一括的に封止する封止体に、厚さの異なる部位を形成したことで、封止樹脂の硬化収縮を抑えることができ、半導体装置の反りを低減することができる。
本発明の第1の実施形態の半導体装置の製造に用いる配線基板の概略構成を示す図であり、(a)は平面図、(b)は断面図である。 ダイボンディング工程を示す図であり、(a)は平面図、(b)は断面図である。 第1の実施の形態に係る半導体装置の封止工程に用いる成型装置(トランスファモールド装置)の概略構成を示す断面図である。 第1の実施の形態の中間構造体を示す図であり、(a)は平面図、(b)は断面図である。 ボールマウント工程を示す図であり、(a)は平面図、(b)は断面図である。 基板ダイシング工程を示す図であり、(a)は平面図、(b)は断面図である。 基板ダイシング工程後に得られた半導体装置を示す断面図である。 本発明の第2の実施の形態の半導体装置の封止工程に用いる成型装置(トランスファモールド装置)の概略構成を示す断面図である。 第2の実施の形態の中間構造体を示す図であり、(a)は平面図、(b)は断面図である。 本発明の第3の実施の形態に係る半導体装置の封止工程に用いる成型装置(トランスファモールド装置)の概略構成を示す断面図である。 第3の実施の形態の中間構造体を示す図であり、(a)は平面図、(b)は断面図である。 本発明の第4の実施の形態の封止工程により形成した中間構造体の概略構成を示す平面図である。 本発明の他の実施の形態の半導体装置の封止工程に用いる成型装置(トランスファモールド装置)の概略構成を示す断面図である。 本発明の他の実施の形態の半導体装置の封止工程に用いる成型装置(トランスファモールド装置)の概略構成を示す断面図である。 本発明の他の実施の形態の長方形状の封止体を示す平面図である。 従来技術の問題点について説明するための図である。
符号の説明
100 配線基板
101 製品形成部
102a,102b エリア
103 接続パッド
104 ランド
105 配線
106 枠部
107 位置決め孔
108 ダイシングライン
109 半導体チップ
110 ワイヤ
300 成型装置
301 上型
302 下型
303 キャビティ
304 凹部
305 ゲート
306 タブレット
307 封止樹脂
308 プランジャー
309 ランナー
310 カル
311 段差部
400 中間構造体

Claims (16)

  1. 配線基板と、
    配線基板に搭載された複数の半導体チップと、
    複数の半導体チップを一括的に封止し、かつ厚さの異なる部位を有する封止体を有し、
    前記封止体は、ゲート側の厚さがエアベント側の厚さより薄くなるように形成されていることを特徴とする半導体装置の中間構造体。
  2. 前記厚さの異なる部位は、前記配線基板及び前記半導体装置の少なくとも一つの反りを低減するために形成されていることを特徴とする請求項1に記載の中間構造体。
  3. 前記封止体は、前記ゲート側から前記エアベント側に向かって、段階的に又は連続的に厚さが大きくなるように形成されていることを特徴とする請求項に記載の中間構造体。
  4. 前記配線基板は、製品形成エリアと製品形成エリアの外側に設けられた周辺部とを有し、
    前記封止体は、前記周辺部の厚さが前記製品形成エリアの厚さより薄くなるように形成されていることを特徴とする請求項に記載の中間構造体。
  5. 前記製品形成エリアには、それぞれ一つの前記半導体チップが配置された複数の製品形成部が設けられており、
    前記周辺部は、前記配線基板の枠部に設けられていることを特徴とする請求項に記載の中間構造体。
  6. 複数の製品形成部を有する配線基板を用意し、
    各製品形成部に半導体チップを搭載し、
    深さが異なるキャビティを有する成型装置を使用して、キャビティ内に樹脂を注入して複数の半導体チップを一括的に封止し、これにより樹脂厚の異なる部位を有する封止体を形成し、
    前記キャビティは、ゲート側の深さがエアベント側の深さより浅く形成されており、
    前記キャビティ内に前記樹脂を注入することにより、前記封止体を、前記ゲート側の樹脂厚が前記エアベント側の樹脂厚より薄くなるように形成することを特徴とする半導体装置の中間構造体の製造方法。
  7. 前記樹脂厚の異なる部位は、前記配線基板及び前記半導体装置の少なくとも一つの反りを低減するために形成されていることを特徴とする請求項に記載の中間構造体の製造方法。
  8. 前記キャビティは、前記ゲート側の深さが前記エアベント側の深さより段階的又は連続的に浅く形成されており、
    前記封止体は、前記ゲート側から前記エアベント側に向かって、段階的に又は連続的に樹脂厚が大きくなるように形成されていることを特徴とする請求項に記載の中間構造体の製造方法。
  9. 前記製品形成部の外側には周辺部が形成されており、
    前記キャビティは、前記周辺部の深さが前記製品形成部の深さより浅く形成されており、
    前記キャビティ内に前記樹脂を注入することにより、前記封止体を、前記周辺部の樹脂厚が前記製品形成部の樹脂厚より薄くなるように形成することを特徴とする請求項又はに記載の中間構造体の製造方法。
  10. 前記封止体は、前記キャビティの両端部の近傍部位を含めて略等間隔で配置された複数のゲートから前記樹脂を注入することにより形成されることを特徴とする請求項及至のいずれか1項に記載の中間構造体の製造方法。
  11. 請求項及至10のいずれか1項に記載の製造方法により得られた前記中間構造体をダイシングすることにより、複数の半導体装置を得ることを特徴とする半導体装置の製造方法。
  12. 請求項及至10のいずれか1項に記載の製造方法で使用された深さが異なる前記キャビティを有する成型装置。
  13. 配線基板と、
    配線基板に搭載された複数の半導体チップと、
    複数の半導体チップを一括的に封止し、かつ厚さの異なる部位を有する封止体を有し、
    前記封止体は、略長方形状に構成されており、短辺側の周辺部位の厚さが長辺側の周辺部位の厚さより薄く形成されていることを特徴とする半導体装置の中間構造体。
  14. 配線基板と、
    配線基板に搭載された複数の半導体チップと、
    複数の半導体チップを一括的に封止し、かつ厚さの異なる部位を有する封止体を有し、
    前記封止体は、略長方形状に構成されており、短辺側の周辺部位の厚さの薄い領域が、長辺側の厚さの薄い領域より広く形成されていることを特徴とする半導体装置の中間構造体。
  15. 複数の製品形成部を有する配線基板を用意し、
    各製品形成部に半導体チップを搭載し、
    深さが異なるキャビティを有する成型装置を使用して、キャビティ内に樹脂を注入して複数の半導体チップを一括的に封止し、これにより樹脂厚の異なる部位を有する封止体を形成し、
    前記封止体は略長方形状に形成され、短辺側の周辺部位の樹脂厚が長辺側の周辺部位の樹脂厚より薄く形成されていることを特徴とする半導体装置の中間構造体の製造方法。
  16. 複数の製品形成部を有する配線基板を用意し、
    各製品形成部に半導体チップを搭載し、
    深さが異なるキャビティを有する成型装置を使用して、キャビティ内に樹脂を注入して複数の半導体チップを一括的に封止し、これにより樹脂厚の異なる部位を有する封止体を形成し、
    前記封止体は、略長方形状に形成され、短辺側の周辺部位の樹脂厚の薄い領域が、長辺側の樹脂厚の薄い領域より広く形成されていることを特徴とする半導体装置の中間構造体の製造方法。
JP2008318699A 2008-12-15 2008-12-15 半導体装置の中間構造体及び中間構造体の製造方法 Expired - Fee Related JP5579982B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008318699A JP5579982B2 (ja) 2008-12-15 2008-12-15 半導体装置の中間構造体及び中間構造体の製造方法
US12/636,959 US8198141B2 (en) 2008-12-15 2009-12-14 Intermediate structure of semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008318699A JP5579982B2 (ja) 2008-12-15 2008-12-15 半導体装置の中間構造体及び中間構造体の製造方法

Publications (2)

Publication Number Publication Date
JP2010141261A JP2010141261A (ja) 2010-06-24
JP5579982B2 true JP5579982B2 (ja) 2014-08-27

Family

ID=42239543

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008318699A Expired - Fee Related JP5579982B2 (ja) 2008-12-15 2008-12-15 半導体装置の中間構造体及び中間構造体の製造方法

Country Status (2)

Country Link
US (1) US8198141B2 (ja)
JP (1) JP5579982B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069588B2 (en) 2018-08-01 2021-07-20 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5512292B2 (ja) * 2010-01-08 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8753926B2 (en) 2010-09-14 2014-06-17 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
JP2017183511A (ja) * 2016-03-30 2017-10-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5108955A (en) * 1988-10-27 1992-04-28 Citizen Watch Co., Ltd. Method of making a resin encapsulated pin grid array with integral heatsink
JP2725637B2 (ja) * 1995-05-31 1998-03-11 日本電気株式会社 電子回路装置およびその製造方法
US5744084A (en) * 1995-07-24 1998-04-28 Lsi Logic Corporation Method of improving molding of an overmolded package body on a substrate
US5612513A (en) * 1995-09-19 1997-03-18 Micron Communications, Inc. Article and method of manufacturing an enclosed electrical circuit using an encapsulant
JPH10326800A (ja) 1997-05-26 1998-12-08 Seiko Epson Corp 半導体装置の製造方法及び半導体製造装置用金型
JP3544895B2 (ja) * 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP3521325B2 (ja) 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
JP3214619B2 (ja) * 1999-11-26 2001-10-02 アルス精密株式会社 半導体パッケージの製造方法
US6963141B2 (en) * 1999-12-31 2005-11-08 Jung-Yu Lee Semiconductor package for efficient heat spreading
JP2001210755A (ja) * 2000-01-28 2001-08-03 Nec Corp 半導体装置用基板および半導体装置の製造方法
JP2001257291A (ja) * 2000-03-13 2001-09-21 Sanyo Electric Co Ltd 回路装置
JP2002009097A (ja) * 2000-06-22 2002-01-11 Oki Electric Ind Co Ltd 半導体装置とその製造方法
US6546620B1 (en) * 2000-06-29 2003-04-15 Amkor Technology, Inc. Flip chip integrated circuit and passive chip component package fabrication method
JP3453113B2 (ja) * 2000-08-09 2003-10-06 サンユレック株式会社 電子部品の製造方法及び当該方法で用いる液状樹脂
US6709170B2 (en) * 2001-01-08 2004-03-23 Optical Communications Products, Inc. Plastic encapsulation of optoelectronic devices for optical coupling
JP3881189B2 (ja) * 2001-04-23 2007-02-14 株式会社ルネサステクノロジ 半導体装置の製造方法
CA2350747C (en) * 2001-06-15 2005-08-16 Ibm Canada Limited-Ibm Canada Limitee Improved transfer molding of integrated circuit packages
US7001083B1 (en) * 2001-09-21 2006-02-21 National Semiconductor Corporation Technique for protecting photonic devices in optoelectronic packages with clear overmolding
JP3708871B2 (ja) * 2001-12-20 2005-10-19 株式会社シチズン電子 半導体パッケージ集合物
US6838759B1 (en) * 2003-11-10 2005-01-04 Kingpak Technology Inc. Small memory card
JP2005150350A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置の製造方法
JP2005333044A (ja) * 2004-05-21 2005-12-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100761387B1 (ko) * 2005-07-13 2007-09-27 서울반도체 주식회사 몰딩부재를 형성하기 위한 몰드 및 그것을 사용한 몰딩부재형성방법
US7808004B2 (en) * 2006-03-17 2010-10-05 Edison Opto Corporation Light emitting diode package structure and method of manufacturing the same
JP4935163B2 (ja) 2006-04-11 2012-05-23 日本電気株式会社 半導体チップ搭載用基板
SG153762A1 (en) * 2007-12-12 2009-07-29 United Test & Assembly Ct Ltd Package-on-package semiconductor structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069588B2 (en) 2018-08-01 2021-07-20 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US11699626B2 (en) 2018-08-01 2023-07-11 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

Also Published As

Publication number Publication date
US8198141B2 (en) 2012-06-12
JP2010141261A (ja) 2010-06-24
US20100148377A1 (en) 2010-06-17

Similar Documents

Publication Publication Date Title
US8546183B2 (en) Method for fabricating heat dissipating semiconductor package
US6767767B2 (en) Method of manufacturing a semiconductor device in which a block molding package utilizes air vents in a substrate
US7911047B2 (en) Semiconductor device and method of fabricating the semiconductor device
JP5543058B2 (ja) 半導体装置の製造方法
US20080160678A1 (en) Method for fabricating semiconductor package
JP2010153466A (ja) 配線基板
JP2002110718A (ja) 半導体装置の製造方法
JP5557439B2 (ja) 半導体装置及びその製造方法
US9659842B2 (en) Methods of fabricating QFN semiconductor package and metal plate
US20140091479A1 (en) Semiconductor device with stacked semiconductor chips
JP5579982B2 (ja) 半導体装置の中間構造体及び中間構造体の製造方法
JP4497304B2 (ja) 半導体装置及びその製造方法
JP2010272734A (ja) 半導体装置及びその製造方法
US20050258552A1 (en) Semiconductor molding method and structure
US9117741B2 (en) Semiconductor device
JP5666211B2 (ja) 配線基板及び半導体装置の製造方法
JP2011061055A (ja) 半導体装置の製造方法
JP2016025198A (ja) 半導体装置の製造方法
TWI420626B (zh) 封裝結構與封裝製程
JP2011151104A (ja) 半導体装置の製造方法及び半導体装置の中間構造体
US20060284340A1 (en) Method for preventing the overflowing of molding compound during fabricating package device
KR20050063052A (ko) 멀티칩 패키지 구조 및 그 제조방법
JP2004158539A (ja) 樹脂封止型半導体装置の製造方法
JP2016062985A (ja) 半導体装置の製造方法
JP2005057099A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111003

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131030

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140114

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140618

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140710

R150 Certificate of patent or registration of utility model

Ref document number: 5579982

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees