JP5559244B2 - Thin film semiconductor device - Google Patents
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Description
本発明は、絶縁性基板上に複数の薄膜トランジスタ(TFT:Thin Film T
ransistor)が形成された薄膜半導体装置およびその製造方法に関し、特に、膜
厚が相互に異なるゲート絶縁膜を有する複数種類のTFTを同一基板に有する薄膜半導体
装置およびその製造方法に関するものである。
The present invention provides a plurality of thin film transistors (TFTs) on an insulating substrate.
More particularly, the present invention relates to a thin film semiconductor device having a plurality of types of TFTs having gate insulating films with different film thicknesses on the same substrate and a method for manufacturing the same.
ノートパソコンやテレビ等のモニターとして、CRTに比べて薄型、軽量を特徴とする
液晶表示装置あるいは有機EL表示装置などのフラットパネル型の画像表示装置が用いら
れている。これらの液晶表示装置あるいは有機EL表示装置は、薄膜形成技術を用いて、
安価なガラス等の絶縁性基板上にマトリクス状に配置された画素を有する表示部を形成す
ると共に、半導体集積回路であるゲートドライバやデータドライバ等を外付けし、これに
より表示に対応した信号を画素に与えることにより、液晶分子の方向や有機ELの発光強
度を制御して画像を表示している。しかし、近年、薄膜形成技術の向上に伴い、多結晶シ
リコン薄膜をガラス基板上に形成できるようになったため、画素部と共に、多結晶シリコ
ンTFTにより構成された駆動回路部の一部を同一基板上に形成した薄膜半導体装置が実
用化されている。この駆動回路は、低消費電力の観点から動作電圧はより低い方が望まし
い。しかし、画素動作にはある一定以上の電圧が必要であるため、動作電圧が異なる複数
種類の薄膜トランジスタを同一基板上に混載する技術が必要となる。
2. Description of the Related Art Flat panel image display devices such as liquid crystal display devices or organic EL display devices that are thinner and lighter than CRTs are used as monitors for notebook personal computers and televisions. These liquid crystal display devices or organic EL display devices use thin film formation technology,
A display unit having pixels arranged in a matrix on an inexpensive insulating substrate such as glass is formed, and a gate driver or a data driver, which is a semiconductor integrated circuit, is externally attached. By providing the pixel, the direction of the liquid crystal molecules and the emission intensity of the organic EL are controlled to display an image. However, in recent years, with the improvement of thin film formation technology, it has become possible to form a polycrystalline silicon thin film on a glass substrate, so that together with the pixel part, a part of the drive circuit part composed of the polycrystalline silicon TFT is formed on the same substrate. The thin film semiconductor device formed in the above has been put into practical use. This drive circuit preferably has a lower operating voltage from the viewpoint of low power consumption. However, since a certain voltage or more is required for pixel operation, a technique for mounting a plurality of types of thin film transistors having different operation voltages on the same substrate is required.
このように、動作電圧が異なるトランジスタを複数種類、基板上に混載する技術として
は、トランジスタの耐圧の問題からゲート絶縁膜厚を変えるのが一般的な方法である(例
えば、特許文献1、特許文献2参照)。図16は、従来技術により製造された薄膜半導体
装置の断面図である。同図に示されるように、絶縁性基板1上に低電圧駆動TFTおよび
高電圧駆動TFTのそれぞれの活性層となる島状多結晶シリコン膜3が形成されており、
各島状多結晶シリコン膜3には、チャネル領域3cが設けられる外、このチャネル領域3
cを挟んでnチャネルTFTのソース・ドレイン領域3nおよびpチャネルTFTのソー
ス・ドレイン領域3pが形成されている。各島状多結晶シリコン膜3上は第1のゲート絶
縁膜4によって覆われており、その第1のゲート絶縁膜4上には、島状多結晶シリコン膜
3のチャネル領域3c上に低電圧駆動のnチャネルおよびpチャネルTFT用のゲート電
極5が形成されている。更にその上には、第2のゲート絶縁膜6を介して、島状多結晶シ
リコン膜3のチャネル領域3c上に高電圧駆動のnチャネルおよびpチャネルTFT用の
ゲート電極7が形成されている。各TFTを覆って層間絶縁膜8が形成されており、そし
て、層間絶縁膜8および第2、第1のゲート絶縁膜6、4を貫通して形成されたコンタク
トホールを介してnチャネルおよびpチャネルTFTのソース・ドレイン領域3n、3p
に接触する電極9が形成されている。
As described above, as a technique for mounting a plurality of types of transistors having different operating voltages on the substrate, it is a common method to change the gate insulating film thickness due to the problem of withstand voltage of the transistors (for example,
Each island-like
A source /
The electrode 9 which contacts is formed.
ソース・ドレイン領域3n、3pは、特許文献1に記載されたものでは、自己整合法を
用いることなく形成されており、一方、特許文献2に記載されたものでは、低電圧駆動T
FTのみが自己整合法を用いて形成され、高電圧駆動TFTは自己整合法を用いることな
く形成されている。また、これらのTFTのチャネル領域3cは、ノンドープないしBド
ープの領域となされており、高電圧駆動TFTのチャネル領域と低電圧駆動TFTのチャ
ネル領域とは同等のドーピング状態に形成されていた。また、ゲート電極5と7の材料と
してはAlまたはCr(特許文献1の場合)やシリコン(特許文献2の場合)が用いられ
ており、高電圧駆動TFTのゲート電極と低電圧駆動TFTのゲート電極とは同一材料を
用いて形成されていた。
チャネルドーピングについては、バルク型のMOSトランジスタにおいては、高電圧駆
動トランジスタと低電圧駆動トランジスタとで差がつけられることがある(例えば、特許
文献3参照)。特許文献3には、nチャネルMOSについては、高電圧トランジスタのチ
ャネル領域にはn型ドーパントとp型ドーパントとを、また低電圧トランジスタのチャネ
ル領域にはp型ドーパントのみをドープし、pチャネルMOSについては、高電圧トラン
ジスタのチャネル領域にはn型ドーパントを低濃度に、また低電圧トランジスタのチャネ
ル領域にはn型ドーパントを高濃度にドープすることが記載されている。また、特許文献
3には、他の例として、nチャネルMOSについては、高電圧トランジスタのチャネル領
域にはp型ドーパントを低濃度に、また低電圧トランジスタのチャネル領域にはp型ドー
パントを高濃度にドープし、pチャネルMOSについては、高電圧トランジスタのチャネ
ル領域にはn型ドーパントとp型ドーパントとを、また低電圧トランジスタのチャネル領
域にはn型ドーパントのみをドープすることが記載されている。
Only the FT is formed using the self-alignment method, and the high-voltage driving TFT is formed without using the self-alignment method. The
Regarding channel doping, in a bulk type MOS transistor, a difference may be made between a high voltage driving transistor and a low voltage driving transistor (see, for example, Patent Document 3). In
しかしながら、特許文献1および2に開示された製造法により作製した高電圧駆動TF
Tの特性は、図17に示すように、高電圧駆動nチャネルTFTと高電圧駆動pチャネル
TFTがそれぞれのチャネル型の低電圧駆動TFTに対してともにしきい値電圧が高くな
るという問題点がある。なお、しきい値電圧とは、トランジスタのドレインソース間に十
分な電流が流れはじめるときのゲート電圧のことである。また、本願明細書において、特
に断らない限り、しきい値電圧の高低は絶対値の大小を意味するものでなく、より正側に
ある値を高(大)、より負側にある値を低(小)としている。ここで、特許文献3に開示
された製造方法を採用しても上記の問題点を解決することはできない。なぜなら、pチャ
ネル型のTFTの場合、低電圧駆動TFTと高電圧駆動TFTとのしきい値電圧の差は拡
大してしまうからである。
However, the high-voltage drive TF manufactured by the manufacturing method disclosed in
As shown in FIG. 17, there is a problem in that the threshold voltage of the high-voltage driving n-channel TFT and the high-voltage driving p-channel TFT is higher than that of the respective channel-type low-voltage driving TFTs. is there. Note that the threshold voltage is a gate voltage when a sufficient current starts to flow between the drain and source of the transistor. In the present specification, unless otherwise specified, the level of the threshold voltage does not mean the magnitude of the absolute value. A value on the positive side is high (large) and a value on the negative side is low. (Small). Here, even if the manufacturing method disclosed in
例えば、液晶表示装置の周辺駆動回路は、ローレベルとハイレベルの2電圧を扱うデジ
タル回路で構成されているため、ゲート電圧が0Vの時に、TFTがオフする一方、絶対
値で低いゲート電圧で十分な駆動電流が得られることが望ましい。つまり、しきい値電圧
は、0に近すぎることがなくかつ0から大きく離れていないことが望ましいということで
ある。これは、しきい値電圧の絶対値が極端に低い場合、待機時において、回路の消費電
力が増大し、一方、しきい値電圧の絶対値が高い場合、所定のゲート電圧では十分な電流
駆動能力が得られず、信号遅延による動作不良の原因となるからである。図17に示され
る従来例の特性おいては、高電圧駆動pチャネルTFTでは、しきい値電圧が0Vと高い
ため、0レベル信号時の漏れ電流が大きくなり、一方高電圧駆動nチャネルTFTでは、
しきい値電圧が6Vと高いため、駆動電流の不足の恐れが生じる。
For example, since the peripheral drive circuit of the liquid crystal display device is composed of a digital circuit that handles two voltages of low level and high level, the TFT is turned off when the gate voltage is 0V, while the gate voltage is low in absolute value. It is desirable to obtain a sufficient driving current. That is, it is desirable that the threshold voltage should not be too close to 0 and not far from 0. This is because when the absolute value of the threshold voltage is extremely low, the power consumption of the circuit increases during standby, while when the absolute value of the threshold voltage is high, sufficient current drive is achieved with a predetermined gate voltage. This is because the capability cannot be obtained, causing malfunction due to signal delay. In the characteristics of the conventional example shown in FIG. 17, since the threshold voltage of a high-voltage driven p-channel TFT is as high as 0 V, the leakage current at the time of a 0-level signal is large, whereas in the high-voltage driven n-channel TFT ,
Since the threshold voltage is as high as 6V, there is a risk of insufficient driving current.
高電圧駆動TFTのしきい値電圧が高くなる(正側に移動する)原因は、高電圧駆動T
FTのゲート絶縁膜中の汚染および高電圧駆動TFTのチャネル領域の結晶欠陥により、
禁制帯に生じた再結合中心によりキャリアが捕獲されるためである。その理由は、低電圧
駆動TFTのゲート電極のエッチングの残りによる汚染と、低電圧駆動TFTのゲート電
極をドライエッチングにより、オーバーエッチングしたときに生じるゲート絶縁膜へのプ
ラズマダメージと、ソース・ドレイン領域への注入不純物の活性化工程におけるレーザ光
、もしくはランプ光等の光照射によって、低電圧駆動TFTのゲート電極で覆われた領域
以外の多結晶シリコン表面に結晶欠陥が生じることによる。すなわち、両チャネル型の高
電圧駆動TFTのしきい値電圧が低電圧駆動TFTのそれに対して高くなるという問題は
、図16に示される、絶縁性基板上に島状多結晶シリコン膜3を設け、その上に第1のゲ
ート絶縁膜、低電圧駆動TFTのゲート電極、第2のゲート絶縁膜および高電圧駆動TF
Tのゲート電極を順次形成した薄膜半導体装置に特有のものである。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、工
程数を大幅に増やすことなく、異なるゲート絶縁膜厚を有する複数のTFTがそれぞれ適
切なしきい値電圧を有したものとすることができるようにすることにある。
The reason why the threshold voltage of the high voltage driving TFT becomes high (moves to the positive side) is the high voltage driving T
Due to contamination in the gate insulating film of FT and crystal defects in the channel region of the high voltage driving TFT,
This is because carriers are captured by recombination centers generated in the forbidden band. The reason for this is contamination due to the remaining etching of the gate electrode of the low voltage drive TFT, plasma damage to the gate insulating film when the gate electrode of the low voltage drive TFT is overetched by dry etching, and source / drain regions. This is because crystal defects are generated on the surface of the polycrystalline silicon other than the region covered with the gate electrode of the low-voltage driving TFT by irradiation with light such as laser light or lamp light in the activation process of the implanted impurity. That is, the problem that the threshold voltage of the dual-channel type high-voltage driving TFT is higher than that of the low-voltage driving TFT is that the island-like
This is peculiar to a thin film semiconductor device in which T gate electrodes are sequentially formed.
An object of the present invention is to solve the above-described problems of the prior art, and the object thereof is to provide a plurality of TFTs having different gate insulating film thicknesses with appropriate threshold values without greatly increasing the number of processes. It is to be able to have a voltage.
上記の目的を達成するため、本発明によれば、膜厚の薄い第1種ゲート絶縁膜を挟んで
ゲート電極と半導体薄膜とが対向している低電圧駆動薄膜トランジスタと、前記第1種ゲ
ート絶縁膜より膜厚の厚い第2種ゲート絶縁膜を挟んでゲート電極と半導体薄膜とが対向
している高電圧駆動薄膜トランジスタとが絶縁性基板上に配置されている薄膜半導体装置
において、高電圧駆動薄膜トランジスタは、同極性の低電圧駆動薄膜トランジスタに対し
て、ゲート絶縁膜の膜厚、材料、電荷密度を同一と仮定した場合に、しきい値電圧が低下
するように調整されていることを特徴とする薄膜半導体装置、が提供される。
To achieve the above object, according to the present invention, a low voltage driving thin film transistor in which a gate electrode and a semiconductor thin film are opposed to each other with a thin first type gate insulating film interposed therebetween, and the first type gate insulating In a thin film semiconductor device, a high voltage driving thin film transistor in which a high voltage driving thin film transistor in which a gate electrode and a semiconductor thin film face each other with a second type gate insulating film thicker than the film interposed therebetween is disposed on an insulating substrate. Is characterized in that the threshold voltage is adjusted to be lower when the film thickness, material, and charge density of the gate insulating film are assumed to be the same for a low-voltage driving thin film transistor of the same polarity. A thin film semiconductor device is provided.
そして、好ましくは、前記高電圧駆動薄膜トランジスタのチャネル領域の不純物ドーピ
ングは、p型不純物濃度を正値で表現しn型不純物濃度を負値で表現すると、前記低電圧
駆動薄膜トランジスタのチャネル領域の不純物ドーピングより負側に調整されている。あ
るいは、前記高電圧駆動薄膜トランジスタのゲート電極材料は、その仕事関数が前記低電
圧駆動薄膜トランジスタのゲート電極材料のそれより小さくなるように選定されている。
また、好ましくは、前記高電圧駆動薄膜トランジスタのゲート電極材料とそのチャネル
領域の不純物ドーピングは、前記低電圧駆動薄膜トランジスタのゲート電極材料とそのチ
ャネル領域の不純物ドーピングに対して、ゲート絶縁膜の膜厚、材料、電荷密度を同一と
仮定した場合に、しきい値電圧が低下するように調整されている。
Preferably, the impurity doping of the channel region of the high-voltage driving thin film transistor is performed by expressing the p-type impurity concentration as a positive value and the n-type impurity concentration as a negative value. It has been adjusted to the more negative side. Alternatively, the gate electrode material of the high voltage driven thin film transistor is selected so that its work function is smaller than that of the gate electrode material of the low voltage driven thin film transistor.
Preferably, the gate electrode material of the high-voltage driving thin film transistor and the impurity doping of the channel region are formed in accordance with the gate electrode material of the low-voltage driving thin film transistor and the impurity doping of the channel region. When the material and the charge density are assumed to be the same, the threshold voltage is adjusted to decrease.
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第2のゲート絶縁膜を形成する工程と、第1および
第2のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、低電圧駆動薄膜トランジスタ用の
ゲート電極を形成する工程と高電圧駆動薄膜トランジスタ用のゲート電極を形成する工程
との間に、低電圧駆動薄膜トランジスタ形成領域および高電圧駆動薄膜トランジスタ形成
領域の前記半導体薄膜にn型のドーパントを導入する工程が付加されることを特徴とする
薄膜半導体装置の製造方法、が提供される。
In order to achieve the above object, according to the present invention, a step of forming a semiconductor thin film on an insulating substrate, a step of forming a first gate insulating film, and a low step on the first gate insulating film are provided. A step of forming a gate electrode for the voltage-driven thin film transistor, a step of forming a source / drain region of the low-voltage driven thin film transistor, and a second gate insulating film on the low-voltage driven thin film transistor forming region and the high-voltage driven thin film transistor forming region And a step of forming a gate electrode for a high voltage drive thin film transistor on the laminated film of the first and second gate insulating films, and a method for manufacturing a thin film semiconductor device, comprising: Between the step of forming the gate electrode and the step of forming the gate electrode for the high voltage driving thin film transistor, the low voltage driving thin film transistor is provided. Method of manufacturing a thin film semiconductor device characterized by registers forming region and the high voltage drive TFT forming region introducing said semiconductor thin film n-type dopant is added, is provided.
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第2のゲート絶縁膜を形成する工程と、第1および
第2のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成
する工程と低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、低電圧
駆動薄膜トランジスタ形成領域に開口を有するマスクを介して半導体薄膜にp型のドーパ
ントを導入する工程が付加されることを特徴とする薄膜半導体装置の製造方法、が提供さ
れる。
In order to achieve the above object, according to the present invention, a step of forming a semiconductor thin film on an insulating substrate, a step of forming a first gate insulating film, and a low step on the first gate insulating film are provided. A step of forming a gate electrode for the voltage-driven thin film transistor, a step of forming a source / drain region of the low-voltage driven thin film transistor, and a second gate insulating film on the low-voltage driven thin film transistor forming region and the high-voltage driven thin film transistor forming region And a step of forming a gate electrode for a high-voltage-driven thin film transistor on the laminated film of the first and second gate insulating films, and a method of manufacturing a thin film semiconductor device having a semiconductor on an insulating substrate Between the step of forming the thin film and the step of forming the gate electrode for the low voltage driving thin film transistor, the low voltage driving thin film transistor formation region Method of manufacturing a thin film semiconductor device characterized by steps is added to introduce a p-type dopant in the semiconductor thin film through a mask having an opening, it is provided.
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第2のゲート絶縁膜を形成する工程と、第1および
第2のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を形成
する工程と低電圧駆動薄膜トランジスタ用のゲート電極を形成する工程との間に、高電圧
駆動薄膜トランジスタ形成領域に開口を有するマスクを介して半導体薄膜にn型のドーパ
ントを導入する工程が付加されることを特徴とする薄膜半導体装置の製造方法、が提供さ
れる。
In order to achieve the above object, according to the present invention, a step of forming a semiconductor thin film on an insulating substrate, a step of forming a first gate insulating film, and a low step on the first gate insulating film are provided. A step of forming a gate electrode for the voltage-driven thin film transistor, a step of forming a source / drain region of the low-voltage driven thin film transistor, and a second gate insulating film on the low-voltage driven thin film transistor forming region and the high-voltage driven thin film transistor forming region And a step of forming a gate electrode for a high-voltage-driven thin film transistor on the laminated film of the first and second gate insulating films, and a method of manufacturing a thin film semiconductor device having a semiconductor on an insulating substrate Between the step of forming a thin film and the step of forming a gate electrode for a low voltage driving thin film transistor, a high voltage driving thin film transistor formation region Method of manufacturing a thin film semiconductor device characterized by steps is added to introduce an n-type dopant in the semiconductor thin film through a mask having an opening, it is provided.
また、上記の目的を達成するため、本発明によれば、絶縁性基板上に半導体薄膜を形成
する工程と、第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に低電圧駆動
薄膜トランジスタ用のゲート電極を形成する工程と、低電圧駆動薄膜トランジスタのソー
ス・ドレイン領域を形成する工程と、低電圧駆動薄膜トランジスタ形成領域上および高電
圧駆動薄膜トランジスタ形成領域上に第2のゲート絶縁膜を形成する工程と、第1および
第2のゲート絶縁膜の積層膜上に高電圧駆動薄膜トランジスタ用のゲート電極を形成する
工程と、を有する薄膜半導体装置の製造方法において、前記低電圧駆動薄膜トランジスタ
用のゲート電極材料の仕事関数は前記高電圧駆動薄膜トランジスタ用のゲート電極材料の
仕事関数より大きいことを特徴とする薄膜半導体装置の製造方法、が提供される。
In order to achieve the above object, according to the present invention, a step of forming a semiconductor thin film on an insulating substrate, a step of forming a first gate insulating film, and a low step on the first gate insulating film are provided. A step of forming a gate electrode for the voltage-driven thin film transistor, a step of forming a source / drain region of the low-voltage driven thin film transistor, and a second gate insulating film on the low-voltage driven thin film transistor forming region and the high-voltage driven thin film transistor forming region And a step of forming a gate electrode for a high voltage driving thin film transistor on the laminated film of the first and second gate insulating films, in the method of manufacturing a thin film semiconductor device, for the low voltage driving thin film transistor The work function of the gate electrode material is larger than the work function of the gate electrode material for the high voltage driving thin film transistor. Method of manufacturing a thin film semiconductor device which, is provided.
従来方法で高電圧駆動および低電圧駆動TFTを形成した場合の、nチャネル型の場合
にもpチャネル型の場合にも高電圧駆動TFTのしきい値電圧が低電圧駆動TFTそれよ
り高くなるという課題は、本発明者により初めて見出されたものである。この課題を解決
するため、本発明の薄膜半導体装置においては、高電圧駆動TFTは、同極性の低電圧駆
動TFTに対して、同じゲート絶縁膜を有するという条件の下では、しきい値電圧が低く
なるように調整される。すなわち、しきい値電圧が負側に移動するように調整される。し
きい値電圧を移動させる手段としてはいくつかの手法が考えられるが、現実的な手段とし
ては、チャネル領域のドーピングを調整する、ゲート電極材料を選択する、の二つの方法
が挙げられる。ここで、これらの方法により、しきい値電圧を調整することができる原理
について説明する。
When the high voltage drive and low voltage drive TFTs are formed by the conventional method, the threshold voltage of the high voltage drive TFT is higher than that of the low voltage drive TFT in both the n-channel type and the p-channel type. The problem has been found for the first time by the present inventors. In order to solve this problem, in the thin film semiconductor device according to the present invention, the high voltage driving TFT has a threshold voltage under the condition that it has the same gate insulating film as the low voltage driving TFT of the same polarity. Adjusted to lower. That is, the threshold voltage is adjusted to move to the negative side. Several methods are conceivable as means for moving the threshold voltage. As practical means, there are two methods of adjusting the doping of the channel region and selecting the gate electrode material. Here, the principle that the threshold voltage can be adjusted by these methods will be described.
第1の手法として、チャネル領域にイオン注入することによるしきい値電圧制御につい
て説明する。TFTのしきい値電圧Vthは、次の(1)式で近似される。
Vth=Φm−Φs±2φb±(4EoEsqNφb)1/2/Cox±qnα/Cox・・・(1)
但し、Φm:ゲート電極の仕事関数、Φs:活性層(チャネル領域)の仕事関数、φb=k
T/qln(N/Ni)、N=nα/ts、q:電子の電荷、Cox=EoEox/tox、ts:
半導体薄膜の膜厚、tox:ゲート絶縁膜厚、Eo:真空の誘電率、Es:シリコンの比誘電
率、Eox:SiO2の比誘電率、n:チャネル実ドーズ量(単位面積濃度)、α:ドーパン
トの活性化率、Ni:真性Siの不純物濃度、である。なお、(1)式において、±の符
号は、チャネルドーズ不純物がアクセプタの場合は正、ドナーの場合は負となる。
(1)式に基づき、チャネルを構成する半導体領域への不純物実注入量を変数nとして
導いた、しきい値電圧の変化量:ΔVthは、図1のグラフのように示される。図1(a)
に示すように、Bを例とするアクセプタの場合、注入量が増加するにつれて、しきい値電
圧が正の方向に調整される。これは主に、数式(1)の第5項である+qnα/Coxの寄
与による。この原理は、負にイオン化したアクセプタイオンにより、チャネル領域に正電
荷+qnαが生じると共に、ゲート絶縁膜容量Coxを通じて、ゲート電極側に負電荷−q
nαが生じた結果、これらの電荷を打ち消すためには、ゲート電極に+qnα/Coxの電
圧を印加する必要があるためである。また、図1(b)に示すように、燐(P)を例とす
るドナーの場合、注入量が増加するにつれて、しきい値電圧が負の方向に移動する。これ
は、ドナーの場合、アクセプタの場合とは逆に正にイオン化したドナーイオンにより、チ
ャネル領域に負電荷−qnαが生じると共に、ゲート絶縁膜容量Coxを通じて、ゲート電
極側に正電荷+qnαが生じることによる。また、図1(a)、(b)いずれについても
、ゲート絶縁膜が厚くなるにつれて、一定の不純物注入量に対してしきい値電圧の変化が
大きくなることがわかる。例えば、ゲート絶縁膜厚が150nmの場合、しきい値電圧を
−3V調整するために、6.0x1011cm−2のドナー(P)の注入量を必要とする
。
As a first method, threshold voltage control by ion implantation into the channel region will be described. The threshold voltage Vth of the TFT is approximated by the following equation (1).
Vth = Φm−Φs ± 2φb ± (4EoEsqNφb) 1/2 / Cox ± qnα / Cox (1)
Where Φm: work function of the gate electrode, Φs: work function of the active layer (channel region), φb = k
T / qln (N / Ni), N = nα / ts, q: electron charge, Cox = EoEox / tox, ts:
Semiconductor thin film thickness, tox: gate insulating film thickness, Eo: vacuum dielectric constant, Es: silicon relative dielectric constant, Eox: SiO 2 relative dielectric constant, n: channel actual dose (unit area concentration), α : Activation rate of dopant, Ni: Impurity concentration of intrinsic Si. In the equation (1), the sign of ± is positive when the channel dose impurity is an acceptor and negative when it is a donor.
Based on the equation (1), the amount of change in threshold voltage, ΔVth, derived from the actual impurity implantation amount into the semiconductor region constituting the channel as a variable n, is shown as a graph in FIG. FIG.
As shown in FIG. 4, in the case of an acceptor using B as an example, the threshold voltage is adjusted in the positive direction as the injection amount increases. This is mainly due to the contribution of + qnα / Cox, which is the fifth term of Equation (1). This principle is that negatively ionized acceptor ions generate a positive charge + qnα in the channel region and a negative charge −q on the gate electrode side through the gate insulating film capacitance Cox.
As a result of the occurrence of nα, in order to cancel these charges, it is necessary to apply a voltage of + qnα / Cox to the gate electrode. As shown in FIG. 1B, in the case of a donor using phosphorus (P) as an example, the threshold voltage moves in the negative direction as the injection amount increases. In the case of the donor, contrary to the case of the acceptor, the positively ionized donor ion generates a negative charge −qnα in the channel region and also generates a positive charge + qnα on the gate electrode side through the gate insulating film capacitance Cox. by. Further, in both FIGS. 1A and 1B, it can be seen that as the gate insulating film becomes thicker, the change in the threshold voltage becomes larger with respect to a certain impurity implantation amount. For example, when the gate insulating film thickness is 150 nm, a donor (P) injection amount of 6.0 × 10 11 cm −2 is required to adjust the threshold voltage to −3V.
次に、低電圧駆動TFTのゲート電極の仕事関数より、高電圧駆動TFTのゲート電極
の仕事関数を低くすることによって、高電圧駆動TFTのしきい値電圧を低下させること
ができる原理について説明する。図2〜図4は、この原理を説明するためのMOS構造の
エネルギーバンド図である。図2〜図4において、(a)はゲート電極に仕事関数の小さ
い材料としてAl(仕事関数Φm=4.1eV)を用いた場合を示し、(b)はゲート電
極に仕事関数の大きい材料としてCr(仕事関数Φm=4.6eV)を用いた場合を示す
。また、図2はゲート電圧無印加状態(接合状態)を、図3はフラットバンド状態を、図
4はしきい値電圧印加状態を、それぞれ示す。チャネル領域をp型Si(仕事関数Φs=
4.9eV)とするnチャネルトランジスタにおいて、ゲート電極に電圧を印加していな
い状態では、チャネル領域のフェルミ準位と、ゲート電極のフェルミ準位が一致するので
、ゲート電極の仕事関数とチャネル領域の仕事関数との大小関係が、Φm<Φsとなる場合
、図2の各々のゲート電極とチャネル領域の仕事関数差に応じて、チャネル領域Siのエ
ネルギーバンドが下に曲がるとともに、チャネル領域Si表面近傍に弱い反転層が形成さ
れる。このとき、活性層とゲート電極との仕事関数差が大きいほど、換言すればゲート電
極の仕事関数が小さいほど、エネルギーバンドの曲がりが大きく、チャネル領域表面近傍
の電子濃度が高くなる。
Next, the principle that the threshold voltage of the high voltage driving TFT can be lowered by making the work function of the gate electrode of the high voltage driving TFT lower than the work function of the gate electrode of the low voltage driving TFT will be described. . 2 to 4 are energy band diagrams of a MOS structure for explaining this principle. 2 to 4, (a) shows the case where Al (work function Φm = 4.1 eV) is used as a material having a low work function for the gate electrode, and (b) shows a material having a high work function for the gate electrode. The case where Cr (work function Φm = 4.6 eV) is used is shown. 2 shows a gate voltage non-application state (junction state), FIG. 3 shows a flat band state, and FIG. 4 shows a threshold voltage application state. P-type Si (work function Φs =
4.9 eV) In the n-channel transistor in which no voltage is applied to the gate electrode, the Fermi level of the channel region and the Fermi level of the gate electrode coincide with each other. When the magnitude relationship with the work function of Φm <Φs, the energy band of the channel region Si bends downward according to the work function difference between each gate electrode and the channel region in FIG. A weak inversion layer is formed in the vicinity. At this time, the larger the work function difference between the active layer and the gate electrode, in other words, the smaller the work function of the gate electrode, the greater the bending of the energy band and the higher the electron concentration near the surface of the channel region.
図2に示す、少数キャリア(電子)による反転層が形成された状態から、電子を半導体
側に追いやるためには、チャネル領域のエネルギーバンドをフラットな状態にする必要が
ある。図3に示すように、このとき、ゲート電極に印加する負の電圧は、仕事関数差に一
致している。すなわち、このとき必要なゲート電圧が、フラットバンド電圧:Vfb(=
Φm−Φs)である。図2および反転層が強く現れた状態であるしきい値電圧印加状態(
図4)から分かるように、ゲート電極の仕事関数が大きいほど、フラットバンド電圧Vf
bおよびしきい値電圧Vthが高くなる(正側に移動する)。
図2〜図4は、nチャネル型の場合について説明する図であるが、pチャネルの場合に
ついても、同様に説明することができ、pチャネルの場合もゲート電極の仕事関数が大き
いほど、フラットバンド電圧Vfbおよびしきい値電圧Vthが高くなる(正側に移動す
る)。
さらに、ゲート電極の仕事関数Φmと、しきい値電圧の変化量:ΔVthとの定量的関
係を図5のグラフに示す。同図において、ΔVthは、n+Siを基準としてそれからの
変化量を示す。同図より、ゲート電極の仕事関数が高くなるにつれて、ΔVthが正の方
向に高くなるので、ゲート電極の材料により、しきい値電圧の制御が可能であることが分
かる。
In order to drive electrons to the semiconductor side from the state where the inversion layer by minority carriers (electrons) shown in FIG. 2 is formed, it is necessary to make the energy band of the channel region flat. As shown in FIG. 3, at this time, the negative voltage applied to the gate electrode matches the work function difference. That is, the gate voltage required at this time is the flat band voltage: Vfb (=
(Φm−Φs). The threshold voltage application state (FIG. 2 and the state where the inversion layer appears strongly) (
As can be seen from FIG. 4, the flat band voltage Vf increases as the work function of the gate electrode increases.
b and the threshold voltage Vth are increased (moved to the positive side).
2 to 4 are diagrams for explaining the case of the n-channel type, but the case of the p-channel can also be explained in the same manner. In the case of the p-channel, the flatter the work function of the gate electrode is. The band voltage Vfb and the threshold voltage Vth are increased (moved to the positive side).
Furthermore, the graph of FIG. 5 shows the quantitative relationship between the work function Φm of the gate electrode and the amount of change in threshold voltage: ΔVth. In the figure, ΔVth indicates the amount of change from n + Si as a reference. From the figure, it can be seen that ΔVth increases in the positive direction as the work function of the gate electrode increases, so that the threshold voltage can be controlled by the material of the gate electrode.
本発明によれば、高電圧駆動TFTのしきい値電圧は、チャネルドーピングの調整やゲ
ート電極材料の選定により、ゲート絶縁膜が同じであるという条件化では、低電圧駆動T
FTのしきい値電圧より低くなるように調整される。これにより、0に近い値に形成され
ていたpチャネル型の高電圧駆動TFTのしきい値電圧をより低い、換言すればより0か
ら離れた値に形成することができ、また、高過ぎる値に形成されていたnチャネル型の高
電圧駆動TFTのしきい値電圧をより低い、換言すればより0に近い値に形成することが
できる。すなわち、これにより、従来の薄膜半導体装置において問題となった、pチャネ
ルおよびnチャネル型の両方の高電圧駆動TFTのしきい値電圧が低電圧駆動TFTのし
きい値電圧より高く形成されるという不都合を解消することができる。したがって、本発
明によれば、高電圧駆動TFTのしきい値電圧が、0に近すぎたり0から離れすぎたりする
問題を解決して、待機時の消費電流の増大を防止すると共に駆動電流の不足による信号遅
延を抑制することが可能になる。
また、本発明の手法は、従来の製造方法に格別な変更を加えるものではなく、チャネル
ドーピングやゲート電極材料の選択を変更するだけなので、本発明によれば、製造コスト
の格別な増大を招くことなく所望のしきい値電圧を有する低電圧駆動/高電圧駆動混載T
FT構造を実現することができる。
According to the present invention, the threshold voltage of the high-voltage driving TFT is low under the condition that the gate insulating film is the same by adjusting the channel doping or selecting the gate electrode material.
It is adjusted to be lower than the threshold voltage of FT. As a result, the threshold voltage of the p-channel type high-voltage driving TFT formed at a value close to 0 can be formed to a lower value, in other words, a value farther from 0, and a value that is too high. The threshold voltage of the n-channel type high-voltage driving TFT formed in (1) can be made lower, in other words, closer to 0. That is, the threshold voltage of both the p-channel and n-channel high voltage driving TFTs, which is a problem in the conventional thin film semiconductor device, is formed higher than the threshold voltage of the low voltage driving TFT. Inconvenience can be eliminated. Therefore, according to the present invention, it is possible to solve the problem that the threshold voltage of the high voltage driving TFT is too close to 0 or too far from 0 to prevent an increase in standby current consumption and to reduce the drive current. It becomes possible to suppress signal delay due to shortage.
In addition, the method of the present invention does not add any special change to the conventional manufacturing method, but only changes the channel doping and the selection of the gate electrode material. Therefore, according to the present invention, the manufacturing cost is significantly increased. Low voltage drive / high voltage drive mixed T having a desired threshold voltage without any
An FT structure can be realized.
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図6(a)は、本発明の第1の実施の形態を示す断面図である。同図に示されるように
、本発明による薄膜半導体装置は、絶縁性基板1上に、両方のチャネル型の低電圧駆動T
FTおよび高電圧駆動TFTが形成されたものである。すなわち、絶縁性基板1上には、
各トランジスタの活性領域となる島状多結晶シリコン膜3がそれぞれ孤立して設けられて
おり、各島状多結晶シリコン膜3上には、第1のゲート絶縁膜4を介して低電圧駆動TF
T用のゲート電極5が形成され、また、第1および第2のゲート絶縁膜4、6を介して高
電圧駆動TFT用のゲート電極7が形成されている。
低電圧駆動および高電圧駆動nチャネルTFTの島状多結晶シリコン膜3にはn型不純
物が高濃度にドープされたソース・ドレイン領域3nが形成されており、また低電圧駆動
および高電圧駆動pチャネルTFTの島状多結晶シリコン膜3にはp型不純物が高濃度に
ドープされたソース・ドレイン領域3pが形成されている。そして、それらのソース・ド
レイン領域に挟まれたチャネル領域は、低電圧駆動TFTの場合には、アクセプタを比較
的多く含み得るアクセプタ増強領域3aとなされており、また高電圧駆動TFTの場合に
は、ドナーを比較的多く含み得るドナー増強領域3bとなされている。ここで、アクセプ
タ増強領域3aとドナー増強領域3bの意味は、相対的なものであって現実にアクセプタ
やドナーを多く含むという意味ではない。このことを図6(b)を参照して説明する。図
6(b)は、ノンドープの状態を0とし、n型ドーパントの濃度を負値でまたp型ドーパ
ントの濃度を正値で目盛る座標軸である。ある領域の不純物ドーピング状態は、この座標
軸の一点で示すことができる。n型ドーパントとp型ドーパントの両方が含まれる領域に
ついてはp型ドーパントの濃度からn型ドーパントの濃度を引いた値を座標軸上に表す。
この座標軸において、アクセプタ増強領域3aの不純物ドーピング状態は、ドナー増強領
域3bのそれよりも右側(正側)に位置しているということである。すなわち、領域3a
、3bは、それぞれアクセプタのみあるいはドナーのみを含む領域であっても両方を含む
領域であってもよく、ただ図6(b)の座標軸上で差があればよいということである。
低電圧駆動のnチャネルTFTとpチャネルTFTとのチャネル領域のドーピング状態
は必ずしも一致している必要はなく、また高電圧駆動のnチャネルTFTとpチャネルT
FTとのチャネル領域のドーピング状態も必ずしも一致している必要はない。要は、高電
圧駆動nチャネルTFTのチャネル領域のドーピング状態が低電圧駆動nチャネルTFT
のチャネル領域のそれより図6(b)の座標軸において左側に存在し、高電圧駆動pチャ
ネルTFTのチャネル領域のドーピング状態が低電圧駆動pチャネルTFTのチャネル領
域のそれより同座標軸において左側に存在していればよいのである。
Next, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 6A is a cross-sectional view showing the first embodiment of the present invention. As shown in the figure, the thin film semiconductor device according to the present invention has both channel type low voltage driving Ts on an insulating
An FT and a high voltage driving TFT are formed. That is, on the insulating
An island-like
A
A source /
In this coordinate axis, the impurity doping state of the
3b may be a region including only acceptor or donor, or a region including both, and it is only necessary to have a difference on the coordinate axis of FIG. 6B.
The doping states of the channel regions of the low-voltage driving n-channel TFT and the p-channel TFT do not necessarily match, and the high-voltage driving n-channel TFT and the p-channel T
The doping state of the channel region with the FT does not necessarily match. In short, the doping state of the channel region of the high voltage drive n-channel TFT is low voltage drive n channel TFT
6B, the channel region of the high voltage drive p-channel TFT is present on the left side in the same coordinate axis as that of the channel region of the low voltage drive p-channel TFT. It only has to be done.
島状多結晶シリコン膜3を形成するための多結晶シリコン膜は、絶縁性基板上に直接成
膜することもできる。しかし、耐熱性に劣る基板上に高品質の多結晶シリコン膜を形成す
るには、まず絶縁性基板上に非晶質シリコン膜を形成しこれをアニーリングして多結晶化
するのがよい。ドープト非晶質シリコン膜を形成するとき、不純物、例えばBをドーピン
グしつつ成膜して、図6(c)に示すように、絶縁性基板1上に直接p導電型の非晶質シ
リコン膜3Aを形成することができる。あるいは、図6(d1)に示すように、絶縁性基
板1上に、まずノンドープの非晶質シリコン膜3A’を形成し、次いで、図6(d2)に
示すように、不純物、例えばBをドープしてp導電型の非晶質シリコン膜3Aを形成する
を形成するようにしてもよい。多結晶化の方法としては、公知の手段のいずれも用いるこ
とができるが、特にレーザアニール法を有利に採用することができる。
The polycrystalline silicon film for forming the island-like
ソース・ドレイン領域の形成方法としては、低電圧駆動TFTと高電圧駆動TFTの両
方に自己整合法を採用することができるが、低電圧駆動TFTのみに自己整合法を採用す
ることもできる。この場合、低電圧駆動nチャネルTFTのソース・ドレイン領域3nを
形成する際に、レジストマスクを介して高電圧駆動nチャネルTFTのソース・ドレイン
領域を同時に、また低電圧駆動pチャネルTFTのソース・ドレイン領域3pを形成する
際に、レジストマスクを介して高電圧駆動pチャネルTFTのソース・ドレイン領域を同
時に形成することが望ましい。また、低電圧駆動および高電圧駆動TFTの両方のソース
・ドレイン領域を自己整合法により形成する場合には、ゲート電極5を形成した後にこれ
をマスクとして低電圧駆動TFTのソース・ドレイン領域を形成し、ゲート電極7を形成
した後にこれをマスクとして高電圧駆動TFTのソース・ドレイン領域を形成するように
すればよい。あるいは、ゲート電極5およびゲート電極7を形成した後に、両ゲート電極
をマスクとして低電圧駆動TFTおよび高電圧駆動TFTのソース・ドレイン領域を同時
に形成するようにすることもできる。また、低電圧駆動および高電圧駆動TFTの両方の
ソース・ドレイン領域を自己整合法によることなく形成する場合には、第1のゲート絶縁
膜4の形成前または後に、それぞれレジストマスクを介して低・高電圧駆動TFTのソー
ス・ドレイン領域3nと低・高電圧駆動TFTのソース・ドレイン領域3pとを形成する
。
As a method for forming the source / drain regions, the self-alignment method can be adopted for both the low-voltage drive TFT and the high-voltage drive TFT, but the self-alignment method can be adopted only for the low-voltage drive TFT. In this case, when forming the source /
ソース・ドレイン領域を形成するための不純物ドーピングを行った後の活性化処理は、
レーザ光あるいはランプ光を用いた光照射法を用いるのがよい。また、高温熱処理から、
TFTのゲート電極を保護することを目的として、低電圧駆動TFTのゲート電極に用い
る材料に応じて、電気炉による熱活性化法、高温窒素吹き付けによる短時間熱活性化法な
どの手法を選択してもよい。活性化処理時に、ゲート電極が露出している場合には、ゲー
トをSiO2のゲートカバー膜で覆って活性化処理を行うとよい。
The activation treatment after impurity doping for forming the source / drain regions is as follows:
It is preferable to use a light irradiation method using laser light or lamp light. From high temperature heat treatment,
For the purpose of protecting the gate electrode of the TFT, depending on the material used for the gate electrode of the low voltage drive TFT, a method such as a thermal activation method using an electric furnace or a short time thermal activation method using high-temperature nitrogen blowing is selected. May be. If the gate electrode is exposed during the activation process, the activation process may be performed by covering the gate with a SiO 2 gate cover film.
チャネル領域に対する不純物ドープは、全多結晶シリコン膜に対するドーピングと高電
圧駆動(または低電圧駆動)TFTのチャネル領域に対する選択的なドーピングとがある
。全多結晶シリコン膜にドーピングを行う場合には、成膜時にドーピングを行うことがで
き、また成膜後にドーピングを行うのであれば、シリコンの成膜後であってゲート電極材
料の成膜前の適宜時点においてイオン注入などの方法により行うことができる。また、高
電圧駆動TFTまたは低電圧駆動TFTのいずれかのチャネル領域をノンドープとするの
であれば、全多結晶シリコン膜を対象とするドーピングは省略される。
低電圧駆動TFT用の島状多結晶シリコン膜3に選択的に不純物(この場合はアクセプ
タが用いられる)をドープする場合には、シリコンの成膜後であってゲート電極5の電極
材料の成膜前の適宜時点において、高電圧駆動TFT用の島状多結晶シリコン膜上をレジ
ストマスクで覆った状態で、イオン注入などの方法によりイオンドーピングを行う。また
、高電圧駆動TFT用の島状多結晶シリコン膜3に選択的に不純物(この場合はドナーが
用いられる)をドープする場合には、シリコンの成膜後であってゲート電極7の電極材料
の成膜前の適宜時点において、イオン注入などの方法によりイオンドーピングを行うこと
ができる。この場合、ゲート電極5の形成前であれば、低電圧駆動TFT用の島状多結晶
シリコン膜上をレジストマスクで覆った状態で、不純物ドーピングを行い、ゲート電極5
の形成後であれば、これをマスクとして(換言すればマスクレスで)不純物ドーピングを
行うことができる。
Impurity doping for the channel region includes doping for the entire polycrystalline silicon film and selective doping for the channel region of the high voltage drive (or low voltage drive) TFT. When doping is performed on the entire polycrystalline silicon film, doping can be performed at the time of film formation. If doping is performed after film formation, the film is formed after the silicon film is formed and before the gate electrode material is formed. It can be performed by a method such as ion implantation at an appropriate time. Further, if the channel region of either the high voltage driving TFT or the low voltage driving TFT is non-doped, doping for the entire polycrystalline silicon film is omitted.
In the case where an impurity (in this case, an acceptor is used) is selectively doped into the island-like
After forming, impurity doping can be performed using this as a mask (in other words, maskless).
図7A(a)〜図7C(i)は、本発明の実施例1の薄膜半導体装置の製造工程を示す
工程順の断面図である。まず、図7A(a)に示すように、絶縁性基板1上に、アンダー
コート層2となる酸化膜をプラズマCVD(PCVD)法により、100nmの膜厚で形
成した。このアンダーコート層2は、ガラス基板1から多結晶シリコン膜にナトリウム等
の不純物が拡散するのを防止する効果がある。多結晶シリコン膜の前駆体となる非晶質シ
リコン(a−Si)膜3Aを、PCVD法を用いて40nmの膜厚に形成した。a−Si
膜3A成膜後、PCVD成膜中にa−Si膜中に含まれた水素を除去するため、450℃
30分間の熱処理を行った。次に、a−Si膜3A全領域に、イオン注入法を用い、ド
ーズ量:1.0x1012cm‐2、加速電圧:10keVの条件でBのチャネルドーピ
ングを行った。ここでは、Bのドーズを、1.0x1012cm‐2としたものの、設定
しようとするしきい値電圧とゲート絶縁膜厚により、図1(a)の関係を参照して、1.
0x1011〜2.0x1012cm‐2の範囲で設定するのがよい。
7A (a) to 7C (i) are cross-sectional views in the order of steps showing the manufacturing process of the thin film semiconductor device of Example 1 of the present invention. First, as shown in FIG. 7A (a), an oxide film to be the
In order to remove hydrogen contained in the a-Si film during the PCVD film formation after the
Heat treatment was performed for 30 minutes. Next, channel doping of B was performed on the entire region of the
It is good to set in the range of 0 × 10 11 to 2.0 × 10 12 cm −2 .
その後、図7A(b)に示すように、チャネルドーピングのなされたa−Si膜3Aを
、エキシマレーザ光を用いてアニール(ELA)することにより結晶化し、多結晶シリコ
ン膜(poly-Si膜)3Bを形成した。ELA照射直後、薄膜シリコンが溶融し液相状態
になるため、ドーパントは極短時間の間に拡散し、膜厚方向に均一に分布するようになる
。このELA照射において、ラインビームを一軸方向にスキャンした。照射強度は、35
0mJ/cm2、ビームの重ね率は、95%である。
次に、図7A(c)に示すように、poly-Si膜3Bをアイランド形状にエッチングす
ることにより、低電圧駆動nチャネルTFT、低電圧駆動pチャネルTFT、高電圧駆動
nチャネルTFT、高電圧駆動pチャネルTFTの4種類の島状多結晶シリコン膜3を形
成した。
次に、図7B(d)に示すように、低電圧駆動TFTのゲート絶縁膜となる第1のゲー
ト絶縁膜4を、PCVD法によりSiO2膜を膜厚50nmに堆積して形成した。ゲート
の駆動電圧が3.3〜10Vであれば、第1のゲート絶縁膜4の膜厚は、20〜100n
mとするのが好適である。続いて、PCVD法により、n+型の多結晶シリコンを膜厚2
50nmに堆積した後、選択的にエッチングして低電圧駆動TFTのゲート電極5を形成
した。低電圧駆動TFTのドレイン耐圧の要求値が、3.3〜10Vと低いため、そのチ
ャネル長は4.0μmと短くした。
After that, as shown in FIG. 7A (b), the channel-doped
0 mJ / cm 2 and the beam overlap rate is 95%.
Next, as shown in FIG. 7A (c), by etching the poly-Si film 3B into an island shape, a low voltage drive n-channel TFT, a low voltage drive p channel TFT, a high voltage drive n channel TFT, a high voltage Four types of island-shaped
Next, as shown in FIG. 7B (d), a first
m is preferred. Subsequently, an n + type polycrystalline silicon film having a thickness of 2 is formed by PCVD.
After depositing to 50 nm, the
次に、図7B(e)に示すように、pチャネルTFTの全領域上と高電圧駆動nチャネ
ルTFTのチャネル領域上をレジストパターン10aにて覆った後、Pイオンを注入して
nチャネルTFTのソース・ドレイン領域3nを形成する。Pのドーズ量は、1.0x1
015cm‐2とし、加速電圧を、20keVとした。形成されたソース・ドレイン領域
3nに挟まれた島状多結晶シリコン膜の領域が、低電圧駆動nチャネルTFTのBドープ
チャネル領域3dとなる。続いて、図7B(f)に示すように、全てのnチャネルTFT
の形成領域上と高電圧駆動pチャネルTFTのチャネル領域上をレジストパターン10b
にて覆った後、このレジストパターンと低電圧駆動pチャネルTFTのゲート電極5をマ
スクとして、Bイオンを注入してpチャネルTFTのソース・ドレイン領域3pを形成す
る。このとき、Bの注入量を、1.0x1015cm‐2とし、また加速電圧を、40k
eVとした。形成されたソース・ドレイン領域3pに挟まれた島状多結晶シリコン膜3の
領域が、低電圧駆動pチャネルTFTのBドープチャネル領域3dとなる。なお、ソース
・ドレイン領域の形成工程において、nチャネルTFTとpチャネルTFTに対するソー
ス・ドレイン領域形成用のドーピングの順番は逆であってもよい。
Next, as shown in FIG. 7B (e), after covering the entire region of the p-channel TFT and the channel region of the high-voltage drive n-channel TFT with a resist pattern 10a, P ions are implanted to form the n-channel TFT. Source /
The acceleration voltage was 20 keV with 0 15 cm −2 . The region of the island-like polycrystalline silicon film sandwiched between the formed source /
The resist pattern 10b is formed on the formation region of the TFT and the channel region of the high-voltage drive p-channel TFT
Then, using this resist pattern and the
eV. The region of the island-like
続いて、図7C(g)に示すように、フォトリソグラフィを用いずに低電圧駆動TFT
のゲート電極5をマスクとして、高駆動電圧nチャネルTFTと高駆動電圧pチャネルT
FTのチャネル領域に対して、低濃度にPのドーピングを行い、高駆動電圧TFTのB&
Pドープチャネル領域3eを形成した。ここでは、Pの注入量を、8.0x1011cm
−2とした。続いて、エキシマレーザ光の光照射により、注入ドーパントの活性化を行っ
た。その後、デバイスの信頼性を向上させるため、水素化処理を行った。
Subsequently, as shown in FIG. 7C (g), the low-voltage drive TFT without using photolithography.
The high drive voltage n-channel TFT and the high drive voltage p-channel T
The FT channel region is doped with P at a low concentration, and the high drive voltage TFT B & B
A P-doped
-2 . Subsequently, the implanted dopant was activated by light irradiation with excimer laser light. Thereafter, hydrogenation treatment was performed to improve the reliability of the device.
次に、図7C(h)に示すように、PCVD法を用いて、第2のゲート絶縁膜6となる
SiO2膜を膜厚100nmに堆積した後、n+型のポリシリコンを250nmの膜厚に
堆積し、フォトリソグラフィ法およびドライエッチング法を用いてこれをパターニングし
て、高電圧駆動TFTのゲート電極7を形成した。高電圧駆動TFTのドレイン耐圧の要
求値が、40Vと高いため、そのチャネル長は、20μmと長くした。40Vに対するゲ
ート絶縁膜の信頼性を確保するため、高電圧駆動TFTのゲート絶縁膜を150nmと厚
くした。
続いて、図7C(i)に示すように、島状多結晶シリコン膜3上のSiO2の全体の膜
厚が500nmとなるように、層間絶縁膜8となるSiO2膜をPCVD法により膜厚3
00nmに成膜した。次に、ソース・ドレイン領域上にコンタクトホールを開設し、スパ
ッタ法によりSi含有Alを400nmの膜厚に堆積した後、これをパターニングして電
極9を形成した。シリコンを微量に含んだアルミニウムには、多結晶シリコンとのコンタ
クト抵抗を低減させる効果がある。
その後、必要に応じて、さらに層間膜、配線、電極等を形成する。また、基板上にTF
Tを高密度に集積する場合は、多層配線構造とするのがよい。
Next, as shown in FIG. 7C (h), an SiO 2 film to be the second
Subsequently, as shown in FIG. 7C (i), the SiO 2 film to be the interlayer insulating
A film was formed at 00 nm. Next, contact holes were formed on the source / drain regions, and Si-containing Al was deposited to a film thickness of 400 nm by a sputtering method, followed by patterning to form an electrode 9. Aluminum containing a small amount of silicon has an effect of reducing contact resistance with polycrystalline silicon.
Thereafter, an interlayer film, wiring, electrodes, and the like are further formed as necessary. Also, TF on the substrate
When T is integrated at a high density, a multilayer wiring structure is preferable.
このようにして作製された低電圧駆動TFTおよび高電圧駆動TFTのId−Vg特性
を図8に示す。同図に示されるように、しきい値電圧は、nチャネルTFTについては、
低電圧駆動TFTが+1V、高電圧駆動TFTが+3Vであった。また、pチャネルTFT
については、低電圧駆動TFTが‐1V、高電圧駆動TFTが−3Vであった。ゲート絶
縁膜の厚さが等しいnチャネルTFT、pチャネTFTルとで、対称にそろったId−V
g特性が得られた。
FIG. 8 shows the Id-Vg characteristics of the low-voltage driving TFT and the high-voltage driving TFT manufactured as described above. As shown in the figure, the threshold voltage is about n-channel TFT.
The low voltage driving TFT was + 1V and the high voltage driving TFT was + 3V. Also, p-channel TFT
As for, the low voltage driving TFT was -1V and the high voltage driving TFT was -3V. Id-V with symmetrical n-channel TFT and p-channel TFT with the same gate insulating film thickness
g characteristics were obtained.
図9A(a)〜図9B(f)は、本発明の実施例2の薄膜半導体装置の製造工程を示す
工程順の断面図である。図9A、Bにおいて、実施例1の図7A〜Cの部分と共通する部
分には同一の参照符号を付し、その説明は適宜省略する。
図9A(a)に示すように、実施例1と同様の方法により、絶縁性基板1上にアンダー
コート層2を形成し、その上に膜厚40nmのa−Si膜3Aを形成した。続いて、図9
A(b)に示すように、a−Si膜3A上に、低電圧駆動TFT形成領域上に開口を設け
たレジストパターン10cを形成し、Bを、ドーズ量:1.0x1012cm−2、加速
電圧:10keVの条件でイオン注入して、ノンドープのa−Si膜3AにBドープ領域
11を形成した。
FIG. 9A (a) to FIG. 9B (f) are cross-sectional views in order of steps showing the manufacturing process of the thin film semiconductor device of Example 2 of the present invention. 9A and 9B, the same reference numerals are given to the portions common to the portions of FIGS. 7A to 7C of the first embodiment, and description thereof will be omitted as appropriate.
As shown in FIG. 9A (a), an
As shown in A (b), on the
レーザアニールによりa−Si膜3Aを結晶化した後、図9A(c)に示すように、多
結晶シリコン膜をエッチングして島状多結晶シリコン膜3を形成した。
SiO2膜からなる膜厚50nmの第1のゲート絶縁膜4を形成し、その上にn+型の
多結晶シリコン膜からなる膜厚250nmのゲート電極5を形成した後、図9B(d)に
示すように、pチャネルTFTの全領域上と高電圧駆動nチャネルTFTのチャネル領域
上をレジストパターン10aにて覆い、これとゲート電極5をマスクとしてPを注入して
nチャネルTFTのソース・ドレイン領域3nを形成した。ソース・ドレイン領域3n間
に挟まれた多結晶シリコン膜が、低電圧駆動nチャネルTFTのBドープチャネル領域3
dと高電圧駆動nチャネルTFTのノンドープチャネル領域3fとなる。続いて、図9B
(e)に示すように、全てのnチャネルTFTの形成領域上と高電圧駆動pチャネルTF
Tのチャネル領域上をレジストパターン10bにて覆い、このレジストパターンとゲート
電極5をマスクとして、Bイオンを注入してpチャネルTFTのソース・ドレイン領域3
pを形成した。形成されたソース・ドレイン領域3p間に挟まれた多結晶シリコン膜が低
電圧駆動pチャネルTFTのBドープチャネル領域3dと高電圧駆動pチャネルTFTの
ノンドープチャネル領域3fとなる。
その後、図9B(f)に示すように、膜厚100nmの第2のゲート絶縁膜6を形成し
、その上にn+型の多結晶シリコン膜からなる膜厚250nmの高電圧駆動TFTのゲー
ト電極7を形成し、更にその上に層間絶縁膜8を形成した後、コンタクトホールを開口し
電極9を形成した。
After crystallizing the
A first
d and the
As shown in (e), all the n-channel TFT formation regions and the high-voltage drive p-channel TF
The T channel region is covered with a resist pattern 10b. Using this resist pattern and the
p was formed. The polycrystalline silicon film sandwiched between the formed source /
Thereafter, as shown in FIG. 9B (f), a second
本実施例では、Bイオンのドーズを、1.0x1012cm−2としたが、設定しよう
とするしきい値電圧とゲート絶縁膜厚より、図1(a)の関係を参照して、1.0x10
11〜2.0x1012cm−2の範囲で適宜に設定することができる。
また、実施例2では、高電圧駆動TFTのチャネル領域をノンドープとしたが、回路の
しきい値電圧の要求に応じて、低電圧駆動TFTでのドーズ量以下の、1.0x1011
〜2.0x1012cm−2の範囲で、Bイオンの注入を行ってもよい。このイオン注入
は、低電圧駆動TFT形成領域をマスクで覆って行うこともできるが、マスクレスで行う
こともできる。
更に、回路のしきい値電圧値の要求に応じて、pチャネル型の低電圧駆動TFTおよび
高電圧駆動TFTの両方のチャネル領域に、Pのチャネル注入により、しきい値電圧を負
の方向に調整してもよい。これは、例えば低電圧駆動pチャネルTFTと高電圧駆動pチ
ャネルTFTのチャネル領域に開口を設けたレジストパターンを形成し、これをマスクと
してPイオンの注入を行えばよい。イオン注入法で導入するPのドーズは、設定しようと
するしきい値電圧によっても変わるものの、一例として1.0x1012cm−2、加速
電圧:70keVが挙げられる。
In this embodiment, the dose of B ions is set to 1.0 × 10 12 cm −2 , but the threshold voltage to be set and the gate insulating film thickness are referred to by referring to the relationship of FIG. .0x10
It can set suitably in the range of 11-2.0 * 10 < 12 > cm <-2 >.
Further, in Example 2, the channel region of the high voltage driving TFT is non-doped, but 1.0 × 10 11 which is equal to or less than the dose amount in the low voltage driving TFT according to the requirement of the threshold voltage of the circuit.
B ions may be implanted within a range of ˜2.0 × 10 12 cm −2 . This ion implantation can be performed by covering the low voltage driving TFT formation region with a mask, but can also be performed without a mask.
Furthermore, in accordance with the demand of the threshold voltage value of the circuit, the threshold voltage is made negative by injecting P into the channel regions of both the p-channel type low voltage driving TFT and the high voltage driving TFT. You may adjust. For example, a resist pattern having openings in the channel regions of the low-voltage drive p-channel TFT and the high-voltage drive p-channel TFT may be formed, and P ions may be implanted using the resist pattern as a mask. Although the dose of P introduced by the ion implantation method varies depending on the threshold voltage to be set, an example is 1.0 × 10 12 cm −2 and acceleration voltage: 70 keV.
実施例2の図9A(a)に示すように、a−Si膜3Aを形成した後、図9A(b)に
示すように、低電圧駆動TFT形成領域上に開口を設けたレジストパターン10cを形成
し、Bを、ドーズ量:1.0x1012cm−2、加速電圧:10keVの条件でイオン
注入して、低電圧駆動TFT形成領域にBドープ領域を形成した。続いて、高電圧駆動T
FT形成領域上に開口を設けたレジストパターン〔図示なし、図9A(b)と逆パターン
のレジスト膜〕を形成し、Pを、ドーズ量:1.0x1011cm−2、加速電圧:80
keVの条件でイオン注入して、高電圧駆動TFT形成領域にPドープ領域を形成した。
その後、低電圧駆動TFTおよび高電圧駆動TFTのゲート電極材料にアルミニウムを用
い、実施例2と同様の工程を経て薄膜半導体装置の製造した。
本実施例によれば、高電圧駆動TFTのチャネルドープを最小限に抑えることができる
ので、ソース・ドレイン間のキャリアの散乱を抑制することができる。
As shown in FIG. 9A (a) of Example 2, after forming the
A resist pattern (not shown, resist film having a pattern opposite to that shown in FIG. 9A (b)) is formed on the FT formation region, and P is a dose amount: 1.0 × 10 11 cm −2 , an acceleration voltage: 80
Ions were implanted under the condition of keV to form a P-doped region in the high voltage drive TFT formation region.
Thereafter, aluminum was used as the gate electrode material of the low voltage driving TFT and the high voltage driving TFT, and a thin film semiconductor device was manufactured through the same process as in Example 2.
According to the present embodiment, since channel doping of the high voltage driving TFT can be minimized, scattering of carriers between the source and the drain can be suppressed.
実施例2の図9A(a)に示すように、a−Si膜3Aを形成した後、マスクを介す
ることなく、Bを、ドーズ量:1.0x1012cm−2、加速電圧:10keVの条件
でイオン注入して、全a−Si膜3AをBドープ領域とした。その後、結晶化、島領域に
パターニング、第1のゲート絶縁膜(膜厚50nm)の形成、低電圧駆動TFTのゲート
電極(Al)の形成、の各工程を経て、図7B(d)に示す状態に加工し、その状態で、
Pを、ドーズ量:2.0x1012cm−2、加速電圧:80keVの条件でイオン注入
して、高電圧駆動TFT形成領域の島状多結晶シリコン膜をB&Pドープ領域とした。そ
の後、pチャネル型TFTのソース・ドレイン領域およびnチャネル型TFTのソース・
ドレイン領域をフォトリソグラフィ法およびイオン注入法を用いて形成し、続いて、第2
のゲート絶縁膜(膜厚150nm)および高電圧駆動TFTゲート電極(Al)を形成し
た。
本実施例では、高電圧駆動TFTのゲート絶縁膜の膜厚が、200(50+150)n
mと厚くなったが、高いドーズ量でPイオンをチャネルドープすることにより、pチャネ
ル型およびnチャネル型の両方の高電圧駆動TFTのしきい値電圧を低く抑えることがで
きた。
As shown in FIG. 9A (a) of Example 2, after forming the
P was ion-implanted under the conditions of a dose amount of 2.0 × 10 12 cm −2 and an acceleration voltage of 80 keV, and the island-like polycrystalline silicon film in the high voltage driving TFT formation region was used as a B & P doped region. Thereafter, the source / drain regions of the p-channel TFT and the source / drain region of the n-channel TFT
A drain region is formed using photolithography and ion implantation, followed by a second
The gate insulating film (thickness 150 nm) and the high voltage driving TFT gate electrode (Al) were formed.
In this embodiment, the film thickness of the gate insulating film of the high voltage driving TFT is 200 (50 + 150) n.
However, the threshold voltage of both the p-channel type and n-channel type high-voltage driving TFTs can be kept low by channel doping P ions with a high dose.
図10は、本発明の第2の実施の形態を示す断面図である。本実施の形態においては、
第1の実施の形態の場合とは異なって、低電圧駆動TFTと高電圧駆動TFTとのチャネ
ルドーピングは等しくしてあり、その代わりに低電圧駆動TFTと高電圧駆動TFTとで
仕事関数の異なる材料を用いてゲート電極を形成している。図10に示されるように、絶
縁性基板1上には、各トランジスタの活性領域となる島状多結晶シリコン膜3がそれぞれ
孤立して設けられており、各島状多結晶シリコン膜3上には、第1のゲート絶縁膜4を介
して低電圧駆動TFT用の高仕事関数材料ゲート電極5aが形成され、また、第1および
第2のゲート絶縁膜4、6を介して高電圧駆動TFT用の低仕事関数材料ゲート電極7a
が形成されている。
低電圧駆動および高電圧駆動nチャネルTFTの島状多結晶シリコン膜3にはn型不純
物が高濃度にドープされたソース・ドレイン領域3nが形成されており、また低電圧駆動
および高電圧駆動pチャネルTFTの島状多結晶シリコン膜3にはp型不純物が高濃度に
ドープされたソース・ドレイン領域3pが形成されている。それらのソース・ドレイン領
域に挟まれたチャネル領域3cは、本実施の形態では全てのトランジスタについて同一の
不純物ドーピング状態になされている。
本実施の形態において、高仕事関数材料ゲート電極5aの材料には、例えば図5に示さ
れた材料の中から比較的仕事関数が高いものが選択され、低仕事関数材料ゲート電極7a
の材料には、例えば図5に示された材料の中から比較的仕事関数が低いものが選択される
。それらの材料の選択は、低電圧駆動TFTおよび高電圧駆動TFTのしきい値電圧をど
のような値にするかによって決定される。
本実施の形態において、チャネル領域3cの不純物濃度は全て同じになされていたが、
それぞれが異なる適当な濃度に選択されていてもよい。また、第2の実施の形態と第1の
実施の形態とを組み合わせて実施するようにしてもよい。
なお、本発明において、ゲート電極は複数の導電性材料からなる多層膜によって構成す
ることができる。その場合、最下層(最もチャネル領域に近い層)の材料の仕事関数のみ
を問題とすればよい。例えば、P等のドナーが高濃度にドープされたシリコンの仕事関数
は3.9eVと低いため、しきい値電圧を比較的低く調整する必要がある高駆動電圧TF
Tのゲート電極7(7a)材料に適しており、一方、B等のアクセプタが高濃度にドープ
されたシリコンは、その仕事関数が5.1eVと高いため、しきい値電圧を比較的高く調
整する必要がある低駆動電圧TFTのゲート電極5(5a)材料に適しているが、これら
を用い、かつ、ゲート配線を低抵抗としたい場合、ドープトシリコンの上層に、アルミニ
ウムもしくは銅を積層して低抵抗配線、多層ゲート電極構造を用いるとよい。
FIG. 10 is a cross-sectional view showing a second embodiment of the present invention. In this embodiment,
Unlike the case of the first embodiment, the channel doping of the low voltage driving TFT and the high voltage driving TFT is equal, and instead, the work function is different between the low voltage driving TFT and the high voltage driving TFT. A gate electrode is formed using a material. As shown in FIG. 10, island-like
Is formed.
A source /
In the present embodiment, as the material of the high work function material gate electrode 5a, for example, a material having a relatively high work function is selected from the materials shown in FIG. 5, and the low work function material gate electrode 7a is selected.
For example, a material having a relatively low work function is selected from the materials shown in FIG. The selection of these materials is determined by the value of the threshold voltage of the low voltage driving TFT and the high voltage driving TFT.
In the present embodiment, the impurity concentration of the
Each may be selected at a different suitable concentration. Further, the second embodiment and the first embodiment may be implemented in combination.
In the present invention, the gate electrode can be composed of a multilayer film made of a plurality of conductive materials. In that case, only the work function of the material of the lowermost layer (the layer closest to the channel region) needs to be considered. For example, since the work function of silicon in which a donor such as P is highly doped is as low as 3.9 eV, it is necessary to adjust the threshold voltage relatively low.
It is suitable for the T gate electrode 7 (7a) material. On the other hand, silicon doped with acceptors such as B at a high concentration has a high work function of 5.1 eV, so the threshold voltage is adjusted to be relatively high. It is suitable for the material of the gate electrode 5 (5a) of the low drive voltage TFT that needs to be used, but when these are used and the gate wiring is to have a low resistance, aluminum or copper is laminated on the doped silicon. Therefore, it is preferable to use a low resistance wiring and a multilayer gate electrode structure.
図11は、本発明の実施例5を示す断面図である。なお、本実施例の製造方法は、すべ
てのTFTのチャネル領域がノンドープである点とゲート電極の材料が金属材料である点
を除いて、実施例1、2と同じであり、そして、図11において、図7A〜Cや図9A、
Bに示した実施例1、2の部分と同等の部分には同一の参照符号が付されているので、実
施例5の詳細な説明は省略し、主として低電圧駆動TFTおよび高電圧駆動TFTの各々
のゲート電極について説明する。
低電圧駆動TFTのゲート電極5を、仕事関数が比較的高いクロム(Cr)により形成
する一方、高電圧駆動TFTのゲート電極7を、仕事関数が比較的低いチタン(Ti)か
らなる材料で形成した。これにより、図8に示した実施例1により得られた特性と同様の
特性を持つ薄膜半導体装置を得ることができた。
本実施例では、低電圧駆動TFTのゲート電極5をCr、高電圧駆動TFT のゲート
電極7をTiとしたが、求められるしきい値電圧に応じて適宜他の材料と交換してもよい
。例えば、ドナーであるPを高濃度に導入したシリコンの仕事関数は、3.9eVと低い
ため、しきい値電圧を比較的低く調整する必要がある高駆動電圧TFTのゲート電極7材
料に適している。一方、アクセプタであるBを高濃度に導入したシリコンは、その仕事関
数が4.9eVと高いため、しきい値電圧を比較的高く調整する必要がある低駆動電圧T
FTのゲート電極5材料に適している。また、本実施例では、チャネル領域をノンドープ
としたが低濃度にアクセプタまたはドナーをドープするようにしてもよい。
FIG. 11 is a sectional view showing Example 5 of the present invention. The manufacturing method of this example is the same as that of Examples 1 and 2 except that the channel region of all TFTs is non-doped and the material of the gate electrode is a metal material. 7A-C and FIG. 9A,
Since the same reference numerals are given to the same parts as those of the first and second embodiments shown in B, the detailed description of the fifth embodiment is omitted, and mainly the low voltage driving TFT and the high voltage driving TFT are omitted. Each gate electrode will be described.
The
In this embodiment, Cr is used for the
Suitable for
以上説明した実施の形態、実施例では、ソース・ドレイン領域はシングルドレイン(S
D)構造に形成されていたが、低および高電圧駆動TFTのソース・ドレイン領域を、そ
れぞれ高不純物濃度ソース・ドレイン領域と低不純物濃度ソース・ドレイン領域(いわゆ
るLDD領域)によって形成し、トランジスタをLDD(Lightly Doped D
rain)構造とするようにしてもよい。この場合、高不純物濃度ソース・ドレイン領域
と低不純物濃度ソース・ドレイン領域の両方をレジストパターンをマスクとして形成する
こともできるが、低不純物濃度ソース・ドレイン領域の方は、ゲート電極をマスクとして
形成するようにしても良い。このように、全てのトランジスタをLDD構造とすることも
できるが、高電圧駆動TFTのみを、あるいは高電圧駆動nチャネルTFTのみをLDD
構造とすることもできる。
In the embodiment and examples described above, the source / drain region is a single drain (S
D) Although the source and drain regions of the low and high voltage driving TFTs are formed by the high impurity concentration source / drain regions and the low impurity concentration source / drain regions (so-called LDD regions), respectively, the transistor is formed. LDD (Lightly Doped D
rain) structure. In this case, both the high impurity concentration source / drain region and the low impurity concentration source / drain region can be formed using the resist pattern as a mask, but the low impurity concentration source / drain region is formed using the gate electrode as a mask. You may make it do. In this way, all the transistors can have an LDD structure, but only the high voltage driving TFT or only the high voltage driving n-channel TFT is LDD.
It can also be a structure.
図12は、高電圧駆動nチャネルTFTのみをLDD構造とする場合の薄膜半導体装置
の製造方法の一例を示す工程順の断面図である。図12(a)に示すように、絶縁性基板
1上のTFT形成領域にp型不純物がドープされた島状多結晶シリコン膜(それ以上不純
物がドープされない領域はアクセプタ増強領域3aとなる)3を形成し、その上に第1の
ゲート絶縁膜4と低電圧駆動TFTのゲート電極5を形成した後、高電圧駆動nチャネル
TFTのソース・ドレイン領域(LDD領域を含む)を形成すべき領域に開口を有するレ
ジストパターン10dを形成する。そして、n型不純物として例えばPを低ドーズ量でイ
オン注入してLDD領域3gを形成する。次に、図12(b)に示すように、pチャネル
TFTの全領域上と高電圧駆動nチャネルTFTのチャネル領域およびLDD領域として
残すべき領域上をレジストパターン10dにて覆った後、例えばPを高ドーズ量でイオン
注入してnチャネルTFTの高不純物濃度のソース・ドレイン領域3nを形成する。その
後、図12(c)に示すように、高電圧駆動および低電圧駆動pチャネルTFTのソース
・ドレイン領域3pを形成し、マスクレスでn型不純物を注入して高電圧駆動TFTのチ
ャネル領域にチャネルドープを行ってドナー増強領域3bを形成した後、第2のゲート絶
縁膜6と高電圧駆動TFTのゲート電極7を形成する。
なお、上記の工程において、LDD領域3gを形成する工程、高不純物濃度のソース・
ドレイン領域3nまたは3pを形成する工程、ドナー増強領域3bを形成する工程の順序
は適宜入れ替えることができる。
FIG. 12 is a cross-sectional view in order of steps showing an example of a manufacturing method of a thin film semiconductor device when only the high-voltage drive n-channel TFT has an LDD structure. As shown in FIG. 12A, an island-shaped polycrystalline silicon film in which a TFT formation region on the insulating
In the above process, the step of forming the
The order of the step of forming the
図13は、高電圧駆動nチャネルTFTのみをLDD構造とする場合のもう一つの薄膜
半導体装置の製造方法を示す工程順の断面図である。図13(a)に示すように、絶縁性
基板1上のTFT形成領域にp型不純物がドープされた島状多結晶シリコン膜(それ以上
不純物がドープされない領域はアクセプタ増強領域3aとなる)3を形成し、その上に第
1のゲート絶縁膜4と低電圧駆動TFTのゲート電極5を形成した後、低電圧駆動nチャ
ネルTFT形成領域上と高電圧駆動nチャネルTFTの高不純物濃度ソース・ドレイン領
域形成領域上に開口を有するレジストパターン10eにて表面を覆った後、例えばPを高
ドーズ量でイオン注入してnチャネルTFTの高不純物濃度のソース・ドレイン領域3n
を形成する。次に、図13(b)に示すように、低電圧駆動および高電圧駆動pチャネル
TFTのソース・ドレイン領域3pを形成し、マスクレスでn型不純物を注入して高電圧
駆動TFTのドナー増強領域3bを形成した後、第2のゲート絶縁膜6と高電圧駆動TF
Tのゲート電極7を形成する。続いて、図13(c)に示すように、高電圧駆動nチャネ
ルTFT形成領域に開口を有するレジストパターン10fを形成し、レジストパターン1
0fおよび高電圧駆動nチャネルTFTのゲート電極7をマスクとして、n型不純物とな
る例えばPを低ドーズ量でイオン注入してLDD領域3gを形成する。そして、レジスト
パターン10fを除去する。
なお、図13に示す本実施の形態においても、高不純物濃度のソース・ドレイン領域3
nまたは3pを形成する工程、ドナー増強領域3bを形成する工程の順序は適宜入れ替え
ることができる。
FIG. 13 is a cross-sectional view in order of steps showing another method of manufacturing a thin film semiconductor device when only the high-voltage drive n-channel TFT has an LDD structure. As shown in FIG. 13A, an island-like polycrystalline silicon film in which a TFT formation region on the insulating
Form. Next, as shown in FIG. 13B, the source /
A T
Using the
In the present embodiment shown in FIG. 13 as well, the source /
The order of the step of forming n or 3p and the step of forming the
また、上記の実施の形態、実施例では、nチャネルTFTとpチャネルTFTの両方が
高および低電圧駆動TFTを有するものであったが、いずれか一方のみが高および低電圧
駆動TFTを有するものであってよい。あるいは、nチャネルTFT、pチャネルTFT
のいずれか一方のみを有する薄膜半導体装置であってもよい。nチャネルTFTのみによ
り構成する場合には、高速な薄膜半導体装置を実現することができる。またpチャネルT
FTのみにより構成する場合には、高耐圧な薄膜半導体装置を実現することができる。
図14は、pチャネル型のみを低電圧駆動および高電圧駆動TFTとした薄膜半導体装
置の例を示す断面図である。図14(a)には、nチャネル型は低電圧駆動TFTのみが
形成され、pチャネル型については低電圧駆動および高電圧駆動TFTが形成された例が
示されている。また、図14(b)には、nチャネル型は高電圧駆動TFTのみが形成さ
れ、pチャネル型については低電圧駆動および高電圧駆動TFTが形成された例が示され
ている。また、図14(c)には、pチャネル型の低電圧駆動および高電圧駆動TFTの
みによって薄膜半導体装置が形成された例が示されている。次に、図14(c)に示され
る薄膜半導体装置の実施例について説明する。
In the above embodiments and examples, both the n-channel TFT and the p-channel TFT have the high and low voltage driving TFTs, but only one of them has the high and low voltage driving TFTs. It may be. Or n-channel TFT, p-channel TFT
It may be a thin film semiconductor device having only one of the above. In the case where the n-channel TFT alone is used, a high-speed thin film semiconductor device can be realized. P channel T
In the case of using only FT, a thin film semiconductor device with high withstand voltage can be realized.
FIG. 14 is a cross-sectional view showing an example of a thin film semiconductor device in which only the p-channel type is a low voltage drive and high voltage drive TFT. FIG. 14A shows an example in which only a low voltage driving TFT is formed for the n-channel type, and low voltage driving and high voltage driving TFTs are formed for the p channel type. FIG. 14B shows an example in which only the high voltage driving TFT is formed for the n-channel type and low voltage driving and high voltage driving TFTs are formed for the p channel type. FIG. 14C shows an example in which a thin film semiconductor device is formed only by p-channel type low voltage drive and high voltage drive TFTs. Next, an embodiment of the thin film semiconductor device shown in FIG.
まず、絶縁性基板1上に、アンダーコート層となる酸化膜をPCVD法により、100
nmの膜厚で形成した。その上にPCVD法を用いて40nmの膜厚のa−Si膜を形成
し、ドーズ量:1.0x1012cm‐2、加速電圧:10keVの条件でBをイオン注
入した後、レーザアニール法により多結晶化を行い、更にパターニングを行って、複数の
島状多結晶シリコン膜3を形成した。
次に、PCVD法により膜厚50nmのSiO2膜を堆積して第1のゲート絶縁膜4を
形成した後、PCVD法によりn+型の多結晶シリコンを膜厚250nmに堆積し、選択
的にエッチングして低電圧駆動TFTのゲート電極5を形成した。続いて、高電圧駆動p
チャネルTFTのチャネル領域上をレジストパターンにて覆った後、このレジストパター
ンと低電圧駆動pチャネルTFTのゲート電極5をマスクとして、Bを、ドーズ量:1.
0x1015cm‐2、加速電圧:40keVの条件でイオン注入して低電圧駆動および
高電圧駆動TFTのソース・ドレイン領域3pを形成した。次いで、マスクレス状態で8
.0x1011cm−2のドーズ量でPをイオン注入して、高駆動電圧TFTのチャネル
領域のみにドナーをドープした。次に、PCVD法により、第2のゲート絶縁膜6となる
SiO2膜を膜厚100nmに堆積した後、n+型のポリシリコンを250nmの膜厚に
堆積し、これをパターニングして、高電圧駆動TFTのゲート電極7を形成した。
その後、層間絶縁膜を堆積し、コンタクトホールを開設し、必要な電極、配線を形成し
た。そして、特性を測定したところ、低電圧駆動TFTのしきい値電圧は−1V、高電圧
駆動TFTのしきい値電圧は−3Vであった。
First, an oxide film serving as an undercoat layer is formed on the insulating
The film was formed with a thickness of nm. An a-Si film having a thickness of 40 nm is formed thereon using the PCVD method, B is ion-implanted under the conditions of a dose amount: 1.0 × 10 12 cm −2 and an acceleration voltage: 10 keV, and then laser annealing. A plurality of island-like
Next, after depositing a 50 nm-thickness SiO 2 film by PCVD method to form the first
After the channel region of the channel TFT is covered with a resist pattern, B is used as a dose amount with the resist pattern and the
Ion implantation was performed under the conditions of 0 × 10 15 cm −2 and acceleration voltage: 40 keV to form the source /
. P was ion-implanted at a dose of 0 × 10 11 cm −2 , and a donor was doped only in the channel region of the high drive voltage TFT. Next, after depositing a SiO 2 film to be the second
Thereafter, an interlayer insulating film was deposited, contact holes were opened, and necessary electrodes and wirings were formed. When the characteristics were measured, the threshold voltage of the low voltage driving TFT was -1V, and the threshold voltage of the high voltage driving TFT was -3V.
本発明に係る薄膜半導体装置は、高電圧駆動TFTと低電圧駆動TFTとが同一基板上
に形成されるすべてのデバイスに適用できるが、特に画像表示装置に好適に採用できる。
図15は、本発明によるTFTを用いて作製した液晶表示装置のアクティブマトリクス基
板の平面図である。アクティブマトリクス基板20は、ガラス基板21の一辺に沿って引
き出し部22を設けると共に基板中央部に画像表示部25を設け、画像表示部25の周辺
に沿ってデータドライバ23とゲートドライバ24を配置したものである。データドライ
バ23およびゲートドライバ24には、それぞれ多結晶シリコン膜を活性層とする低電圧
駆動TFTと高電圧駆動TFTとが形成されており、これらのトランジスタは本発明に従
いしきい値電圧調整が行われている。また、画像表示部25には、非晶質シリコン膜また
は多結晶シリコン膜を用いたTFTがマトリクス状に配置されている。
図15に示した例では画像表示部25とドライバ23、24とが同一基板上に形成され
ていたが、データドライバ23とゲートドライバ24を画像表示部25とは異なる基板上
に形成し、ドライバの形成された基板を画像表示部の形成された基板上に取り付ける(所
謂 glass on glass 構成)ようにしてもよい。
The thin film semiconductor device according to the present invention can be applied to all devices in which a high-voltage driving TFT and a low-voltage driving TFT are formed on the same substrate, but can be suitably used particularly for an image display device.
FIG. 15 is a plan view of an active matrix substrate of a liquid crystal display device manufactured using the TFT according to the present invention. In the
In the example shown in FIG. 15, the image display unit 25 and the
1 絶縁性基板
2 アンダーコート層
3 島状多結晶シリコン膜
3A 非晶質シリコン膜(a−Si膜)
3B 多結晶シリコン膜(poly-Si膜)
3a アクセプタ増強領域
3b ドナー増強領域
3c チャネル領域
3d Bドープチャネル領域
3e B&Pドープチャネル領域
3f ノンドープチャネル領域
3g LDD領域
4 第1のゲート絶縁膜
5、7 ゲート電極
5a 高仕事関数材料ゲート電極
6 第2のゲート絶縁膜
7a 低仕事関数材料ゲート電極
8 層間絶縁膜
9 電極
10a、10b、10c、10d、10e、10f レジストパターン
11 Bドープ領域
20 アクティブマトリクス基板
21 ガラス基板
22 引き出し部
23 データドライバ
24 ゲートドライバ
25 画像表示部
DESCRIPTION OF
3B Polycrystalline silicon film (poly-Si film)
3a
Claims (13)
前記絶縁基板上に形成され、第1の半導体膜、第1のゲート電極、および第1のゲート絶縁膜を有する低電圧駆動薄膜トランジスタであって、前記第1のゲート電極は前記第1のゲート絶縁膜を介して前記第1の半導体膜上に形成されている、低電圧駆動薄膜トランジスタと、
前記絶縁基板上に形成され、第2の半導体膜、第2のゲート電極、および第2のゲート絶縁膜を有する高電圧駆動薄膜トランジスタと
を含み、
前記第2の半導体膜は、前記絶縁基板上に形成され、前記第2のゲート電極は前記第2のゲート絶縁膜を介して前記第2の半導体膜上に形成され、
前記第2のゲート絶縁膜は、前記第1のゲート絶縁膜と前記第1のゲート絶縁膜上に形成された少なくとももう1つのゲート絶縁膜との組み合わせを含み、前記もう1つのゲート絶縁膜は、前記第1のゲート電極を被覆するために形成され、
p型ドーパント濃度が正の値によって表されてn型ドーパント濃度が負の値によって表されるときに、前記高電圧駆動薄膜トランジスタのチャネル領域に対する不純物ドーピング状態は、同じ導電型の前記低電圧駆動薄膜トランジスタのチャネル領域に対する不純物ドーピング状態と比較して、より負の側になるように調整される、薄膜半導体装置。 An insulating substrate;
A low-voltage driving thin film transistor formed on the insulating substrate and having a first semiconductor film, a first gate electrode, and a first gate insulating film, wherein the first gate electrode is the first gate insulating film. A low-voltage driven thin film transistor formed on the first semiconductor film via a film;
A high-voltage driven thin film transistor formed on the insulating substrate and having a second semiconductor film, a second gate electrode, and a second gate insulating film;
The second semiconductor film is formed on the insulating substrate, the second gate electrode is formed on the second semiconductor film through the second gate insulating film,
The second gate insulating film includes a combination of the first gate insulating film and at least another gate insulating film formed on the first gate insulating film, and the other gate insulating film includes , Formed to cover the first gate electrode;
When the p-type dopant concentration is represented by a positive value and the n-type dopant concentration is represented by a negative value, the impurity doping state for the channel region of the high voltage driving thin film transistor is the same conductivity type as the low voltage driving thin film transistor. The thin film semiconductor device is adjusted so as to be on the more negative side than the impurity doping state of the channel region.
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