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JP5548976B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及び半導体装置を含んで構成された電子機器に関し、特に、有機トランジスタと無機トランジスタとを備えた半導体装置及び電子機器に関する。
近年、低温プロセスにより製造可能な、プラスチック基板等を用いた有機トランジスタ、及び無機トランジスタの研究・開発が行われている。
有機トランジスタは、その半導体領域を形成する有機半導体材料の多くがｐ型半導体としての特性を持つという特徴を有する。この特徴から、有機トランジスタにおいては、ｐ型の有機トランジスタは良好に動作するものの、ｎ型の有機トランジスタはスイッチング動作が遅かったり、動作が不安定になったりするという課題があった。
一方で無機トランジスタは、その半導体領域を形成する無機半導体材料（無機酸化物）の多くがｎ型半導体としての特性を持つという特徴を有する。この特徴から、無機トランジスタにおいては、有機トランジスタとは逆に、ｎ型の無機トランジスタは良好に動作するものの、ｐ型の無機トランジスタはスイッチング動作が遅かったり、動作が不安定になったりするという課題があった。
そこで、上記の有機トランジスタ及び無機トランジスタにおける問題点を補い合わせるため、ｐ型の有機トランジスタとｎ型の無機トランジスタとを組み合わせる技術があった。具体的には、低温プロセスによって、プラスチック基板等の可撓性基板上に半導体装置の一つであるＣＭＯＳ回路を形成するという技術である。当該技術は、例えば特許文献１乃至３（特開２００６−２７８６２１号公報、特表２００２−５１８８４４号公報、及び特開２００４−２２８５８７号公報）に開示されている。
特開２００６−２７８６２１号公報 特表２００２−５１８８４４号公報 特開２００４−２２８５８７号公報
しかし、上記特許文献１乃至３に記載の半導体装置（ＣＭＯＳ回路）では、回路面積が大きくなり、製造コストが高くなるといった課題があった。さらに、上記特許文献１乃至３に記載の半導体装置では、周辺気体に含まれる酸素や水分による影響を受けやすい有機トランジスタが回路表面に露出されていたり、回路表面付近に形成されていたりするため、有機トランジスタが劣化しやすいといった課題もあった。
本発明は、上記課題の少なくとも一つを解決する半導体装置を提供することを目的の一つとする。
かかる課題を解決するために、本発明の一態様である半導体装置は、基板と、前記基板の上に設けられた有機半導体層を含むｐ型の有機トランジスタと、前記有機トランジスタの上に設けられた無機半導体層を含むｎ型の無機トランジスタと、を備え、前記無機トランジスタのチャネル領域は、前記有機トランジスタのチャネル領域と、平面視において少なくとも部分的に重なっており、前記有機トランジスタのゲート絶縁層の上層かつ前記無機トランジスタのゲート絶縁層の下層に、前記有機トランジスタのゲート電極として機能するとともに前記無機トランジスタのゲート電極として機能する電極が設けられており、前記ゲート電極と、前記無機トランジスタのソース電極またはドレイン電極のいずれか一方とは、前記有機トランジスタのゲート絶縁層と前記無機トランジスタのゲート絶縁層とにわたって形成された第１の導電体を介して接続されており、前記有機トランジスタのゲート絶縁層の下層には、前記第１の導電体と電気的に接続された第２の導電体が形成されていることを特徴とする。
本発明の他の態様である半導体装置は、基板と、前記基板の上に設けられた有機半導体層を含むｐ型の有機トランジスタと、前記有機トランジスタの上に設けられた無機半導体層を含むｎ型の無機トランジスタと、を備え、前記有機トランジスタはトップゲート構造を有し、前記無機トランジスタはボトムゲート構造を有し、前記有機トランジスタと前記無機トランジスタとによってＣＭＯＳ回路が形成されており、前記無機トランジスタのチャネル領域は、前記有機トランジスタのチャネル領域と、平面視において少なくとも部分的に重なっており、前記有機トランジスタのゲート絶縁層の上層かつ前記無機トランジスタのゲート絶縁層の下層に、前記有機トランジスタのゲート電極として機能するとともに前記無機トランジスタのゲート電極として機能する電極が設けられており、前記ゲート電極と、前記無機トランジスタのソース電極またはドレイン電極のいずれか一方とは、前記有機トランジスタのゲート絶縁層と前記無機トランジスタのゲート絶縁層とにわたって形成された第１の導電体を介して接続されており、前記有機トランジスタのゲート絶縁層の下層には、前記第１の導電体と電気的に接続された第２の導電体が形成されていることを特徴とする。
かかる構成の半導体装置によれば、従来の、無機トランジスタのチャネル領域と有機トランジスタのチャネル領域が平面視において重ならないよう構成された半導体装置と比較して、小さな面積の半導体装置を提供することが可能となる。
また、上記半導体装置によれば、ｐ型の有機トランジスタの上に、少なくともｎ型の無機トランジスタを備えているので、従来の半導体装置と比較して、有機トランジスタの封止効果が高くなる。すなわち、周辺気体に含まれる酸素や水分による影響によって劣化しやすい有機半導体層の上に、無機トランジスタを構成する部材が設けられているため、有機トランジスタの劣化を抑制することが可能となる。ひいては、半導体装置が劣化することを抑制し、安定した動作の半導体装置を提供することができる。
また、かかる構成の半導体装置によれば、有機トランジスタのゲート電極と無機トランジスタのゲート電極とを共通にすることができ、それぞれ独立にゲート電極を形成する場合と比較して、半導体装置の層を少なくすることが可能となる。また、ＣＭＯＳ回路の形成を容易にすることができる。
また、前記有機トランジスタがトップゲート構造を有し、前記無機トランジスタがボトムゲート構造を有し、前記有機トランジスタと前記無機トランジスタとによってＣＭＯＳ回路が形成されている態様を有する半導体装置によれば、集積度が高く、かつ周辺気体に含まれる酸素や水分による影響を受けにくいＣＭＯＳ回路を提供できる。
ＣＭＯＳ回路で構成したインバーター回路の構成例を示す回路図。 ＣＭＯＳ回路で構成したインバーター回路の第１の平面図。 ＣＭＯＳ回路で構成したインバーター回路の第２の平面図。 ＣＭＯＳ回路で構成したインバーター回路の第３の平面図。 ＣＭＯＳ回路におけるａ−ａ’の箇所の断面図。 ＣＭＯＳ回路におけるｂ−ｂ’の箇所の断面図。 ＣＭＯＳ回路におけるｃ−ｃ’の箇所の断面図。 層間コンタクトを用いた半導体装置の構成例を示す図。 ＣＭＯＳ回路で構成したインバーター回路の第４の平面図。 ＣＭＯＳ回路で構成したインバーター回路の第５の平面図。 ＣＭＯＳ回路で構成したインバーター回路の第６の平面図。 ＣＭＯＳ回路におけるｄ−ｄ’の箇所の断面図。 本実施形態の半導体装置を備えた携帯電話の斜視図。
本発明に係る実施形態について、以下の構成に従って、図面を参照しながら具体的に説明する。ただし、以下の実施形態はあくまで本発明の一例に過ぎず、本発明の技術的範囲を限定するものではない。なお、各図面において、同一の部品には同一の符号を付してその説明を省略する。
１．定義
２．実施形態１
３．本実施形態の半導体装置の製造方法
４．実施形態２
５．半導体装置を含む電子機器の構成例
＜１．定義＞
まず、本明細書における用語を以下のとおり定義する。
「チャネル長」：平面視において、チャネル領域の両端に形成されたソース電極からドレイン電極へ向かう方向における、チャネル領域の長さを指す。言い換えれば、電流が流れる方向におけるチャネル領域の長さを指す。
「チャネル幅」：平面視において、チャネル領域の、チャネル長の方向と直角をなす方向の長さを指す。
「上・下」：半導体装置において、基板が最も「下」に形成されているとし、基板に重なるように形成されているものを基板の「上」に形成されているという。半導体装置の断面図においては、図における上方向に記載されるものを「上」という。
「ＣＭＯＳ回路」：ｎ型トランジスタとｐ型トランジスタとを用いて構成された半導体回路であり、半導体装置の一つを指す。
＜２．実施形態１＞
＜ＣＭＯＳ回路で構成したインバーター回路＞
本実施形態は、有機トランジスタと無機トランジスタとを備えた半導体装置であるが、ＣＭＯＳ回路で形成したインバーター回路を具体例として説明していく。
図１は、本実施形態における、ＣＭＯＳ回路で構成したインバーター回路の構成例を示す回路図である。図１において、本実施形態のインバーター回路は、ｐ型有機トランジスタＰＴ及びｎ型無機トランジスタＮＴを備えて構成される。ｐ型有機トランジスタＰＴは、ゲート電極が入力端子ＶＩＮに、ソース電極が電源電位ＶＤＤに、ドレイン電極が出力端子ＶＯＵＴに接続される。ｎ型無機トランジスタＮＴは、ゲート電極が入力端子ＶＩＮに、ドレイン電極が出力端子ＶＯＵＴに、ソース電極が接地電位ＶＳＳに接続される。こうした構成のインバーター回路により、入力端子ＶＩＮから入力された、電源電位ＶＤＤ（Ｈｉレベル）または接地電位ＶＳＳ（Ｌｏレベル）の電位レベルを有する信号の電位レベルを反転させて、出力端子ＶＯＵＴから出力するよう動作させることができる。
＜ＣＭＯＳ回路の平面図＞
図２は、本実施形態における、ＣＭＯＳ回路で構成したインバーター回路の平面図である。図２においては、本実施形態のＣＭＯＳ回路を上から見たときに他の構成に遮られて見えなくなる構成についても、実線で示している。これは、図３、図４、及び図９乃至図１１についても同様である。
図２に示すように、ｐ型有機トランジスタＰＴは、ソース電極１０２、ドレイン電極１０４、ゲート絶縁層１１０（図示せず）、及び有機半導体層１０６ａ（図示せず）を含んでいる。ｎ型無機トランジスタＮＴは、ソース電極１２４、ドレイン電極１２２、ゲート絶縁層１２０（図示せず）、及び無機半導体層１２６ａ（図示せず）を含んでいる。有機半導体層１０６ａのうち、ソース電極１０２とドレイン電極１０４との間の領域がチャネル領域１０６であり、無機半導体層１２６ａのうち、ソース電極１２４とドレイン電極１２２との間の領域がチャネル領域１２６である。そして、ＣＭＯＳ回路は、ｐ型有機トランジスタＰＴのソース電極１０２、ｐ型有機トランジスタＰＴのドレイン電極１０４、ｐ型有機トランジスタＰＴのチャネル領域１０６、及びゲート電極１１２を含んで構成される。さらに当該ＣＭＯＳ回路は、ｎ型無機トランジスタＮＴのドレイン電極１２２、ｎ型無機トランジスタＮＴのソース電極１２４、及びｎ型無機トランジスタＮＴのチャネル領域１２６を含んで構成される。また、当該ＣＭＯＳ回路は、導電体１１４、及び層間コンタクト１３０を含む。なお、ｐ型有機トランジスタＰＴとｎ型無機トランジスタＮＴとは、共通のゲート電極１１２を有している。ｐ型有機トランジスタＰＴは、ゲート絶縁層１１０の上層にゲート電極１１２が設けられたトップゲート構造を有し、ｎ型無機トランジスタＮＴはゲート絶縁層１２０の下層にゲート電極１１２が設けられたボトムゲート構造を有している。また、ｐ型有機トランジスタＰＴのチャネル領域１０６は、ｎ型無機トランジスタＮＴのチャネル領域１２６と、平面視において重なっている。
図２に示すように、ゲート電極１１２は入力端子ＶＩＮに、ｐ型有機トランジスタＰＴのソース電極１０２は電源電位端子ＶＤＤに、ｐ型有機トランジスタＰＴのドレイン電極１０４は出力端子ＶＯＵＴに接続されている。ｎ型無機トランジスタＮＴのソース電極１２４は接地電位端子ＶＳＳに接続されている。ｎ型無機トランジスタＮＴのドレイン電極１２２は、層間コンタクト１３０及び導電体１１４を介してｐ型有機トランジスタＰＴのドレイン電極１０４と接続されている。
また、図２におけるａ−ａ’、ｂ−ｂ’、及びｃ−ｃ’については、それぞれの箇所に対応する断面図を後述する。
図３は、本実施形態におけるＣＭＯＳ回路のうち、基板上に形成されたｐ型有機トランジスタＰＴの有機半導体層１０６ａ、ソース電極１０２、ドレイン電極１０４、及びチャネル領域１０６と、ｐ型有機トランジスタＰＴの上に形成されたゲート電極１１２との配置を示す平面図である。
図４は、本実施形態におけるＣＭＯＳ回路のうち、ｐ型有機トランジスタＰＴのチャネル領域１０６の上、かつｎ型無機トランジスタＮＴのチャネル領域１２６の下に形成されたゲート電極１１２と、ｎ型無機トランジスタＮＴの無機半導体層１２６ａ、ドレイン電極１２２、ソース電極１２４、及びチャネル領域１２６との配置を示す平面図である。
＜ＣＭＯＳ回路におけるａ−ａ’の断面図＞
図５は、本実施形態のＣＭＯＳ回路におけるａ−ａ’の箇所の断面図である。
＜基板１００＞
図５に示すように、ＣＭＯＳ回路は基板１００上に形成されている。基板１００には様々な材料を用いることが可能であるが、例えばガラス、シリコン（ケイ素）、アルミニウム、ステンレス等の金属基板、ガリウムヒ素（ＧａＡｓ）等の半導体基板、及びプラスチック基板等が用いられる。本実施形態におけるｐ型有機トランジスタＰＴ及びｎ型無機トランジスタＮＴは、２００℃以下程度の低温プロセスで製造可能なものであるため、軽量で柔軟性が高く、さらに安価であるという特徴を有するプラスチック基板を用いることが好ましい。本実施形態のプラスチック基板としては、熱可塑性樹脂、熱硬化性樹脂のいずれを利用してもよい。例えば、ポリエチレン、ポリプロピレン、エチレン−プロピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルベンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリアセタール、ポリフェニレンオキシド、変形ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等がプラスチック基板の材料として挙げられる。また、上記材料のうちの２種以上を積層した積層体をプラスチック基板として用いることもできる。
＜ｐ型有機トランジスタＰＴのソース電極１０２、ドレイン電極１０４＞
基板１００上には、導電体材料で構成された、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４が形成されている。この導電体材料としては、例えば、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、Ｎｂ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｉ、Ｎｄ、またはこれらの合金が用いられる。ＩｎＯ2、ＳｎＯ2、ＩＴＯ等の導電性の酸化物、ポリアニリン、ポリピロール、ポリチオフェン、またはポリアセチレン等の導電性高分子を用いてもよい。また、上記導電性高分子に塩酸、硫酸、スルホン酸等の酸、ＰＦ6、ＡｓＦ5、ＦｅＣｌ3等のルイス酸、ヨウ素等のハロゲン原子、ナトリウムやカリウム等の金属原子等のドーパントを添加したものを用いてもよい。さらに、カーボンブラックまたは金属粒子を分散した導電性の複合材料を用いてもよい。なお、ソース電極１０２及びドレイン電極１０４は、その上に形成されるものの平坦性に影響を与えないために、１００ｎｍ以下で形成されることが好ましい。より好ましくは、５０ｎｍ以下の厚さで形成される。
＜ｐ型有機トランジスタＰＴのチャネル領域１０６＞
また、基板１００上には有機半導体層１０６ａが設けられ、有機半導体層１０６ａのうち、ソース電極１０２とドレイン電極１０４との間の領域がｐ型有機トランジスタＰＴのチャネル領域１０６である。この有機半導体層１０６ａの材料としては、例えば、ポリ（３−アルキルチオフェン）、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ（３−オクチルチオフェン）、ポリ（２，５−チエニレンビニレン）（ＰＴＶ）、ポリ（パラ−フェニレンビニレン）（ＰＰＶ）、ポリ（９，９−ジオクチルフルオレン）（ＰＦＯ）、ポリ（９，９−ジオクチルフルオレン−コ−ビス−Ｎ，Ｎ’−（４−メトキシフェニル）−ビス−Ｎ，Ｎ’−フェニル−１，４−フェニレンジアミン）（ＰＦＭＯ）、ポリ（９，９−ジオクチルフルオレン−コ−ベンゾチアジアゾール）（ＢＴ）、フルオレン−トリアリルアミン共重合体、トリアリルアミン系ポリマー、ポリ（９，９−ジオクチルフルオレン−コ−ジチオフェン）（Ｆ８Ｔ２）のようなフルオレン−ビチオフェン共重合体等のポリマー有機半導体材料が用いられる。また、Ｃ60、金属フタロシアニン、またはこれらの置換誘導体を用いてもよい。また、アントラセン、テトラセン、ペンタセン、もしくはヘキサセン等のアセン分子材料、または、α−オリゴチオフェン類（具体的にはクォーターチオフェン（４Ｔ）、セキシチオフェン（６Ｔ）、オクタチオフェンのような低分子系有機半導体）を用いてもよい。さらに、上記材料のうちの２種以上を混合して用いてもよい。
＜ゲート絶縁層１１０＞
基板１００上には、さらに、上記のｐ型有機トランジスタＰＴのソース電極１０２、ドレイン電極１０４、及び有機半導体層１０６ａを覆うように、絶縁体材料で構成されたゲート絶縁層１１０が形成されている。この絶縁体材料は、有機材料、または無機材料のどちらを用いてもよい。ゲート絶縁層１１０を構成する有機材料の例としては、ポリエステル、ポリカーボネート、ポリビニールアルコール、ポリアセタール、ポリアリレート、ポリアミド、ポリアミドイミド、ポリオレフィン、ポリエーテルイミド、ポリフェニレンエーテル、ポリフェニレンスルファイド、ポリエーテルスルホン、ポリエーテルケトン、ポリフタルアミド、ポリエーテルニトリル、ポリエーテルスルホン、ポリベンズイミダゾール、ポリカルボジイミド、ポリシロキサン、ポリメチルメタクリレート、ポリメタクリルアミド、ニトリルゴム、アクリルゴム、ポリエチレンテトラフルオライド、エポキシ樹脂、ウレタン樹脂、フェノール樹脂、メラミン樹脂、ウレア樹脂、ポリブテン、ポリペンテン、ポリブタジエン、ブチルゴム、ポリスチレン、もしくはこれらの共重合体、またはパリレン膜が挙げられる。一方、無機材料の例としては、酸化ケイ素、窒化ケイ素、酸化アルミ、酸化タンタル等の金属酸化物、チタン酸バリウムストロンチウム、ジルコニウムチタン酸鉛等の金属複合酸化物やベンゾシクロブテン、ポリシラザン化合物、またはポリシラン化合物の塗布膜から得られるケイ素系絶縁膜が挙げられる。さらに、これらの有機材料及び無機材料のうちの２種類以上を組み合わせて用いてもよい。
＜ゲート電極１１２＞
ゲート絶縁層１１０上には、導電体材料で構成されたゲート電極１１２が形成されている。当該ゲート電極１１２を構成する導電体材料は、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４と同様の導電体材料によって構成可能である。
＜ゲート絶縁層１２０＞
ゲート絶縁層１１０上には、さらに、上記ゲート電極１１２を覆うように、絶縁体材料で構成されたゲート絶縁層１２０が形成されている。このゲート絶縁層１２０の材料は、ゲート絶縁層１１０の材料と同様の絶縁体材料を利用可能である。
＜ｎ型無機トランジスタＮＴのチャネル領域１２６＞
ゲート絶縁層１２０上には無機半導体層１２６ａが設けられており、無機半導体層１２６ａのうち、ソース電極１２４とドレイン電極１２２との間の領域がｎ型無機トランジスタＮＴのチャネル領域１２６である。当該無機半導体層１２６ａは、化合物半導体または酸化物半導体により構成され、より好ましくは酸化物半導体により構成される。当該無機半導体層１２６ａを構成する酸化物半導体の例としては、例えば、酸化亜鉛（ＺｎＯ）、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）、酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物半導体（ａ−ＩＧＺＯ）、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、またはＳｎ−Ｉｎ−Ｚｎ酸化物等が挙げられる。
＜ＣＭＯＳ回路におけるｂ−ｂ’の断面図＞
図６は、本実施形態のＣＭＯＳ回路におけるｂ−ｂ’の箇所の断面図である。図６において、基板１００、有機半導体層１０６ａ、ゲート絶縁層１１０、ゲート電極１１２、ゲート絶縁層１２０、及び無機半導体層１２６ａの構成は、既に説明した図５と同様である。よって、ここではこれら同様の構成についての説明を省略する。
＜ｎ型無機トランジスタＮＴのドレイン電極１２２、ソース電極１２４＞
図６において、ゲート絶縁層１２０の上にはｎ型無機トランジスタＮＴのドレイン電極１２２及びソース電極１２４が形成されている。このｎ型無機トランジスタＮＴのドレイン電極１２２及びソース電極１２４は、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４で用いられる導電体材料で構成される。
＜ＣＭＯＳ回路におけるｃ−ｃ’の断面図＞
図７は、本実施形態のＣＭＯＳ回路におけるｃ−ｃ’の箇所の断面図である。図７において、基板１００、ｐ型有機トランジスタＰＴのドレイン電極１０４、ゲート絶縁層１１０、ゲート絶縁層１２０、及びｎ型無機トランジスタＮＴのドレイン電極１２２の構成は、既に説明した図５及び図６と同様である。よって、ここではこれら同様の構成についての説明を省略する。
＜層間コンタクト１３０＞
図７において、ｐ型有機トランジスタＰＴのドレイン電極１０４の上には、ゲート絶縁層１１０とゲート絶縁層１２０とを貫通する層間コンタクト１３０が設けられており、ｐ型有機トランジスタＰＴのドレイン電極１０４とｎ型無機トランジスタＮＴのドレイン電極１２２とは、層間コンタクト１３０を介して電気的に接続される。この層間コンタクト１３０は、導電体材料で構成されており、上記のｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４と同様の導電体材料を用いて構成される。
＜導電体１１４＞
ゲート絶縁層１１０の上には、層間コンタクト１３０を取り巻くように、導電体材料によって構成された導電体１１４が形成されている。導電体１１４は、層間コンタクト１３０と電気的に接続されている。導電体１１４を構成する導電体材料は、ｐ型有機トランジスタＰＴと同様の導電体材料を用いて構成される。
本実施形態における半導体装置では、上記のように層間コンタクト１３０及び導電体１１４を形成することで、ゲート絶縁層１１０及び１２０によって電気的に分離された層の間を接続することが可能となる。上記の実施形態ではｐ型有機トランジスタＰＴのドレイン電極１０４と、ｎ型無機トランジスタＮＴのドレイン電極１２２とを接続したが、この形態に限るものではない。つまり、ｐ型有機トランジスタＰＴのソース電極１０２またはドレイン電極１０４と、ｎ型無機トランジスタＮＴのソース電極１２４またはドレイン電極１２２と、ゲート電極１１２とのうちのいずれか２つを電気的に接続する際に、層間コンタクト１３０及び導電体１１４を用いて接続することが可能である。
たとえば、ｎ型無機トランジスタＮＴのソース電極１２４と、ゲート電極１１２とを電気的に接続する構成例を図８に示した。図８に示すように、基板１００上には導電体１０８が形成されている。導電体１０８の上には、ゲート絶縁層１１０とゲート絶縁層１２０とを貫通する層間コンタクト１３０が設けられており、ｎ型無機トランジスタＮＴのソース電極１２４とゲート電極１１２とは、層間コンタクト１３０を介して電気的に接続される。
＜まとめ＞
以上のように、本実施形態における半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。
かかる構成の半導体装置によれば、従来の、無機トランジスタのチャネル領域と有機トランジスタのチャネル領域が平面視において重ならないよう構成された半導体装置と比較して、小さな面積の半導体装置を提供することが可能となる。
また、上記半導体装置によれば、ｐ型有機トランジスタＰＴの上に、少なくともｎ型無機トランジスタＮＴを備えているので、従来の半導体装置と比較して、ｐ型有機トランジスタＰＴの封止効果が高くなる。すなわち、周辺気体に含まれる酸素や水分による影響によって劣化しやすい有機半導体層１０６ａの上に、ｎ型無機トランジスタＮＴを構成する部材が設けられているため、ｐ型有機トランジスタＰＴの劣化を抑制することが可能となる。ひいては、半導体装置が劣化することを抑制し、安定した動作の半導体装置を提供することができる。
また、有機半導体層１０６ａを覆うようにゲート絶縁層１２０を設けることが好ましい。この構成によれば、有機半導体層１０６ａの上部全体にゲート絶縁層１２０が設けられているため、より高い封止効果を得ることができる。
また、有機半導体層１０６ａの上にゲート絶縁層１１０等を形成しているため、有機半導体層１０６ａの上部にゲート絶縁層１１０等とゲート絶縁層１２０とが設けられることとなり、より高い封止効果を得ることができる。
有機半導体層１０６ａを覆うようにゲート絶縁層１１０を設けることが好ましい。この構成によれば、有機半導体層１０６ａの上部全体にゲート絶縁層１１０が設けられているため、より高い封止効果を得ることができる。
また、本実施形態における半導体装置は、ｐ型有機トランジスタＰＴのチャネル領域１０６とｎ型無機トランジスタＮＴのチャネル領域１２６との間に、ｐ型有機トランジスタＰＴのゲート電極１１２及びｎ型無機トランジスタのゲート電極１１２として機能する電極が形成されていることが好ましい。
かかる構成の半導体装置によれば、ｐ型有機トランジスタＰＴとｎ型無機トランジスタＮＴとのゲート電極１１２を共通にすることができ、それぞれ独立にゲート電極を形成する場合と比較して、半導体装置の層を少なくすることが可能となる。これにより、半導体装置の製造工程を短縮させることができる。また、安価な半導体装置を提供することが可能となる。さらに、ＣＭＯＳ回路の形成を容易にすることができる。
また、本実施形態で示したように、以下のような構成にすることが好ましい。すなわち、ゲート絶縁層１１０の下には、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４が形成されており、ゲート絶縁層１１０とゲート絶縁層１２０の間には、ゲート電極１１２が形成されており、ゲート絶縁層１２０の上には、ｎ型無機トランジスタのソース電極１２４及びドレイン電極１２２が形成される。そして、ｐ型有機トランジスタＰＴのソース電極１０２またはドレイン電極１０４のいずれか一方と、ｎ型無機トランジスタＮＴのソース電極１２４またはドレイン電極１２２のいずれか一方とは、ゲート絶縁層１１０とゲート絶縁層１２０とにわたって形成された第１の導電体としての層間コンタクト１３０を介して接続される。さらに、ゲート絶縁層１１０とゲート絶縁層１２０の間には、層間コンタクト１３０と電気的に接続された第２の導電体としての導電体１１４が形成されている。
かかる構成の半導体装置は、ｐ型有機トランジスタＰＴのソース電極１０２またはドレイン電極１０４のいずれか一方と、ｎ型無機トランジスタＮＴのソース電極１２４またはドレイン電極１２２のいずれか一方を接続する際に、層間コンタクト１３０のみならず、ゲート絶縁層１１０とゲート絶縁層１２０の間に形成された導電体１１４を介する構成としている。当該構成により、接続部分の電気抵抗を小さくし、電気損失の少ない半導体装置を提供することが可能となる。ひいては、消費電力が小さく、発熱の少ない半導体装置を提供することができる。また、層間コンタクト１３０等による接続部分の断線による接続不良の発生を減少させることもできる。
また、本実施形態で示したように、以下のような構成にすることが好ましい。すなわち、ゲート絶縁層１１０の下には、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４が形成されており、ゲート絶縁層１１０とゲート絶縁層１２０の間には、ゲート電極１１２が形成されており、ゲート絶縁層１２０の上には、ｎ型無機トランジスタＮＴのソース電極１２４及びドレイン電極１２２が形成される。そして、ゲート電極１１２と、ｎ型無機トランジスタＮＴのソース電極１２４またはドレイン電極１２２のいずれか一方とは、ゲート絶縁層１１０とゲート絶縁層１２０とにわたって形成された層間コンタクト１３０を介して接続される。さらに、ゲート絶縁層１１０の下には、層間コンタクト１３０と電気的に接続された第２の導電体としての導電体１１４が形成されている。
かかる構成の半導体装置は、ゲート電極１１２と、ｎ型無機トランジスタＮＴのソース電極１２４またはドレイン電極１２２のいずれか一方を接続する際に、層間コンタクト１３０のみならず、ゲート絶縁層１１０の下に形成された導電体１１４を介する構成としている。当該構成により、接続部分の電気抵抗を小さくし、電気損失の少ない半導体装置を提供することが可能となる。ひいては、消費電力が小さく、発熱の少ない半導体装置を提供することができる。また、層間コンタクト１３０等による接続部分の断線による接続不良の発生を減少させることもできる。
また、平面視において、ｎ型無機トランジスタＮＴのチャネル領域１２６の外側に、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４の少なくとも一方が形成されていることが好ましい。
かかる構成の半導体装置によれば、ｎ型無機トランジスタＮＴのチャネル領域１２６の下には、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４のうち、少なくとも一方が形成されない。そのため、ｎ型無機トランジスタＮＴのチャネル領域１２６に凹凸が生じることを防ぐことができる。これにより、より平坦なチャネル領域１２６を形成可能となり、ｎ型無機トランジスタＮＴの動作が安定し、安定した動作の半導体装置を提供することが可能となる。
また、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４の双方が、平面視において、ｎ型無機トランジスタＮＴのチャネル領域１２６の外側に形成されることが、より好ましい。
当該構成によれば、さらに平坦なチャネル領域１２６を形成可能であり、さらに安定した同他の半導体装置を提供することが可能となる。
また、ｎ型無機トランジスタＮＴのゲート絶縁層１２０がポリマーで形成されていることが好ましい。
かかる構成の半導体装置によれば、外力により破壊されづらいポリマーによってｎ型無機トランジスタＮＴのゲート絶縁層１２０が形成されているため、破壊されづらい半導体装置を提供することが可能となる。
＜補足＞
なお、本実施形態において導電体材料により構成される、ｐ型有機トランジスタＰＴのソース電極１０２、ドレイン電極１０４、ゲート電極１１２、導電体１１４、ｎ型無機トランジスタＮＴのドレイン電極１２２、ソース電極１２４、及び層間コンタクト１３０は、互いに異なる導電体材料によって構成されてもよい。ゲート絶縁層１１０及び１２０についても、互いに異なる絶縁体材料によって構成されてもよい。
また、本実施形態ではインバーター回路を例に挙げて説明したが、本発明の趣旨の範囲において、例えば、複数入力ＮＡＮＤ回路、複数入力ＮＯＲ回路、シフトレジスタ回路、ラッチ回路、レベルシフタ回路、バッファ回路、またはカレントミラー回路等のあらゆる半導体回路に適用可能である。
また、本実施形態のｐ型有機トランジスタＰＴにおいては、ソース電極１０２及びドレイン電極１０４が有機半導体層１０６ａの下に設けられたボトムコンタクト構造を例に挙げて説明したが、これに限るものではない。すなわち、ソース電極１０２及びドレイン電極１０４が有機半導体層１０６ａの上に設けられたトップコンタクト構造のｐ型有機トランジスタＰＴを用いてもよい。
同様に、本実施形態のｎ型無機トランジスタＮＴはトップコンタクト構造を例に挙げて説明したが、ボトムコンタクト構造のｎ型無機トランジスタＮＴを用いてもよい。
＜３．本実施形態の半導体装置の製造方法＞
ここで、本実施形態の半導体装置の製造方法について、図５乃至図７を参照しながら簡単に説明する。
＜（１）基板＞
まず、有機トランジスタを形成するための基板を準備する。
＜（２）ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４の形成工程＞
次に、図５及び図６に示すように、基板１００上にｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４を形成する。
このソース電極１０２及びドレイン電極１０４は、例えば基板上の一面に導電体層を形成後に、フォトエッチングなどにより不要部分を除去する方法等を用いることができる。また、所定の形状に穴をあけたメタルスルーマスクを通して基板上に導電体の蒸着を行うことにより、ソース電極１０２及びドレイン電極１０４を形成することも可能である。また、金属微粒子及びグラファイトのような導電性粒子を含むポリマー混合物をソース電極１０２及びドレイン電極１０４の導電体材料として用いる場合、液滴吐出法による溶液パターニングによって形成することができる。この液滴吐出法を用いた場合、より簡易に、かつ低コストで電極形成を行うことができる。
＜（３）ｐ型有機トランジスタＰＴのチャネル領域１０６の形成工程＞
次に、図５及び図６に示すように、基板１００上に有機半導体層１０６ａを形成する。有機半導体層１０６ａのうち、ソース電極１０２とドレイン電極１０４との間の領域がチャネル領域１０６となる。有機半導体層１０６ａの形成においては、真空蒸着法、分子線エピタキシャル成長法、ＣＶＤ法、スパッタリング法、プラズマ重合法、電界重合法、化学重合法、イオンプレーティング法、スピンコート法、キャスト法、引き上げ法、ラングミュアブロジェット法、スプレー法、液滴吐出法、ロールコート法、バーコート法、ディスペンス法、またはシルクスクリーン法等を用いることができるが、これらに限定されるものではない。特に液滴吐出法、スピンコート法、ディップコート法、ロールコート法、またはバーコート法により当該有機半導体層１０６ａを形成することは、有機半導体の溶液を用いて簡単かつ精密に薄膜が形成できるため好ましい。
＜（４）ゲート絶縁層１１０の形成工程＞
次に、図５乃至図７に示すように、ゲート絶縁層１１０を形成する。
ゲート絶縁層１１０を有機材料で形成する場合、有機材料またはその前駆体を含む溶液を、ゲート絶縁層１１０を覆うように塗布した後、必要に応じて、この塗膜に対して後処理（例えば加熱、赤外線の照射、または超音波の付与等）を施すことにより形成することができる。有機材料またはその前駆体を含む溶液を、ゲート絶縁層１１０へ塗布する方法としては、スピンコート法やディップコート法のような塗布法、液滴吐出法やスクリーン法等の印刷法等を用いることができる。
また、ゲート絶縁層１１０を無機材料で形成する場合、例えば、熱酸化法、ＣＶＤ法、またはＳＯＧ法により形成することができる。
＜（５）コンタクトホールの形成工程＞
必要に応じて、ゲート電極１１２と、ｐ型有機トランジスタＰＴのソース電極１０２またはドレイン電極１０４とを電気的に接続するためのコンタクトホールを形成する。コンタクトホールを形成する方法としては、ウェットエッチング、またはドライエッチング等が挙げられる。ウェットエッチングは、酸、塩基、芳香族系溶媒、ケトン系溶媒、アルコール系溶媒、または有機溶媒を用いて行われる。ウェットエッチングに用いられる酸としては、例えばフッ酸、硝酸、塩酸、または硫酸等が挙げられる。ウェットエッチングに用いられる塩基としては、水酸化ナトリウム、水酸化カリウム、水酸化カルシウム、またはアンモニア等が挙げられる。ドライエッチングは、酸素プラズマ、アルゴンプラズマ、またはＣＦ４プラズマを用いて行われる。
また、半導体レーザー、エキシマレーザー、切削加工用のレーザー、ルビーレーザー、ガラスレーザー、ＹＡＧレーザー、または炭酸ガスレーザーによるレーザーアブレーション法を用いてもよい。半導体レーザーとしては、ＧａＡｌＡｓまたはＩｎＧａＡｓＰ等が用いられる。エキシマレーザーとしては、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、またはＸｅＦ等が用いられる。切削加工用のレーザーとしては、Ａｒイオンレーザー等が用いられる。
さらに、プレス装置ダイシングソー、ダイアモンドブレード、またはダイアモンドニードルを用いた機械的な加工方法等を用いてもよい。
なお、この工程はゲート絶縁層１２０を形成した後に形成する層間コンタクト１３０で代用することも可能である。
＜（６）ゲート電極１１２、及び導電体１１４の形成工程＞
次に、図５乃至図７に示すように、ゲート電極１１２及び導電体１１４を形成する。当該工程は、同じく導電体材料により構成される、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４を形成する工程と同様の方法を用いることができる。
なお、上記コンタクトホールを形成した場合には、当該工程において、ｐ型有機トランジスタＰＴのソース電極１０２またはドレイン電極１０４と、ゲート電極１１２とを電気的に接続し、導通させることも可能である。また、コンタクトホールが形成された部分に、例えば金属微粒子のような導電性粒子を含むポリマー混合物を、液滴吐出法のような溶液パターニング方法で塗布することで導通部を形成することもできる。この方法によれば、導通の不具合による歩留まりの低下を防ぐことができる。
＜（７）ゲート絶縁層１２０の形成工程＞
次に、図５乃至図７に示すように、ゲート絶縁層１２０を形成する。当該工程は、ゲート絶縁層１１０の形成工程と同様の方法を用いることができる。
＜（８）ｎ型無機トランジスタＮＴのチャネル領域１２６の形成工程＞
次に、図５及び図６に示すように、ゲート絶縁層１２０上に無機半導体層１２６ａを形成する。無機半導体層１２６ａのうち、ソース電極１２４とドレイン電極１２２との間の領域がチャネル領域１２６となる。無機半導体層１２６ａは、例えば、スパッタ法、レーザーアブレーション法等の従来の方法を用いることで形成することができる。
＜（９）ｎ型無機トランジスタＮＴのソース電極１２４及びドレイン電極１２２の形成工程＞
次に、図５及び図６に示すように、ｎ型無機トランジスタＮＴのソース電極１２４及びドレイン電極１２２を形成する。当該工程は、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４の形成工程と同様の方法を用いることができる。
＜（１０）層間コンタクト１３０の形成工程＞
次に、図７に示すようにｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４、ゲート電極１１２、並びにｎ型無機トランジスタＮＴのソース電極１２４及びドレイン電極１２２のうちのいずれか２つを電気的に接続するための層間コンタクト１３０を形成する。層間コンタクト１３０は、コンタクトホールの形成工程と同様の方法により形成可能である。本実施形態では、ｐ型有機トランジスタＰＴのドレイン電極１０４をｎ型無機トランジスタＮＴのドレイン電極１２２と接続する例を示してある。
＜（１１）封止層の形成工程＞
さらに、必要に応じて、半導体装置を水分や酸素、光から保護するための封止層（図示せず）を形成してもよい。封止層は、酸化ケイ素、酸化アルミ、もしくは酸化タンタル等の無機酸化物、窒化ケイ素等の無機窒化物、ポリビニルフェノール（ＰＶＰ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリエチレン、パリレン膜、ＵＶ硬化樹脂等の絶縁性有機ポリマー、またはこれらの積層膜を用いて形成することができる。
＜４．実施形態２＞
本実施形態は、実施形態１と同様、有機トランジスタと無機トランジスタとを備えた半導体装置であり、ＣＭＯＳ回路で形成したインバーター回路を具体例として説明する。ただし、本実施形態２は、ｐ型有機トランジスタＰＴのソース電極１０２、ドレイン電極１０４、及びチャネル領域１０６の形状だけが実施形態１と相違するので、この相違点を中心に説明する。
＜ＣＭＯＳ回路の平面図＞
図９は、本実施形態における、ＣＭＯＳ回路で構成したインバーター回路の平面図である。図９において、本実施形態のインバーター回路は、ｐ型有機トランジスタＰＴ及びｎ型無機トランジスタＮＴを備えて構成される。ｐ型有機トランジスタＰＴは、ソース電極１０２、ドレイン電極１０４、ゲート絶縁層１１０（図示せず）、及び有機半導体層１０６ａ（図示せず）を含んでおり、ｎ型無機トランジスタＮＴは、ソース電極１２４、ドレイン電極１２２、ゲート絶縁層１２０（図示せず）、及び無機半導体層１２６ａ（図示せず）を含んでいる。
図１０は、本実施形態におけるＣＭＯＳ回路のうち、基板上に形成されたｐ型有機トランジスタＰＴの有機半導体層１０６ａ、ソース電極１０２、ドレイン電極１０４、及びチャネル領域１０６と、ｐ型有機トランジスタＰＴの上に形成されたゲート電極１１２との配置を示す平面図である。
図１１は、本実施形態におけるＣＭＯＳ回路のうち、ｐ型有機トランジスタＰＴの上、かつｎ型無機トランジスタＮＴの下に形成されたゲート電極１１２と、ｎ型無機トランジスタＮＴの無機半導体層１２６ａ、ドレイン電極１２２、ソース電極１２４、及びチャネル領域１２６との配置を示す平面図である。
＜ソース電極１０２及びドレイン電極１０４＞
図１０に示すように、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４は、いずれも櫛歯状の形状を有している。平面視において、ソース電極１０２の３本の櫛歯１０２ａのうち一の歯は、少なくともその一部が、ドレイン電極１０４の３本の櫛歯１０４ａのうち互いに隣り合う２本の櫛歯の間に挟まれるように形成されている。また、平面視において、ドレイン電極１０４の３本の櫛歯１０４ａのうち一の歯は、少なくともその一部が、ソース電極１０２の３本の櫛歯１０２ａのうち互いに隣り合う２本の櫛歯の間に挟まれるように形成されている。言い換えれば、ソース電極１０２の櫛歯１０２ａのうちの少なくとも１本における、少なくとも当該櫛歯の端部は、ドレイン電極１０４の互いに隣り合う２本の櫛歯に、所定の間隔を置いて挟まれているともいえる。また、ドレイン電極１０４の櫛歯１０４ａのうちの少なくとも１本における、少なくとも当該櫛歯の端部は、ソース電極１０２の互いに隣り合う２本の櫛歯に、所定の間隔を置いて挟まれているともいえる。そして、有機半導体層１０６ａのうち、互いに隣り合う櫛歯１０２ａと櫛歯１０４ａとの間の領域がチャネル領域１０６となる。
さらに、ｐ型有機トランジスタＰＴのソース電極１０２の櫛歯１０２ａ及びドレイン電極１０４の櫛歯１０４ａは、ｎ型無機トランジスタＮＴのソース電極１２４からドレイン電極１２２へ向かう方向と平行に延在している。言い換えると、ソース電極１０２の櫛歯１０２ａ及びドレイン電極１０４の櫛歯１０４ａは、ｎ型無機トランジスタＮＴのチャネル長方向に延在している。
この構成によれば、ｎ型無機トランジスタＮＴのチャネル領域１２６のソース電極１２４側端部からドレイン電極１２２側端部にわたって、かつｎ型無機トランジスタＮＴのチャネル長方向に沿って、ｐ型有機トランジスタＰＴのソース電極１０２の櫛歯１０２ａ及びドレイン電極１０４の櫛歯１０４ａに起因する凹凸が生じない領域を設けることができる。櫛歯１０２ａ及び櫛歯１０４ａとｎ型無機トランジスタＮＴのチャネル長方向とは必ずしも互いに平行でなくても、ｎ型無機トランジスタＮＴのチャネル長方向に沿って櫛歯１０２ａ及び櫛歯１０４ａに起因する凹凸が生じない領域を設けることができる。櫛歯１０２ａ及び櫛歯１０４ａとｎ型無機トランジスタＮＴのチャネル長方向とを互いに平行にすれば、ｎ型無機トランジスタＮＴのチャネル長方向に沿って櫛歯１０２ａ及び櫛歯１０４ａに起因する凹凸が生じない領域の面積を最大にすることができるため、互いに平行にすることが好ましい。しかし、ｎ型無機トランジスタＮＴのチャネル長方向に沿って当該凹凸が生じない領域を設けるためには、櫛歯１０２ａ及び櫛歯１０４ａとｎ型無機トランジスタＮＴのチャネル長方向とがなす角を、互いに隣り合う櫛歯１０２ａと櫛歯１０４ａとの間隔と、ｎ型無機トランジスタＮＴのチャネル長に応じて適宜決定すればよい。
＜ＣＭＯＳ回路におけるｄ−ｄ’の断面図＞
図１２は、本実施形態のＣＭＯＳ回路におけるｄ−ｄ’の箇所の断面図である。
＜ｐ型有機トランジスタＰＴのソース電極１０２、ドレイン電極１０４＞
基板１００上には、導電体材料で構成された、ｐ型有機トランジスタＰＴのソース電極１０２の櫛歯１０２ａ及びドレイン電極１０４の櫛歯１０４ａが形成されている。図１２に示すように、これらのソース電極１０２の櫛歯１０２ａ及びドレイン電極１０４の櫛歯１０４ａは、所定の間隔を置いて交互に設けられている。なお、当該ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４を構成する導電体材料は、実施形態１で説明したｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４の材料と同様に選択可能である。
＜ｐ型有機トランジスタＰＴのチャネル領域１０６＞
また、基板１００上には有機半導体層１０６ａが設けられており、互いに隣り合う櫛歯１０２ａと櫛歯１０４ａとの間の領域がチャネル領域１０６である。有機半導体層１０６ａを構成する有機半導体材料は、実施形態１で説明したｐ型有機トランジスタＰＴのチャネル領域１０６の材料と同様に選択可能である。
＜まとめ＞
上記のとおり、本実施形態における半導体装置は、実施形態１における構成に加え、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４が、それぞれ櫛歯状に形成されていて、一方の電極における一の櫛歯が、他方の電極における互いに隣り合う２本の櫛歯の間に挟まれるように形成されていることを特徴とする。したがって、実施形態１における構成によって得られる効果に加えて、次のような効果も得られる。
トランジスタの電流駆動能力は、トランジスタのチャネル長、チャネル幅、及び移動度等の要素により決定される。ここで、一般的には、有機トランジスタの移動度は無機トランジスタの移動度と比較して低いため、双方の電流駆動能力を比較すると、有機トランジスタの電流駆動能力の方が低くなる。つまり、本実施形態の半導体装置における、ｐ型有機トランジスタＰＴとｎ型無機トランジスタＮＴと比較すると、ｐ型有機トランジスタＰＴの電流駆動能力が低くなってしまう。半導体装置においては、ｐ型有機トランジスタＰＴとｎ型無機トランジスタＮＴとの電流駆動能力が大きく異なると、回路動作が不安定になる場合があり好ましくない。ただし、この電流駆動能力は、上記のようにトランジスタのチャネル長等を変えることによって高くすることが可能である。
そこで、上記のような構成の本実施形態の半導体装置によれば、ｐ型有機トランジスタＰＴのチャネル領域１０６のチャネル幅を大きくすることができ、ｐ型有機トランジスタＰＴの電流駆動能力を高くすることができる。これによって、ｐ型有機トランジスタＰＴとｎ型無機トランジスタＮＴとの電流駆動能力との差を小さくすることができ、回路動作を安定化させることができる。
また、上記のとおり、本実施形態の半導体装置において、ｐ型有機トランジスタＰＴのソース電極１０２の櫛歯１０２ａ及びドレイン電極１０４の櫛歯１０４ａは、それぞれｎ型無機トランジスタＮＴのソース電極１２４からドレイン電極１２２へ向かう方向に延在している。
トランジスタのチャネル領域において、ソース電極からドレイン電極へ向かう方向（チャネル長方向）に凹凸が存在すると、チャネル領域が部分的に薄くなったり厚くなったりして電流の流れがスムーズでなくなる等の問題が生じる。その結果、トランジスタの動作が不安定になることがある。このチャネル領域の凹凸は、そのチャネル領域の下に形成された電極の配線などに起因する。
上記構成の半導体装置によれば、ｎ型無機トランジスタＮＴのチャネル領域１２６のソース電極１２４側端部からドレイン電極１２２側端部にわたって、かつｎ型無機トランジスタＮＴのチャネル長方向に沿って、ｐ型有機トランジスタＰＴのソース電極１０２の櫛歯１０２ａ及びドレイン電極１０４の櫛歯１０４ａに起因する凹凸が生じない領域を設けることができる。これにより、ｎ型無機トランジスタＮＴの動作が安定し、安定した動作の半導体装置を提供することが可能となる。
本実施形態では、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４が、いずれも櫛歯状の形状を有している例を示したが、実施形態１において、たとえばｐ型有機トランジスタＰＴのチャネル長を小さくするためにｐ型有機トランジスタＰＴのソース電極１０２とドレイン電極１０４との間隔を小さくした場合においても、同様な効果が得られる。すなわち、ソース電極１０２やドレイン電極１０４の形状に関わらず、チャネル領域１２６のソース電極１２４側端部からドレイン電極１２２側端部にわたって、かつｎ型無機トランジスタＮＴのチャネル長方向に沿って、ｐ型有機トランジスタＰＴのソース電極１０２及びドレイン電極１０４に起因する凹凸が生じない領域を設けることができるように、ソース電極１０２及びドレイン電極１０４を配置することによって、安定した動作の半導体装置を提供することが可能となる。そして、当該凹凸が生じない領域の面積が最大になるようにソース電極１０２及びドレイン電極１０４を配置すれば、ｎ型無機トランジスタＮＴの動作を安定化させる効果を最も大きくすることができる。
＜補足＞
なお、本実施形態において導電体材料により構成される、ｐ型有機トランジスタＰＴのソース電極１０２、ドレイン電極１０４、ゲート電極１１２、導電体１１４、ｎ型無機トランジスタＮＴのドレイン電極１２２、ソース電極１２４、及び層間コンタクト１３０は、実施形態１と同様に、互いに異なる導電体材料によって構成されてもよい。ゲート絶縁層１１０及び１２０についても、互いに異なる絶縁体材料によって構成されてもよい。
＜５．半導体装置を含む電子機器の構成例＞
次に、図１３を参照しながら、本発明の半導体装置を備えた電子機器の具体例を説明する。図１３は携帯電話への適用例を示す。携帯電話５３０は、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、及び電気光学装置５００を備えている。この電気光学装置５００は、実施形態１及び２で説明した半導体装置を含んで構成される。
また、実施形態１及び２で説明した半導体装置は、例えば、メモリー、無線タグ、ＩＣタグ、圧力センサ、温度センサ、光センサ、加速度センサ、歪センサ、磁気センサ、湿度センサ、キャパシタ、電圧センサ、またはケミカルセンサ等の電子部品に利用可能である。また、これらを含むあらゆる電子機器に適用可能であり、例えば液晶表示装置、有機ＥＬ表示装置、携帯電話、ノートＰＣ等にも利用可能である。
かかる構成の電子機器は、上記いずれかの半導体装置の特徴を有するので、例えば、小さな面積の半導体装置を用いることが可能となり、より小さな電子機器を提供することが可能となる。
以上、本発明の実施形態についてそれぞれ説明したが、それぞれの実施形態はあくまで本発明の一例に過ぎず、これらに限定されるものではない。すなわち、本発明はその要旨を逸脱しない範囲で種々に変更が可能であり、それぞれの実施形態に基づいて適宜変形されたもの等を含む。また、それぞれの実施形態は互いに矛盾を生じない範囲で組み合わせが可能である。
１００…基板、１０２…ｐ型有機トランジスタＰＴのソース電極、１０４…ｐ型有機トランジスタＰＴのドレイン電極、１０６…ｐ型有機トランジスタＰＴのチャネル領域、１０６ａ…有機半導体層、１０８…導電体、１１０…ゲート絶縁層、１１２…ゲート電極、１１４…導電体、１２０…ゲート絶縁層、１２２…ｎ型無機トランジスタＮＴのドレイン電極、１２４…ｎ型無機トランジスタＮＴのソース電極、１２６…ｎ型無機トランジスタＮＴのチャネル領域、１２６ａ…無機半導体層、１３０…層間コンタクト、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、ＰＴ…ｐ型有機トランジスタ、ＮＴ…ｎ型無機トランジスタ、ＶＤＤ…電源電位、ＶＩＮ…入力端子、ＶＯＵＴ…出力端子、ＶＳＳ…接地電位

Claims (2)

  1. 基板と、
    前記基板の上に設けられた有機半導体層を含むｐ型の有機トランジスタと、
    前記有機トランジスタの上に設けられた無機半導体層を含むｎ型の無機トランジスタと、を備え、
    前記無機トランジスタのチャネル領域は、前記有機トランジスタのチャネル領域と、平面視において少なくとも部分的に重なっており、
    前記有機トランジスタのゲート絶縁層の上層かつ前記無機トランジスタのゲート絶縁層の下層に、前記有機トランジスタのゲート電極として機能するとともに前記無機トランジスタのゲート電極として機能する電極が設けられており、
    前記ゲート電極と、前記無機トランジスタのソース電極またはドレイン電極のいずれか一方とは、前記有機トランジスタのゲート絶縁層と前記無機トランジスタのゲート絶縁層とにわたって形成された第１の導電体を介して接続されており、
    前記有機トランジスタのゲート絶縁層の下層には、前記第１の導電体と電気的に接続された第２の導電体が形成されている
    ことを特徴とする半導体装置。
  2. 基板と、
    前記基板の上に設けられた有機半導体層を含むｐ型の有機トランジスタと、
    前記有機トランジスタの上に設けられた無機半導体層を含むｎ型の無機トランジスタと、を備え、
    前記有機トランジスタはトップゲート構造を有し、前記無機トランジスタはボトムゲート構造を有し、
    前記有機トランジスタと前記無機トランジスタとによってＣＭＯＳ回路が形成されており、
    前記無機トランジスタのチャネル領域は、前記有機トランジスタのチャネル領域と、平面視において少なくとも部分的に重なっており、
    前記有機トランジスタのゲート絶縁層の上層かつ前記無機トランジスタのゲート絶縁層の下層に、前記有機トランジスタのゲート電極として機能するとともに前記無機トランジスタのゲート電極として機能する電極が設けられており、
    前記ゲート電極と、前記無機トランジスタのソース電極またはドレイン電極のいずれか一方とは、前記有機トランジスタのゲート絶縁層と前記無機トランジスタのゲート絶縁層とにわたって形成された第１の導電体を介して接続されており、
    前記有機トランジスタのゲート絶縁層の下層には、前記第１の導電体と電気的に接続された第２の導電体が形成されている
    ことを特徴とする半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6128378B2 (ja) * 2013-03-26 2017-05-17 国立大学法人山形大学 有機薄膜トランジスタを用いたセンサーデバイス
KR102302275B1 (ko) * 2015-02-28 2021-09-15 삼성디스플레이 주식회사 유기 발광 표시 장치
EP3244225A1 (en) * 2016-05-12 2017-11-15 Nxp B.V. Sensor module and method of manufacture
JP2022130245A (ja) * 2021-02-25 2022-09-06 国立大学法人 東京大学 無機／有機ハイブリッド相補型半導体デバイス及びその製造方法
CN116686091A (zh) * 2021-12-29 2023-09-01 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824144B2 (ja) * 1987-06-10 1996-03-06 三菱電機株式会社 半導体装置の製造方法
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
JP2734962B2 (ja) 1993-12-27 1998-04-02 日本電気株式会社 薄膜トランジスタ及びその製造方法
US5625199A (en) * 1996-01-16 1997-04-29 Lucent Technologies Inc. Article comprising complementary circuit with inorganic n-channel and organic p-channel thin film transistors
US6657229B1 (en) * 1996-05-28 2003-12-02 United Microelectronics Corporation Semiconductor device having multiple transistors sharing a common gate
AU751935B2 (en) * 1998-06-19 2002-08-29 Mathias Bonse An integrated inorganic/organic complementary thin-film transistor circuit and a method for its production
JP2001284597A (ja) * 2000-03-31 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
JP2002184993A (ja) * 2000-12-11 2002-06-28 Sony Corp 半導体装置
JP4144183B2 (ja) 2001-02-14 2008-09-03 セイコーエプソン株式会社 電気光学装置、その製造方法及び投射型表示装置
US6998683B2 (en) * 2002-10-03 2006-02-14 Micron Technology, Inc. TFT-based common gate CMOS inverters, and computer systems utilizing novel CMOS inverters
JP2005109148A (ja) * 2003-09-30 2005-04-21 Sanyo Electric Co Ltd 半導体装置
JP4100351B2 (ja) * 2004-02-09 2008-06-11 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JP2006019659A (ja) * 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd 電界効果トランジスタと、それを用いた表示装置及び無線識別タグ
DE102004059467A1 (de) 2004-12-10 2006-07-20 Polyic Gmbh & Co. Kg Gatter aus organischen Feldeffekttransistoren
KR100687431B1 (ko) * 2004-12-30 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP2006278621A (ja) 2005-03-29 2006-10-12 Toppan Printing Co Ltd トランジスタ論理回路の製造方法
US7397072B2 (en) * 2005-12-01 2008-07-08 Board Of Regents, The University Of Texas System Structure for and method of using a four terminal hybrid silicon/organic field effect sensor device
JP2007251100A (ja) 2006-03-20 2007-09-27 Epson Imaging Devices Corp 電気光学装置、電子機器および半導体装置
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2009076644A (ja) * 2007-09-20 2009-04-09 Seiko Epson Corp 有機半導体装置、有機半導体装置の製造方法、電気光学装置、及び電子機器

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