JP5540954B2

JP5540954B2 - ブリッジ装置及びインタフェース装置、並びに通信方法

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Publication number: JP5540954B2
Application number: JP2010157955A
Authority: JP
Inventors: 通雄倉本; 康之三森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-07-12
Filing date: 2010-07-12
Publication date: 2014-07-02
Anticipated expiration: 2030-07-12
Also published as: JP2012023443A; US20120008633A1; US8477777B2

Description

本発明は、例えばフレームの転送を行うブリッジ装置及び当該ブリッジ装置が備えるインタフェース装置、並びにブリッジ装置における通信方法の技術分野に関する。

複数の端末装置を接続する装置として、ブリッジ装置がある。ブリッジ装置は、例えばパソコンやルータ等の端末装置に接続される複数の物理ポートを有しており、各物理ポートに入力されるフレームを、宛先に応じた他の物理ポートから送出する。その結果、複数の端末装置間でのフレームの転送が行われる。

このようなブリッジ装置には、複数のラインカード（インタフェースカードないしは通信カード）を実装可能なブリッジ装置がある。各ラインカードは、端末装置に接続される複数の物理ポートを有しており、各物理ポートに入力されるフレームを、送信先アドレスに応じた他の物理ポートを有する他のラインカードへと送信（つまり、転送）する。他のラインカードは、送信されてきたフレームを、送信先アドレスに応じた他の物理ポートから送出する。その結果、複数の端末装置間でのフレームの転送が行われる。

各ラインカードは、自己の物理ポート及び他のラインカードの物理ポートに接続された端末装置のＭＡＣアドレスと物理ポート及びラインカードとが対応付けられているＭＡＣアドレステーブルを管理する。具体的には、各ラインカードは、フレームに含まれる送信先ＭＡＣアドレス（ＭＡＣＤＡ：Mac Destination Address）及び送信元ＭＡＣアドレス（ＭＡＣＳＡ：Mac Source Address）のうちの送信元ＭＡＣアドレスを参照することで、端末装置のＭＡＣアドレス並びに当該端末装置が接続された物理ポート及び通信カードを学習する。その後、各ラインカードは、フレームが入力されると、ＭＡＣアドレステーブルを参照することで、入力されたフレームをどのラインカードのどの物理ポートに出力すべきかを判断する。そして、入力側のラインカードは、例えば装置内ヘッダ情報（あるいはルーティングヘッダ）をフレームに付加して、ブリッジ装置内の他のラインカードに送信する。一方で、ＭＡＣアドレステーブルに記憶されていない（つまり、含まれていない）送信先ＭＡＣアドレスを含むフレームが入力された場合には、当該フレームは、送信先不明として全ラインカードの全物理ポートにブロードキャストされる。これは、フラッディングと呼ばれる処理である。

特開２００９−１９４７０６特開２００４−１９３８２１

上述したように、ＭＡＣアドレステーブルに記憶されていない送信先ＭＡＣアドレス（つまり、未学習の送信先ＭＡＣアドレス）を含むフレームが入力された場合には、一律にフラッディングが実行される。加えて、一のラインカードのＭＡＣアドレステーブルに記憶されていない送信先ＭＡＣアドレスを含むフレームが一のラインカードに入力された場合には、当該送信先ＭＡＣアドレスが他のラインカードのＭＡＣアドレステーブルに記憶されていたとしても、フラッディングが実行される。つまり、複数のラインカード間でＭＡＣアドレステーブルの同期をとっていないがゆえに、１つのブリッジ装置内の他のラインカードで学習済みの送信先ＭＡＣアドレスを有するフレームであったとしても、当該フレームが入力される一のラインカードで未学習である限りは、フラッディングが継続して実行される。しかしながら、フラッディングがユニキャストの数倍の通信帯域を使用するがゆえに、ブリッジ装置の性能が低下してしまいかねない。

本発明が解決しようとする課題には上記のようなものが一例として挙げられる。本発明は、例えばアドレスの未学習に起因するフラッディングを抑制することが可能なブリッジ装置及びインタフェース装置、並びに通信方法を提供することを目的とする。

上記課題は、複数の端末装置の間でのフレームの転送を行う第１インタフェース装置及び第２インタフェース装置を備えるブリッジ装置によって解決され得る。第１インタフェース装置は、第１格納手段と、付与手段と、第１送信手段とを備える。第１格納手段は、端末装置が接続されたインタフェース装置と端末装置のアドレスとの対応付けを記憶する第１アドレステーブルを格納する。より具体的には、第１格納手段は、例えば、端末装置が接続されたインタフェース装置と端末装置のアドレスとの対応付けであって且つ第１インタフェース装置によって学習済みの対応付けを記憶する第１アドレステーブルを格納する。付与手段は、第１アドレステーブルがフレームの送信先となる端末装置のアドレス（つまり、フレームの送信先アドレス）を記憶しているか否かを示す第１フラグを、送信すべきフレームに付与する。第１送信手段は、第１フラグが付与されたフレームを、第２インタフェース装置に送信する。第２インタフェース装置は、第２格納手段と、第１受信手段と、判定手段と、第２送信手段とを備える。第２格納手段は、端末装置が接続されたインタフェース装置と端末装置のアドレスとの対応付けを記憶する第２アドレステーブルを格納する。より具体的には、第２格納手段は、例えば、端末装置が接続されたインタフェース装置と端末装置のアドレスとの対応付けであって且つ第２インタフェース装置によって学習済みの対応付けを記憶する第２アドレステーブルを格納する。第１受信手段は、第１インタフェース装置から送信されるフレームを受信する。判定手段は、受信したフレームに付与されている第１フラグが、第１アドレステーブルが送信先アドレスを記憶していないことを示す場合に、第２アドレステーブルが送信先アドレスを記憶している否かを判定する。第２送信手段は、第２アドレステーブルが送信先アドレスを記憶していると判定される場合に、第２アドレステーブルのうち少なくとも送信先アドレスに関連するアドレス情報を、第１インタフェース装置に送信する。

上記課題は、複数の端末装置の間でのフレームの転送を行う上述の第１インタフェース装置又は上述の第２インタフェース装置によって解決され得る。

上記課題は、複数の端末装置の間でのフレームの転送を行うブリッジ装置における通信方法によって解決され得る。尚、ブリッジ装置は、第１インタフェース装置及び第２インタフェース装置を備えている。第１インタフェース装置は、端末装置が接続されたインタフェース装置と端末装置のアドレスとの対応付けを記憶する第１アドレステーブルを格納する。第２インタフェース装置は、端末装置が接続されたインタフェース装置と端末装置のアドレスとの対応付けを記憶する第２アドレステーブルを格納する。当該通信方法では、付与工程と、第１送信工程と、受信工程と、判定工程と、第２送信工程とが実行される。付与工程では、上述した付与手段が行う動作と同様の動作が行われる。第１送信工程では、上述した第１送信手段が行う動作と同様の動作が行われる。受信工程では、上述した第１受信手段が行う動作と同様の動作が行われる。判定工程では、上述した判定手段が行う動作と同様の動作が行われる。第２送信工程では、上述した第２送信手段が行う動作と同様の動作が行われる。

以上説明したブリッジ装置及びインタフェース装置、並びに通信方法によれば、アドレスの未学習に起因するフラッディングが抑制される。

本実施形態のブリッジ装置の構成を示すブロック図である。本実施形態のラインカードの構成を示すブロック図である。ＭＡＣアドレステーブルのデータ構造を示すデータ構造図である。データフレームのデータ構造を示すデータ構造図である。本実施形態のＮＰＵの構成を示すブロック図である。学習情報フレームのデータ構造を示すデータ構造図である。ブリッジ装置が備える各ラインカードのうち入力側のラインカードの動作の流れを示すフローチャートである。ブリッジ装置が備える各ラインカードのうち出力側のラインカードの動作の流れを示すフローチャートである。図７から図８に示す動作が行われる場合のブリッジ装置の状態の遷移の具体例の一過程を示す模式図である。図７から図８に示す動作が行われる場合のブリッジ装置の状態の遷移の具体例の一過程を示す模式図である。図７から図８に示す動作が行われる場合のブリッジ装置の状態の遷移の具体例の一過程を示す模式図である。図７から図８に示す動作が行われる場合のブリッジ装置の状態の遷移の具体例の一過程を示す模式図である。図７から図８に示す動作が行われる場合のブリッジ装置の状態の遷移の具体例の一過程を示す模式図である。変形例のＮＰＵの構成を示すブロック図である。

以下、本発明を実施するための形態を、図面に基づいて説明する。

（１）ブリッジ装置の構成
図１を参照して、本実施形態のブリッジ装置１の構成について説明する。図１は、本実施形態のブリッジ装置１の構成を示すブロック図である。

図１に示すように、ブリッジ装置１は、夫々が「インタフェース装置」の一例であるラインカード１０ａからラインカード１０ｄと、スイッチファブリック２０と、制御バス３０とを備えている。尚、ラインカード１０ａ、ラインカード１０ｂ、ラインカード１０ｃ及びラインカード１０を区別することなく説明する場合には、“ラインカード１０”と称して説明を進める。また、図１に示すラインカード１０の数は一例に過ぎず、ブリッジ装置１が備えるラインカード１０の数は任意であってもよい。但し、ブリッジ装置１は、複数の（つまり、２以上の）ラインカード１０を備えていることが好ましい。また、ラインカード１０ａからラインカード１０ｄは、ブリッジ装置１に対して任意に着脱可能であってもよいし、ブリッジ装置１に対して固定されていてもよい。

ラインカード１０ａからラインカード１０ｄは、スイッチファブリック２０を介して相互に接続されている。ラインカード１０ａからラインカード１０ｄは、スイッチファブリック２０を介して形成されるユーザプレーンを用いて、互いにフレーム４００（例えば、後述するデータフレーム４００ａや学習情報フレーム４００ｂ等）の受け渡しを行う。

ラインカード１０ａからラインカード１０ｄは、制御バス３０を介して相互に接続されていてもよい。但し、ブリッジ装置１が制御バス３０を備えていなくともよいため、ラインカード１０ａからラインカード１０ｄは、制御バス３０を介して相互に接続されていなくともよい。ラインカード１０ａからラインカード１０ｄは、制御バス３０を介して形成されるコントロールプレーンを用いて、任意の情報（例えば、制御情報であって後述の学習情報フレーム４００ｂないしは学習情報フレーム４００ｂに含まれる学習情報等）の受け渡しを行ってもよい。

ラインカード１０ａからラインカード１０ｄの夫々は、後述する物理ポート１１０を介して端末装置と接続されている。端末装置の一例として、例えば、パーソナルコンピュータや、ワークステーションや、ネットワーク端末や、ルータや、そのほかの情報処理機器ないしはネットワーク処理機器等があげられる。端末装置からブリッジ装置１に入力されたフレーム４００は、ラインカード１０及びスイッチファブリック２０を介して他の端末装置に対して転送される。

（２）ラインカードの構成
図２を参照して、本実施形態のラインカード１０の構成について説明する。図２は、本実施形態のラインカード１０の構成を示すブロック図である。

図２に示すように、ラインカード１０は、ｎ（但し、ｎは１以上の整数）個の物理ポート１１０＿１から１１０＿ｎと、ＮＰＵ（Network Processor Unit）１２０と、ＣＰＵ（Central Processor Unit）１３０と、メモリ１４０とを備えている。尚、物理ポート１１０＿１から物理ポート１１０＿ｎを区別することなく説明する場合には、“物理ポート１１０”と称して説明を進める。

ｎ個の物理ポート１１０＿１から１１０＿ｎの夫々は、ネットワークに接続するための接続ポートである。ｎ個の物理ポート１１０＿１から１１０＿ｎの夫々には、端末装置が接続される。尚、一つの物理ポート１１０には１つの端末装置が接続されることが好ましい。

ＮＰＵ１２０は、物理ポート１１０、ＣＰＵ１３０及びメモリ１４０と内部バスを介して接続されており、フレーム４００の転送処理を行う。具体的には、ＮＰＵ１２０は、物理ポート１１０を介して端末装置から入力されるフレーム４００を、スイッチファブリック２０を介して他のラインカード１０に対して送信する。加えて、ＮＰＵ１２０は、スイッチファブリック２０を介して他のラインカード１０から入力されるフレーム４００を、物理ポート１１０を介して端末装置に対して送信する。尚、ＮＰＵ１２０の詳細な構成については、後に詳述する（図４参照）。

ＣＰＵ１３０は、ＮＰＵ１２０及びメモリ１４０と内部バスを介して接続されており、例えば所定のファームウェアに基づいてラインカード１０全体の動作を制御する中央処理装置である。また、ＣＰＵ１３０は、制御バス３０を介して、同一ブリッジ装置１内の他のラインカード１０（具体的には、他のラインカード１０が備える他のＣＰＵ１３０）との間で、任意の情報の送受信処理を行ってもよい。

メモリ１４０は、ラインカード１０内部で使用するデータを一時的に格納する記憶領域を含んでいる。また、メモリ１４０は、ラインカード１０としての動作を行うためのプログラム（即ち、ファームウェア）が格納される記憶領域等を含んでいてもよい。このようなメモリ１４０としては、例えばＲＡＭ（Random Access Memory）等の半導体メモリや、その他の各種記録媒体が一例としてあげられる。

更に、メモリ１４０は、「第１格納手段」及び「第２格納手段」の一例であり、ＭＡＣ（Media Access Control）アドレステーブル１４１を格納している。以下、図３を参照して、ＭＡＣアドレステーブル１４１のデータ構造について説明する。図３は、ＭＡＣアドレステーブル１４１のデータ構造を示すデータ構造図である。

図３に示すように、ＭＡＣアドレステーブル１４１は、端末装置のＭＡＣアドレスと、当該端末装置に接続されているラインカード１０の識別番号及び当該端末装置に接続されている物理ポート１１０の識別番号の少なくとも一方との対応付けを示すエントリを一又は複数含んでいる。例えば、ＭＡＣアドレステーブル１４１は、当該ＭＡＣアドレステーブル１４１を格納するラインカード１０自身の物理ポート１１０に接続された端末装置のＭＡＣアドレスと、ラインカード１０自身の識別番号及び物理ポート１１０の識別番号の少なくとも一方との対応付けを示すエントリを一又は複数含んでいてもよい。或いは、ＭＡＣアドレステーブル１４１は、当該ＭＡＣアドレステーブル１４１を備えるラインカード１０とは異なる他のラインカード１０の物理ポート１１０に接続された端末装置のＭＡＣアドレスと、当該他のラインカード１０の識別番号及び物理ポート１１０の識別番号の少なくとも一方との対応付けを示すエントリを一又は複数含んでいてもよい。特に、ＭＡＣアドレステーブル１４１は、当該ＭＡＣテーブル１４１を備えるラインカード１０が学習済みであるエントリ（つまり、ラインカード１０が学習済みである端末装置のＭＡＣアドレスと、当該端末装置に接続されているラインカード１０及び物理ポート１１０の少なくとも一方の識別番号との対応付けを示すエントリ）を一又は複数含んでいる。

尚、図１では、端末装置のＭＡＣアドレスと、当該端末装置に接続されているラインカード１０及び物理ポート１１０の双方の識別番号との対応付けを示すエントリを複数含むＭＡＣアドレステーブル１４１の例を開示している。具体的には、図１は、「ＭＡＣ＃１」というＭＡＣアドレスを有する端末装置が、「カード＃１」というラインカード１０の「ポート＃１」という物理ポートに接続されていることを示すエントリを示している。同様に、図１は、「ＭＡＣ＃２」というＭＡＣアドレスを有する端末装置が、「カード＃２」というラインカード１０の「ポート＃１」という物理ポートに接続されていることを示すエントリを示している。同様に、図１は、「ＭＡＣ＃３」というＭＡＣアドレスを有する端末装置が、「カード＃２」というラインカード１０の「ポート＃２」という物理ポートに接続されていることを示すエントリを示している。

尚、ＭＡＣアドレステーブル１４１は、物理ポート１１０の識別番号を含むエントリに加えて又は代えて、物理ポート１１０に対して一意に対応付けられる論理ポートの識別番号を含むエントリを含んでいてもよい。

ここで、ラインカード１０によるＭＡＣアドレスの学習方法（言い換えれば、ＭＡＣアドレステーブル１４１へのエントリの追加方法）について、図４に示すフレーム４００のデータ構造を参照しながら説明する。

図４に示すように、スイッチファブリック２０を介して複数のラインカード１０間で送受信されるフレーム４００（例えば、後述するデータフレーム４００ａ）は、ブリッジ装置１内でのみ参照される装置内ヘッダ情報４１０と、当該フレーム４００を用いて転送するべき情報を格納するペイロード情報４２０とを含んでいる。図４は、フレーム４００の一例として、端末装置間で送受信されるべきフレーム（例えば、イーサネット（登録商標）フレーム等のＭＡＣフレーム）がペイロード情報４２０に格納されているデータフレーム４００ａを示している。

装置内ヘッダ情報４１０は、リザーブドエリアと、「第１フラグ」の一例であるＦ（Flooding）フラグ４１１と、「第２フラグ」の一例である学習情報フラグ４１２と、フレーム４００の送信元のラインカード１０を示す送信元カード情報と、フレーム４００の送信元の物理ポート１１０を示す送信元ポート情報とを含んでいる。尚、Ｆフラグ４１１及び学習情報フラグ４１２については後に詳述するため、ここでの説明は省略する。

ペイロード情報４２０に格納されるＭＡＣフレームは、当該ＭＡＣフレームの送信先の端末装置のＭＡＣアドレスを示す送信先ＭＡＣアドレス（ＭＡＣＤＡ：Mac Destination Address）４２１及び当該ＭＡＣフレームの送信元の端末装置のＭＡＣアドレスを示す送信元ＭＡＣアドレス（ＭＡＣＳＡ：Mac Source Address）４２２を含んでいる。

各ラインカード１０は、スイッチファブリック２０を介して他のラインカード１０から送信されるフレーム４００のうちの送信元ＭＡＣアドレス４２２を参照する。その結果、送信元ＭＡＣアドレス４２２が未学習である（つまり、送信元ＭＡＣアドレス４２２に対応するエントリがＭＡＣアドレステーブル１４１に記録されていないないしは含まれていない）場合には、各ラインカード１０は、フレーム４００から、送信元ＭＡＣアドレス４２２、並びに送信元カード情報及び送信元ポート情報を抽出する。各ラインカード１０は、抽出した送信元ＭＡＣアドレス４２２、並びに送信元カード情報及び送信元ポート情報を、新たなエントリとしてＭＡＣアドレステーブル１４１に追加する。その結果、ラインカード１０によるＭＡＣアドレスの学習（言い換えれば、ＭＡＣアドレステーブル１４１へのエントリの追加）が行われる。

（３）ＮＰＵの構成
図５を参照して、本実施形態のＮＰＵ１２０の構成について説明する。図５は、本実施形態のＮＰＵ１２０の構成を示すブロック図である。

図５に示すように、ＮＰＵ１２０は、フレーム４００の入力側の処理を行う入力側処理部１２１と、フレーム４００の出力側の処理を行う出力側処理部１２２とを備えている。尚、入力側の処理は、例えば、物理ポート１１０を介して端末装置から送信されるＭＡＣフレームを受信すると共に、スイッチファブリック２０を介して他のラインカード１０に対して当該ＭＡＣフレームを含むフレーム４００を送信する処理である。一方で、出力側の処理は、例えば、スイッチファブリック２０を介して他のラインカード１０から送信されるフレーム４００を受信すると共に、物理ポート１１０を介して端末装置に対して当該フレーム４００に含まれるＭＡＣフレームを送信する処理である。

尚、ＮＰＵ１２０は、入力側処理部１２１及び出力側処理部１２２の双方を備えていることが好ましい。但し、ＮＰＵ１２０は、入力側処理部１２１及び出力側処理部１２２のいずれか一方を備え且つ入力側処理部１２１及び出力側処理部１２２のいずれか他方を備えていなくともよい。

入力側処理部１２１は、ＭＡＣＤＡ検索部１２１１と、Ｆフラグ付与処理部１２１２と、フレーム送信部１２１３とを備えている。

ＭＡＣＤＡ検索部１２１１は、物理ポート１１０を介して端末装置から送信されるＭＡＣフレームを取得する。ＭＡＣＤＡ検索部１２１１は、取得したＭＡＣフレームに含まれる送信先ＭＡＣアドレス４２１に対応するエントリが、ＭＡＣアドレステーブル１４１内に含まれているか否かを判定する。つまり、ＭＡＣＤＡ検索部１２１１は、物理ポート１１０を介して端末装置から送信されるＭＡＣフレームに含まれる送信先ＭＡＣアドレス４２１と同一のＭＡＣアドレスを含むエントリが、ＭＡＣアドレステーブル１４１内に含まれているか否かを判定する。尚、ＭＡＣＤＡ検索部１２１１が参照するＭＡＣアドレステーブル１４１は、当該ＭＡＣＤＡ検索部１２１１を備えるラインカード１０内に格納されているＭＡＣアドレステーブル１４１であることが好ましい。言い換えれば、ＭＡＣＤＡ検索部１２１１が参照するＭＡＣアドレステーブル１４１は、当該ＭＡＣＤＡ検索部１２１１を備えるラインカード１０以外の他のラインカード１０内に格納されているＭＡＣアドレステーブル１４１でないことが好ましい。ＭＡＣＤＡ検索部１２１１は、判定結果を、取得したＭＡＣフレームと共にＦフラグ付与処理部１２１２へと出力する。

Ｆフラグ付与処理部１２１２は、「付与手段」の一例であり、フレーム４００に含まれるＦフラグ４１１を設定する。具体的には、Ｆフラグ付与処理部１２１２は、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれていない場合には、当該エントリが含まれていないことを示すフラグ値をＦフラグ４１１に設定する。他方で、Ｆフラグ付与処理部１２１２は、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれている場合には、当該エントリが含まれていることを示すフラグ値をＦフラグ４１１に設定する。尚、以下の説明では、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１に含まれていないことを示すフラグ値として“１”を用い且つ送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１に含まれていることを示すフラグ値として“０”を用いる例を採用する。Ｆフラグ付与処理部１２１２は、Ｆフラグ４１１が設定されたフレーム４００（つまり、ＭＡＣフレームをペイロード情報４２０に含むデータフレーム４００ａ）を、フレーム送信部１２１３へと出力する。

尚、Ｆフラグ付与処理部１２１２は、Ｆフラグ４１１の設定に加えて、ＭＡＣフレームに対して装置内ヘッダ情報４１０を付与することで、データフレーム４００ａを生成してもよい。或いは、Ｆフラグ付与処理部１２１２の前段又は後段に位置する任意の処理部（例えば、ＭＡＣＤＡ検索部１２１１やフレーム送信部１２１３やその他の不図示の処理部）が、ＭＡＣフレームに対して装置内ヘッダ情報４１０を付与することで、データフレーム４００ａを生成してもよい。

フレーム送信部１２１３は、「第１送信手段」の一例であり、スイッチファブリック２０を介して、データフレーム４００ａを他のラインカード１０に対して送信する。具体的には、フレーム送信部１２１３は、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれていない場合には、データフレーム４００ａを、ブリッジ装置１が備える全ての他のラインカード１０に対して送信する（つまり、フラッディングする）。他方で、フレーム送信部１２１３は、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれている場合には、データフレーム４００ａを、送信先ＭＡＣアドレス４２１に対応するラインカード１０に対して送信する（つまり、ユニキャストする）。

出力側処理部１２２は、フレーム受信部１２３と、学習情報フラグ判定部１２４と、データフレーム処理部１２５と、学習情報フレーム処理部１２６を備えている。

フレーム受信部１２３は、「第１受信手段」及び「第２受信手段」の一例であり、スイッチファブリック２０を介して他のラインカード１０から送信されるフレーム４００（例えば、データフレーム４００ａや学習情報フレーム４００ｂ）を取得する。フレーム受信部１２３は、取得したフレーム４００を、学習情報フラグ判定部１２４へと出力する。

学習情報フラグ判定部１２４は、フレーム受信部１２３が受信したフレーム４００に含まれる学習情報フラグ４１２の内容を判定する。具体的には、学習情報フラグ判定部１２４は、学習フラグ４１２を参照することで、フレーム受信部１２３が受信したフレーム４００がデータフレーム４００ａであるのか又は学習情報フレーム４００ｂであるのかを判定する。学習情報フラグ判定部１２４は、フレーム４００がデータフレーム４００ａである場合には、データフレーム４００ａをデータフレーム処理部１２５へと出力する。一方で、学習情報フラグ判定部１２４は、フレーム４００が学習情報フレーム４００ｂである場合には、学習情報フレーム４００ｂを学習情報フレーム処理部１２６へと出力する。

データフレーム処理部１２５は、フレーム４００のうちのデータフレーム４００ａに対する処理を行う。データフレーム処理部１２５は、Ｆフラグ判定処理部１２５１と、ＭＡＣＤＡ検索部１２５２と、学習情報生成部１２５３と、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４と、装置内ヘッダ削除部１２５５とを備えている。

Ｆフラグ判定処理部１２５１は、データフレーム４００ａに含まれるＦフラグ４１１の内容を判定する。具体的には、Ｆフラグ判定部１２５１は、Ｆフラグ４１１が“１（つまり、送信先ＭＡＣアドレス４２１に対応するエントリが、データフレーム４００ａの送信元のラインカード１０のＭＡＣアドレステーブル１４１内に含まれていないことを示す値）”であるのか又は“０（つまり、送信先ＭＡＣアドレス４２１に対応するエントリが、データフレーム４００ａの送信元のラインカード１０のＭＡＣアドレステーブル１４１内に含まれていることを示す値）”であるのかを判定する。Ｆフラグ判定処理部１２５１は、Ｆフラグ４１１が“１”である場合には、データフレーム４００ａを、ＭＡＣＤＡ検索部１２５２及びＭＡＣＳＡ検索・ＭＡＣ学習部１２５４へと出力する。他方で、Ｆフラグ判定処理部１２５１は、Ｆフラグ４１１が“０”である場合には、データフレーム４００ａを、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４へと出力する。

ＭＡＣＤＡ検索部１２５２は、「判定手段」の一例であり、データフレーム４００ａに含まれる送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれているか否かを判定する。尚、ＭＡＣＤＡ検索部１２５２が参照するＭＡＣアドレステーブル１４１は、当該ＭＡＣＤＡ検索部１２５２を備えるラインカード１０内に格納されているＭＡＣアドレステーブル１４１であることが好ましい。言い換えれば、ＭＡＣＤＡ検索部１２５２が参照するＭＡＣアドレステーブル１４１は、当該ＭＡＣＤＡ検索部１２５２を備えるラインカード１０以外の他のラインカード１０内に格納されているＭＡＣアドレステーブル１４１でないことが好ましい。ＭＡＣＤＡ検索部１２５２は、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれている場合には、データフレーム４００ａと共にＭＡＣアドレステーブル１４１の内容を学習情報生成部１２５３へと出力する。他方で、ＭＡＣＤＡ検索部１２５２は、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれていない場合には、動作を終了する。

学習情報生成部１２５３は、「第２送信手段」の一例であり、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれているとＭＡＣＤＡ検索部１２５２によって判定された場合に、学習情報フレーム４００ｂを生成する。学習情報生成部１２５３は、ＭＡＣＤＡ検索部１２５２から出力されるＭＡＣアドレステーブル１４１の内容に基づいて、学習情報フレーム４００ｂを生成する。学習情報生成部１２５３は、生成した学習情報フレーム４００ｂを、ブリッジ装置１が備える全てのラインカード１０に対して送信する（つまり、フラッディングする）。或いは、学習情報生成部１２５３は、生成した学習情報フレーム４００ｂを、データフレーム４００ａの送信元のラインカード１０に対して送信してもよい（つまり、ユニキャストしてもよい）。

ここで、図６を参照して、学習情報フレーム４００ｂについて説明する。図６は、学習情報フレーム４００ｂのデータ構造を示すデータ構造図である。

図６に示すように、学習情報フレーム４００ｂは、上述したデータフレーム４００ａと同様に、装置内ヘッダ情報４１０と、ペイロード情報４２０とを含んでいる。学習情報フレーム４００ｂの装置内ヘッダ情報４１０は、データフレーム４００ａの装置内ヘッダ情報と同一であってもよい。

装置内ヘッダ情報４１０に含まれる学習情報フラグ４１２には、フレーム４００がデータフレーム４００ａである場合には、フレーム４００がデータフレーム４００ａであることを示すフラグ値が設定される。他方で、学習情報フラグ４１２には、フレーム４００が学習情報フレーム４００ｂである場合には、フレーム４００が学習情報フレーム４００ｂであることを示すフラグ値が設定される。尚、以下の説明では、フレーム４００がデータフレーム４００ａであることを示すフラグ値として“０”を用い且つフレーム４００が学習情報フレーム４００ｂであることを示すフラグ値として“１”を用いる例を採用する。

学習情報フレーム４００ｂのペイロード情報４２０には、ＭＡＣアドレステーブル１４１の内容を示す学習情報が格納される。ペイロード情報４２０に格納される学習情報は、データフレーム４００ａに含まれる送信先ＭＡＣアドレス４２１に対応するエントリを含んでいる。更に、ペイロード情報４２０に格納される学習情報は、データフレーム４００ａに含まれる送信先ＭＡＣアドレス４２１に対応するエントリ以外のエントリの一部又は全てを含んでいてもよい。

尚、図６は、学習情報フレーム４００ｂのデータ構造が、データフレーム４００ａのデータ構造と同一となる例を示している。しかしながら、学習情報フレーム４００ｂのデータ構造が、データフレーム４００ａのデータ構造と異なっていてもよい。加えて、学習情報フレーム４００ｂのサイズは、データフレーム４００ａのサイズと同一であってもよいし異なっていてもよい。

再び図５において、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２に対応するエントリがＭＡＣアドレステーブル１４１に含まれているか否かを判定する。つまり、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２と同一のＭＡＣアドレスを含むエントリが、ＭＡＣアドレステーブル１４１内に含まれているか否かを判定する。尚、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４が参照するＭＡＣアドレステーブル１４１は、当該ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４を備えるラインカード１０内に格納されているＭＡＣアドレステーブル１４１であることが好ましい。言い換えれば、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４が参照するＭＡＣアドレステーブル１４１は、当該ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４を備えるラインカード１０以外の他のラインカード１０内に格納されているＭＡＣアドレステーブル１４１でないことが好ましい。ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、送信元ＭＡＣアドレス４２２に対応するエントリがＭＡＣアドレステーブル１４１に含まれていない場合には、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２、並びに送信元カード情報及び送信元ポート情報を抽出すると共に、新たなエントリとしてＭＡＣアドレステーブル１４１に追加する。他方で、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、送信元ＭＡＣアドレス４２２に対応するエントリがＭＡＣアドレステーブル１４１に含まれている場合には、新たなエントリの追加処理は行わなくともよい。その後、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、データフレーム４００ａを、装置内ヘッダ削除部１２５５へと出力する。

装置内ヘッダ削除部１２５５は、データフレーム４００ａの装置内ヘッダ情報４１０を削除する。装置内ヘッダ削除部１２５５は、装置内ヘッダ情報４１０が削除されたデータフレーム４００ａ（つまり、ＭＡＣフレーム）を、物理ポート１１０を介して端末装置へと送信する。

学習情報フレーム処理部１２６は、フレーム４００のうちの学習情報フレーム４００ｂに対する処理を行う。学習情報フレーム処理部１２６は、学習情報学習部１２６１と、フレーム廃棄部１２６２とを備えている。

学習情報学習部１２６１は、「学習手段」の一例であって、学習情報フレーム４００ｂに含まれている学習情報が示す新たなエントリを、ＭＡＣアドレステーブル１４１に追加する。学習情報学習部１２６１は、学習情報フレーム４００ｂを、フレーム廃棄部１２６２へと出力する。

フレーム廃棄部１２６２は、学習情報フレーム４００ｂを廃棄する。

（４）ラインカードの動作
図７及び図８を参照して、ブリッジ装置１が備える各ラインカード１０の動作について説明する。

（４−１）入力側のラインカードの動作
図７を参照して、ブリッジ装置１が備える各ラインカード１０のうち入力側のラインカード１０の動作について説明する。図７は、ブリッジ装置１が備える各ラインカード１０のうち入力側のラインカード１０の動作の流れを示すフローチャートである。尚、入力側のラインカード１０は、上述した入力側の処理を行うラインカード１０である。つまり、入力側のラインカード１０は、例えば、物理ポート１１０を介して端末装置から送信されるＭＡＣフレームを受信すると共に、スイッチファブリック２０を介して出力側のラインカード１０に対して当該ＭＡＣフレームを含むフレーム４００を送信する処理である。

図７に示すように、入力側のラインカード１０は、物理ポート１１０を介して端末装置から送信されるＭＡＣフレームを取得する（ステップＳ１１）。その後、ＭＡＣＤＡ検索部１２１１は、取得したＭＡＣフレームに含まれる送信先ＭＡＣアドレス４２１に対応するエントリが、ＭＡＣアドレステーブル１４１内に含まれているか否かを判定する（ステップＳ１２）。つまり、ＭＡＣＤＡ検索部１２１１は、取得したＭＡＣフレームに含まれる送信先ＭＡＣアドレス４２１に対応するエントリが、入力側のラインカード１０のＭＡＣアドレステーブル１４１内に含まれているか否かを判定する。

ステップＳ１２における判定の結果、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれていないと判定される場合には（ステップＳ１２：Ｎｏ）、ＭＡＣＤＡ検索部１２１１は、送信先ＭＡＣアドレス４２１に対応するエントリを、ＭＡＣアドレステーブル１４１から取得することができない（ステップＳ１３）。この場合、Ｆフラグ付与処理部１２１２は、Ｆフラグ４１１に“１（つまり、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１に含まれていないことを示すフラグ値）”を設定する（ステップＳ１４）。その後、フレーム送信部１２１３は、ステップＳ１１で取得したＭＡＣフレーム及びステップＳ１４で設定したＦフラグ４１１を含むデータフレーム４００ａを、ブリッジ装置１が備える全ての他のラインカード１０に対してフラッディングする（ステップＳ１５）。

他方で、ステップＳ１２における判定の結果、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれていると判定される場合には（ステップＳ１２：Ｙｅｓ）、ＭＡＣＤＡ検索部１２１１は、送信先ＭＡＣアドレス４２１に対応するエントリを、ＭＡＣアドレステーブル１４１から取得する（ステップＳ１６）。この場合、Ｆフラグ付与処理部１２１２は、Ｆフラグ４１１に“０（つまり、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１に含まれていることを示すフラグ値）”を設定する（ステップＳ１７）。その後、フレーム送信部１２１３は、ステップＳ１１で取得したＭＡＣフレーム及びステップＳ１７で設定したＦフラグ４１１を含むデータフレーム４００ａを、ステップＳ１６で取得したエントリが示すラインカード１０の物理ポート１１０に対してユニキャストする（ステップＳ１８）。

（４−２）出力側のラインカードの動作
図８を参照して、ブリッジ装置１が備える各ラインカード１０のうち出力側のラインカード１０の動作について説明する。図８は、ブリッジ装置１が備える各ラインカード１０のうち出力側のラインカード１０の動作の流れを示すフローチャートである。尚、出力側のラインカード１０は、上述した出力側の処理を行うラインカード１０である。つまり、出力側のラインカード１０は、例えば、例えば、スイッチファブリック２０を介して入力側のラインカード１０から送信されるフレーム４００を受信すると共に、物理ポート１１０を介して端末装置に対して当該フレーム４００に含まれるＭＡＣフレームを送信する処理である。

図８に示すように、出力側のラインカード１０が備えるフレーム受信部１２３は、スイッチファブリック２０を介して入力側のラインカード１０から送信されるフレーム４００（例えば、データフレーム４００ａや学習情報フレーム４００ｂ）を受信する（ステップＳ２０）。その後、学習情報フラグ判定部１２４は、受信したフレーム４００に含まれる学習情報フラグ４１２に設定されているフラグ値が“１（つまり、フレーム４００が学習情報フレーム４００ｂであることを示すフラグ値）”であるか否かを判定する（ステップＳ２１）。

ステップＳ２１における判定の結果、学習情報フラグ４１２に設定されているフラグ値が“１”ではないと判定される場合には（ステップＳ２１：Ｎｏ）、受信したフレーム４００がデータフレーム４００ａであると判定される。このため、学習情報フラグ判定部１２４は、データフレーム４００ａをデータフレーム処理部１２５へと出力する。

データフレーム処理部１２５では、データフレーム４００ａに対して以下の動作が行われる。まず、Ｆフラグ判定処理部１２５１は、データフレーム４００ａに含まれるＦフラグ４１１に設定されているフラグ値が“１（つまり、送信先ＭＡＣアドレス４２１に対応するエントリが、入力側のラインカード１０のＭＡＣアドレステーブル１４１内に含まれていないことを示す値）”であるか否かを判定する（ステップＳ２２）。

ステップＳ２２における判定の結果、Ｆフラグ４１１に設定されているフラグ値が“１”でないと判定される場合には（ステップＳ２２：Ｎｏ）、以下に説明するステップＳ２６以降の動作が行われる。

他方で、ステップＳ２２における判定の結果、Ｆフラグ４１１に設定されているフラグ値が“１”であると判定される場合には（ステップＳ２２：Ｙｅｓ）、ＭＡＣＤＡ検索部１２５２は、データフレーム４００ａに含まれる送信先ＭＡＣアドレス４２１に対応するエントリが、ＭＡＣアドレステーブル１４１内に含まれているか否かを判定する（ステップＳ２３）。つまり、ＭＡＣＤＡ検索部１２５２は、入力側のラインカード１０のＭＡＣアドレステーブル１４１に含まれていない送信先ＭＡＣアドレス４２１に対応するエントリが、出力側のラインカード１０のＭＡＣアドレステーブル１４１内に含まれているか否かを判定する。

ステップＳ２３における判定の結果、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれていないと判定される場合には（ステップＳ２３：Ｎｏ）、以下に説明するステップＳ２６以降の動作が行われる。

他方で、ステップＳ２３における判定の結果、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれていると判定される場合には（ステップＳ２３：Ｙｅｓ）、学習情報生成部１２５３は、学習情報フレーム４００ｂを生成する（ステップＳ２４）。このとき、ＭＡＣＤＡ検索部１２５２は、ステップＳ２３の判定を行う際に参照するＭＡＣアドレステーブル１４１の内容を学習情報生成部１２５３に対して出力することが好ましい。学習情報生成部１２５３は、ＭＡＣＤＡ検索部１２５２から出力されるＭＡＣアドレステーブル１４１の内容に基づいて、学習情報フレーム４００ｂを生成する。但し、学習情報生成部１２５３は、自身がＭＡＣアドレステーブル１４１を参照することで、学習情報フレーム４００ｂを生成してもよい。この場合には、ＭＡＣＤＡ検索部１２５２は、ステップＳ２３の判定を行う際に参照するＭＡＣアドレステーブル１４１の内容を学習情報生成部１２５３に対して出力しなくともよい。

その後、学習情報生成部１２５３は、ステップＳ２４において生成した学習情報フレーム４００ｂを、ブリッジ装置１が備える全てのラインカード１０に対してフラッディングする（ステップＳ２５）。

ステップＳ２３からステップＳ２５の動作に続いて、並行して又は相前後して、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２に対応するエントリがＭＡＣアドレステーブル１４１に含まれているか否かを判定する（ステップＳ２６）。つまり、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２に対応するエントリが、出力側のラインカード１０のＭＡＣアドレステーブル１４１に含まれているか否かを判定する。

ステップＳ２６における判定の結果、送信元ＭＡＣアドレス４２２に対応するエントリがＭＡＣアドレステーブル１４１に含まれていると判定される場合には（ステップＳ２６：Ｙｅｓ）、以下に説明するステップＳ２８の動作が行われる。

他方で、ステップＳ２６における判定の結果、送信元ＭＡＣアドレス４２２に対応するエントリがＭＡＣアドレステーブル１４１に含まれていないと判定される場合には（ステップＳ２６：Ｎｏ）、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、送信元ＭＡＣアドレス４２２を学習する（ステップＳ２７）。具体的には、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２、並びに送信元カード情報及び送信元ポート情報を抽出する。その後、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４は、抽出した送信元ＭＡＣアドレス４２２、並びに送信元カード情報及び送信元ポート情報を、新たなエントリとしてＭＡＣアドレステーブル１４１に追加する。

その後、装置内ヘッダ削除部１２５５は、データフレーム４００ａの装置内ヘッダ情報４１０を削除する（ステップＳ２８）。更に、装置内ヘッダ削除部１２５５は、装置内ヘッダ情報４１０が削除されたデータフレーム４００ａ（つまり、ＭＡＣフレーム）を、ブリッジ装置１の外部へと出力する（ステップＳ２９）。つまり、装置内ヘッダ削除部１２５５は、装置内ヘッダ情報４１０が削除されたデータフレーム４００ａ（つまり、ＭＡＣフレーム）を、物理ポート１１０を介して端末装置へと送信する。

他方で、ステップＳ２１における判定の結果、学習情報フラグ４１２に設定されているフラグ値が“１”であると判定される場合には（ステップＳ２１：Ｙｅｓ）、受信したフレーム４００が学習情報フレーム４００ｂであると判定される。このため、学習情報フラグ判定部１２４は、学習情報フレーム４００ｂを学習情報フレーム処理部１２６へと出力する。

学習情報フレーム処理部１２６では、学習情報フレーム４００ｂに対して以下の動作が行われる。まず、学習情報学習部１２６１は、学習情報フレーム４００ｂに含まれている学習情報を学習する（ステップＳ３１）。具体的には、学習情報学習部１２６１は、学習情報フレーム４００ｂに含まれている学習情報が示す新たなエントリを、出力側のラインカード１０のＭＡＣアドレステーブル１４１に追加する。その後、フレーム廃棄部１２６２は、学習情報フレーム４００ｂを廃棄する（ステップＳ３２）。

（５）具体例
図９から図１３を参照して、図７から図８に示す動作が行われる場合のブリッジ装置１の状態の遷移の具体例について説明する。図９から図１３は、図７から図８に示す動作が行われる場合のブリッジ装置１の状態の遷移の具体例の一過程を示す模式図である。

図９に示すように、「カード＃１」というカード識別番号を有するラインカード１０ａ、「カード＃２」というカード識別番号を有するラインカード１０ｂ、「カード＃３」というカード識別番号を有するラインカード１０ｃ及び「カード＃４」というカード識別番号を有するラインカード１０ｄがスイッチファブリック２０を介して相互に接続されているブリッジ装置１を例に挙げて説明を進める。ラインカード１０ａは、「ポート＃１」というポート識別番号を有する物理ポート１１０であって、「ＭＡＣ＃Ａ」というＭＡＣアドレスを有する端末装置＃Ａが接続されている物理ポート１１０を備える。ラインカード１０ｂは、「ポート＃１」というポート識別番号を有する物理ポート１１０であって、「ＭＡＣ＃Ｂ」というＭＡＣアドレスを有する端末装置＃Ｂが接続されている物理ポート１１０を備える。ラインカード１０ｃは、「ポート＃１」というポート識別番号を有する物理ポート１１０であって、「ＭＡＣ＃Ｃ」というＭＡＣアドレスを有する端末装置＃Ｃが接続されている物理ポート１１０を備える。ラインカード１０ｄは、「ポート＃１」というポート識別番号を有する物理ポート１１０であって、「ＭＡＣ＃Ｄ」というＭＡＣアドレスを有する端末装置＃Ｄが接続されている物理ポート１１０を備える。尚、初期状態では、ラインカード１０ａが備えるＭＡＣアドレステーブル１４１ａは、エントリを１つも含んでいないものとする。同様に、初期状態では、ラインカード１０ｂが備えるＭＡＣアドレステーブル１４１ｂは、エントリを１つも含んでいないものとする。同様に、初期状態では、ラインカード１０ｃが備えるＭＡＣアドレステーブル１４１ｃは、エントリを１つも含んでいないものとする。同様に、初期状態では、ラインカード１０ｄが備えるＭＡＣアドレステーブル１４１ｄは、エントリを１つも含んでいないものとする。

図１０に示すように、端末装置＃Ａから端末装置＃Ｂに対してＭＡＣフレームが転送されるとする。この場合、ＭＡＣフレームは、端末装置＃Ａからラインカード１０ａに入力される。図１０に示す状態では、ＭＡＣフレームに含まれる送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ｂ」に対応するエントリがＭＡＣアドレステーブル１４１ａに含まれていない。このため、ラインカード１０ａは、Ｆフラグ４１１に“１（つまり、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１ａに含まれていないことを示すフラグ値）”を設定する。また、ラインカード１０ａは、Ｆフラグ４１１が“１（Ｆ＝１）”となり、送信先ＭＡＣアドレス４２１が“ＭＡＣ＃Ｂ（ＤＡ＝Ｂ）”となり且つ送信元ＭＡＣアドレス４２２が“ＭＡＣ＃Ａ（ＳＡ＝Ａ）”となるデータフレーム４００ａを、ラインカード１０ｂ、ラインカード１０ｃ及びラインカード１０ｄの夫々に対してフラッディングする。

データフレーム４００ａを受信したラインカード１０ｂは、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ａ」に対応するエントリがＭＡＣアドレステーブル１４１ｂに含まれていないと判定する。このため、ラインカード１０ｂは、送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ａ」に対応するエントリをＭＡＣアドレステーブル１４１ｂに追加する。具体的には、ラインカード１０ｂは、送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ａ」と、ラインカード１０ａのカード識別番号＝「カード＃１」及びポート識別番号＝「ポート＃１」とが対応付けられているエントリを追加する。同様の動作は、ラインカード１０ｃ及びラインカード１０ｄによっても行われる。

その後、図１１に示すように、端末装置＃Ｂから端末装置＃Ａに対してＭＡＣフレームが転送されるとする。この場合、ＭＡＣフレームは、端末装置＃Ｂからラインカード１０ｂに入力される。図１１に示す状態では、ＭＡＣフレームに含まれる送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ａ」に対応するエントリがＭＡＣアドレステーブル１４１ｂに含まれている。このため、ラインカード１０ｂは、Ｆフラグ４１１に“０（つまり、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１ｂに含まれていることを示すフラグ値）”を設定する。また、ラインカード１０ｂは、Ｆフラグ４１１が“０（Ｆ＝０）”となり、送信先ＭＡＣアドレス４２１が“ＭＡＣ＃Ａ（ＤＡ＝Ａ）”となり且つ送信元ＭＡＣアドレス４２２が“ＭＡＣ＃Ｂ（ＳＡ＝Ｂ）”となるデータフレーム４００ａを、ラインカード１０ａにユニキャストする。

データフレーム４００ａを受信したラインカード１０ａは、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ｂ」に対応するエントリがＭＡＣアドレステーブル１４１ａに含まれていないと判定する。このため、ラインカード１０ａは、送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ｂ」に対応するエントリをＭＡＣアドレステーブル１４１ａに追加する。具体的には、ラインカード１０ａは、送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ｂ」と、ラインカード１０ｂのカード識別番号＝「カード＃２」及びポート識別番号＝「ポート＃１」とが対応付けられているエントリを追加する。

その後、図１２に示すように、端末装置＃Ｄから端末装置＃Ｂに対してＭＡＣフレームが転送されるとする。この場合、ＭＡＣフレームは、端末装置＃Ｄからラインカード１０ｄに入力される。図１２に示す状態では、ＭＡＣフレームに含まれる送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ｂ」に対応するエントリがＭＡＣアドレステーブル１４１ｄに含まれていない。このため、ラインカード１０ｄは、Ｆフラグ４１１に“１（つまり、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１ｄに含まれていないことを示すフラグ値）”を設定する。また、ラインカード１０ｄは、Ｆフラグ４１１が“１（Ｆ＝１）”となり、送信先ＭＡＣアドレス４２１が“ＭＡＣ＃Ｂ（ＤＡ＝Ｂ）”となり且つ送信元ＭＡＣアドレス４２２が“ＭＡＣ＃Ｄ（ＳＡ＝Ｄ）”となるデータフレーム４００ａを、ラインカード１０ａ、ラインカード１０ｂ及びラインカード１０ｃの夫々に対してフラッディングする。

データフレーム４００ａを受信したラインカード１０ａは、データフレーム４００ａに含まれる送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ｄ」に対応するエントリがＭＡＣアドレステーブル１４１ａに含まれていないと判定する。このため、ラインカード１０ａは、送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ｄ」に対応するエントリをＭＡＣアドレステーブル１４１ａに追加する。具体的には、ラインカード１０ａは、送信元ＭＡＣアドレス４２２＝「ＭＡＣ＃Ｄ」と、ラインカード１０ｄのカード識別番号＝「カード＃４」及びポート識別番号＝「ポート＃１」とが対応付けられているエントリを追加する。同様の動作は、ラインカード１０ｂ及びラインカード１０ｃによっても行われる。

加えて、データフレーム４００ａを受信したラインカード１０ａは、データフレーム４００ａに含まれるＦフラグ４１１が“１”であり且つ送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ｂ」に対応するエントリがＭＡＣアドレステーブル１４１ａに含まれていると判定する。このため、図１３に示すように、ラインカード１０ａは、送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ｂ」に対応するエントリを含む学習情報フレーム４００ｂを、ラインカード１０ｂ、ラインカード１０ｃ及びラインカード１０ｄの夫々に対してフラッディングする。その結果、図１３に示すように、学習情報フレーム４００ｂを受信したラインカード１０ｂは、送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ｂ」に対応するエントリをＭＡＣアドレステーブル１４１ｂに追加する。同様に、図１３に示すように、学習情報フレーム４００ｂを受信したラインカード１０ｃは、送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ｂ」に対応するエントリをＭＡＣアドレステーブル１４１ｃに追加する。図１３に示すように、学習情報フレーム４００ｂを受信したラインカード１０ｄは、送信先ＭＡＣアドレス４２１＝「ＭＡＣ＃Ｂ」に対応するエントリをＭＡＣアドレステーブル１４１ｄに追加する。

以上説明したように、本実施形態のブリッジ装置１によれば、ラインカード１０は、未学習のＭＡＣアドレス（つまり、ＭＡＣアドレステーブル１４１に含まれないＭＡＣアドレス）が存在することを示すＦフラグ４１１を付与したフレーム４００を送信することができる。このため、他のラインカード１０に対して、未学習のＭＡＣアドレスに関する情報を適切に要求することができる。このため、複数のラインカード１０間でのＭＡＣアドレスの効率的な学習が可能となる。

加えて、ラインカード１０は、Ｆフラグ４１１を付与したフレーム４００を送信することで、他のラインカード１０に対して、未学習のＭＡＣアドレスに関する情学習報を適切に要求することができる。つまり、ラインカード１０は、フレーム４００の送信とは別個独立に、未学習のＭＡＣアドレスに関する情報の要求を他のラインカード１０に対して送信しなくともよくなる。

本実施形態のブリッジ装置１によれば、ラインカード１０は、他のラインカード１０が未学習のＭＡＣアドレスを自身が既に学習していれば、他のラインカード１０が未学習のＭＡＣアドレスに関する学習情報を含む学習情報フレーム４００ｂを他のラインカード１０に対して送信することができる。このため、複数のラインカード１０間でのＭＡＣアドレスの効率的な学習が可能となる。
見学習の情報を送信することができる。このため、未学習のまま維持されることが避けられるため、フラッディングをなくせる
本実施形態のブリッジ装置１によれば、ラインカード１０は、他のラインカード１０から送信される学習情報フレーム４００ｂを参照することで、未学習のＭＡＣアドレスを学習することができる。このため、複数のラインカード１０間でのＭＡＣアドレスの効率的な学習が可能となる。更には、ＭＡＣアドレスが未学習のままになる可能性が相対的に低くなるため、フラッディングを抑制することができる。

本実施形態のブリッジ装置１によれば、ラインカード１０は、データフレーム４００ａと同様のデータ構造ないしは同様のサイズを有する学習情報フレーム４００ｂを採用することができる。このため、データフレーム４００ａとは異なるデータ構造ないしは異なるサイズを有する学習情報フレーム４００ｂを採用する場合と比較して、フレーム４００の処理に関する負荷を相対的に低減することができる。

尚、上述の説明では、ＭＡＣアドレスの学習について説明している。しかしながら、ＭＡＣアドレスに限らず、任意のアドレス（例えば、ネットワーク上で一意に又は所定の法則若しくは所定の規則に従って割り当てられるアドレス等）に対して上述した実施形態を適用してもよい。

（６）変形例
図１４を参照して、ラインカード１０の変形例について説明する。尚、ラインカード１０の変形例は、上述したラインカード１０の構成と比較して、ＮＰＵ１２０が異なっている。従って、以下では、説明の簡略化のために、ＮＰＵ１２０に着目して説明を進めると共に、上述したラインカード１０と同一の構成については、同一の参照符号を付してその詳細な説明については省略する。

図１４に示すように、変形例のＮＰＵ１２０ａは、上述したＮＰＵ１２０と同様に、入力側処理部１２１と、出力側処理部１２２ａとを備えている。変形例の出力側処理部１２２ａは、上述した出力処理部１２２と同様に、フレーム受信部１２３と、学習情報フラグ判定部１２４と、データフレーム処理部１２５ａと、学習情報フレーム処理部１２６を備えている。変形例のデータフレーム処理部１２５ａは、上述したデータフレーム処理部１２５と同様に、Ｆフラグ判定処理部１２５１と、ＭＡＣＤＡ検索部１２５２と、ＭＡＣＳＡ検索・ＭＡＣ学習部１２５４と、装置内ヘッダ削除部１２５５とを備えている。

変形例のデータフレーム処理部１２５ａは、学習情報ＣＰＵ伝達部１２５６ａを更に備えている。学習情報ＣＰＵ伝達部１２５６ａは、「第２送信手段」の一例であり、送信先ＭＡＣアドレス４２１に対応するエントリがＭＡＣアドレステーブル１４１内に含まれているとＭＡＣＤＡ検索部１２５２によって判定された場合に、ＭＡＣアドレステーブル１４１の内容を示す学習情報をＣＰＵ１３０へと出力する。

ＣＰＵ１３０は、制御バス３０を介して、ブリッジ装置１が備える全てのラインカード１０（具体的には、ラインカード１０が備えるＣＰＵ１３０）に対して学習情報を送信する（つまり、フラッディングする）。或いは、ＣＰＵ１３０は、制御バス３０を介して、データフレーム４００ａの送信元のラインカード１０に対して学習情報を送信してもよい（つまり、ユニキャストしてもよい）。

一方で、制御バス３０を介して学習情報を受信したＣＰＵ１３０は、学習情報の内容を学習情報学習部１２６１へと出力する。学習情報学習部１２６１は、学習情報が示す新たなエントリを、ＭＡＣアドレステーブル１４１に追加する。

以上説明したように、変形例によれば、上述したブリッジ装置１が享受する各種効果を好適に享受することができる。加えて、変形例によれば、ラインカード１０は、他のラインカード１０が未学習のＭＡＣアドレスに関する学習情報を、コントロールプレーンを用いて他のラインカード１０に対して送信することができる。つまり、ラインカード１０は、他のラインカード１０が未学習のＭＡＣアドレスに関する学習情報を、フレーム４００が送信されるユーザプレーンを用いて送信しなくともよくなる。このため、フレーム４００の送信に影響を与えることなく、他のラインカード１０が未学習のＭＡＣアドレスに関する学習情報を他のラインカード１０に対して送信することができる。

以上説明した実施形態に関して、更に以下の付記を開示する。

（付記１）
複数の端末装置の間でのフレームの転送を行う第１及び第２インタフェース装置を備えるブリッジ装置であって、
前記第１インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第１アドレステーブルを格納する第１格納手段と、
前記第１アドレステーブルが前記フレームの送信先となる前記端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグを、送信すべき前記フレームに付与する付与手段と、
前記第１フラグが付与された前記フレームを、前記第２インタフェース装置に送信する第１送信手段と
を備え、
前記第２インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第２アドレステーブルを格納する第２格納手段と、
前記第１インタフェース装置から送信される前記フレームを受信する第１受信手段と、
受信した前記フレームに付与されている前記第１フラグが、前記第１アドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記第２アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定手段と、
前記第２アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記第２アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記第１インタフェース装置に送信する第２送信手段と
を備えることを特徴とするブリッジ装置。

（付記２）
前記第１インタフェース装置は、
前記第２インタフェース装置から送信される前記アドレス情報を受信する第２受信手段と、
受信した前記アドレス情報を、前記第１アドレステーブルに反映させる学習手段と
を備えることを特徴とする付記１に記載のブリッジ装置。

（付記３）
前記第２送信手段は、前記フレームを用いて前記アドレス情報を送信することを特徴とする付記１又は２に記載のブリッジ装置。

（付記４）
前記第２送信手段は、前記アドレス情報を送信しているか否かを示す第２フラグが付与された前記フレームを用いて前記アドレス情報を送信し、
前記第１インタフェース装置は、前記第２フラグに基づいて、(i)受信したフレームを用いて前記アドレス情報が送信されている場合には、前記学習手段によって前記アドレス情報を反映させ、(ii)受信したフレームを用いて前記アドレス情報が送信されていない場合には、前記フレームを前記端末装置へと送信することを特徴とする付記１から３のいずれか一項に記載のブリッジ装置。

（付記５）
前記第２送信手段は、前記フレームを送信するためのユーザプレーンとは異なるプレーンを用いて、前記アドレス情報を送信することを特徴とする付記１から４のいずれか一項に記載のブリッジ装置。

（付記６）
前記アドレス情報のデータ構造及びデータサイズの少なくとも一方は、前記フレームのデータ構造及びデータサイズの少なくとも一方と同一であることを特徴とする付記１から５のいずれか一項に記載のブリッジ装置。

（付記７）
前記アドレスは、ＭＡＣ（Media Access Control）アドレスを含むことを特徴とする付記１から６のいずれか一項に記載のブリッジ装置。

（付記８）
複数の端末装置の間でのフレームの転送を行う複数のインタフェース装置を備えるブリッジ装置であって、
前記複数のインタフェース装置のうちの第１インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第１アドレステーブルを格納する第１格納手段と、
前記第１アドレステーブルが前記フレームの送信先となる前記端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグを、送信すべき前記フレームに付与する付与手段と、
前記第１フラグが付与された前記フレームを、前記複数のインタフェース装置に送信する第１送信手段と
を備え、
前記複数のインタフェース装置のうちの第２インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第２アドレステーブルを格納する第２格納手段と、
前記第１インタフェース装置から送信される前記フレームを受信する受信手段と、
受信した前記フレームに付与されている前記第１フラグが、前記第１アドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記第２アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定手段と、
前記第２アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記第２アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記複数のインタフェース装置に送信する第２送信手段と
を備えることを特徴とするブリッジ装置。

（付記９）
複数の端末装置の間でのフレームの転送を行うインタフェース装置を備えるブリッジ装置であって、
前記インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶するアドレステーブルを格納する格納手段と、
前記アドレステーブルが前記フレームの送信先となる前記端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグを、送信すべき前記フレームに付与する付与手段と、
前記第１フラグが付与された前記フレームを、他のインタフェース装置に送信する送信手段と
を備えることを特徴とするブリッジ装置。

（付記１０）
複数の端末装置の間でのフレームの転送を行うインタフェース装置を備えるブリッジ装置であって、
前記インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶するアドレステーブルを格納する格納手段と、
他のインタフェース装置から送信される前記フレームであって、且つ前記他のインタフェース装置が格納する他のアドレステーブルが前記フレームの送信先となる端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグが付与された前記フレームを受信する受信手段と、
受信した前記フレームに付与されている前記第１フラグが、前記他のアドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定手段と、
前記アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記他のインタフェース装置に送信する送信手段と
を備えることを特徴とするブリッジ装置。

（付記１１）
複数の端末装置の間でのフレームの転送を行うインタフェース装置であって、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶するアドレステーブルを格納する格納手段と、
前記アドレステーブルが前記フレームの送信先となる前記端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグを、送信すべき前記フレームに付与する付与手段と、
前記第１フラグが付与された前記フレームを、他のインタフェース装置に送信する送信手段と
を備えることを特徴とするインタフェース装置。

（付記１２）
複数の端末装置の間でのフレームの転送を行うインタフェース装置であって、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶するアドレステーブルを格納する格納手段と、
他のインタフェース装置から送信される前記フレームであって、且つ前記他のインタフェース装置が格納する他のアドレステーブルが前記フレームの送信先となる前記端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグが付与された前記フレームを受信する受信手段と、
受信した前記フレームに付与されている前記第１フラグが、前記他のアドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定手段と、
前記アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記他のインタフェース装置に送信する送信手段と
を備えることを特徴とするインタフェース装置。

（付記１３）
複数の端末装置の間でのフレームの転送を行うブリッジ装置であって、且つ前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第１及び第２アドレステーブルを夫々格納する第１及び第２インタフェース装置を備えるブリッジ装置における通信方法であって、
前記第１インタフェース装置において、前記第１アドレステーブルが前記フレームの送信先となる端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグを、送信すべき前記フレームに付与する付与工程と、
前記第１フラグが付与された前記フレームを、前記第１インタフェース装置から前記第２インタフェース装置に送信する第１送信工程と、
前記第２インタフェース装置において、前記第１インタフェース装置から送信される前記フレームを受信する受信工程と、
前記第２インタフェース装置において、受信した前記フレームに付与されている前記第１フラグが、前記第１アドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記第２アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定工程と、
前記第２アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記第２アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記第２インタフェース装置から前記第１インタフェース装置に送信する第２送信工程と
を備えることを特徴とする通信方法。

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うブリッジ装置及びインタフェース装置、並びに通信方法もまた本発明の技術的範囲に含まれるものである。

１ブリッジ装置
１０ラインカード
１１０物理ポート
１２０ＮＰＵ
１２１入力側処理部
１２１１ＭＡＣＤＡ検索部
１２１２Ｆフラグ付与処理部
１２１３フレーム送信部
１２２出力側処理部
１２３フレーム受信部
１２４学習情報判定部
１２５データフレーム処理部
１２５１Ｆフラグ判定処理部
１２５２ＭＡＣＤＡ検索部
１２５３学習情報生成部
１２５４ＭＡＣＳＡ検索・ＭＡＣ学習部
１２５５装置内ヘッダ削除部
１２６学習情報フレーム処理部
１２６１学習情報学習部
１２６２フレーム廃棄部
１３０ＣＰＵ
１４０メモリ
１４１ＭＡＣアドレステーブル
２０スイッチファブリック
３０制御バス
４００フレーム
４００ａデータフレーム
４００ｂ学習情報フレーム
４１０装置内ヘッダ情報
４１１Ｆフラグ
４１２学習情報フラグ
４２０ペイロード情報
４２１送信先ＭＡＣアドレス
４２２送信元ＭＡＣアドレス

Claims

複数の端末装置の間でのフレームの転送を行う第１及び第２インタフェース装置を備えるブリッジ装置であって、
前記第１インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第１アドレステーブルを格納する第１格納手段と、
前記第１アドレステーブルが前記フレームの送信先となる前記端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグを、送信すべき前記フレームに付与する付与手段と、
前記第１フラグが付与された前記フレームを、前記第２インタフェース装置に送信する第１送信手段と
を備え、
前記第２インタフェース装置は、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第２アドレステーブルを格納する第２格納手段と、
前記第１インタフェース装置から送信される前記フレームを受信する第１受信手段と、
受信した前記フレームに付与されている前記第１フラグが、前記第１アドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記第２アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定手段と、
前記第２アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記第２アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記第１インタフェース装置に送信する第２送信手段と
を備え、
前記アドレス情報のデータ構造及びデータサイズの少なくとも一方は、前記フレームのデータ構造及びデータサイズの少なくとも一方と同一であることを特徴とするブリッジ装置。
前記第１インタフェース装置は、
前記第２インタフェース装置から送信される前記アドレス情報を受信する第２受信手段と、
受信した前記アドレス情報を、前記第１アドレステーブルに反映させる学習手段と
を備えることを特徴とする請求項１に記載のブリッジ装置。
前記第２送信手段は、前記アドレス情報を送信しているか否かを示す第２フラグが付与された前記フレームを用いて前記アドレス情報を送信し、
前記第１インタフェース装置は、前記第２フラグに基づいて、(i)受信したフレームを用いて前記アドレス情報が送信されている場合には、前記学習手段によって前記アドレス情報を反映させ、(ii)受信したフレームを用いて前記アドレス情報が送信されていない場合には、前記フレームを前記端末装置へと送信することを特徴とする請求項２に記載のブリッジ装置。
前記第２送信手段は、前記フレームを送信するためのユーザプレーンとは異なるプレーンを用いて、前記アドレス情報を送信することを特徴とする請求項１から３のいずれか一項に記載のブリッジ装置。
複数の端末装置の間でのフレームの転送を行うインタフェース装置であって、
前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶するアドレステーブルを格納する格納手段と、
他のインタフェース装置から送信される前記フレームであって、且つ前記他のインタフェース装置が格納する他のアドレステーブルが前記フレームの送信先となる前記端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグが付与された前記フレームを受信する受信手段と、
受信した前記フレームに付与されている前記第１フラグが、前記他のアドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定手段と、
前記アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記他のインタフェース装置に送信する送信手段と
を備え、
前記アドレス情報のデータ構造及びデータサイズの少なくとも一方は、前記フレームのデータ構造及びデータサイズの少なくとも一方と同一であることを特徴とするインタフェース装置。
複数の端末装置の間でのフレームの転送を行うブリッジ装置であって、且つ前記端末装置が接続されたインタフェース装置と前記端末装置のアドレスとの対応付けを記憶する第１及び第２アドレステーブルを夫々格納する第１及び第２インタフェース装置を備えるブリッジ装置における通信方法であって、
前記第１インタフェース装置において、前記第１アドレステーブルが前記フレームの送信先となる端末装置のアドレスである送信先アドレスを記憶しているか否かを示す第１フラグを、送信すべき前記フレームに付与する付与工程と、
前記第１フラグが付与された前記フレームを、前記第１インタフェース装置から前記第２インタフェース装置に送信する第１送信工程と、
前記第２インタフェース装置において、前記第１インタフェース装置から送信される前記フレームを受信する受信工程と、
前記第２インタフェース装置において、受信した前記フレームに付与されている前記第１フラグが、前記第１アドレステーブルが前記送信先アドレスを記憶していないことを示す場合に、前記第２アドレステーブルが前記送信先アドレスを記憶している否かを判定する判定工程と、
前記第２アドレステーブルが前記送信先アドレスを記憶していると判定される場合に、前記第２アドレステーブルのうち少なくとも前記送信先アドレスに関連するアドレス情報を、前記第２インタフェース装置から前記第１インタフェース装置に送信する第２送信工程と
を備え、
前記アドレス情報のデータ構造及びデータサイズの少なくとも一方は、前記フレームのデータ構造及びデータサイズの少なくとも一方と同一であることを特徴とする通信方法。