[go: up one dir, main page]

JP5532744B2 - マルチチップモジュール及びマルチチップモジュールの製造方法 - Google Patents

マルチチップモジュール及びマルチチップモジュールの製造方法 Download PDF

Info

Publication number
JP5532744B2
JP5532744B2 JP2009191283A JP2009191283A JP5532744B2 JP 5532744 B2 JP5532744 B2 JP 5532744B2 JP 2009191283 A JP2009191283 A JP 2009191283A JP 2009191283 A JP2009191283 A JP 2009191283A JP 5532744 B2 JP5532744 B2 JP 5532744B2
Authority
JP
Japan
Prior art keywords
substrate
wiring
silicon interposer
organic package
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009191283A
Other languages
English (en)
Other versions
JP2011044561A (ja
Inventor
正輝 小出
大輔 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2009191283A priority Critical patent/JP5532744B2/ja
Priority to DE102010033789A priority patent/DE102010033789A1/de
Priority to US12/852,696 priority patent/US8811031B2/en
Publication of JP2011044561A publication Critical patent/JP2011044561A/ja
Application granted granted Critical
Publication of JP5532744B2 publication Critical patent/JP5532744B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本件は、マルチチップモジュール及びマルチチップモジュールの製造方法に関する。
異なる製造プロセスで製造されたシリコンチップを、基板上に複数個搭載した、マルチチップモジュール（ＭＣＭ：multi chip module）と呼ばれる半導体チップモジュールが、従来から存在している。このマルチチップモジュールでは、シリコンチップとして、むき出しの状態のベアチップが用いられており、各ベアチップをセラミックやビルドアップ基板等に形成した配線で接続していた（例えば、特許文献１参照）。
また、マルチチップモジュールにおいては、チップが動作する際に大きな熱が発生するため、予めビルドアップ基板を研磨や研削によって薄層にしておき、放熱性を高めるような工夫がなされていた（例えば、特許文献２参照）。
特開平６−２８３６６１号公報 特開平７−３７８４０号公報
しかしながら、上記特許文献２のような方法を用いても、チップの動作時に発生する熱の全てをマルチチップモジュールから取り除くことはできない。このため、当該熱が、チップや基板、あるいは基板に設けられるその他の部材を熱膨張させ、変形させるおそれがある。この熱膨張による変形は、各部材の疲労破壊を引き起こし、マルチチチップモジュールの寿命の短縮を招くおそれがある。
そこで本件は上記の課題に鑑みてなされたものであり、熱による配線基板への影響を低減することが可能なマルチチップモジュールを提供することを目的とする。また、熱による配線基板への影響が低減されたマルチチップモジュールの歩留まりを向上することが可能なマルチチップモジュールの製造方法を提供することを目的とする。
本明細書に記載のマルチチップモジュールは、複数の配線層を有する有機パッケージ基板と、前記有機パッケージ基板上に配置され、シリコン基板と、配線パターンが形成される絶縁層とを有する配線基板と、前記有機パッケージ基板と前記配線基板との電気的な接続を維持しつつ、前記有機パッケージ基板と前記配線基板との間で両基板に対して面で接触し、該両基板間を接着する接着層と、前記配線基板の前記接着層とは反対側の面に接続された複数のチップと、を備え、前記配線基板の膨張率α、前記有機パッケージ基板の膨張率β、前記接着層の膨張率γの大小関係が、α＜γ＜βであるマルチチップモジュールである。
本明細書に記載のマルチチップモジュールの製造方法は、シリコン基板と、配線パターンが形成される絶縁層とを有し、熱膨張率がαの配線基板を平板状部材に固定する工程と、前記平板状部材に固定された前記配線基板と、熱膨張率がβ（β＞α）で複数の配線層を有する有機パッケージ基板との間で、熱膨張率がγ（α＜γ＜β）の接着層を挟む工程と、前記配線基板と前記有機パッケージ基板との間で両基板に対して面で接触する接着層により、前記配線基板と前記有機パッケージ基板とを接着する工程と、前記配線基板から、前記平板状部材を除去する工程と、前記配線基板に、複数のチップを接続する工程と、を含むマルチチップモジュールの製造方法である。
本明細書に記載のマルチチップモジュールは、熱による配線基板への影響を低減することができるという効果を奏する。また、本明細書に記載のマルチチップモジュールの製造方法は、熱による配線基板への影響が低減されたマルチチップモジュールの歩留まりを向上することができるという効果を奏する。
一実施形態に係るマルチチップモジュールを模式的に示す断面図である。 シリコンインタポーザの一部を拡大して示す図である。 接着シート近傍を拡大して示す図である。 ＬＳＩチップの配置を示す平面図である。 図５（ａ）は、ＬＳＩチップの拡大図であり、図５（ｂ）は、ＬＳＩチップ間の接続状態を示す図である。 マルチチップモジュールの製造方法を説明するための図（その１）である。 マルチチップモジュールの製造方法を説明するための図（その２）である。 マルチチップモジュールの製造方法を説明するための図（その３）である。 マルチチップモジュールの製造方法を説明するための図（その４）である。
以下、マルチチップモジュール及びマルチチップモジュールの製造方法の一実施形態について、図１〜図９に基づいて詳細に説明する。図１には、一実施形態にかかるマルチチップモジュール１００の断面図が模式的に示されている。この図１に示すように、マルチチップモジュール１００は、マザーボード２００に対して、ハンダバンプ２１０を介して、固定されている。
マルチチップモジュール１００は、ベース基板１０と、シリコンインタポーザ２０と、チップとしての４つのＬＳＩチップ３０Ａ〜３０Ｄ（ＬＳＩチップ３０Ｃ，３０Ｄについては図４参照）と、ヒートスプレッダ５０と、を備える。
ベース基板１０は、ビルドアップ基板とも呼ばれている。このベース基板１０は、例えば、一辺が３０ｍｍ程度で、面積が９００ｍｍ2以上の大きさを有している。ベース基板１０は、コア基板と呼ばれる例えば４層の配線層を形成した基板（有機パッケージ基板）の、表面及び裏面にそれぞれ１層から３層の配線層を形成した多層プリント基板である。基板の材料としては、例えば、エポキシ樹脂やポリイミドなどが用いられている。また、配線の材料としては、例えば、銅が用いられている。ベース基板１０の膨張率はβ（βは、例えば１９ｐｐｍ）とされている。
シリコンインタポーザ２０は、シリコン基板２２と、該シリコン基板２２の上面に設けられた配線層２４とを有する。シリコン基板２２及び配線層２４は、例えば、一辺が３０ｍｍ程度で、面積が９００ｍｍ2以上の大きさを有している。また、シリコンインタポーザ２０全体で、０．６ｍｍ以下の厚さを有している。図２には、シリコンインタポーザ２０の一部が拡大して示されている。この図２に示すように、シリコン基板２２には、複数のビア穴２２ａが上下方向に貫通形成されている。このビア穴２２ａには、メッキにより銅などの金属が埋め込まれている。シリコン基板２２には、更にビア穴２２ａを塞ぐような状態で、ランド２２ｂが形成され、その上から配線層２４が形成される。配線層２４は、基板２２上に積層された絶縁層と、半導体露光装置等の半導体製造装置を用いて絶縁層に形成された配線パターン２６ａ及びビア穴２６ｂと、を有する。配線パターン２６ａの間隔ａは、たとえば、５０μｍ以下のファインピッチとされている。また、ビア穴２６ｂの間隔ｂは、およそ１５０〜２００μｍ程度のピッチとされている。このビア穴２６ｂは、銅などの金属によりメッキ（穴埋め）されている。配線層２４の上面には、配線パターン２６ａ及びビア穴２６ｂを塞ぐような状態で、ランド２６ｃが形成されている。
シリコンインタポーザ２０は、図１に示すように、ベース基板１０の上面に、接着層としての接着シート１８を介して固定されている。このシリコンインタポーザ２０の膨張率はα（α＜βであり、αは例えば３ｐｐｍ）とされている。
接着シート１８は、例えば、一辺が３０ｍｍ程度で、面積が９００ｍｍ2以上の大きさを有し、０．１ｍｍ以下の厚さを有している。この接着シート１８は、図３に拡大して示すように、接着シート本体１１８と、接着シート本体１１８の孔部１１８ａに充填された導電性樹脂１２０と、を有する。接着シート本体１１８の孔部１１８ａは、レーザ等を用いて穿孔されている。接着シート１８の熱膨張率はγ（α＜γ＜β）とされている。この接着シート１８は、ベース基板１０とシリコンインタポーザ２０に対して、面で接触している。
ＬＳＩチップ３０Ａ〜３０Ｄは、シリコンウエハに回路パターンを形成したものであり、図４の平面図に示すように、それぞれが近接して配置されている。ここで、前述したシリコンインタポーザ２０の配線パターン２６ａは、図４においてハッチングを付した領域２２０内に配置されている。領域２２０は、例えば１０ｍｍ×１０ｍｍの正方形領域である。
図５（ａ）には、ＬＳＩチップ３０Ａ〜３０Ｄが拡大して示されている。この図５（ａ）に示すように、ＬＳＩチップ３０Ａ〜３０Ｄは、その下面に、密に配置された第１のパッド３２ａと、第１のパッド３２ａよりも粗に配置された第２のパッド３２ｂとを有している。第１のパッド３２ａは、図１に示すようにハンダバンプ１４０を介して、配線パターン２６ａに接続されている。具体的には、ＬＳＩチップ間の接続状態を示す図５（ｂ）から分かるように、本実施形態では、ＬＳＩチップ３０Ａと、ＬＳＩチップ３０Ｂ，３０Ｄとの間が配線パターン２６ａにより接続されている。また、ＬＳＩチップ３０Ｃと、ＬＳＩチップ３０Ｂ，３０Ｄとの間が配線パターン２６ａにより接続されている。第２のパッド３２ｂは、ハンダバンプ１４０を介して、ビア穴２６ｂに接続されている。なお、ＬＳＩチップ３０Ａ〜３０Ｄと、シリコンインタポーザ２０との間の隙間は、図１に示すように、樹脂３８により封止されている。
ヒートスプレッダ５０は、熱伝導用接合材（ＴＩＭ：Thermal Injection Material）４０を間に介在させて、ＬＳＩチップ３０Ａ〜３０Ｄに接合されている。ヒートスプレッダ５０は、例えば銅などの金属を材料とし、ＬＳＩチップ３０Ａ〜３０Ｄにおいて発生した熱を放散する機能を有している。
以上のように構成されるマルチチップモジュール１００では、ＬＳＩチップ３０Ａ〜３０Ｄが、シリコンインタポーザ２０の配線パターン２６ａにより接続されている。また、ＬＳＩチップ３０Ａ〜３０Ｄは、シリコンインタポーザ２０のビア穴２６ｂ，２２ａ、及び接着シートの導電性樹脂１２０を介して、ベース基板１０と電気的に接続されている。したがって、ＬＳＩチップ３０Ａ〜３０Ｄそれぞれは、ベース基板１０との電気的な接続を確保しつつ、他のＬＳＩチップとの電気的な接続が可能となっている。
次に、上記マルチチップモジュール１００の製造方法について、図６〜図９に基づいて説明する。
まず、図６（ａ）に示すように、所定厚さのシリコンウエハ（基板２２）を用意し、図６（ｂ）に示すように、エッチングにより、ビア穴２２ａとなる穴１２２ａを基板２２に形成する。この場合の穴１２２ａは、基板２２を貫通していても良いし、貫通していなくても良い。なお、図６（ｂ）では、穴１２２ａは貫通していない状態を示している。
次いで、図６（ｃ）に示すように穴１２２ａを銅などの金属でメッキして穴埋めし、図６（ｄ）に示すように、基板２２上に配線層２４を形成する。この場合、基板２２上に絶縁層を積層した後、半導体露光装置等の半導体製造装置を用いて絶縁層に配線パターン２６ａ及びビア穴２６ｂを形成することで配線層２４が形成される。したがって、配線パターン２６ａは非常にピッチが細かいパターンである。
次いで、図６（ｅ）に示すように、接着力が弱い接着剤（例えば、ワックスなど）１３０を、配線層２４の上面のうち、パターンが形成されていない部分に塗布する。次いで、図７（ａ）に示すように、図６（ｅ）において塗布した接着剤１３０を用いて、平板状のキャリア１５０を配線層２４上面に固定する。キャリア１５０としては、ガラスやセラミックなどの平板状部材を用いることができる。
次いで、図７（ｂ）に示すように、基板２２の下面を研磨して、基板２２を所望の厚さに設定する。この段階で、基板２２を貫通していなかった穴１２２ａは、基板２２を貫通し、ビア穴２２ａとなる。なお、図７（ｂ）に示す構造体を、シリコンインタポーザユニット２０’と呼ぶものとする。
次に、図７（ｃ）に示すように、シリコンインタポーザユニット２０’を、接着シート１８を間に介在させてベース基板１０上に搭載する。この場合、接着シート１８は、接着シート本体１１８から導電性樹脂１２０がはみ出した状態となっている。そして、図８（ａ）に示すように、上下方向から、加圧・加熱することにより、接着シート１８による、ベース基板１０とシリコンインタポーザユニット２０’との間の接着が完了する。加熱は、おおよそ１７０℃程度の温度で行われる。この接着が完了した状態では、導電性樹脂１２０が基板２２とベース基板１０とを電気的に接続する。
次いで、図８（ｂ）に示すように、キャリア１５０を除去する。この場合、キャリア１５０は、ワックスなどの接着力の弱い接着剤１３０により、シリコンインタポーザ２０に接着されていたので、容易に除去することが可能である。
次いで、図９（ａ）に示すように、ＬＳＩチップ３０Ａ〜３０Ｄを、ハンダバンプ１４０を介してシリコンインタポーザ２０上に固定する。その後は、図９（ｂ）に示すように、ＴＩＭ４０を介してヒートスプレッダ５０を設けることで、マルチチップモジュール１００の製造が完了する。
以上詳細に説明したように、本実施形態によると、マルチチップモジュールは、ベース基板１０上に配置された、配線パターン２６ａを有するシリコンインタポーザ２０と、ベース基板１０及びシリコンインタポーザ２０の電気的な接続を維持しつつベース基板１０とシリコンインタポーザ２０との間を接着する接着シート１８と、を備えており、シリコンインタポーザ２０の膨張率α、ベース基板１０の膨張率β、接着シートの膨張率γの大小関係が、α＜γ＜βとされている。したがって、シリコンインタポーザ２０とベース基板１０との熱膨張差を接着シート１８が吸収することができる。より詳細には、シリコンインタポーザ２０とベース基板１０とが直接接触しているような場合には、その膨張率の差により、シリコンインタポーザ２０のベース基板１０と対向する面が変形等して疲労破壊が生じるおそれがあるが、シリコンインタポーザ２０とベース基板１０との間に接着シート１８を設けることで、シリコンインタポーザ２０のベース基板１０と接触する面の変形を抑制し、シリコンインタポーザ２０の疲労破壊の発生を抑制することができる。これにより、熱によるシリコンインタポーザ２０への影響を低減することができるので、マルチチップモジュール１００の長寿命化を図ることが可能となる。
また、本実施形態では、接着シート１８が、ベース基板１０とシリコンインタポーザ２０に対して面で接触している。したがって、シリコンインタポーザ２０に対して複数の点で接触するような場合と比較して、シリコンインタポーザ２０の変形を抑制することができる。これにより、シリコンインタポーザ２０の破損や性能低下を抑制することができる。
また、本実施形態では、接着シート１８を用いてベース基板１０とシリコンインタポーザ２０との間を接着するため、ハンダを用いて接着する場合と比較して、接着時に必要とする温度を低くすることができる。具体的には、ハンダを用いた接着時に必要な温度がおおよそ２１０℃であるのに対し、接着シート１８を用いた接着時に必要な温度がおおよそ１７０℃である。このため、接着時における、シリコンインタポーザ２０やベース基板１０への熱の影響を低減することができるので、この点からも、各部材２０，１０の変形を抑制することができる。
また、本実施形態では、接着シート１８の少なくとも一部に、ベース基板１０とシリコンインタポーザ２０との電気的な接続を維持するための導電性樹脂１２０が埋め込まれている。したがって、接着シート１８をベース基板１０とシリコンインタポーザ２０との間に挟みこむのみで、ベース基板１０とシリコンインタポーザ２０との間の電気的な接続を実現することができる。
また、本実施形態では、上記マルチチップモジュールを製造するにあたり、シリコンインタポーザ２０を平板状部材としてのキャリア１５０に固定し、当該キャリア１５０が固定されたシリコンインタポーザ２０（シリコンインタポーザユニット２０’）と、ベース基板１０との間で、接着シート１８を挟んで接着する。そして、当該接着後に、シリコンインタポーザ２０からキャリア１５０を除去して、複数のＬＳＩチップ３０Ａ〜３０Ｄをシリコンインタポーザ２０に接続する。このように、キャリア１５０をシリコンインタポーザ２０に固定した構造体（２０’）を、接着シート１８を介してベース基板１０に固定するので、取り扱いが難しく破損等が生じやすいシリコンインタポーザ２０を、ベース基板１０に簡易に固定することができる。
また、本実施形態では、複数のＬＳＩチップ３０Ａ〜３０Ｄをベース基板とは別に製造したシリコンインタポーザ２０で電気的に接続している。この場合、シリコンインタポーザ２０の配線パターンを微細パターンとすることができる。これにより、配線パターンの短縮化ができるとともに、ＬＳＩチップ間の間隔を狭めることができる。このため、４つのＬＳＩチップを、１つの擬似的な大型のＬＳＩチップとして取り扱うことが可能となる。この場合、大型のＬＳＩチップを製造するための露光装置や大型のマスクを用意する必要が無いので、所望の性能のマルチチップモジュールを、低コストで製造することができる。
また、本実施形態では、配線仕様によるチャネルエリア確保の必要がないので、チップ間の間隔を狭くすることができる。更に、チップ間の間隔を狭くすることで配線長を短くすることができるため、ＬＳＩチップ間における高速な伝送が可能である。また、配線長の短縮化により、ＬＳＩのドライバをＬＳＩ内部のものと同一仕様とすることができるため、ＬＳＩ自体の小型化も図ることができる。
なお、上記実施形態では、ベース基板が有機パッケージ基板である場合について説明したが、これに限らず、その他の材料の基板を用いることとしても良い。ただし、この場合にも、接着シートの熱膨張率が、ベース基板の熱膨張率と、シリコンインタポーザ２０の熱膨張率との間の値である必要がある。
なお、上記実施形態では、ＬＳＩチップが４つ設けられた場合について説明したが、これに限らず、ＬＳＩチップは任意の数（複数）設けることとしても良い。
また、上記実施形態では、チップとして、ＬＳＩチップを用いることとしたが、これに限らず、その他のチップを用いることとしても良い。また、上記実施形態では、配線基板としてシリコンインタポーザを用いることとしたが、これに限らず、シリコン以外の基板を用いても良い。
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
１０ ベース基板
１８ 接着シート（接着層）
２０ シリコンインタポーザ（配線基板）
３０Ａ〜３０Ｄ チップ（ＬＳＩチップ）
１００ マルチチップモジュール
１２０ 導電性樹脂
１５０ キャリア（平板状部材）

Claims (3)

  1. 複数の配線層を有する有機パッケージ基板と、
    前記有機パッケージ基板上に配置され、シリコン基板と、配線パターンが形成される絶縁層とを有する配線基板と、
    前記有機パッケージ基板と前記配線基板との電気的な接続を維持しつつ、前記有機パッケージ基板と前記配線基板との間で両基板に対して面で接触し、該両基板間を接着する接着層と、
    前記配線基板の前記接着層とは反対側の面に接続された複数のチップと、を備え、
    前記配線基板の膨張率α、前記有機パッケージ基板の膨張率β、前記接着層の膨張率γの大小関係が、α＜γ＜βであることを特徴とするマルチチップモジュール。
  2. 前記接着層の少なくとも一部には、前記有機パッケージ基板と前記配線基板との電気的な接続を維持するための導電性樹脂が埋め込まれていることを特徴とする請求項１に記載のマルチチップモジュール。
  3. シリコン基板と、配線パターンが形成される絶縁層とを有し、熱膨張率がαの配線基板を平板状部材に固定する工程と、
    前記平板状部材に固定された前記配線基板と、熱膨張率がβ（β＞α）で複数の配線層を有する有機パッケージ基板との間で、熱膨張率がγ（α＜γ＜β）の接着層を挟む工程と、
    前記配線基板と前記有機パッケージ基板との間で両基板に対して面で接触する接着層により、前記配線基板と前記有機パッケージ基板とを接着する工程と、
    前記配線基板から、前記平板状部材を除去する工程と、
    前記配線基板に、複数のチップを接続する工程と、を含むマルチチップモジュールの製造方法。
JP2009191283A 2009-08-20 2009-08-20 マルチチップモジュール及びマルチチップモジュールの製造方法 Active JP5532744B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009191283A JP5532744B2 (ja) 2009-08-20 2009-08-20 マルチチップモジュール及びマルチチップモジュールの製造方法
DE102010033789A DE102010033789A1 (de) 2009-08-20 2010-08-09 Multichipmodul und Verfahren zum Herstellen desselben
US12/852,696 US8811031B2 (en) 2009-08-20 2010-08-09 Multichip module and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009191283A JP5532744B2 (ja) 2009-08-20 2009-08-20 マルチチップモジュール及びマルチチップモジュールの製造方法

Publications (2)

Publication Number Publication Date
JP2011044561A JP2011044561A (ja) 2011-03-03
JP5532744B2 true JP5532744B2 (ja) 2014-06-25

Family

ID=43525345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009191283A Active JP5532744B2 (ja) 2009-08-20 2009-08-20 マルチチップモジュール及びマルチチップモジュールの製造方法

Country Status (3)

Country Link
US (1) US8811031B2 (ja)
JP (1) JP5532744B2 (ja)
DE (1) DE102010033789A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963334B2 (en) * 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US8519543B1 (en) * 2012-07-17 2013-08-27 Futurewei Technologies, Inc. Large sized silicon interposers overcoming the reticle area limitations
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
JP2015050314A (ja) * 2013-08-31 2015-03-16 イビデン株式会社 結合型プリント配線板及びその製造方法
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
KR20180086804A (ko) 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
WO2020215248A1 (zh) * 2019-04-24 2020-10-29 深圳市汇顶科技股份有限公司 集成转接件的第一元件、互联结构及其制备方法
US12191220B2 (en) * 2019-10-21 2025-01-07 Intel Corporation Hybrid interposer of glass and silicon to reduce thermal crosstalk
CN111883513A (zh) 2020-06-19 2020-11-03 北京百度网讯科技有限公司 芯片封装结构及电子设备
CN117350138B (zh) * 2023-12-06 2024-02-23 西北工业大学 一种芯片粘接结构热循环疲劳失效物理模型建模方法
WO2025142900A1 (ja) * 2023-12-27 2025-07-03 京セラ株式会社 複合配線基板および半導体デバイス

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930010063B1 (ko) * 1990-03-19 1993-10-14 가부시끼가이샤 히다찌세이사꾸쇼 다층배선기판 및 그 제조 방법
JP3318786B2 (ja) 1993-03-29 2002-08-26 ソニー株式会社 マルチチップモジュールの構造
WO1994024704A1 (en) * 1993-04-12 1994-10-27 Bolger Justin C Area bonding conductive adhesive preforms
JP2616247B2 (ja) 1993-07-24 1997-06-04 日本電気株式会社 半導体装置の製造方法
JPH07297560A (ja) * 1994-04-28 1995-11-10 Hitachi Ltd 多層プリント配線基板およびその実装構造体
JPH0864711A (ja) * 1994-08-25 1996-03-08 Toshiba Corp 半導体用パッケージ
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP3492025B2 (ja) * 1995-06-02 2004-02-03 株式会社トクヤマ 回路基板構造
US5847929A (en) * 1996-06-28 1998-12-08 International Business Machines Corporation Attaching heat sinks directly to flip chips and ceramic chip carriers
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2001510944A (ja) * 1997-07-21 2001-08-07 アギラ テクノロジーズ インコーポレイテッド 半導体フリップチップ・パッケージおよびその製造方法
US6087203A (en) * 1997-12-19 2000-07-11 Texas Instruments Incorporated Method for adhering and sealing a silicon chip in an integrated circuit package
JP2000012724A (ja) * 1998-06-23 2000-01-14 Nitto Denko Corp ベアチップ実装用回路基板
US6528343B1 (en) * 1999-05-12 2003-03-04 Hitachi, Ltd. Semiconductor device its manufacturing method and electronic device
JP2001185845A (ja) * 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
US20020125568A1 (en) * 2000-01-14 2002-09-12 Tongbi Jiang Method Of Fabricating Chip-Scale Packages And Resulting Structures
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP4105409B2 (ja) * 2001-06-22 2008-06-25 株式会社ルネサステクノロジ マルチチップモジュールの製造方法
US6605491B1 (en) * 2002-05-21 2003-08-12 Industrial Technology Research Institute Method for bonding IC chips to substrates with non-conductive adhesive
JP3892774B2 (ja) * 2002-08-13 2007-03-14 富士通株式会社 半導体装置の製造方法
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US7728439B2 (en) * 2002-11-21 2010-06-01 Nec Corporation Semiconductor device, wiring substrate, and method for manufacturing wiring substrate
AU2003289448A1 (en) * 2003-01-08 2004-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its fabricating method
JP3879675B2 (ja) * 2003-02-03 2007-02-14 株式会社デンソー 半導体装置
JP3709882B2 (ja) * 2003-07-22 2005-10-26 松下電器産業株式会社 回路モジュールとその製造方法
US7900065B2 (en) * 2004-06-04 2011-03-01 Broadcom Corporation Method and system for monitoring module power status in a communication device
WO2006085466A1 (ja) * 2005-02-14 2006-08-17 Matsushita Electric Industrial Co., Ltd. アンテナ内蔵半導体メモリモジュール
US7473853B2 (en) * 2005-02-28 2009-01-06 Sanyo Electric Co., Ltd. Circuit device
US20060226928A1 (en) * 2005-04-08 2006-10-12 Henning Larry C Ball coax interconnect
JP4899406B2 (ja) * 2005-10-12 2012-03-21 日本電気株式会社 フリップチップ型半導体装置
WO2007114392A1 (ja) * 2006-03-30 2007-10-11 Kyocera Corporation 配線基板および実装構造体
CN101401114B (zh) * 2006-04-03 2011-03-16 松下电器产业株式会社 天线内置半导体存储模块
KR101037229B1 (ko) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
CN102148179B (zh) * 2006-06-23 2012-05-30 日立化成工业株式会社 粘结薄膜的使用方法
KR20080087350A (ko) * 2007-03-26 2008-10-01 삼성전자주식회사 집적회로 패키지 및 그 제조방법
JPWO2008136419A1 (ja) * 2007-04-27 2010-07-29 日本電気株式会社 半導体装置及び製造方法並びにリペア方法
US8455766B2 (en) * 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
JP5311609B2 (ja) * 2007-10-30 2013-10-09 新光電気工業株式会社 シリコンインターポーザの製造方法およびシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
KR101506264B1 (ko) * 2008-06-13 2015-03-30 삼성전자주식회사 발광 소자, 발광 장치 및 상기 발광 소자의 제조 방법
US20090321119A1 (en) * 2008-06-30 2009-12-31 Yasuhiro Kohara Device mounting board, semiconductor module, mobile device, and manufacturing method of device mounting board
US7936060B2 (en) * 2009-04-29 2011-05-03 International Business Machines Corporation Reworkable electronic device assembly and method

Also Published As

Publication number Publication date
US8811031B2 (en) 2014-08-19
US20110044015A1 (en) 2011-02-24
DE102010033789A1 (de) 2011-03-03
JP2011044561A (ja) 2011-03-03

Similar Documents

Publication Publication Date Title
JP5532744B2 (ja) マルチチップモジュール及びマルチチップモジュールの製造方法
JP5635247B2 (ja) マルチチップモジュール
US9041211B2 (en) Semiconductor package and method for manufacturing the semiconductor package embedded with semiconductor chip
JP5325736B2 (ja) 半導体装置及びその製造方法
US6951773B2 (en) Chip packaging structure and manufacturing process thereof
JP5330184B2 (ja) 電子部品装置
US7790515B2 (en) Semiconductor device with no base member and method of manufacturing the same
US9136220B2 (en) Semiconductor package and method for manufacturing the semiconductor package
KR20060101284A (ko) 배선 기판의 제조 방법
WO2011024939A1 (ja) 半導体装置およびその製造方法
CN104900597A (zh) 半导体封装件及方法
JP5186741B2 (ja) 回路基板及び半導体装置
JP5282005B2 (ja) マルチチップモジュール
JP2008210912A (ja) 半導体装置及びその製造方法
JP2004079658A (ja) 半導体装置及びその製造方法
JP5509724B2 (ja) マルチチップモジュールの製造方法
JP2001352021A (ja) 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法
JP2008288481A (ja) 半導体装置およびその製造方法
JP2005044989A (ja) 半導体パッケージ及びその製造方法
CN113964093A (zh) 封装结构及其制备方法
US20240321758A1 (en) Deformation-resistant interposer for a local silicon interconnect and methods for forming the same
JP2019106475A (ja) 微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法
JP2000068271A (ja) ウエハ装置およびチップ装置並びにチップ装置の製造方法
JP2004207538A (ja) 半導体チップ、半導体装置及びそれらの製造方法
JP2007142128A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120405

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130212

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140401

R150 Certificate of patent or registration of utility model

Ref document number: 5532744

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140414