JP5528000B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、ＤＲＡＭ、フラッシュメモリ等の半導体メモリに好適に用いられる半導体装置の製造方法に関する。特に集積回路（ＩＣ）が作製されたチップを複数積層してパッケージ化した、いわゆる３次元実装された半導体装置の製造方法に関する。
ＣＭＯＳ回路が作製された半導体層を、ハンドル基板に転写して３次元実装されたＩＣを製造する方法は、非特許文献１に記載されている。一例を挙げるなら、シリコンウエハの表面に多孔質シリコンからなる分離層を形成し、その上に単結晶シリコンからなる半導体層をエピタキシャル成長させ、その半導体層のＣＭＯＳ回路を作製する。
続いて、ＣＭＯＳ回路が作製された半導体層をハンドル基板に貼り合わせ、分離層において分離を行い、半導体層をハンドル基板に転写する。この工程を複数回繰り返すことにより、ＣＭＯＳ回路が作製された半導体層を複数、ハンドル基板上に、積層する。
特許文献１には、２回の分離工程を経て形成される半導体層を有する２つの基板を半導体層同士が接合するように貼り合わせて、最後に片方の基板を分離する、３次元実装された半導体装置を製造するプロセスが記載されている。
Ｐｒｏｃｅｅｄｉｎｇ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｗａｓｈｉｎｇｔｏｎ ＤＣ，ＵＳＡ，Ｄｅｃ．２００５，Ｈｉｒｏｙｕｋｉ Ｓａｎｄａ ｅｔ ａｌ．「Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ＣＭＯＳＦＥＴｓ ｏｎ Ｐｏｒｏｕｓ Ｓｉｌｉｃｏｎ ｆｏｒ Ｎｏｖｅｌ Ｄｅｖｉｃｅ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ」
しかしながら、従来の分離工程を含む転写技術は、半導体装置の製造プロセスにおける、いわゆる前工程に採用されるものであり、歩留まりなどのコスト要因から十分に廉価な製造方法ではなかった。
本発明は、このような背景技術に鑑みてなされたものである。本発明の目的は、いわゆる後工程に分離プロセスを適用し、低コストで３次元実装された半導体装置の製造方法を提供するものである。
本発明の半導体装置の製造方法は、
第１の半導体基板１１の表面に複数の第１の集積回路１７を作製する工程と、
第２の半導体基板１に設けられた第１の分離層２の上に形成された第１の半導体層３に、貫通電極４を有する複数の第２の集積回路７を作製する工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の接合部１６と、前記第２の集積回路の、前記貫通電極に接続された第１の接合部６とを接合するように貼り合せ、第１の貼り合わせ構造体を得る工程と、
前記第１の分離層で前記第１の貼り合せ構造体から前記第２の半導体基板を分離することにより、前記複数の第２の集積回路が作製された第１の半導体層３を前記第１の半導体基板１１に移設する工程と、
前記貫通電極を露出させ、前記第１の接合部と対向する側で前記貫通電極に接続された第２の接合部８を形成する工程と、
第３の半導体基板２１に設けられた第２の分離層２２の上に形成された第２の半導体層２３に、複数の第３の集積回路２７を作製する工程と、
前記第１の半導体層３と前記第２の半導体層２３とを、前記第２の集積回路の前記第２の接合部と前記第３の集積回路の接合部２８とを接合するように貼り合せ、第２の貼り合わせ構造体を得る工程と、
前記第２の分離層で前記第２の貼り合せ構造体から前記第３の半導体基板を分離することにより、前記複数の第３の集積回路２７が作製された第２の半導体層２３を前記第１の半導体基板に移設する工程と、
前記複数の第２及び第３の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路と前記第３の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法である。
第１の半導体基板１１の表面に複数の第１の集積回路１７を作製する工程と、
第２の半導体基板１に設けられた第１の分離層２の上に形成された第１の半導体層３に、貫通電極４を有する複数の第２の集積回路７を作製する工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の接合部１６と、前記第２の集積回路の、前記貫通電極に接続された第１の接合部６とを接合するように貼り合せ、第１の貼り合わせ構造体を得る工程と、
前記第１の分離層で前記第１の貼り合せ構造体から前記第２の半導体基板を分離することにより、前記複数の第２の集積回路が作製された第１の半導体層３を前記第１の半導体基板１１に移設する工程と、
前記貫通電極を露出させ、前記第１の接合部と対向する側で前記貫通電極に接続された第２の接合部８を形成する工程と、
第３の半導体基板２１に設けられた第２の分離層２２の上に形成された第２の半導体層２３に、複数の第３の集積回路２７を作製する工程と、
前記第１の半導体層３と前記第２の半導体層２３とを、前記第２の集積回路の前記第２の接合部と前記第３の集積回路の接合部２８とを接合するように貼り合せ、第２の貼り合わせ構造体を得る工程と、
前記第２の分離層で前記第２の貼り合せ構造体から前記第３の半導体基板を分離することにより、前記複数の第３の集積回路２７が作製された第２の半導体層２３を前記第１の半導体基板に移設する工程と、
前記複数の第２及び第３の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路と前記第３の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法である。
本発明によれば、貫通電極や接合部等を形成した後、つまり、後工程に分離プロセスを適用することで、低コストで３次元実装された半導体装置を製造できる。
以下、図面を参照しつつ本発明をより詳細に説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。
（実施形態１）
図１は、本発明の一実施形態による半導体装置の製造方法を説明するための模式的断面図である。
図１は、本発明の一実施形態による半導体装置の製造方法を説明するための模式的断面図である。
まず、第１の半導体基板１１としてバルクシリコンウエハ、エピタキシャルシリコンウエハのような半導体基板を用意する。そして、周知の製造プロセスにより第１の半導体基板１１の表面側に、複数の第１の集積回路１７を作製する。ここで云う、第１の集積回路とは、後にチップ（ダイ）となる一つの集積回路部分である。例えば、ＤＲＡＭやフラッシュメモリであれば、多数のメモリセルと、メモリセルを選択する選択回路、メモリセルから信号を読み出したり、メモリセルに信号を書き込むための信号処理回路等を含む。この工程では分離・転写工程は伴わないことが好ましい。
図１（ａ）に示すように、バルクシリコンウエハのような第２の半導体基板１に設けられた多孔質シリコンのような分離層２上に単結晶シリコンのような半導体層３を形成したウエハを用意する。そこに、複数（ここでは３つを図示している）の第２の集積回路７を作製する。また、ＭＯＳトランジスタのような素子及び多数のＭＯＳトランジスタを接続する多層配線を形成した後、半導体層３にスルーホールやビアホールと呼ばれる貫通孔を形成する。その貫通孔の内壁表面に絶縁膜を形成して絶縁性内壁表面とし、貫通孔内に導電体を充填して、貫通電極４を形成する（スルーシリコンビア技術）。この時、エッチング時間を調整して、溝の深さＤｔを半導体層３の厚さｔ３よりも小さくする。Ｄｔ＜ｔ３、つまり、溝４内の導電層の底が分離層２に到達しない程度に浅く形成する。半導体層３の厚さｔ３は１．０μｍ以上２０μｍ以下、より好ましくは１．０μｍ以上１０μｍ以下の範囲から選択しうる。例えば、ＣＭＯＳ回路を作製する場合には、１．０μｍ以上、２．０μｍ以下であり、メモリ構造を作製する場合には、種々の記憶電荷を保持する容量によって異なるが、１．０μｍ以上、１０．０μｍ以下である。穴又は溝の深さＤｔは、半導体層３の厚さの半分以上であって、溝の下方に半導体層３の２０分の１以下厚さの残留部を残すことが好ましいものである。つまり、ｔ３／２≦Ｄｔ＜ｔ３／２０×１を満足するように設計するとよい。導電体としては、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）及びアルミニウム（Ａｌ）のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成すると良い。
その後、はんだや金からなる接合部６（接合パッドとも言う。）を形成する。こうして、図１（ａ）に示す構造体が得られる。図では判りやすいように、貫通電極や接合部の位置を集積回路のチップの内側に描いているが、通常、貫通電極や接合部は、集積回路のチップの周辺部分に設けられる。この工程でも分離・転写工程は伴わないことが好ましい。
本発明において貫通電極とは、各チップの集積回路の配線と接続されており、チップ同士を積層した場合は、配線と電気的に接続できる機能を有する。具体的には電源供給ライン、入出力ライン、クロック信号ライン、グランドラインになり得る。
分離層２としては、多孔質体からなる分離層が好ましく用いられ、例えば、シリコンウエハの表面を陽極化成してえられる多孔質シリコン層などが用いられる。陽極化成を行う際には、Ｐ＋型又はＮ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型又はＮ＋型となるようにＰ型又はＮ型の不純物をドープしておくことが好ましい。本発明においては特にＰ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型となるようにＰ型の不純物をドープしておくことが好ましい。
また本発明においては、上記Ｐ＋型又はＮ＋型の領域抵抗率を調整して導電性を高め、必要に応じて多孔質層の一部を残存させて、チップ化した際に電磁波等のノイズに対するシールドとして機能させることもできる。
また、図１（ｂ）に示すように、予め、第１の半導体基板１１を用意し、その表面に複数の第１の集積回路１７を作製する。ここでは、貫通電極１４が描かれているが、この第１の半導体基板１１を薄層化しない場合には、この貫通電極１４は必ずしも必要ではない。そして、集積回路１７の表面にはんだや金からなる接合部１６を形成する。こうして、ハンドル基板となる、第１の集積回路１７が形成された半導体基板からなる構造体が得られる。
これに、図１（ｂ）に示すように、第２の半導体基板１と、第１の半導体基板１１とを、それぞれの接合部６，１６が形成された面同士を向かい合わせにする。そして、間に接着剤１８を介在させて、接合部の無い領域において、第１及び第２の半導体基板を接着する。この時、接合部同士も接合させ、電気的に短絡しておく。これにより、貼り合わせ構造体が得られる。
接着剤を用いる場合には、フリップリップボンディングした第１及び第２の半導体基板（貼り合わせ構造体）の周囲をディスペンサ等によりアクリル樹脂のような封止部材で一旦囲う。その封止部材の一部に開口を設けて硬化させておき、その開口から内部空間により粘性の低い接着剤を導入し、硬化させる。この接着剤の充填技術は液晶パネルの製造方法において用いられている、周知の液晶材料の充填する方法と同様である。或いは、いずれか一方の半導体基板の表面における接合部の設けられていない領域に、粒子状の接着剤（接着ビーズ）を分散配置しておき、他方の半導体基板をフリップチップボンディングする際に、同時に接着ビーズを変形させて硬化してもよい。これらの方法により介在させた接着剤は、後に分離層２において半導体層３を分離する際に、接合部のみの接着力に頼らず、２つの半導体基板の接着強度を増すために用いられる。
本発明において用いることができる好ましい接着剤としては、低粘度、低不純物、高耐候性、低脱ガス、低収縮性、１６０℃における耐熱性、高接着力、低熱膨張率、高熱伝導率、高体積抵抗率を満たす接着剤を選択することが好ましい。これらの条件を満たす接着剤としては、例えば、アクリル系、メタクリル系（アクリレート系）、エポキシ系（酸無水物硬化剤）、ポリイミド系、ポリイミドアミド系（ポロイミド＝ナイロン変性系）の接着剤を挙げることができる。そしてこれらの接着剤を接合表面（基板又はチップ表面）に塗布し、一定のタック性を残した状態で乾燥した後、所定の荷重をかけて、所定の温度で熱処理を行う。
また、貼りあわせの接着剤と導通の両方を兼ねるものとして、厚さ方向に対しては電気的に短絡して、横方向に対しては隣接する接合パッド間を絶縁する異方性導電フィルムやペーストを用いてもよい。
また本発明においては、接着剤の代わりまたは接着剤に加えて、接着剤として機能するフィルム（ホットメルトシート）を用いて接着することも可能である。本発明においては例えば日立化成工業株式会社製のダイボンディングフィルム、ＦＨシリーズ、ＤＦシリーズ、ＨＳシリーズ、アンダーフィル用フィルム、ＵＦシリーズ等を使用することができる。
続いて、図１の（ｃ）に示すような２つの半導体基板１，１１が接合された構造体の側面に研磨粒子を含まない高圧の水流を吹き付ける。そして、分離層２において、貼り合わせ構造体から第２の半導体基板１を分離する。換言すると、半導体層３を第２の半導体基板１から剥離する。こうして、図１（ｄ）に示すように、複数の集積回路が作製された半導体層３が、第２の半導体基板１から第１の半導体基板１１上に移設、転写される。
分離方法は、上述したようないわゆるウオータージェット法に限らず、窒素等の高圧ガスを吹き付けるガスジェット法でもよく、要するに楔の作用をもつ流体を吹き付ければよい。或いは、金属などの固体からなる楔を２枚の半導体基板間に打ち込んで機械的に分離してもよい。図では２枚の半導体基板の側面が揃っているように描かれているが、実際には、半導体基板の面取り部（べべリング部）により２枚の半導体基板間には窪み（凹部）が形成されている。よって、この部分に楔を挿入することにより、２枚の半導体基板が互いに離れるような方向の力ベクトルを加えれば、両者は機械的強度の低い分離層２において分離される。勿論、始めに、固体の楔で貼り合わせ構造体の分離を開始し、次いで、流体の楔で貼り合わせ構造体を完全に分離してもよい。
ここで、分離後の分離層２は、第１の半導体基板１１の半導体層側、又は第２の半導体基板側、或いは両者の側に残留し得る。特に、分離層として多孔質体の多孔度が異なる少なくとも２つの多孔質層の積層体を用いれば、多孔質層の界面に近い部分であって相対的に多孔度の高い多孔質層に亀裂が形成され、当該多孔質層の界面に沿って分離がなされる。 これにより、残留多孔質層の厚さは、集積回路が作製される半導体基板表面部分の全体に亘って均一な厚さとなる。（図１（ｄ）参照）
その後、必要に応じて残留する分離層２をエッチング等により除去し、半導体層３の裏面を露出させる。貫通電極４が露出するまで、半導体層３の裏面をエッチングし、貫通電極４を露出させた後、はんだや金などにより接合部８を形成する。
その後、必要に応じて残留する分離層２をエッチング等により除去し、半導体層３の裏面を露出させる。貫通電極４が露出するまで、半導体層３の裏面をエッチングし、貫通電極４を露出させた後、はんだや金などにより接合部８を形成する。
こうして、図１（ｅ）に示すように、２つの集積回路が積層された構造体が得られる。２層でよい場合には、この構造体をダイシングソーにより、隣接する集積回路間の領域（破線）に溝を形成して貼り合わせ構造体を切断し、各集積回路をチップ状に分離独立させるダイシングを行う。
こうして、少なくとも第１の集積回路と第２の集積回路とを有する積層チップ、即ち３次元実装された半導体装置が製造できる。
（実施形態２）
本実施形態は、３層以上の集積回路が作製された半導体層または半導体基板を積層するものである。
本実施形態は、３層以上の集積回路が作製された半導体層または半導体基板を積層するものである。
まず、前述した実施形態１において得られる図１（ｅ）の構造体と同じ構造体３０を用意する。また、図１（ａ）の構造体と同じ構造体３１を用意する。
そして、これら構造体３０、３１を、接着剤を介して互いに貼り合わせ、更に、分離層２２において分離を行い、３層以上の集積回路が作製された半導体層を積層する。
半導体基板の貼り合わせ方法や分離方法は、前述した実施形態１と同様の方法を用いることができる。図２（ｂ）は、集積回路が作製された２つめの半導体層２３が、積層構造体３０上に転写された状態を示す。そして、必要に応じて、残留多孔質層２３を除去する。
その後、図２（ｃ）に示すように、実施形態１と同様に半導体層２３に形成された貫通電極２４を露出させて、はんだや金からなる接合部２８を形成する。
更に、図２（ｃ）に示す構造体をダイシングソーにより、隣接する集積回路間の領域（破線）に溝を形成して貼り合わせ構造体を切断し、各集積回路をチップ状に分離独立させるダイシングを行う。
図３は、こうして得られた、少なくとも３つの集積回路が積層された積層チップ、即ち、３次元実装された半導体装置を示している。この後、金属やセラミックスなどからなる実装基板上にダイボンディングされ、パッケージ化される。図３は、縦方向を拡大して描いているが、実際には厚さ（図中縦方向の長さ）より、チップサイズ（図中横方向の長さ）の方がかなり大きい。
以上の実施形態において、第１の半導体基板１１や、各半導体層３、２３に作製される集積回路は、同一の回路でもよく、別の回路でもよい。同一の回路の場合には、集積回路としては、ＤＲＡＭのような記憶保持動作が必要な半導体メモリや、フラッシュメモリと称されるＥＥＰＲＯＭ、ＭＲＡＭ等の不揮発性半導体メモリが好ましく用いられる。積層数も、図示した３層に限らす、８層以上、より好ましくは１２層以上であり得る。
また、半導体基板１１を薄層化しない場合には、当該半導体基板１１に作製される集積回路のみを、他の集積回路とは異なる回路（例えば、ロジックＩＣ）とすることも好ましいものである。
（実施形態３）
本実施形態は、本発明の半導体装置の製造方法により得られた積層チップの一部拡大図である。
本実施形態は、本発明の半導体装置の製造方法により得られた積層チップの一部拡大図である。
図４は、同一チップサイズの３つの集積回路が積層された部分の断面を示している。図４の下方には、不図示の同一チップサイズの集積回路チップがあり、それに図４に示す構造体が積層されたものが、本実施形態の積層チップである。
半導体メモリなどの集積回路７が作製された半導体層３には、貫通電極４と接合部としてのはんだバンプ８が形成されている。その上には、同じ半導体メモリからなる集積回路２７が作製された半導体層２３が積層され、半導体層２３には、貫通電極２４と接合部としてのはんだバンプ２８が形成されている。
更にその上に、半導体メモリからなる集積回路３７が作製された半導体層３３が積層されている。ここで、一番上の半導体層３３においては、分離層３２を除去することなく、半導体層３３上に残している。
貫通電極３４は、下方の貫通電極２４、４上に積層されるように配置され、互いに導通をとるように短絡している。それぞれの半導体層３、２３、３３の部分では、貫通孔内壁が絶縁膜で形成されているので、各半導体層と貫通孔内部でショートすることはない。一方、最上部に位置する半導体層３３の表面に残留させた多孔質体からなる分離層３２は、高濃度のほう素を含むシリコンからなる低抵抗層である。そのため、分離層と貫通電極３４とを互いに短絡させ、分離層層３２を、電気シールド層として利用することにより、積層チップの誤動作や静電破壊等を防止することができる。貫通電極３４とそれに繋がる貫通電極４、２４は、各半導体層のＰ型ボディ部分を相互に電気的に短絡させるボディコンタクトである。このボディコンタクトは、ｐＭＯＳトランジスタのＮ型半導体ウエルが形成されるところのＰ型のボディ部分（分離された半導体層の共通部分）を、不図示の配線層を通じて電気的に互いに短絡させるとともに、接地される。この多孔質体からなる層３２に代えて、高濃度ドープのＰ＋半導体層又は金属層を設けることもできる。
１ 第２の半導体基板
２ 分離層
３ 半導体層
６ 接合部
７ 第２の集積回路
１１ 第１の半導体基板
１６ 接合部
１７ 第１の集積回路
２ 分離層
３ 半導体層
６ 接合部
７ 第２の集積回路
１１ 第１の半導体基板
１６ 接合部
１７ 第１の集積回路
Claims (2)
- 第１の半導体基板の表面に複数の第１の集積回路を作製する工程と、
第２の半導体基板に設けられた第１の分離層の上に形成された第１の半導体層に、貫通電極を有する複数の第２の集積回路を作製する工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の接合部と、前記第２の集積回路の、前記貫通電極に接続された第１の接合部とを接合するように貼り合せ、第１の貼り合わせ構造体を得る工程と、
前記第１の分離層で前記第１の貼り合せ構造体から前記第２の半導体基板を分離することにより、前記複数の第２の集積回路が作製された第１の半導体層を前記第１の半導体基板に移設する工程と、
前記貫通電極を露出させ、前記第１の接合部と対向する側で前記貫通電極に接続された第２の接合部を形成する工程と、
第３の半導体基板に設けられた第２の分離層の上に形成された第２の半導体層に、複数の第３の集積回路を作製する工程と、
前記第１の半導体層と前記第２の半導体層とを、前記第２の集積回路の前記第２の接合部と前記第３の集積回路の接合部とを接合するように貼り合せ、第２の貼り合わせ構造体を得る工程と、
前記第２の分離層で前記第２の貼り合せ構造体から前記第３の半導体基板を分離することにより、前記複数の第３の集積回路が作製された第２の半導体層を前記第１の半導体基板に移設する工程と、
前記複数の第２及び第３の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路と前記第３の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法。 - 最上部に位置する半導体層の表面に貫通電極と短絡させた電気シールド層を形成する請求項１に記載の半導体装置の製造方法。
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