JP5487080B2 - 信号伝送システムおよび半導体回路 - Google Patents

Description

本発明は信号伝送システムおよび半導体回路に関し、例えば送信回路からの信号を受信回路へ伝送する信号伝送システムおよび半導体回路に関する。

ＨＤＤ（Ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ）に代わる記憶媒体としてＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）がある。ＳＳＤの記憶容量を増加させるため、近年、メモリ数が増加傾向にある。メモリ数が増加すると、受信回路の負荷容量が増加するため、送信回路が送信した伝送信号のスルーレートが低下する。スルーレート低下を抑制するには、送信回路のドライバのオン抵抗値を下げればよいが、オン抵抗値が小さくなると、反射によりリンギングが生じ、信号品質の確保が困難になる。

特許文献１では、信号伝送システムの送信端にハイパスフィルタを挿入することで、信号の立ち上がりや立ち下がり波形に含まれる周波数の減衰量を小さくし、高帯域伝送を可能にする回路が記載されている。

特開２００８−２９４８３７号公報

しかしながら、特許文献１は、受信回路の負荷容量が固定値であることを前提としており、受信回路の負荷容量を変えた場合には対応できない。特に、受信回路がメモリＬＳＩの場合、メモリ容量を変更することが多いため、負荷容量が小さくなった場合に波形に大きなリンギングを生じてしまう。リンギングが発生すると、ノイズマージンを減らしてしまうので、信号伝送ができなくなる場合がある。

本発明は、上記課題に鑑みてなされたものであり、受信回路の負荷容量が変化しても、スルーレートの低下の抑制（信号波形の立ち上がり時と立ち下がり時に含まれる周波数の減衰の抑制）と、リンギングの抑制を両立させることが可能な信号伝送システムおよび半導体回路を提供する。

上記課題を解決するために、本発明は、送信回路からの信号を配線を通じて受信回路へ伝送する信号伝送システムであって、前記送信回路を実装する第１の基板上において、前記配線に対して直列に接続された第１のＲＣ並列回路と、前記受信回路を実装し、前記第１の基板に着脱可能である第２の基板上において、前記配線に対して直列に接続された第２のＲＣ並列回路とを備えることを特徴とする。

また、本発明は、送信回路からの信号を配線を通じて受信回路へ伝送する信号伝送システムであって、前記送信回路を実装する第１の基板上において、前記配線に対して直列に接続された中継バッファと、前記受信回路を実装し、前記第１の基板に着脱可能である第２の基板上において、前記配線に対して直列に接続されたＲＣ並列回路とを備えることを特徴とする。

本発明によれば、受信回路の負荷容量が変化しても、スルーレートの低下の抑制とリンギングの抑制とを両立させることができる。上述した以外の、課題、構成および効果は、以下の実施形態の説明により明らかにされる。

第１の実施形態に係る信号伝送システムの構成図である。 送信回路から送られた伝送信号が受信回路で観測された場合の立ち上がり波形を表す図である。 信号伝送システムで得られる信号波形である。 第１の実施形態におけるＲＣ並列回路の抵抗としてシート抵抗、キャパシタとしてチップコンデンサを実装した図である。 第１の実施形態におけるＲＣ並列回路の抵抗として集合抵抗を実装した信号伝送システムの構成図である。 第１の実施形態における第２の配線にバススイッチを実装した信号伝送システムの構成図である。 第１の実施形態において、第２の基板を第１の基板に接続するコネクタの代わりのソケット、ソケットの内部に第２のＲＣ並列回路の抵抗Ｒ_２を実装した信号伝送システムの構成図である。 第１の実施形態において、コネクタが実装された第２の基板の反対側に、第２のＲＣ並列回路を実装した信号伝送システムの構成図である。 第１の実施形態において、第１のＲＣ並列回路の代わりに、第１の配線に対して直列に中継バッファを挿入した信号伝送システムの構成図である。

本発明は、送信回路からの信号を配線を通じて受信回路へ伝送する信号伝送システムに関する。以下、添付図面を参照して本発明の実施形態について説明する。ただし、本実施形態は、本発明を実施するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。また、各図において共通の構成については同一の参照番号が付されている。

＜第１の実施形態＞
本実施形態では、受信回路の負荷容量が変化した場合でも、スルーレートの低下の抑制とリンギングの抑制とを両立させることができる信号伝送システムおよび半導体回路について説明する。

図１は、第１の実施形態に係る信号伝送システムの構成図である。信号伝送システムは、第１の基板１００および第２の基板１０５を備え、両基板はコネクタ１０６によって着脱可能である。コネクタ１０６は、基板間を電気的にも機械的にも着脱可能に接続する接続端子の一例である。第１の基板１００上には、少なくとも１つの送信回路１０１を有する第１の半導体素子１０２、送信回路１０１からの信号を伝送する第１の配線１０３、第１の配線１０３に直列に接続された抵抗Ｒ_１およびキャパシタＣ_１を有する第１のＲＣ並列回路１０４、第２の基板１０５を着脱するコネクタ１０６が備えられる。第２の基板１０５上には、第１の基板を着脱するコネクタ１０６、第１の配線１０３に接続する第２の配線１０７、第２の配線１０７に直列に接続された抵抗Ｒ_２およびキャパシタＣ_２を有する第２のＲＣ並列回路１０８、１つの送信回路１０１に対して少なくとも１つの受信回路１０９を有する第２の半導体素子１１０が備えられる。第１のＲＣ並列回路１０４および第２のＲＣ並列回路１０８は、それぞれ送信回路の個数分備えられている。

このように、コネクタ１０６によって第２の基板を着脱することでメモリ容量を変更する信号伝送システムにおいては、配線１０３および１０７の合計の長さが長くなることが多く、また受信回路１０９の負荷容量が増減する。このような状況においても、受信回路１０９の負荷容量に依ることなく、信号のスルーレートの低下の抑制とリンギングの抑制を両立させる必要がある。

そこで、本実施形態では、第１の基板１００上の第１の配線１０３に直列に接続された第１のＲＣ並列回路１０４、第２の基板１０５上の第２の配線１０７に直列に接続された第２のＲＣ並列回路１０８を設ける。

図２は、送信回路から送られた伝送信号が受信回路で観測された場合の立ち上がり波形を表す図である。同図において、横軸は時間［ｎｓ］、縦軸は電圧［Ｖ］を表し、スルーレートが大きい場合の波形２０１を実線で、スルーレートが小さい場合の波形２０２を破線で表す。２つの波形を比べると、立ち上がり時２０３では、波形２０１の方が波形２０２よりも急である。しかし、立ち上がり後２０４では、波形２０１にはリンギングが発生するのに対し、波形２０２には発生していない。

信号品質を確保するためには、スルーレートの低下の抑制とリンギングの抑制とを両立させる必要がある。スルーレートの低下を抑制するには、タイミングマージンを確保するように立ち上がり時２０３に含まれる信号の周波数ｆ_ｋｎｅｅを通過させ、リンギングを抑制するには、ノイズマージンを減らすように立ち上がり後２０４に含まれる信号の周波数ｆ_ｒを減衰させる必要がある。以下、スルーレートの低下の抑制とリンギングの抑制を実現する方法について説明する。

（スルーレートの低下の抑制について）
Ｔ_ｒを立ち上がり時間とすると、立ち上がり時２０３に含まれる信号の周波数成分は、次式のように表せる（参考文献：ハワード・ジョンソン著「高速信号ボードの設計 基礎編」Ｐ．１４６、［３．２０］）。
ｆ_ｋｎｅｅ＝０．３５／Ｔ_ｒ （式１）

また、Ｒ_ｏｎを送信回路１０１のオン抵抗値、Ｃ_ｌｏａｄを受信回路１０９の負荷容量値とすると、立ち上がり時２０３では３Ｒ_ｏｎＣ_ｌｏａｄの時間で波形の約９５％が立ち上がることを考慮し、Ｔ_ｒを次式のように仮定する（参考文献：川上 正光著「改版 基礎電気回路III」コロナ社、Ｐ．５）。
Ｔ_ｒ＝３Ｒ_ｏｎＣ_ｌｏａｄ （式２）

式１および式２より、ｆ_ｋｎｅｅは次式のように表せる。
ｆ_ｋｎｅｅ＝０．３５／３Ｒ_ｏｎＣ_ｌｏａｄ （式３）

また、配線に直列に接続されたＲＣ並列回路のカットオフ周波数ｆ_ｃは、次式により表される。ここで、Ｒ_ｈｐｆはＲＣ並列回路の抵抗値、Ｃ_ｈｐｆはＲＣ並列回路の容量値である。
ｆ_ｃ＝１／２πＲ_ｈｐｆＣ_ｈｐｆ （式４）

ｆ_ｋｎｅｅを通過させるようなＲＣ並列回路を設計すれば、スルーレートの低下は抑制できる。したがって、カットオフ周波数ｆ_ｃを立ち上がり時２０３に含まれる信号の周波数ｆ_ｋｎｅｅよりも低くする。
ｆ_ｃ＜ｆ_ｋｎｅｅ （式５）

（リンギングの抑制について）
反射によるリンギングの周波数ｆ_ｒは、この信号伝送システムでは、単純に求めることができない。よって、カットオフ周波数ｆ_ｃをリンギングの周波数よりも高くする手法は用いない。伝送信号に発生するリンギングは、反射によっておこるため、反射波をダンピングするように、ＲＣ並列回路の抵抗値を設定する手法を用いる。リンギングはＣ_１とＣ_２が充電されている定常状態での振動であるため、反射波はＲ_１とＲ_２を通過して送信端に戻ってくる。つまり、Ｒ_１とＲ_２があることで波形がダンピングされることになる。

反射はインピーダンスの異なる素子や配線の接続点で起きるが、ここでは配線と受信回路との接続点（受信端）以外での反射は無視する。なぜなら、受信端の先は負荷容量のみしか接続されていないことから受信端は無終端であり、信号は受信端で全反射する。すなわち、受信端における反射波に比べて他の接続点における反射波は小さいからである。

まず、第１のＲＣ並列回路１０４のＲ_１を決定する。配線は理想的には信号を減衰させる成分を持たないため配線の特性インピーダンスＺ_０を無視し、信号のダンピングが可能なＲ_ｏｎおよびＲ_１の合計値のみを考える。また、Ｒ_ｏｎおよびＲ_１の合計値が、Ｚ_０より大きいと位相が変わるため反射波が大きくなるが、Ｚ_０／２以上であれば送信回路１０１と第１の配線１０３との接続点（送信端）での再反射を１／３以下に抑えることができる。送信端での再反射が大きいと、次の信号へノイズが影響し（シンボル間干渉、Ｉｎｔｅｒｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩ）、ノイズマージンを減らしてしまう場合がある。

したがって、第１のＲＣ並列回路１０４の抵抗値Ｒ_１は、次式を満たすように決定する。
Ｚ_０≧Ｒ_ｏｎ＋Ｒ_１≧Ｚ_０／２ （式６）

次に、第２のＲＣ並列回路１０８のＲ_２を決定する。同様にＺ_０を無視し、信号のダンピングが可能なＲ_ｏｎ、Ｒ_１、およびＲ_２の合計値のみを考える。この第２のＲＣ並列回路１０８が効果を示すのは、受信回路のＣ_ｌｏａｄの値が変わった場合、および第１のＲＣ並列回路１０４単独のときよりもさらにリンギングを抑制したい場合である。式６では、Ｃ_ｌｏａｄの値が小さくなった場合にリンギングが大きくなる。その理由は、（１）伝送信号の立ち上がり時２０３の波形が急になること、かつ（２）Ｒ_１による反射波の減衰が小さいことである。そのため、第２のＲＣ並列回路のＲ_２を設定することで、反射波のダンピングを大きくする。なお、Ｃ_ｌｏａｄの値が変化しない場合は、第２のＲＣ並列回路１０８を挿入することにより、リンギングの抑制の効果はより大きくなる。

したがって、第２のＲＣ並列回路１０８の抵抗値Ｒ_２は、次式を満たすように決定する。
Ｚ_０≧Ｒ_ｏｎ＋Ｒ_１＋Ｒ_２≧Ｚ_０／２ （式７）

（ＲＣ並列回路の設計）
第１のＲＣ並列回路１０４は、受信回路１０９の負荷容量Ｃ_ｌｏａｄが最大の場合Ｃ_{ｌｏａｄ_ｍａｘ}を想定し、式２〜４および式６より得られる次式を満たすように設計する。なお、式４のＲ_ｈｐｆ、Ｃ_ｈｐｆをそれぞれＲ_１、Ｃ_１とする。
Ｃ_１＞３Ｒ_ｏｎ＊Ｃ_{ｌｏａｄ_ｍａｘ}／（０．３５＊２π＊Ｒ_１） （式８）
Ｚ_０−Ｒ_ｏｎ≧Ｒ_１≧Ｚ_０／２−Ｒ_ｏｎ （式９）

また、第２のＲＣ並列回路１０８は、式２〜４および式７より得られる次式を満たすように設計する。
Ｃ_２＞３Ｒ_ｏｎ＊Ｃ_ｌｏａｄ／（０．３５＊２π＊Ｒ_２） （式１０）
Ｚ_０−Ｒ_ｏｎ−Ｒ_１≧Ｒ_２≧Ｚ_０／２−Ｒ_ｏｎ−Ｒ_１ （式１１）

なお、受信端以外での反射は無視すると前述したが、第１のＲＣ並列回路１０４を送信回路１０１の直近に挿入することで、送信端での再反射を抑制できる（ソースマッチングと言う）。また、第２のＲＣ並列回路１０８は、第２の基板１０５上であればどこでもよい。

図３は、信号伝送システムで得られる信号波形である。ここでは、配線の特性インピーダンスＺ_０＝４０Ω、送信回路１０１のオン抵抗値Ｒ_ｏｎ＝５Ω、受信回路１０９の負荷容量Ｃ_ｌｏａｄ＝８０ｐＦ、Ｃ_{ｌｏａｄ_ｍａｘ}＝１６０ｐＦから、第１のＲＣ並列回路１０４のＲ_１＝１５Ω、Ｃ_１＝２７０ｐＦ、第２のＲＣ並列回路１０８のＲ_２＝５Ω、Ｃ_２＝２７０ｐＦと決定した。なお、伝送速度は１６６Ｍｂｐｓ、配線長は１１０ｍｍである。

図３（ａ）は負荷容量が最大の場合（Ｃ_{ｌｏａｄ_ｍａｘ}＝１６０ｐＦ）に第１のＲＣ並列回路のみを適用した場合のアイパターン、（ｂ）は第１のＲＣ並列回路のみを適用時に負荷容量を小さくした場合（Ｃ_ｌｏａｄ＝８０ｐＦ）のアイパターン、（ｃ）は負荷容量が最大の場合（Ｃ_{ｌｏａｄ_ｍａｘ}＝１６０ｐＦ）に本発明の第１および第２のＲＣ並列回路を適用した場合のアイパターン、（ｄ）は本発明の第１および第２のＲＣ並列回路適用時に負荷容量を小さくした場合（Ｃ_ｌｏａｄ＝８０ｐＦ）のアイパターンである。図３（ａ）と（ｂ）を参照すると、第１のＲＣ並列回路のみの場合は、負荷容量が最大から小さくなった場合、スルーレートの低下は抑制できているが、リンギングが増大している。一方、図３（ｃ）と（ｄ）を参照すると、第１および第２のＲＣ並列回路の場合は、負荷容量が最大から小さくなった場合、スルーレートの低下が抑制でき、かつリンギングも抑制できていることがわかる。

以上の通り、本実施形態に係る信号伝送システムは、送信回路１０１とコネクタ１０６を接続する第１の配線１０３に直列に接続された第１のＲＣ並列回路１０４、コネクタ１０６と受信回路１０９とを接続する第２の配線１０７に直列に接続された第２のＲＣ並列回路１０８を設けることを特徴とする。

このような構成により、受信回路の負荷容量が変化しても、スルーレートの低下の抑制とリンギングの抑制を両立させることができる。

以下の実施形態では、本実施形態で説明した信号伝送システムにおいて、使用する素子に特徴を有する構成になっている。

＜第２の実施形態＞
本発明の第２の実施形態では、ＲＣ並列回路の実装面積を小さくすることができる信号伝送システムを説明する。

図４は、第１の実施形態におけるＲＣ並列回路の抵抗としてシート抵抗素子、キャパシタとしてチップコンデンサ素子を実装した図である。このＲＣ並列回路は、端部にパット４０１を備える配線１０３または１０７に直列に接続されたシート抵抗４０２、シート抵抗４０２の上であって配線１０３または１０７に直列に接続されたチップコンデンサ４０３を有する。この構成は、第１のＲＣ並列回路１０４および第２のＲＣ並列回路１０８の少なくとも一方に適用する。

このような構成により、第１の実施形態の効果を実現しながら、実装面積を小さくすることが可能となる。

＜第３の実施形態＞
本発明の第３の実施形態では、ＲＣ並列回路の実装面積を小さくすることができる信号伝送システムを説明する。

図５は、第１の実施形態におけるＲＣ並列回路の抵抗として集合抵抗素子を実装した信号伝送システムの構成図である。同図では第２のＲＣ並列回路１０８の抵抗Ｒ_２に集合抵抗５０１を適用しているが、第１のＲＣ並列回路１０４および第２のＲＣ並列回路１０８の少なくとも一方に適用可能である。

このような構成により、第１の実施形態の効果を実現しながら、実装面積を小さくすることが可能となる。

＜第４の実施形態＞
本発明の第４の実施形態では、１つの送信回路１０１あたりに接続される受信回路１０９の数を増加することができる信号伝送システムを説明する。

図６は、第１の実施形態における第２の配線１０７にバススイッチ６０１を実装した信号伝送システムの構成図である。本実施形態に係る信号伝送システムは、送信回路１０１と受信回路１０９の間に挿入されたバススイッチ６０１、バススイッチ６０１を制御する信号を送信するための送信回路６０２が追加されている。

送信回路１０１に接続できる受信回路１０９の数は、送信回路１０１のオン抵抗Ｒ_ｏｎと受信回路１０９の負荷容量Ｃ_ｌｏａｄの積で決まる充電時間に依存する。受信回路１０９の数が多くなると、負荷容量Ｃ_ｌｏａｄに充電する時間が長くなり、スルーレートが低下する。スルーレートが低下すると、タイミングマージンがなくなり、信号伝送ができない場合がある。

そこで、受信回路１０９の数をバススイッチ６０１で切り替えることで、立ち上がり時２０３には最小限の数だけ負荷容量Ｃ_ｌｏａｄを充電し、立ち上がり後２０４に必要に応じて残りの負荷容量を充電する。このようにすれば、立ち上がり時２０３のスルーレートの低下を抑制しながら、バススイッチ６０１で切り替え可能な数だけ受信回路１０９の数を増やすことができる。すなわち、送信回路１０１に接続できる受信回路１０９のファンアウト数を増やすことができる。特に、第２の半導体素子１１０がメモリＬＳＩの場合、メモリ容量の大容量化に対応できる。

＜第５の実施形態＞
本発明の第５の実施形態では、ＲＣ並列回路の実装面積を小さくすることができる信号伝送システムを説明する。

図７は、第１の実施形態において、第２の基板１０５を第１の基板１００に接続するコネクタ１０６の代わりのソケット７０１、ソケット７０１の内部に第２のＲＣ並列回路１０８の抵抗Ｒ_２を実装した信号伝送システムの構成図である。第２のＲＣ並列回路１０８のキャパシタＣ_２は、外付け部品として第２の基板１０５に実装されている。第２の基板１０５として例えばＤＩＭＭ基板、ソケット７０１として例えばＤＩＭＭソケットがある。

このような構成により、抵抗Ｒ_２の実装面積を省き、第１の実施形態の効果を実現しながら、実装面積を小さくすることが可能となる。

＜第６の実施形態＞
本発明の第６の実施形態では、ＲＣ並列回路の実装面積を小さくすることができる信号伝送システムを説明する。

図８は、第１の実施形態において、コネクタ１０６が実装された第２の基板１０５の反対側に、第２のＲＣ並列回路１０８を実装した信号伝送システムの構成図である。同図のように、第１の基板１００と第２の基板１０５を着脱するコネクタ１０６として、例えばメザニンコネクタを使用する場合、コネクタ１０６を実装する面積が大きくなる。また、コネクタが実装された第２の基板１０５の反対側は、コネクタ１０６のピンを差し込む複数の孔が開いているため、通常は使用しない。

そこで、本実施形態では、孔と孔との間のスペースに、第２のＲＣ並列回路１０８を実装することで、第２の基板１０５を有効利用している。

このような構成により、第１の実施形態の効果を実現しながら、実装面積を小さくすることが可能となる。

また、ここでは第２のＲＣ並列回路１０８を実装する例を説明したが、例えばバススイッチ６０１を実装してもよい。

この場合は、第１の実施形態および第４の実施形態の効果を実現しながら、実装面積を小さくすることが可能となる。

＜第７の実施形態＞
本発明の第７の実施形態では、第１のＲＣ並列回路を使用せずに、スルーレートの低下の抑制とリンギングの抑制を両立させながら、信号伝送システムでの負荷容量の変化に対応することができる信号伝送システムを説明する。

図９は、第１の実施形態において、第１のＲＣ並列回路１０４の代わりに、第１の配線１０３に対して直列に中継バッファ９０１を挿入した信号伝送システムの構成図である。

信号の伝送経路となる配線の配線長が長くなるに従って配線抵抗は増加する。配線抵抗が無視できなくなると、信号の立ち上がり時２０３に含まれる周波数成分が減衰し、スルーレートが低下する。

そこで、本実施形態では、第１の配線１０３に対して直列に中継バッファ９０１を挿入することで、配線抵抗によるスルーレートの低下を抑制する。

本実施形態の場合、第２のＲＣ並列回路のＲ_２およびＣ_２は、次式を満たすように設計する。ここで、Ｒ_{ｂｕｆｆｅｒ＿ｏｎ}は、中継バッファ９０１のオン抵抗値である。
Ｃ_２＞３Ｒ_{ｂｕｆｆｅｒ＿ｏｎ}＊Ｃ_ｌｏａｄ／（０．３５＊２π＊Ｒ_２） （式１２）
Ｚ_０−Ｒ_{ｂｕｆｆｅｒ＿ｏｎ}≧Ｒ_２≧Ｚ_０／２−Ｒ_{ｂｕｆｆｅｒ＿ｏｎ} （式１３）

このような構成により、配線長が長い場合であっても、第１の実施形態の効果を実現することが可能となる。

なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

また、上記の各構成は、それらの一部又は全部を、多段構成にすることにより性能を改善してもよい。例えば、ＲＣ並列回路の多段化や中継バッファの多段化がある。

また、信号の配線や各構成の素子は説明上必要と考えられるものを示しており、製品上必ずしも全ての配線や各構成の素子を示しているとは限らない。実際には各構成を結ぶ配線トポロジーの種類や各構成の素子数が複数になる場合があると考えてもよい。

１００ 第１の基板
１０１ 送信回路
１０２ 第１の半導体素子
Ｒ_１ 抵抗
Ｃ_１ キャパシタ
１０３ 第１の配線
１０４ 第１のＲＣ並列回路
１０５ 第２の基板
１０６ コネクタ
Ｒ_２ 抵抗
Ｃ_２ キャパシタ
１０７ 第２の配線
１０８ 第２のＲＣ並列回路
１０９ 受信回路
１１０ 第２の半導体素子

Claims (6)

1. 送信回路からの信号を配線を通じて受信回路へ伝送する信号伝送システムであって、
   前記送信回路を実装する第１の基板上において、前記配線に対して直列に接続された第１のＲＣ並列回路と、
   前記受信回路を実装し、前記第１の基板に着脱可能である第２の基板上において、前記配線に対して直列に接続された第２のＲＣ並列回路と
   を備え、
   前記配線の特性インピーダンスをＺ _０ 、前記送信回路のオン抵抗値をＲ _ｏｎ 、前記受信回路の負荷容量をＣ _ｌｏａｄ 、Ｃ _ｌｏａｄ の最大値をＣ _{ｌｏａｄ＿ｍａｘ} とすると、
   前記第１のＲＣ並列回路に含まれるキャパシタＣ _１ および抵抗Ｒ _１ は、
   Ｃ _１ ＞３Ｒ _ｏｎ ＊Ｃ _{ｌｏａｄ_ｍａｘ} ／（０．３５＊２π＊Ｒ _１ ）
   Ｚ _０ −Ｒ _ｏｎ ≧Ｒ _１ ≧Ｚ _０ ／２−Ｒ _ｏｎ
   を満たし、
   前記第２のＲＣ並列回路に含まれるキャパシタＣ _２ および抵抗Ｒ _２ は、
   Ｃ _２ ＞３Ｒ _ｏｎ ＊Ｃ _ｌｏａｄ ／（０．３５＊２π＊Ｒ _２ ）
   Ｚ _０ −Ｒ _ｏｎ −Ｒ _１ ≧Ｒ _２ ≧Ｚ _０ ／２−Ｒ _ｏｎ −Ｒ _１
   を満たすことを特徴とする信号伝送システム。
2. 前記第１および第２のＲＣ並列回路に含まれる抵抗Ｒ_１およびＲ_２の少なくとも一方はシート抵抗素子であり、前記第１および第２のＲＣ並列回路に含まれるキャパシタＣ_１およびＣ_２の少なくとも一方はチップコンデンサ素子であり、前記シート抵抗素子の上に前記チップコンデンサ素子を実装することを特徴とする請求項１記載の信号伝送システム。
3. 前記第１および第２のＲＣ並列回路に含まれる抵抗Ｒ_１およびＲ_２の少なくとも一方は集合抵抗素子であることを特徴とする請求項１記載の信号伝送システム。
4. さらに、前記送信回路と前記受信回路との間に、前記受信回路の数を切り替えるバススイッチを挿入することを特徴とする請求項１記載の信号伝送システム。
5. 前記第１の基板と前記第２の基板は、それぞれの基板に設けられたコネクタによって着脱可能であり、前記コネクタが実装された前記第２の基板の反対側に、第２のＲＣ並列回路を実装することを特徴とする請求項１記載の信号伝送システム。
6. 送信回路からの信号を配線を通じて受信回路へ伝送する信号伝送システムであって、
   前記送信回路を実装する第１の基板上において、前記配線に対して直列に接続された中継バッファと、
   前記受信回路を実装し、前記第１の基板に着脱可能である第２の基板上において、前記配線に対して直列に接続されたＲＣ並列回路と
   を備え、
   前記配線の特性インピーダンスをＺ _０ 、前記中継バッファのオン抵抗値をＲ _{ｂｕｆｆｅｒ＿ｏｎ} 、前記受信回路の負荷容量をＣ _ｌｏａｄ とすると、
   前記ＲＣ並列回路に含まれるキャパシタＣおよび抵抗Ｒは、
   Ｃ＞３Ｒ _{ｂｕｆｆｅｒ＿ｏｎ} ＊Ｃ _ｌｏａｄ ／（０．３５＊２π＊Ｒ）
   Ｚ _０ −Ｒ _{ｂｕｆｆｅｒ＿ｏｎ} ≧Ｒ≧Ｚ _０ ／２−Ｒ _{ｂｕｆｆｅｒ＿ｏｎ}
   を満たすことを特徴とする信号伝送システム。

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