JP5486956B2 - Unlock detection circuit - Google Patents
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Description
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）回路におけるアンロック検出に関する。 The present invention relates to unlock detection in a PLL (Phase Locked Loop) circuit.
ＰＬＬ回路は、通信機をはじめとして多くのシステムに用いられている。ＰＬＬ回路には、基準信号源から出力される基準信号と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）から出力される出力信号との間に位相差が生じているか否かを判定するアンロック検出回路が用いられている（特許文献１）。 The PLL circuit is used in many systems including a communication device. In the PLL circuit, unlock detection is performed to determine whether or not there is a phase difference between a reference signal output from a reference signal source and an output signal output from a VCO (Voltage Controlled Oscillator). A circuit is used (Patent Document 1).
特許文献１によれば、図５に示すようなアンロック検出回路９００が開示されている。アンロック検出回路９００は、位相比較器９０１と、アンロック検出器９０２と、ＯＲ回路９３とを具備する。
位相比較器９０１は、基準信号ＲＥＦと、入力信号ＶＣＯとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとの位相差を検出し、検出結果を示す信号ＰＤＵ及び信号ＰＤＤを出力する。また、位相比較器９０１は、基準信号ＲＥＦの位相に対して入力信号ＶＣＯの位相が遅れている場合、信号ＰＤＵをＨ（Ｈｉｇｈ；ハイ）レベルにすると共に信号ＰＤＤをＬ（Ｌｏｗ；ロー）レベルを維持する。また、位相比較器９０１は、基準信号ＲＥＦの位相に対して入力信号ＶＣＯの位相が進んでいる場合、信号ＰＤＵをＬレベルを維持すると共に信号ＰＤＤをＨレベルにする。
According to Patent Document 1, an unlock detection circuit 900 as shown in FIG. 5 is disclosed. The unlock detection circuit 900 includes a phase comparator 901, an unlock detector 902, and an OR circuit 93.
The phase comparator 901 receives the reference signal REF and the input signal VCO, detects a phase difference between the reference signal REF and the input signal VCO, and outputs a signal PDU and a signal PDD indicating the detection result. In addition, when the phase of the input signal VCO is delayed with respect to the phase of the reference signal REF, the phase comparator 901 sets the signal PDU to H (High) level and sets the signal PDD to L (Low) level. To maintain. Further, when the phase of the input signal VCO is advanced with respect to the phase of the reference signal REF, the phase comparator 901 maintains the signal PDU at the L level and sets the signal PDD at the H level.
アンロック検出器９０２は、基準信号ＲＥＦと、入力信号ＶＣＯと、位相比較器９０１の出力である信号ＰＤＵと信号ＰＤＤとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとそれぞれの位相差が生じるアンロック状態を検出する。また、アンロック検出器９０２は、信号ＱＲと信号ＱＳとを出力し、アンロック状態を検出すると信号ＱＲ及び信号ＱＳの少なくとも一方をＨレベルにする。
ＯＲ回路９３は、アンロック検出器９０２が出力する信号ＱＲと信号ＱＳとの論理和演算の結果示す信号ＵＮＬＯＣＫ＿ＯＵＴを出力する。
The unlock detector 902 receives the reference signal REF, the input signal VCO, the signal PDU and the signal PDD, which are the outputs of the phase comparator 901, and generates an phase difference between the reference signal REF and the input signal VCO. Detect lock status. The unlock detector 902 outputs the signal QR and the signal QS, and when detecting the unlocked state, at least one of the signal QR and the signal QS is set to the H level.
The OR circuit 93 outputs a signal UNLOCK_OUT indicating the result of the OR operation of the signal QR and the signal QS output from the unlock detector 902.
また、位相比較器９０１は、フリップフロップ９１、９２と、ＮＡＮＤ回路９４とを備えている。フリップフロップ９１は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、基準信号ＲＥＦの立ち下がりエッジにおいてＨレベルの信号を記憶し、出力端子Ｑから記憶した信号を示す信号ＰＤＵを出力する。フリップフロップ９２は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、入力信号ＶＣＯの立ち下がりエッジにおいて、Ｈレベルの信号を記憶し、記憶した信号を示す信号ＰＤＤを出力端子Ｑから出力する。ＮＡＮＤ回路９４は、信号ＰＤＵと信号ＰＤＤとの否定論理積演算の結果を示す信号ＰＤ＿ＲＥＳＥＴを出力する。また、フリップフロップ９１、９２は、リセット端子に信号ＰＤ＿ＲＥＳＥＴが入力され、信号ＰＤ＿ＲＥＳＥＴがＬレベルのとき、リセットされて出力信号がＬレベルになる。 The phase comparator 901 includes flip-flops 91 and 92 and a NAND circuit 94. In the flip-flop 91, the reference signal REF is input to the clock terminal CK, the power supply voltage indicating the H level signal is input to the input terminal D, the H level signal is stored at the falling edge of the reference signal REF, and the output terminal A signal PDU indicating the signal stored from Q is output. In the flip-flop 92, the input signal VCO is input to the clock terminal CK, the power supply voltage indicating the H level signal is input to the input terminal D, and the H level signal is stored at the falling edge of the input signal VCO. A signal PDD indicating the processed signal is output from the output terminal Q. The NAND circuit 94 outputs a signal PD_RESET indicating the result of the NAND operation of the signal PDU and the signal PDD. The flip-flops 91 and 92 are reset when the signal PD_RESET is input to the reset terminal and the signal PD_RESET is at the L level, and the output signal becomes the L level.
また、アンロック検出器９０２は、フリップフロップ９５、９６を備えている。フリップフロップ９５は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに信号ＰＤＵが入力され、基準信号ＲＥＦの立ち下がりエッジにおいて、入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＱＲを出力端子Ｑから出力する。フリップフロップ９６は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに信号ＰＤＤが入力され、入力信号ＶＣＯの立ち下がりエッジにおいて、入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＱＳを出力端子Ｑから出力する。
上述の構成により、アンロック検出回路９００は、構成する各ロジック回路が伝達遅延時間０の理想回路であれば、基準信号ＲＥＦと入力信号ＶＣＯとの位相差情報を正確に検出できる。さらに、信号ＰＤ−ＲＥＳＥＴよりフリップフロップ９１，９２がリセットされた後、基準信号ＲＥＦの立下りエッジが来て次の基準信号ＲＥＦの立下りエッジが来る１周期以内、言い換えると、基準信号ＲＥＦの位相角が２π以内に入力信号ＶＣＯの立下りエッジが来ない場合及び、逆に入力信号ＶＣＯの立下がりエッジが来て次の入力信号ＶＣＯの立下がりエッジが来る１周期以内、言い換えると入力信号ＶＣＯの位相角が２π以内に基準信号ＲＥＦの立下りエッジが来ない場合、アンロック検出器９０２でアンロックとして検出し、ＵＮＬＯＣＫ＿ＯＵＴからＬ論理のアンロック検出信号が出力される。
The unlock detector 902 includes flip-flops 95 and 96. The flip-flop 95 receives the reference signal REF at the clock terminal CK, the signal PDU at the input terminal D, stores the signal input to the input terminal D at the falling edge of the reference signal REF, and stores the stored signal. Is output from the output terminal Q. The flip-flop 96 receives the input signal VCO at the clock terminal CK, the signal PDD at the input terminal D, and stores the signal input at the input terminal D at the falling edge of the input signal VCO. Is output from the output terminal Q.
With the above-described configuration, the unlock detection circuit 900 can accurately detect the phase difference information between the reference signal REF and the input signal VCO if each logic circuit is an ideal circuit with a transmission delay time of zero. Further, after the flip-flops 91 and 92 are reset by the signal PD-RESET, the falling edge of the reference signal REF comes and the falling edge of the next reference signal REF comes within one cycle, in other words, the reference signal REF When the falling edge of the input signal VCO does not come within the phase angle of 2π, and conversely, within one cycle when the falling edge of the input signal VCO comes and the falling edge of the next input signal VCO comes, in other words, the input signal When the falling edge of the reference signal REF does not come within the phase angle of the VCO within 2π, the unlock detector 902 detects it as unlock and outputs an L logic unlock detection signal from UNLOCK_OUT.
しかしながら、上述のアンロック検出回路の構成では、実際には構成する各ロジック回路に固有の伝達遅延が発生するため、正確な位相差を検出できないデッドゾーンが発生し、アンロック検出を正確にできなくなる問題があった。 However, in the configuration of the unlock detection circuit described above, a transmission delay inherent to each logic circuit that is actually generated occurs, so that a dead zone in which an accurate phase difference cannot be detected occurs, and unlock detection can be performed accurately. There was a problem that disappeared.
本発明は、上記問題を解決すべくなされたもので、その目的は、２つの信号間の位相差が正確に検出できないデッドゾーンに入ったときにおいても正確にアンロック検出が行なえるアンロック検出回路を提供することにある。 The present invention has been made to solve the above problem, and its purpose is to detect unlocking accurately even in a dead zone where the phase difference between two signals cannot be detected accurately. It is to provide a circuit.
（１）上記問題を解決するために、本発明は、論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、前記第１フリップフロップの出力を前記基準信号の変化に応じて記憶する第３フリップフロップと、前記第２フリップフロップの出力を前記入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、前記ＮＡＮＤ回路の出力を前記基準信号の変化に応じて記憶する第５フリップフロップと、前記ＮＡＮＤ回路の出力を前記入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、前記第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備し、前記ＮＡＮＤ回路の出力に応じて前記第１及び第２フリップフロップがリセットされることを特徴とするアンロック検出回路である。 (1) In order to solve the above problem, the present invention includes a first flip-flop that stores a logical value according to a change in a reference signal, and a second flip-flop that stores a logical value according to a change in an input signal. A phase comparator including a NAND circuit that calculates a negative logical product of the outputs of the first and second flip-flops, and a third flip-flop that stores the output of the first flip-flop according to a change in the reference signal And a fourth flip-flop for storing the output of the second flip-flop according to the change of the input signal, and the output of the NAND circuit according to the change of the reference signal. A second flip-flop detector, and a sixth flip-flop that stores an output of the NAND circuit according to a change in the input signal; An OR circuit that calculates a logical sum of the outputs of the third, fourth, fifth, and sixth flip-flops, and the first and second flip-flops are reset according to the output of the NAND circuit. An unlock detection circuit characterized by the following.
（２）また、本発明は、上記記載の発明において、前記第１、第３及び第５フリップフロップは、前記基準信号の立ち下がりにおいて信号を記憶し、前記第２、第４及び第６フリップフロップは、前記入力信号の立ち下がりにおいて信号を記憶することを特徴とする。 (2) Further, according to the present invention, in the above-described invention, the first, third and fifth flip-flops store a signal at a falling edge of the reference signal, and the second, fourth and sixth flip-flops Is characterized in that the signal is stored at the falling edge of the input signal.
（３）また、本発明は、上記記載の発明において、前記第１フリップフロップと、前記第３フリップフロップとの間に第１遅延素子が設けられ、前記第２フリップフロップと、前記第４フリップフロップとの間に第２遅延素子が設けられたことを特徴とする。 (3) Further, according to the present invention, in the above-described invention, a first delay element is provided between the first flip-flop and the third flip-flop, and the second flip-flop and the fourth flip-flop are provided. A second delay element is provided between the first delay element and the second delay element.
この発明によれば、２つの信号間の約２π以上の位相差の発生を正確に検出することができる。 According to the present invention, it is possible to accurately detect the occurrence of a phase difference of about 2π or more between two signals.
＜発明の概要＞
発明者は、図５に示すアンロック検出回路９００が基準信号ＲＥＦと入力信号ＶＣＯとの間に位相差が生じたこと（アンロック状態）を検出できない場合について解析した結果、次の原因を見出した。アンロック検出回路９００は、内部の信号ＰＤ＿ＲＥＳＥＴの立ち下がりと、入力される基準信号ＲＥＦ又は入力信号ＶＣＯの立ち下がりとがある間隔で連続して生じると、位相比較器９０１が基準信号ＲＥＦと入力信号ＶＣＯとの位相差の関係を正しく出力せず、アンロック状態を正しく検出することができない。
そこで、発明者は、新たなアンロック検出器を設計して正確に位相差を検出することができた。以下、詳しく説明する。
<Outline of the invention>
The inventor has analyzed the case where the unlock detection circuit 900 shown in FIG. 5 cannot detect that a phase difference has occurred between the reference signal REF and the input signal VCO (unlock state), and found the following cause. It was. In the unlock detection circuit 900, when the falling of the internal signal PD_RESET and the falling of the input reference signal REF or the input signal VCO occur continuously at a certain interval, the phase comparator 901 inputs the reference signal REF. The phase difference relationship with the signal VCO is not output correctly, and the unlocked state cannot be detected correctly.
Therefore, the inventor has designed a new unlock detector and has been able to accurately detect the phase difference. This will be described in detail below.
以下、本発明の一実施形態によるアンロック検出回路１００を図面を参照して説明する。
図１は、本実施形態におけるアンロック検出回路１００の構成とアンロック検出回路１００に接続される回路を示す概略ブロック図である。また、アンロック検出回路１００は、基準信号ＲＥＦと入力信号ＶＣＯとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとに約２π以上の位相差が生じているか否かを検出し、検出した結果を示す信号ＡＬＭＸをクロック同期回路１０４を介して出力する。また、アンロック検出回路１００は、信号ＰＤＵと信号ＰＤＤとを出力する。信号ＰＤＵと信号ＰＤＤとは、それぞれの値の組み合わせにより入力信号ＶＣＯが基準信号ＲＥＦに対して位相が進んでいるか或いは遅れているか示す。
Hereinafter, an unlock detection circuit 100 according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a schematic block diagram showing a configuration of an unlock detection circuit 100 and a circuit connected to the unlock detection circuit 100 in the present embodiment. Further, the unlock detection circuit 100 receives the reference signal REF and the input signal VCO, detects whether or not a phase difference of about 2π or more is generated between the reference signal REF and the input signal VCO, and the detected result is detected. The signal ALMX shown is output via the clock synchronization circuit 104. The unlock detection circuit 100 outputs a signal PDU and a signal PDD. The signal PDU and the signal PDD indicate whether the phase of the input signal VCO is advanced or delayed with respect to the reference signal REF depending on the combination of the values.
クロック同期回路１０４は、アンロック検出回路１００から信号ＡＬＭＸが入力され、外部よりリセット信号ＲＳＴとクロック信号ＣＬＫが入力され、クロック信号ＣＬＫに同期した信号ＵＮＬＯＣＫ＿ＯＵＴを出力する。
なお、リセット信号ＲＳＴは、アンロック検出回路１００が動作する前に外部よりＨレベルのパルスが入力され、クロック同期回路１０４をリセットする。
The clock synchronization circuit 104 receives the signal ALMX from the unlock detection circuit 100, receives the reset signal RST and the clock signal CLK from the outside, and outputs a signal UNLOCK_OUT synchronized with the clock signal CLK.
The reset signal RST resets the clock synchronization circuit 104 by inputting an H level pulse from outside before the unlock detection circuit 100 operates.
アンロック検出回路１００は、位相比較器１０１と、アンロック検出器１０２（第１アンロック検出器）と、アンロック検出器１０３（第２アンロック検出器）と、ＯＲ回路１２、１３とＮＯＲ回路１４とを具備している。
位相比較器１０１は、フリップフロップ１（第１フリップフロップ）と、フリップフロップ２（第２フリップフロップ）と、遅延素子３と、ＮＡＮＤ回路４とを備えている。フリップフロップ１は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子ＤにＨレベル（論理値）の信号を示す電源電圧が入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＰＤＵを出力端子Ｑから出力する。フリップフロップ２は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＰＤＤを出力端子Ｑから出力する。
The unlock detection circuit 100 includes a phase comparator 101, an unlock detector 102 (first unlock detector), an unlock detector 103 (second unlock detector), OR circuits 12, 13 and NOR. Circuit 14.
The phase comparator 101 includes a flip-flop 1 (first flip-flop), a flip-flop 2 (second flip-flop), a delay element 3, and a NAND circuit 4. In the flip-flop 1, the reference signal REF is input to the clock terminal CK, the power supply voltage indicating an H level (logic value) signal is input to the input terminal D, and is input to the input terminal D at the falling edge of the reference signal REF. The signal is stored, and a signal PDU indicating the stored signal is output from the output terminal Q. The flip-flop 2 receives the input signal VCO at the clock terminal CK, the power supply voltage indicating the H level signal at the input terminal D, and stores the signal input to the input terminal D at the falling edge of the input signal VCO. The signal PDD indicating the stored signal is output from the output terminal Q.
ＮＡＮＤ回路４は、信号ＰＤＵと信号ＰＤＤとの否定論理積演算の結果を示す信号ＤＬＩＮを遅延素子３に出力する。遅延素子３は、入力される信号ＤＬＩＮを遅延させて信号ＰＤ＿ＲＥＳＥＴとして出力する。
また、フリップフロップ１、２は、リセット端子Ｒに信号ＰＤ＿ＲＥＳＥＴが入力され、信号ＰＤ＿ＲＥＳＥＴがＬレベルのとき、リセットされて出力がＬレベルになる。
位相比較器１０１は、上述の構成により、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より遅れている場合、信号ＰＤＵにその位相差に比例したパルス幅を有するパルスを出力し、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より進んでいる場合、信号ＰＤＤにその位相差に比例した幅を有するパルスを出力する。
The NAND circuit 4 outputs a signal DLIN indicating the result of the NAND operation of the signal PDU and the signal PDD to the delay element 3. The delay element 3 delays the input signal DLIN and outputs it as a signal PD_RESET.
The flip-flops 1 and 2 are reset when the signal PD_RESET is input to the reset terminal R and the signal PD_RESET is at the L level, and the output becomes the L level.
When the phase of the input signal VCO is delayed with respect to the phase of the reference signal REF, the phase comparator 101 outputs a pulse having a pulse width proportional to the phase difference to the signal PDU. When the phase is ahead of the phase of the reference signal REF, a pulse having a width proportional to the phase difference is output to the signal PDD.
アンロック検出器１０２は、フリップフロップ５（第１フリップフロップ）と、フリップフロップ６（第６フリップフロップ）と、遅延素子７、８とを備えている。遅延素子７は、信号ＰＤＵを遅延させ、フリップフロップ５の入力端子Ｄに信号ＰＤＵＡとして出力する。遅延素子８は、信号ＰＤＤを遅延させ、フリップフロップ６の入力端子Ｄに信号ＰＤＤＡとして出力する。
フリップフロップ５は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに信号ＰＤＵＡが入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＲを出力端子Ｑから出力する。
The unlock detector 102 includes a flip-flop 5 (first flip-flop), a flip-flop 6 (sixth flip-flop), and delay elements 7 and 8. The delay element 7 delays the signal PDU and outputs it to the input terminal D of the flip-flop 5 as the signal PDUA. The delay element 8 delays the signal PDD and outputs it as a signal PDDA to the input terminal D of the flip-flop 6.
The flip-flop 5 receives the reference signal REF at the clock terminal CK, the signal PDUA at the input terminal D, stores the signal input at the input terminal D at the falling edge of the reference signal REF, and stores the stored signal. The signal QR shown is output from the output terminal Q.
フリップフロップ６は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに信号ＰＤＤＡが入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＳを出力端子Ｑから出力する。
信号ＱＲ及び信号ＱＳは、Ｈレベルのときアンロック状態を検出したことを示し、Ｌレベルのときアンロック状態を検出していないことを示す。
The flip-flop 6 receives the input signal VCO at the clock terminal CK, the signal PDDA at the input terminal D, stores the signal input to the input terminal D at the falling edge of the input signal VCO, and stores the stored signal. The signal QS shown is output from the output terminal Q.
The signal QR and the signal QS indicate that the unlocked state is detected when the signal is at the H level, and indicate that the unlocked state is not detected when the signal is at the L level.
アンロック検出器１０３は、フリップフロップ１０（第５フリップフロップ）と、フリップフロップ１１（第６フリップフロップ）を備える。フリップフロップ１０は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに反転された信号ＰＤ＿ＲＥＳＥＴが入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＥＲを出力端子Ｑから出力する。 The unlock detector 103 includes a flip-flop 10 (fifth flip-flop) and a flip-flop 11 (sixth flip-flop). The flip-flop 10 receives the reference signal REF at the clock terminal CK, the inverted signal PD_RESET at the input terminal D, and stores the signal input to the input terminal D at the falling edge of the reference signal REF. A signal QER indicating the processed signal is output from the output terminal Q.
フリップフロップ１１は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに反転された信号ＰＤ＿ＲＥＳＥＴが入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＥＳを出力端子Ｑから出力する。
信号ＱＥＲ及び信号ＱＥＳは、Ｈレベルのときアンロック状態を検出したことを示し、Ｌレベルのときアンロック状態を検出していないことを示す。
The flip-flop 11 receives the input signal VCO at the clock terminal CK, the inverted signal PD_RESET at the input terminal D, and stores the signal input to the input terminal D at the falling edge of the input signal VCO. A signal QES indicating the processed signal is output from the output terminal Q.
The signal QER and the signal QES indicate that the unlocked state is detected when the signal is at the H level, and indicate that the unlocked state is not detected when the signal is the L level.
ＯＲ回路１２は、アンロック検出器１０３が出力する信号ＱＥＲと信号ＱＥＳとの論理和演算の結果を出力する。ＯＲ回路１３は、アンロック検出器１０２が出力する信号ＱＲと信号ＱＳとの論理和演算の結果を出力する。ＮＯＲ回路１４は、ＯＲ回路１２の出力と、ＯＲ回路１３の出力との否定論理和演算の結果を示す信号ＡＬＭＸを出力する。
信号ＡＬＭＸは、Ｌレベルのときアンロック状態を検出したことを示し、Ｈレベルのときアンロック状態を検出していないことを示す。
The OR circuit 12 outputs a logical sum operation result of the signal QER and the signal QES output from the unlock detector 103. The OR circuit 13 outputs a result of a logical sum operation between the signal QR output from the unlock detector 102 and the signal QS. The NOR circuit 14 outputs a signal ALMX indicating the result of a negative OR operation between the output of the OR circuit 12 and the output of the OR circuit 13.
The signal ALMX indicates that the unlocked state is detected when it is at the L level, and indicates that the unlocked state is not detected when it is at the H level.
ここで、遅延素子３の遅延時間は、位相比較器１０１が基準信号ＲＥＦと入力信号ＶＣＯが同位相でもＰＤＵ，ＰＤＤに必要十分な幅のパルスを出力する時間であり、シミュレーションやタイミング解析により予め定められた値である。
また、遅延素子３は、フリップフロップ１０において、ＮＡＮＤ回路４を介して入力されるフリップフロップ１が出力する信号と、基準信号ＲＥＦとの間のレーシングを回避する役割もある。また、遅延素子３は、フリップフロップ１１において、ＮＡＮＤ回路４を介して入力されるフリップフロップ２が出力する信号と、入力信号ＶＣＯとの間のレーシングを回避する役割もある。
Here, the delay time of the delay element 3 is a time during which the phase comparator 101 outputs a pulse having a sufficient and sufficient width to the PDU and PDD even when the reference signal REF and the input signal VCO are in phase, and is previously calculated by simulation and timing analysis. It is a defined value.
Further, the delay element 3 also has a role of avoiding racing between the signal output from the flip-flop 1 input via the NAND circuit 4 and the reference signal REF in the flip-flop 10. Further, the delay element 3 also has a role of avoiding the racing between the signal output from the flip-flop 2 input via the NAND circuit 4 and the input signal VCO in the flip-flop 11.
また、遅延素子７は、フリップフロップ５において、フリップフロップ１から出力される信号ＰＤＵと、基準信号ＲＥＦとのレーシングを回避するために設けられている。遅延素子７の遅延時間は、シミュレーション、タイミング解析などの結果から定められる。
また、遅延素子８は、フリップフロップ６において、フリップフロップ２から出力される信号ＰＤＤと、入力信号ＶＣＯとのレーシングを回避するために設けられている。遅延素子８の遅延時間は、遅延素子７と同様に、シミュレーション、タイミング解析などの結果から定められる。
The delay element 7 is provided in the flip-flop 5 in order to avoid racing between the signal PDU output from the flip-flop 1 and the reference signal REF. The delay time of the delay element 7 is determined from the results of simulation, timing analysis, and the like.
The delay element 8 is provided in the flip-flop 6 to avoid racing between the signal PDD output from the flip-flop 2 and the input signal VCO. Similarly to the delay element 7, the delay time of the delay element 8 is determined from the results of simulation, timing analysis, and the like.
図２は、本実施形態におけるクロック同期回路１０４の一構成例を示す回路図である。図示するようにクロック同期回路１０４は、フリップフロップ１７、１９、２１と、ＮＡＮＤ回路１５と、ＮＯＴ回路１８と、ＮＯＲ回路２０、ＮＯＴ回路３１とを備えている。フリップフロップ１７、１９、２１それぞれには、外部から入力されるクロック信号ＣＬＫがクロック端子ＣＫに入力されている。
ＮＡＮＤ回路１５は、アンロック検出回路１００が出力する信号ＡＬＭＸと、ＮＯＴ回路１８の出力との否定論理積演算の結果をフリップフロップ１７の入力端子Ｄに出力する。フリップフロップ１７は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＡＮＤ回路１５が出力する信号を記憶し、記憶した信号をＮＯＴ回路１８に出力する。
FIG. 2 is a circuit diagram illustrating a configuration example of the clock synchronization circuit 104 according to the present embodiment. As illustrated, the clock synchronization circuit 104 includes flip-flops 17, 19, 21, a NAND circuit 15, a NOT circuit 18, a NOR circuit 20, and a NOT circuit 31. In each of the flip-flops 17, 19, and 21, a clock signal CLK input from the outside is input to the clock terminal CK.
The NAND circuit 15 outputs, to the input terminal D of the flip-flop 17, the result of the NAND operation of the signal ALMX output from the unlock detection circuit 100 and the output of the NOT circuit 18. The flip-flop 17 stores the signal output from the NAND circuit 15 at the rising edge of the clock signal CLK, and outputs the stored signal to the NOT circuit 18.
ＮＯＴ回路１８は、フリップフロップ１７の出力する信号を反転し、反転した信号をフリップフロップ１９の入力端子Ｄに出力する。フリップフロップ１９は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＯＴ回路１８が出力する信号を記憶し、記憶した信号をＮＯＲ回路２０に出力する。
ＮＯＲ回路２０は、ＮＯＴ回路１８が出力する信号と、フリップフロップ１９が出力する信号との否定論理和演算の結果を出力する。ＮＯＴ回路３１は、ＮＯＲ回路２０の出力する信号を反転し、反転した信号をフリップフロップ２１の入力端子Ｄに出力する。フリップフロップ２１は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＯＴ回路３１が出力する信号を記憶し、記憶した信号を信号ＵＮＬＯＣＫ＿ＯＵＴとして出力する。
The NOT circuit 18 inverts the signal output from the flip-flop 17 and outputs the inverted signal to the input terminal D of the flip-flop 19. The flip-flop 19 stores the signal output from the NOT circuit 18 at the rising edge of the clock signal CLK, and outputs the stored signal to the NOR circuit 20.
The NOR circuit 20 outputs a result of a negative OR operation between the signal output from the NOT circuit 18 and the signal output from the flip-flop 19. The NOT circuit 31 inverts the signal output from the NOR circuit 20 and outputs the inverted signal to the input terminal D of the flip-flop 21. The flip-flop 21 stores the signal output from the NOT circuit 31 at the rising edge of the clock signal CLK, and outputs the stored signal as the signal UNLOCK_OUT.
また、フリップフロップ１７は、リセット端子Ｒに信号ＡＬＭＸが入力され、信号ＡＬＭＸがＨレベルのときリセットされて出力する信号がＬレベルになる。フリップフロップ１９、２１は、リセット端子Ｒにリセット信号ＲＳＴが入力され、リセット信号ＲＳＴがＨレベルのときリセットされて出力する信号がＬレベルになる。
クロック同期回路１０４は、上述の構成により、基準信号ＲＥＦ或いは入力信号ＶＣＯが変化するタイミングで出力される信号ＡＬＭＸを、クロック信号ＣＬＫに同期させて信号ＵＮＬＯＣＫ＿ＯＵＴとして出力する。
The flip-flop 17 is reset when the signal ALMX is input to the reset terminal R and the signal ALMX is at the H level, and the signal to be output becomes the L level. The flip-flops 19 and 21 are reset when the reset signal RST is input to the reset terminal R and the reset signal RST is at the H level, and the output signal becomes the L level.
With the above-described configuration, the clock synchronization circuit 104 outputs the signal ALMX output at the timing when the reference signal REF or the input signal VCO changes as the signal UNLOCK_OUT in synchronization with the clock signal CLK.
また、クロック同期回路１０４において、初段のフリップフロップ１７とＮＡＮＤ回路１５とにより信号ＡＬＭＸ検出回路を構成し、フリップフロップ１７、１９、２１によりシフトレジスタを構成している。また、クロック同期回路１０４は、ＮＯＲ回路２０の反転した出力により、入力された信号ＡＬＭＸのパルス幅を少なくともクロック信号ＣＬＫの２周期分のパルス幅に引き伸ばしてクロック信号ＣＬＫに同期させた信号ＵＮＬＯＣＫ＿ＯＵＴを生成する。 In the clock synchronization circuit 104, the first-stage flip-flop 17 and the NAND circuit 15 constitute a signal ALMX detection circuit, and the flip-flops 17, 19, and 21 constitute a shift register. Further, the clock synchronization circuit 104 extends the pulse width of the input signal ALMX to at least two cycles of the clock signal CLK by the inverted output of the NOR circuit 20 and synchronizes the signal UNLOCK_OUT with the clock signal CLK. Generate.
以下、図３、図４のタイミングチャートを参照して、本実施形態におけるアンロック検出回路１００の動作を説明する。ここでは、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より進んでいる「進み位相」と、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より遅れている「遅れ位相」との２つの場合に分けて説明する。 The operation of the unlock detection circuit 100 in this embodiment will be described below with reference to the timing charts of FIGS. Here, there are two cases: a “leading phase” in which the phase of the input signal VCO is ahead of the phase of the reference signal REF and a “lagging phase” in which the phase of the input signal VCO is behind the phase of the reference signal REF. I will explain.
＜進み位相の検出＞
図３は、本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。なお、進み位相とは、入力信号ＶＣＯの周波数が基準信号ＲＥＦの周波数より高い場合のことである。また、エッジＥ１〜Ｅ１３は、入力信号ＶＣＯの立ち下がりエッジを示している。
入力信号ＶＣＯの立ち下がりから基準信号ＲＥＦの立ち下がりまでの時間、即ち、位相差をφとし、入力信号ＶＣＯの周期をＴＶとし、遅延素子３の遅延時間とｔとし、遅延素子８の遅延時間とｔＤとする。更に以下の４つの場合に分けて説明する。
［１］φ≧ＴＶ−ｔ
［２］ＴＶ−ｔ＞φ≧ＴＶ−ｔ−ｔＤ
［３］ＴＶ−ｔ−ｔＤ＞φ≧ＴＶ−２ｔ
［４］ＴＶ−２ｔ＞φ
<Lead phase detection>
FIG. 3 is a timing chart illustrating an operation example of the unlock detection circuit 100 according to the present embodiment. The lead phase is a case where the frequency of the input signal VCO is higher than the frequency of the reference signal REF. Edges E1 to E13 indicate falling edges of the input signal VCO.
Time from the fall of the input signal VCO to the fall of the reference signal REF, namely, the phase difference as a phi, the period of the input signal VCO and T V, the delay time t of the delay element 3, the delay of the delay elements 8 and time and t D. Further, the following four cases will be described separately.
[1] φ ≧ T V −t
[2] T V −t> φ ≧ T V −t−t D
[3] T V −t T D > φ ≧ T V −2t
[4] T V -2t> φ
［１］φ≧ＴＶ−ｔの場合（例えば、図３において立ち下がりエッジＥ３、Ｅ６の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤＤＡが入力されて、Ｈレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、位相比較器１０１から出力されたＨレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｌレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
[1] When φ ≧ T V −t (for example, when falling edges E3 and E6 in FIG. 3)
In the unlock detector 102, the flip-flop 6 receives the H level signal PDDA and outputs the H level signal QS at the falling edge of the input signal VCO. On the other hand, in the unlock detector 103, the flip-flop 11 receives the H level signal PD_RESET output from the phase comparator 101 at the falling edge of the input signal VCO, and outputs the L level signal QES.
As a result, the unlock detection circuit 100 outputs an L level signal ALMX indicating the unlock state from the NOR circuit 14.
［２］ＴＶ−ｔ＞φ≧ＴＶ−ｔ−ｔＤの場合（例えば、図３において、立ち下がりエッジＥ９の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤＤＡが入力されて、Ｈレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤ_ＲＥＳＥＴが入力されて、Ｈレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
[2] When T V −t> φ ≧ T V −t−T D (for example, in the case of the falling edge E9 in FIG. 3)
In the unlock detector 102, the flip-flop 6 receives the H level signal PDDA and outputs the H level signal QS at the falling edge of the input signal VCO. On the other hand, in the unlock detector 103, the flip-flop 11 receives the L level signal PD_RESET at the falling edge of the input signal VCO and outputs the H level signal QES.
As a result, the unlock detection circuit 100 outputs an L level signal ALMX indicating the unlock state from the NOR circuit 14.
［３］ＴＶ−ｔ−ｔＤ＞φ≧ＴＶ−２ｔの場合（例えば、図３において立ち下がりエッジＥ１２の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤＤＡが入力されて、Ｌレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｈレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
[3] In the case of T V −t D > φ ≧ T V −2t (for example, in the case of the falling edge E12 in FIG. 3)
In the unlock detector 102, the flip-flop 6 receives the L level signal PDDA and outputs the L level signal QS at the falling edge of the input signal VCO. On the other hand, in the unlock detector 103, the flip-flop 11 receives the L level signal PD_RESET at the falling edge of the input signal VCO, and outputs the H level signal QES.
As a result, the unlock detection circuit 100 outputs an L level signal ALMX indicating the unlock state from the NOR circuit 14.
［４］ＴＶ−２ｔ＞φの場合（例えば、図３において立ち下がりエッジＥ５の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤＤＡが入力されて、Ｌレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｌレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示さないＨレベルの信号ＡＬＭＸを出力する。
[4] When T V -2t> φ (for example, in the case of the falling edge E5 in FIG. 3)
In the unlock detector 102, the flip-flop 6 receives the L level signal PDDA and outputs the L level signal QS at the falling edge of the input signal VCO. On the other hand, in the unlock detector 103, the flip-flop 11 receives the H level signal PD_RESET at the falling edge of the input signal VCO and outputs the L level signal QES.
As a result, the unlock detection circuit 100 outputs an H level signal ALMX that does not indicate the unlock state from the NOR circuit 14.
以上のように、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φがφ≧ＴＶ−２ｔを満たす場合、アンロック検出器１０２或いはアンロック検出器１０３の少なくとも一方がアンロック状態を検出することができるので、アンロック検出器１０２、１０３の出力の論理和演算結果を出力することにより、検出したアンロック状態をクロック同期回路１０４に出力することができる。 As described above, when the relative phase difference φ between the input signal VCO and the reference signal REF satisfies φ ≧ T V −2t, the unlock detection circuit 100 determines whether the unlock detector 102 or the unlock detector 103 Since at least one of the unlock states can be detected, the detected unlock state can be output to the clock synchronization circuit 104 by outputting the logical sum operation result of the outputs of the unlock detectors 102 and 103. .
＜遅れ位相の検出＞
図４は、本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。なお、遅れ位相とは、入力信号ＶＣＯの周波数が基準信号ＲＥＦの周波数より低い場合のことである。また、エッジＥ２１〜３２は、参照信号ＲＥＦの立ち下がりエッジを示している。
ここで、基準信号ＲＥＦの立ち下がりから入力信号ＶＣＯの立ち下がりまでの時間、即ち、位相差をφとし、基準信号ＲＥＦの周期をＴＲとし、遅延素子３の遅延時間をｔとし、遅延素子７の遅延時間をｔＤとする。更に以下の４つの場合に分けて説明する。
［５］φ≧ＴＲ−ｔ
［６］ＴＲ−ｔ＞φ≧ＴＲ−ｔ−ｔＤ
［７］ＴＲ−ｔ−ｔＤ＞φ≧ＴＲ−２ｔ
［８］ＴＲ−２ｔ＞φ
<Detection of delayed phase>
FIG. 4 is a timing chart showing an operation example of the unlock detection circuit 100 in the present embodiment. Note that the delayed phase is a case where the frequency of the input signal VCO is lower than the frequency of the reference signal REF. Edges E21 to E32 indicate falling edges of the reference signal REF.
Here, the time from the fall of the reference signal REF and the fall of the input signal VCO, i.e., a phase difference phi, the period of the reference signal REF and T R, the delay time of the delay element 3 and t, the delay element 7 delay time of the t D. Further, the following four cases will be described separately.
[5] φ ≧ T R −t
[6] T R −t> φ ≧ T R −t−t D
[7] T R −t−T D > φ ≧ T R −2t
[8] T R -2t> φ
［５］φ≧ＴＲ−ｔの場合（例えば、図４において立ち下がりエッジＥ２３、Ｅ２６の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤＵＡを記憶してＨレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＬレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
[5] When φ ≧ T R −t (for example, when falling edges E23 and E26 in FIG. 4)
In the unlock detector 102, the flip-flop 5 stores the H level signal PDUA and outputs the H level signal QR at the falling edge of the reference signal REF. On the other hand, in the unlock detector 103, the flip-flop 10 receives the H level signal PD_RESET and outputs the L level signal QER at the falling edge of the reference signal REF.
As a result, the unlock detection circuit 100 outputs an L level signal ALMX indicating the unlock state from the NOR circuit 14.
［６］ＴＲ−ｔ＞φ≧ＴＲ−ｔ−ｔＤの場合（例えば、図４において立ち下がりエッジＥ２９の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤＵＡを記憶してＨレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＨレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
[6] In the case of T R −t> φ ≧ T R −t D (for example, in the case of the falling edge E29 in FIG. 4)
In the unlock detector 102, the flip-flop 5 stores the H level signal PDUA and outputs the H level signal QR at the falling edge of the reference signal REF. On the other hand, in the unlock detector 103, the flip-flop 10 receives the L level signal PD_RESET at the falling edge of the reference signal REF and outputs the H level signal QER.
As a result, the unlock detection circuit 100 outputs an L level signal ALMX indicating the unlock state from the NOR circuit 14.
［７］ＴＲ−ｔ−ｔＤ＞φ≧ＴＲ−２ｔの場合（例えば、図４において立ち下がりエッジ３２の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤＵＡを記憶してＬレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＨレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
[7] In the case of T R −t D t> φ ≧ T R −2t (for example, in the case of the falling edge 32 in FIG. 4)
In the unlock detector 102, the flip-flop 5 stores the L level signal PDUA and outputs the L level signal QR at the falling edge of the reference signal REF. On the other hand, in the unlock detector 103, the flip-flop 10 receives the L level signal PD_RESET at the falling edge of the reference signal REF and outputs the H level signal QER.
As a result, the unlock detection circuit 100 outputs an L level signal ALMX indicating the unlock state from the NOR circuit 14.
［８］ＴＲ−２ｔ＞φの場合（例えば、図４において立ち下がりエッジＥ２５の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤＵＡを記憶してＬレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＬレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示さないＨレベルの信号ＡＬＭＸを出力する。
[8] When T R −2t> φ (for example, falling edge E25 in FIG. 4)
In the unlock detector 102, the flip-flop 5 stores the L level signal PDUA and outputs the L level signal QR at the falling edge of the reference signal REF. On the other hand, in the unlock detector 103, the flip-flop 10 receives the H level signal PD_RESET and outputs the L level signal QER at the falling edge of the reference signal REF.
As a result, the unlock detection circuit 100 outputs an H level signal ALMX that does not indicate the unlock state from the NOR circuit 14.
以上のように、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φがφ≧ＴＲ−２ｔを満たす場合、アンロック検出器１０２或いはアンロック検出器１０３の少なくとも一方がアンロック状態を検出することができるので、アンロック検出器１０２、１０３の出力の論理和演算結果を出力することにより、検出したアンロック状態をクロック同期回路１０４に出力することができる。 As described above, when the relative phase difference φ between the input signal VCO and the reference signal REF satisfies φ ≧ T R −2t, the unlock detection circuit 100 determines whether the unlock detector 102 or the unlock detector 103 Since at least one of the unlock states can be detected, the detected unlock state can be output to the clock synchronization circuit 104 by outputting the logical sum operation result of the outputs of the unlock detectors 102 and 103. .
また、入力信号ＶＣＯ或いは基準信号ＲＥＦの立ち下がりにおいて信号ＰＤ＿ＲＥＳＥＴがＬレベルの場合のアンロック検出は、図５に示したアンロック検出回路９００では正確に行えずＰＬＬ回路が不安定になる原因となっていた。
本実施形態のアンロック検出回路１００は、アンロック検出器１０３を具備したことにより、入力信号ＶＣＯ或いは基準信号ＲＥＦの立ち下がりにおいて信号ＰＤ＿ＲＥＳＥＴがＬレベルの場合のアンロック検出を正確に行うことができる。
Further, the unlock detection when the signal PD_RESET is at the L level at the falling edge of the input signal VCO or the reference signal REF cannot be accurately performed by the unlock detection circuit 900 shown in FIG. 5, and the PLL circuit becomes unstable. It was.
The unlock detection circuit 100 according to the present embodiment includes the unlock detector 103, so that the unlock detection can be accurately performed when the signal PD_RESET is at the L level at the falling edge of the input signal VCO or the reference signal REF. it can.
また、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φに基づいてアンロック状態の検出を行っているので、入力信号ＶＣＯと基準信号ＲＥＦとそれぞれの周波数に関わらず広帯域に亘って動作することができる。 Further, since the unlock detection circuit 100 detects the unlock state based on the relative phase difference φ between the input signal VCO and the reference signal REF, the unlock detection circuit 100 detects the frequency of the input signal VCO and the reference signal REF. Regardless, it can operate over a wide band.
なお、本発明は、以上述べた実施形態に限定されない。例えば、位相比較器１０１の構成において、フリップフロップの構成を図６に示したようにＮＡＮＤ回路の組合せで置き換えても良い。 The present invention is not limited to the embodiment described above. For example, in the configuration of the phase comparator 101, the configuration of the flip-flop may be replaced with a combination of NAND circuits as shown in FIG.
１、２、５、６、１０、１１、１７、１９、２１…フリップフロップ
３、７、８、９７、１１９…遅延素子
４、１５…ＮＡＮＤ回路
１２、１３…ＯＲ回路
１４…ＮＯＲ回路
１８、３０、３１、９８…ＮＯＴ回路
２０…ＮＯＲ回路
１００…アンロック検出回路
１０１…位相比較器
１０２、１０３…アンロック検出器
１０４…クロック同期回路
１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８…ＮＡＮＤ回路
９１、９２、９５、９６…フリップフロップ
９３…ＯＲ回路
９４…ＡＮＤ回路
９００…アンロック検出回路
９０１…位相比較器
９０２…アンロック検出器
1, 2, 5, 6, 10, 11, 17, 19, 21 ... flip-flops 3, 7, 8, 97, 119 ... delay elements 4, 15 ... NAND circuit 12, 13 ... OR circuit 14 ... NOR circuit 18, 30, 31, 98 ... NOT circuit 20 ... NOR circuit 100 ... Unlock detection circuit 101 ... Phase comparator 102, 103 ... Unlock detector 104 ... Clock synchronization circuit 110, 111, 112, 113, 114, 115, 116, 117, 118 ... NAND circuit 91, 92, 95, 96 ... flip-flop 93 ... OR circuit 94 ... AND circuit 900 ... unlock detection circuit 901 ... phase comparator 902 ... unlock detector
Claims (4)
前記第１フリップフロップの出力を前記基準信号の変化に応じて記憶する第３フリップフロップと、前記第２フリップフロップの出力を前記入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、
前記ＮＡＮＤ回路の出力を前記基準信号の変化に応じて記憶する第５フリップフロップと、前記ＮＡＮＤ回路の出力を前記入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、
前記第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備し、
前記ＮＡＮＤ回路の出力に応じて前記第１及び第２フリップフロップがリセットされる
ことを特徴とするアンロック検出回路。 A first flip-flop that stores a logical value according to a change in the reference signal, a second flip-flop that stores a logical value according to a change in the input signal, and a negative logical product of the outputs of the first and second flip-flops A phase comparator comprising a NAND circuit for calculating
A third flip-flop for storing the output of the first flip-flop according to a change in the reference signal; and a fourth flip-flop for storing the output of the second flip-flop according to a change in the input signal. A first unlock detector;
Second unlock detection comprising: a fifth flip-flop for storing the output of the NAND circuit according to a change in the reference signal; and a sixth flip-flop for storing the output of the NAND circuit according to a change in the input signal. And
An OR circuit for calculating a logical sum of the outputs of the third, fourth, fifth and sixth flip-flops,
An unlock detection circuit, wherein the first and second flip-flops are reset in accordance with an output of the NAND circuit.
前記第２、第４及び第６フリップフロップは、前記入力信号の立ち下がりにおいて信号を記憶する
ことを特徴とする請求項１に記載のアンロック検出回路。 The first, third and fifth flip-flops store signals at the falling edge of the reference signal;
The unlock detection circuit according to claim 1, wherein the second, fourth, and sixth flip-flops store a signal at a falling edge of the input signal.
前記第２フリップフロップと、前記第３フリップフロップとの間に第２遅延素子が設けられた
ことを特徴とする請求項１又は請求項２に記載のアンロック検出回路。 A first delay element is provided between the first flip-flop and the third flip-flop;
The unlock detection circuit according to claim 1, wherein a second delay element is provided between the second flip-flop and the third flip-flop.
ことを特徴する請求項１から請求項３のいずれか１項に記載のアンロック検出回路。The unlock detection circuit according to any one of claims 1 to 3, wherein the unlock detection circuit is provided.
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