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JP5484372B2 - 半導体モジュール - Google Patents

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Description

本発明は力率改善（Power Factor Correction；ＰＦＣ）回路を含む半導体モジュールの構造に関するものである。
従来、電力制御用の半導体モジュール（パワーモジュール）に、シリコン（Ｓｉ）を用いて形成したＰｉＮ（P-intrinsic-N）ダイオードを用いた場合、少数キャリアの蓄積効果によるリカバリー電流が発生するため、パワーモジュールの損失が増大する要因の１つとなる。一方、ショットキーバリアダイオードではこれを著しく低減できる。そのため従来のパワーモジュールでは、多くの場合、Ｓｉを用いて形成したショットキーバリアダイオード（ＳＢＤ）が用いられていた。
また、高耐電圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、ワイドバンドギャップ半導体を用いた半導体素子が有望視されている。下記の特許文献１〜５には、代表的なワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）を用いて形成した半導体デバイス（ＳｉＣデバイス）をパワーモジュールへ適用した例が示されている。
特開平１０−９３０１５号公報 特開平１１−２３３７１２号公報 特表平１１−５１００００号公報 特開２００３−１８８６２号公報 特開２００６−１４９１９５号公報
ダイオードを備えるパワーモジュールの一つとして、整流用のダイオードブリッジと力率改善（Power Factor Correction；ＰＦＣ）回路とを備えるＰＦＣモジュールが知られている。従来のＰＦＣモジュールのダイオードブリッジには、Ｓｉのショットキーバリアダイオードが用いられていた。しかし、Ｓｉのショットキーバリアダイオードは、耐電圧を数百Ｖ以上にすると順方向の電圧降下（順電圧（ＶＦ））が著しく高くなるため、高電圧制御用のパワーモジュールにおいてはＰｉＮダイオードの場合よりも損失の増大を招く場合もある。
一方、ＳｉＣを用いて形成したショットキーバリアダイオードは、耐電圧を数百Ｖ以上にしても順電圧を低く維持できる。従って、パワーモジュールにＳｉＣのショットキーバリアダイオードを適用することにより、低損失で且つリカバリー特性に優れたパワーモジュールを実現できる。しかしＳｉＣデバイスはＳｉデバイスに比べて高価なため、パワーモジュールをＳｉＣデバイス化すると製造コストの増大を伴う。
本発明は以上のような課題を解決するためになされたものであり、リカバリー特性に優れ、低損失で低コストなＰＦＣモジュールを提供することを目的とする。
本発明に係る半導体モジュールは、カソード同士が接続した第１および第２ダイオード並びにアノード同士が接続した第３および第４ダイオードを有し、前記第１および第３ダイオードが直列接続し、前記第２および第４ダイオードが直列接続して成るダイオードブリッジと、前記第１ダイオードと第３ダイオードとの接続ノードである第１ノードに接続した第１スイッチング素子と、前記第２ダイオードと第４ダイオードとの接続ノードである第２ノードに接続した第２スイッチング素子とを備え、前記第１および第２ノードに交流電源が印加され、前記第１および第２スイッチング素子により前記交流電源の力率改善の動作が行われる力率改善回路を含む半導体モジュールであって、前記第１および第２ダイオードはワイドバンドギャップ半導体を用いて形成したショットキーバリアダイオードであり、前記第３および第４ダイオード、並びに前記第１および第２スイッチング素子はシリコンを用いて形成したダイオード並びにスイッチング素子であるものである。
ダイオードブリッジの上アームである第１および第２ダイオードは、整流素子として機能する他、第１および第２スイッチング素子によるＰＦＣ動作時の還流ダイオードとしても機能する。特にＰＦＣ制御では第１および第２スイッチング素子は高周波動作するため、第１および第２ダイオードにおける還流動作時のリカバリー損失はＰＦＣモジュール全体の損失に大きく寄与する。第１および第２ダイオードを、低損失で且つリカバリー特性に優れたＳｉＣデバイスとすることにより、ＰＦＣモジュールの損失を大きく低減させることができる。またパワーチップの全てではなく、第１および第２ダイオードのみをＳｉＣデバイス化するに留めているため、コストの上昇も抑制できる。さらにＳｉＣデバイスは低損失であり小型化が可能なため、ＰＦＣモジュールの小型化にも寄与できる。
本発明に係るＰＦＣモジュールの回路図である。 従来のＰＦＣモジュールの構成図である。 実施の形態１に係るＰＦＣモジュールの構成図である。 実施の形態２に係るＰＦＣモジュールの構成図である。 実施の形態３に係るＰＦＣモジュールの構成図である。
＜実施の形態１＞
図１は、本発明に係る半導体モジュールであるＰＦＣモジュールの回路図である。同図の如く当該ＰＦＣモジュールは、第１〜第４ダイオードＤ１R，Ｄ１S，Ｄ２R，Ｄ２Sから成るダイオードブリッジと、力率改善用の第１および第２スイッチング素子ＳＷR，ＳＷSと、当該第１および第２スイッチング素子ＳＷR，ＳＷSを制御するドライバＩＣ１００を備えている。
ダイオードブリッジは、カソード同士が接続した上アームの第１および第２ダイオードＤ１R，Ｄ１Sおよびアノード同士が接続した下アームの第３および第４ダイオードＤ２R，Ｄ２Sを有し、第１ダイオードＤ１Rと第３ダイオードＤ２Rとが直列接続し、第２ダイオードＤ１Sと第４ダイオードＤ２Sとが直列接続することにより構成される。第１ダイオードＤ１Rのアノードと第３ダイオードＤ２Rのカソードが接続するＲ端子、および、第２ダイオードＤ１Sのアノードと第４ダイオードＤ２Sのカソードが接続するＳ端子が、交流電源を印加する入力端子である。
また第１および第２ダイオードＤ１R，Ｄ１Sのカソードが接続するＰ端子は高電位側出力端子である。第１スイッチング素子ＳＷRは、第１ダイオードＤ１Rと第３ダイオードＤ２Rとの間の接続ノード（Ｒ端子）と低電位側出力端子であるＮ端子との間に接続される。第２スイッチング素子ＳＷSは、第２ダイオードＤ１Sと第４ダイオードＤ２Sとの間の接続ノード（Ｓ端子）とＮ端子との間に接続される。
第３および第４ダイオードＤ２R，Ｄ２Sのアノードが接続するＮ２端子には、外部の制御ＩＣ（不図示）が接続される。この制御ＩＣは、Ｎ２端子の信号に基づいてドライバＩＣ１００のＶＩＮ端子に制御信号を供給することにより第１および第２スイッチング素子ＳＷR，ＳＷSを制御し、所定の力率改善の動作を行わせる。なお、図１に示すＶＤ端子はドライバＩＣ１００の電源端子であり、ＧＮＤ端子は接地端子である。
ここで、本発明に対する比較例として、従来のＰＦＣモジュールの構造を説明する。図２はその構造を示す平面図および断面図である。従来のＰＦＣモジュールでは、第１〜第４ダイオードＤ１R，Ｄ１S，Ｄ２R，Ｄ２Sは、Ｓｉを用いて形成したダイオードであり、先に説明されているように、耐電圧を数百Ｖ以上にする場合はＰｉＮダイオードが用いられ、耐電圧を数百Ｖ以下にする場合はＳｉのショットキーバリアダイオードが用いられる。また、第１および第２スイッチング素子ＳＷR，ＳＷSは、Ｓｉを用いて形成した例えばＩＧＢＴである。すなわち第１〜第４ダイオードＤ１R，Ｄ１S，Ｄ２R，Ｄ２Sおよび第１および第２スイッチング素子ＳＷR，ＳＷSは、いずれもＳｉデバイスであった。
図２の如く、当該ＰＦＣモジュールにおいて、第１および第２ダイオードＤ１R，Ｄ１Sのチップは、Ｐ端子として機能するリードフレーム１０４（第１リードフレーム）上に搭載されている。また第３ダイオードＤ２Rおよび第１スイッチング素子ＳＷRのチップは、Ｒ端子として機能するリードフレーム１０２（第２リードフレーム）上に搭載されている。第４ダイオードＤ２Sおよび第２スイッチング素子ＳＷSのチップは、Ｓ端子として機能するリードフレーム１０３（第３リードフレーム）上に搭載されている。またドライバＩＣ１００は、その制御に用いられる制御端子（ＶＩＮ端子、ＶＤ端子、ＧＮＤ端子等）として機能する所定のリードフレーム上に搭載される。
図２においてリードフレーム１０１は、Ｎ端子として機能するものであり、リードフレーム１０５は、Ｎ２端子として機能するものである。各チップとリードフレームとはワイヤ配線１１０を介して接続されている。
以上の各構成要素は、当該ＰＦＣモジュールの筐体２００を構成するモールド樹脂により保持される。リードフレーム１０１〜１０４の一部は、外部接続端子として、筐体２００の一側面から突出し、リードフレーム１０５は、ドライバＩＣ１００の制御端子（ＶＩＮ端子、ＶＤ端子、ＧＮＤ端子等）と共に筐体２００の他側面から突出している。また当該ＰＦＣモジュールには、筐体２００を貫通する取り付け用の貫通孔１２１，１２２が設けられている。
図２の右側に示す断面図に示すように、従来のＰＦＣモジュールでは、リードフレーム１０１〜１０４が筐体２００の内部で下方へ屈曲し、それらリードフレーム１０１〜１０４におけるチップ搭載部の下面を筐体２００の底面から露出させていた。リードフレーム１０１〜１０４が露出した部分には、熱導電率の高い絶縁シート１２０が貼り付けられていた。この構造により、第１〜第４ダイオードＤ１R，Ｄ１S，Ｄ２R，Ｄ２Sおよび第１および第２スイッチング素子ＳＷRの熱が外部に放出されやすくしている。
以下、本発明の実施の形態１に係るＰＦＣモジュールの構造を説明する。図３にその構造を示す。図３において、図２に示したものと同様の機能を有する要素には同一符号を付してある。
本実施の形態では、電力制御用のチップ（パワーチップ）である第１〜第４ダイオードＤ１R，Ｄ１S，Ｄ２R，Ｄ２Sおよび第１および第２スイッチング素子ＳＷR，ＳＷSのうち、ダイオードブリッジの上アームである第１および第２ダイオードＤ１R，Ｄ１SをＳｉＣデバイスのショットキーバリアダイオードにしている。その他のパワーチップは従来と同様に、第３および第４ダイオードＤ２R，Ｄ２SはＳｉデバイスのダイオードであり、耐電圧を数百Ｖ以上にする場合はＰｉＮダイオードが用いられ、耐電圧を数百Ｖ以下にする場合はＳｉのショットキーバリアダイオードが用いられる。また、第１および第２スイッチング素子ＳＷR，ＳＷSはＳｉデバイスのＩＧＢＴ等である。
ダイオードブリッジの上アームである第１および第２ダイオードＤ１R，Ｄ１Sは、整流素子として機能する他、第１および第２スイッチング素子ＳＷR，ＳＷSによるＰＦＣ動作時の還流ダイオードとしても機能する。特にＰＦＣ制御では第１および第２スイッチング素子ＳＷR，ＳＷSは高周波動作するため、第１および第２ダイオードＤ１R，Ｄ１Sにおける還流動作時のリカバリー損失はＰＦＣモジュール全体の損失に大きく寄与する。第１および第２ダイオードＤ１R，Ｄ１Sを、低損失で且つリカバリー特性に優れたＳｉＣデバイスとすることにより、ＰＦＣモジュールの損失を大きく低減させることができる。またパワーチップの全てではなく、第１および第２ダイオードＤ１R，Ｄ１SのみをＳｉＣデバイス化するに留めているため、コストの上昇も抑制できる。
また図３に示す断面図のように、第１および第２ダイオードＤ１R，Ｄ１Sを搭載するリードフレーム１０４は、筐体２００の内部において、下方（第１および第２ダイオードＤ１R，Ｄ１S搭載面の垂直方向）に屈曲していない。この場合、第１および第２ダイオードＤ１R，Ｄ１Sの放熱性が損なわれるようにも思われるが、ＳｉＣデバイスは耐熱性に優れるため問題はない。また従来損失が大きかった第１および第２ダイオードＤ１R，Ｄ１Sの損失が小さくなり発熱も抑制されるため、図２に示した絶縁シート１２０を省略することによってコストの削減を図ることもできる。
＜実施の形態２＞
図４は実施の形態２に係るＰＦＣモジュールの構成図である。本実施の形態では、筐体２００の内部において、ＳｉＣデバイスである第１および第２ダイオードＤ１R，Ｄ１Sを、第３および第４ダイオードＤ２R，Ｄ２Sや第１および第２スイッチング素子ＳＷR，ＳＷSよりも外側に配設している。すなわち第１および第２ダイオードＤ１R，Ｄ１Sは、リードフレーム１０１〜１０４が突出する筐体２００の一側面の近くに配設される。また実施の形態１と同様に、第１および第２ダイオードＤ１R，Ｄ１Sを搭載する第１リードフレーム１０４は、筐体２００の内部において、下方（第１および第２ダイオードＤ１R，Ｄ１ S 搭載面の垂直方向）に屈曲していない。
この構成によれば、第１および第２ダイオードＤ１R，Ｄ１Sとリードフレーム１０２，１０３とを接続するワイヤ配線１１０を短くすることができる。このワイヤ配線１１０の長さはＰＦＣモジュールのサージ電流耐量に影響し、それを短くすればサージ電流耐量を向上させることができる。例えば６００Ｖ・２０Ａ（ｒｍｓ）定格のＰＦＣモジュールでは、第１および第２ダイオードＤ１R，Ｄ１Sとリードフレーム１０２，１０４とを接続するワイヤ配線１１０の長さを従来の半分程度（従来１０ｍｍだったのものを５ｍｍに）することができる。
＜実施の形態３＞
図５は実施の形態３に係るＰＦＣモジュールの構成図である。本実施の形態でも、実施の形態２と同様に、筐体２００の内部において、ＳｉＣデバイスである第１および第２ダイオードＤ１R，Ｄ１Sを、第３および第４ダイオードＤ２R，Ｄ２Sや第１および第２スイッチング素子ＳＷR，ＳＷSよりも外側（リードフレーム１０１〜１０４が突出する筐体２００の一側面の近く）に配設している。
またＳｉＣデバイスは低抵抗であるため、チップの小型化が可能である。例えば６００Ｖ・２０Ａ（ｒｍｓ）定格のモジュールでは、第１および第２ダイオードＤ１R，Ｄ１Sのチップサイズを半分程度にできる。そのため第１および第２ダイオードＤ１R，Ｄ１Sを外側に寄せると、筐体２００の中央部にスペースができる。本実施の形態では、そのスペースに貫通孔１２２を配設する。すなわち第１および第２ダイオードＤ１R，Ｄ１Sの少なくとも片方は、平面視で貫通孔１２２と上記筐体２００の一側面との間に配設される（図５の平面図において、貫通孔１２２と第１および第２ダイオードＤ１R，Ｄ１Sとが縦に並ぶ）。
本実施の形態によれば、貫通孔１２２を筐体２００の内側に寄せて配設できるため、ＰＦＣモジュールのパッケージサイズの小型化が可能になる。例えば６００Ｖ・２０Ａ（ｒｍｓ）定格のモジュールでは、パッケージの長さ（筐体２００の長さ）を実施の形態１，２（図３および図４）よりも４ｍｍ程度の短くできた。なお図５の点線は、実施の形態１，２における筐体２００の形状および貫通孔１２２の位置を示している。
以上のように本発明は、高耐電圧、低損失および高耐熱というＳｉＣデバイスの特性を効果的に利用している。これらの特性はＳｉＣデバイスに限らず、他のワイドバンドギャップ半導体を用いた半導体デバイスも有している。よって第１および第２ダイオードＤ１R，Ｄ１Sを、ＳｉＣ以外のワイドバンドギャップ半導体を用いて形成したショットキーバリアダイオードとしてもよく、上記と同様の効果を得ることができる。
Ｄ１R 第１ダイオード、Ｄ１S 第２ダイオード、Ｄ２R 第３ダイオード、Ｄ２S 第４ダイオード、ＳＷR 第１スイッチング素子、ＳＷS 第２スイッチング素子、１００ ドライバＩＣ、１０１〜１０５ リードフレーム、１１０ ワイヤ配線、１２１，１２２ 貫通孔、２００ 筐体。

Claims (5)

  1. カソード同士が接続した第１および第２ダイオード並びにアノード同士が接続した第３および第４ダイオードを有し、前記第１および第３ダイオードが直列接続し、前記第２および第４ダイオードが直列接続して成るダイオードブリッジと、
    前記第１ダイオードと第３ダイオードとの接続ノードである第１ノードに接続した第１スイッチング素子と、
    前記第２ダイオードと第４ダイオードとの接続ノードである第２ノードに接続した第２スイッチング素子とを備え、
    前記第１および第２ノードに交流電源が印加され、前記第１および第２スイッチング素子により前記交流電源の力率改善の動作が行われる力率改善回路を含む半導体モジュールであって、
    前記第１および第２ダイオードはワイドバンドギャップ半導体を用いて形成したショットキーバリアダイオードであり、
    前記第３および第４ダイオード、並びに前記第１および第２スイッチング素子はシリコンを用いて形成したダイオード並びにスイッチング素子である
    ことを特徴とする半導体モジュール。
  2. 請求項１記載の半導体モジュールであって、
    前記第１および第２ダイオードを搭載した第１リードフレームと、
    前記第３ダイオードおよび第１スイッチング素子を搭載した第２リードフレームと、
    前記第４ダイオードおよび第２スイッチング素子を搭載した第３リードフレームと、
    前記第１〜第４ダイオード、第１および第２スイッチング素子並びに前記第１〜第３リードフレームを保持すると共に、当該半導体モジュールの筐体を構成するモールド樹脂とをさらに備え、
    前記第１〜第３リードフレームの一部は、外部接続端子として、前記モールド樹脂から成る前記筐体の一側面から突出しており、
    前記筐体の内部において、前記第１および第２ダイオードは、前記第３および第４ダイオード並びに前記第１および第２スイッチング素子よりも前記一側面の近くに配設されている
    ことを特徴とする半導体モジュール。
  3. 請求項２記載の半導体モジュールであって、
    前記筐体の内部において、前記第１リードフレームは、前記第１および第２ダイオードの搭載面の垂直方向に屈曲していない
    ことを特徴とする半導体モジュール。
  4. 請求項２または請求項３記載の半導体モジュールであって、
    前記筐体には当該筐体を貫通する貫通孔が形成されており、
    前記第１および第２ダイオードの少なくとも片方は、平面視で前記筐体の前記貫通孔と前記一側面との間に配設されている
    ことを特徴とする半導体モジュール。
  5. 請求項１から請求項４のいずれか一項記載の半導体モジュールであって、
    前記第１および第２スイッチング素子を駆動するドライバＩＣをさらに備える
    ことを特徴とする半導体モジュール。
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