JP5483581B2 - ドハティ増幅器および半導体装置 - Google Patents

Description

本発明は、ドハティ増幅器および半導体装置に関し、例えば、ＦＥＴからなるドハティ増幅器および半導体装置に関する。

例えば、無線通信用増幅器としてドハティ増幅器が用いられている（特許文献１）。ドハティ増幅器は、キャリアアンプとピークアンプとを備えている。キャリアアンプは、入力信号を主に増幅する増幅器であり、ピークアンプは、入力信号のピークを増幅する増幅器である。例えば、キャリアアンプは、常時入力信号を増幅する。一方、ピークアンプは、入力信号が一定以上の電力の場合入力信号を増幅する。

特開２００５−３２２９９３号公報

ドハティ増幅器は、キャリアアンプとピークアンプを用いるため小型化が難しい。本発明は、ドハティ増幅器の小型化を目的とする。

本発明は、入力信号を２つの信号に分配する分配器と、前記２つの信号のうち一方が入力する第１ＦＥＴからなるキャリアアンプと、前記２つの信号のうち他方が入力し、ゲート−ゲート間隔が前記第１ＦＥＴより狭い第２ＦＥＴからなるピークアンプと、前記キャリアアンプと前記ピークアンプとの出力のインピーダンスを調整し、前記キャリアアンプと前記ピークアンプとの出力信号を合成する合成器と、を具備し、前記第２ＦＥＴのソース電極およびドレイン電極の膜厚は、前記第１ＦＥＴより大きいことを特徴とするドハティ増幅器である。本発明によれば、ドハティ増幅器の小型化が可能となる。

上記構成において、前記第１ＦＥＴと、前記第２ＦＥＴとは、１つのチップに集積化されている構成とすることができる。この構成によれば、第１ＦＥＴと第２ＦＥＴとの特性をほぼ同じにすることができる。

上記構成において、前記第１ＦＥＴと、前記第２ＦＥＴとは、異なるチップに設けられている構成とすることができる。また、前記異なるチップを収容する１つのパッケージを具備する構成とすることができる。

本発明は、ドハティ増幅器のキャリアアンプを構成する第１ＦＥＴと、前記第１ＦＥＴから電気的に分離され、ゲート−ゲート間隔が前記第１ＦＥＴより狭く、前記ドハティ増幅器のピークアンプを構成する第２ＦＥＴと、を具備し、前記第１ＦＥＴと前記第２ＦＥＴとが同じ基板に形成され、前記第２ＦＥＴのソース電極およびドレイン電極の膜厚は、前記第１ＦＥＴより大きいことを特徴とする半導体装置である。本発明によれば、ドハティ増幅器に用いる半導体装置の小型化が可能となる。

本発明は、ドハティ増幅器のキャリアアンプを構成する第１ＦＥＴが形成された第１チップと、ゲート−ゲート間隔が前記第１ＦＥＴより狭く、前記ドハティ増幅器のピークアンプを構成する第２ＦＥＴが形成された第２チップと、前記第１チップと前記第２チップを収納するパッケージと、を具備し、前記第２ＦＥＴのソース電極およびドレイン電極の膜厚は、前記第１ＦＥＴより大きいことを特徴とする半導体装置である。本発明によれば、ドハティ増幅器に用いる半導体装置の小型化が可能となる。

本発明によれば、ドハティ増幅器および半導体装置の小型化が可能となる。

図１は、実施例１に係るドハティ増幅器の回路図である。 図２は、ドハティ増幅器の出力電圧に対するドレイン効率を示す図である。 図３は、比較例に係る半導体装置の平面図である。 図４は、実施例１に係るドハティ増幅器に用いる半導体装置の平面図である。 図５（ａ）および図５（ｂ）は、それぞれ第１ＦＥＴおよび第２ＦＥＴの断面図である。 図６は、第２ＦＥＴの別の例を示す断面図である。 図７は、実施例２に係る半導体装置の平面図である。 図８は、実施例２に係る半導体装置の別の例の平面図である。 図９は、実施例３に係る半導体装置の平面図である。 図１０は、実施例３に係る半導体装置の別の例の平面図である。 図１１（ａ）および図１１（ｂ）は、実施例４に係る半導体装置の平面図である。 図１２（ａ）および図１２（ｂ）は、実施例４に係る半導体装置の別の例の平面図である。

以下、図面を参照し、本発明の実施例について説明する。

図１は、実施例１に係るドハティ増幅器の回路図である。ドハティ増幅器１１０は、キャリアアンプ１０、ピークアンプ１２、分配器１４および合成器２０を備えている。分配器１４は、入力端子１６に入力した入力信号を２つの信号に分配する。分配器１４は、例えば入力信号を均等に２つの信号に分配する。キャリアアンプ１０は、２つの信号のうち一方が入力し、入力信号を主に増幅する。ピークアンプ１２は、２つの信号のうち他方が入力し、入力信号のピークを増幅する。合成器２０は、キャリアアンプ１０とピークアンプ１２との出力を合成するノード、１／４波長位相線路２２および２６を備えている。１／４波長位相線路２２はキャリアアンプ１０の後段に接続されている。１／４波長位相線路２６は、キャリアアンプ１０とピークアンプ１２との出力を合成するノードの後段に接続されている。合成器２０は、キャリアアンプ１０とピークアンプ１２との出力のインピーダンスを調整し、キャリアアンプ１０とピークアンプ１２との出力信号を合成する。合成器２０から出力した信号は出力端子１８から出力される。１／４波長位相線路２４は、ピークアンプ１２の前段に接続されている。

１／４波長位相線路２２および２６は、キャリアアンプ１０のみが動作するような電力では、キャリアアンプ１０の出力に付加される負荷が出力端子１８に付加される負荷の２倍となるようにインピーダンス変換する。また、キャリアアンプ１０とピークアンプ１２とが動作するような電力では、キャリアアンプ１０およびピークアンプ１２のそれぞれの出力に付加される負荷が出力端子１８に付加される負荷となるようにインピーダンス変換する。１／４波長位相線路２４は、キャリアアンプ１０側に挿入した１／４波長位相線路２２に起因したキャリアアンプ１０とピークアンプ１２との位相差を補償するための線路である。

キャリアアンプ１０は、例えばＡ級またはＡＢ級アンプであり、分配器１４が分配した信号を常に増幅する。一方、ピークアンプ１２は、例えばＣ級アンプであり、分配器１４が分配した信号が所定の電力以上の信号を増幅する。

図２は、ドハティ増幅器の出力電力に対するドレイン効率を示す図である。図２のように、出力電力が飽和出力の際は、キャリアアンプ１０とピークアンプ１２とが飽和電力となる。よって、ドレイン効率が最大となる。一方、出力電力が飽和出力から６ｄＢバックオフした出力では、キャリアアンプ１０のみが飽和電力となり、ピークアンプ１２は増幅していない。この場合もドレイン効率は最大となる。このように、ドレイン効率が最大となる出力電力が２箇所あるため、ドレイン効率が高い出力電力の範囲を大きくできる。例えば、デジタル変調信号用のパワーアンプでは、線形性を保つため飽和出力から５ｄＢ〜８ｄＢバックオフした出力電力で動作させることが多い。ドハティ増幅器は、バックオフして使用する場合に図２のようにドレイン効率を向上させることができる。

キャリアアンプ１０とピークアンプ１２との大きさが同じ場合、キャリアアンプ１０のみ動作の場合は、キャリアアンプ１０とピークアンプ１２との動作に比べ負荷が２倍となる。これにより、キャリアアンプ１０のみの動作は、キャリアアンプ１０とピークアンプ１２との動作に比べアンプの大きさが１／２、電流が１／２となり、出力電力は１／４となる。よって、図２のように、キャリアアンプ１０のみの動作は、キャリアアンプ１０とピークアンプ１２との動作に比べ６ｄＢバックオフ（電力が１／４に対応）した出力電力となる。キャリアアンプ１０とピークアンプ１２との大きさを１：１から変えることにより、ドレイン効率のピークを６ｄＢバックオフ出力から変えることができる。

図３は、比較例に係る半導体装置の平面図である。図３を参照し、キャリアアンプ１０を第１ＦＥＴ（Field Effect Transistor）１１で構成し、ピークアンプ１２を第２ＦＥＴ１３で構成している。なお、キャリアアンプ１０は第１ＦＥＴ１１以外に例えば整合回路を含んでもよい。また、ピークアンプ１２は第２ＦＥＴ１３以外に例えば整合回路を含んでもよい。比較例では、第１ＦＥＴ１１と第２ＦＥＴ１３とは、同じゲート幅であり、ゲート−ゲート間隔も同じである。第１ＦＥＴ１１および第２ＦＥＴ１３は、それぞれ、ソース電極３２、ゲート電極３４およびドレイン電極３６を有している。ソース電極３２およびドレイン電極３６はそれぞれくし型状に形成されている。ソース電極３２のフィンガとドレイン電極３６のフィンガとの間には、ゲート電極３４のフィンガが設けられている。

ピークアンプ１２の消費電力はキャリアアンプ１０より小さい。例えば、無線通信用基地局に用いられるドハティ増幅器では、ピークアンプ１２の消費電力はキャリアアンプ１０の１／５程度である。ＦＥＴにおいては、動作時のチャネルの温度が所定の温度以下となるように、ゲート−ゲート間隔Ｌｇｇを調整している。比較例では、第１ＦＥＴ１１と第２ＦＥＴ１３とは同じゲート−ゲート間隔Ｌｇｇである。このため、第１ＦＥＴ１１の動作時のチャネル温度が所定温度以下となるようにゲート−ゲート間隔Ｌｇｇを設計すると、第２ＦＥＴ１２の動作時のチャネル温度は、第１ＦＥＴ１１より低くなる。このため、ＦＥＴの温度による特性変化が複雑化してしまう。また、チップサイズが大きくなってしまう。例えば、第１ＦＥＴ１１および第２ＦＥＴ１３が形成されるそれぞれの領域の長辺はそれぞれ４ｍｍ、短辺はそれぞれ０．８ｍｍである。

実施例１はこのような課題を解決することを目的としている。図４は、実施例１に係るドハティ増幅器に用いる半導体装置の平面図である。図４のように、第１ＦＥＴ１１と第２ＦＥＴ１３とがチップ１００（基板上）に形成されている。第２ＦＥＴ１３のゲート−ゲート間隔Ｌｇｇ２は、第１ＦＥＴのゲート−ゲート間隔Ｌｇｇ１より小さい。例えば、第１ＦＥＴ１１のゲート−ゲート間隔Ｌｇｇ１は４００μｍ、ソース電極３２およびドレイン電極３６のフィンガの幅（フィンガの延伸方向に垂直な幅）はそれぞれ３５０μｍである。第２ＦＥＴ１３のゲート−ゲート間隔Ｌｇｇ２は１００μｍ、ソース電極３２およびドレイン電極３６のフィンガの幅はそれぞれ５０μｍである。第１ＦＥＴ１１が形成される領域の長辺は４ｍｍ、短辺は０．８ｍｍであり、第２ＦＥＴ１３が形成される領域の長辺は１．２ｍｍ、短辺は０．８ｍｍである。

図５（ａ）および図５（ｂ）は、それぞれ第１ＦＥＴおよび第２ＦＥＴの断面を示す図である。図５（ａ）および図５（ｂ）のように、例えばＳｉＣ、サファイアまたはＳｉからなる基板４０上に、バッファ層４２として例えば膜厚が３００ｎｍのＡｌＮ層が形成されている。バッファ層４２上に電子走行層４４として例えば膜厚が１μｍのＧａＮ層が形成されている。電子走行層４４上に電子供給層４６として例えば膜厚が２０ｎｍ、Ａｌ組成比が０．２のｎ型ＡｌＧａＮ層が形成されている。電子供給層４６上にキャップ層４８としてｎ型ＧａＮ層が形成されている。

キャップ層４８上に例えばＴｉ／Ａｌ、Ｔａ／Ａｌからなるソース金属層５２およびドレイン金属層５６が形成されている。ソース金属層５２およびドレイン金属層５６上には、それぞれ例えば膜厚が３μｍでありＡｕからなるソース配線５３およびドレイン配線５７が形成されている。ソース金属層５２およびソース配線５３からソース電極５４が形成される。ドレイン金属層５６およびドレイン配線５７からドレイン電極５８が形成される。ソース電極５４およびドレイン電極５８の間に例えばＮｉ／Ａｕからなるゲート電極５０が形成されている。第１ＦＥＴ１１のソース電極５４およびドレイン電極５８の膜厚ｔ１と、第２ＦＥＴ１３のソース電極５４およびドレイン電極５８の膜厚ｔ２と、は同じである。

第２ＦＥＴ１３のゲート−ゲート間隔Ｌｇｇ２を、第１ＦＥＴ１１の間隔Ｌｇｇ１とは狭くする。このように、消費電力の大きい第１ＦＥＴ１１において、動作時のチャネル温度が所定値以下となるようＬｇｇ１を広く設定し、かつ消費電極の小さい第２ＦＥＴ１３は、チップサイズを縮小できるようにＬｇｇ２を狭く設定することができる。また、第１ＦＥＴ１１と第２ＦＥＴ１３との動作時の温度差を抑制することができる。これにより、第１ＦＥＴ１１と第２ＦＥＴ１３との温度に起因する特性変動を抑制できる。よって、例えば温度補正が容易となる。第１ＦＥＴ１１と第２ＦＥＴ１３との温度差をより抑制するため、例えば、キャリアアンプ１０とピークアンプ１２との消費電力の比と、第１ＦＥＴ１１のＬｇｇ１と第２ＦＥＴ１３のＬｇｇ２との比を等しくすることができる。例えば、第１ＦＥＴ１１と第２ＦＥＴ１３とのゲート幅が同じ場合、Ｌｇｇ２はＬｇｇ１の１／４とすることができる。

また、第１ＦＥＴ１１と第２ＦＥＴ１３とはほぼ同じ特性であることが好ましい。よって、第１ＦＥＴ１１と第２ＦＥＴ１３とは、同じゲート長、ソース−ゲート間隔、ゲート−ドレイン間隔および同じゲート幅であることが好ましい。さらに、第１ＦＥＴ１１と第２ＦＥＴ１３とが同じチップに形成されることにより、第１ＦＥＴ１１と第２ＦＥＴ１３との特性をほぼ同じとすることができる。

図６は、第２ＦＥＴ１３の別の例を示す断面図である。第２ＦＥＴ１３のソース電極５４およびドレイン電極５８の膜厚ｔ２が、図５（ａ）の第１ＦＥＴ１１のソース電極５４およびドレイン電極５８の膜厚ｔ１より大きい。実施例１においては、第２ＦＥＴ１３のソース電極５４およびドレイン電極５８の幅が第１ＦＥＴ１１より小さくなる。このため、第２ＦＥＴ１３のソース電極５４およびドレイン電極５８の電流密度が規定値より大きくなることがありうる。図６の構成によれば、第２ＦＥＴ１３のソース電極５４およびドレイン電極５８の幅を小さくし、かつ第２ＦＥＴ１３における電流密度を小さくできる。例えば、第１ＦＥＴ１１の膜厚ｔ１を３μｍ、第２ＦＥＴ１３の膜厚ｔ２を１０μｍとすることができる。

実施例１においては、第１ＦＥＴ１１および第２ＦＥＴとして、窒化物半導体を用いたＦＥＴを例に説明したが、ＧａＡｓ系半導体を用いたＦＥＴでもよい。ここで、窒化物半導体としては、例えばＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを用いることができる。ＧａＡｓ系半導体としては、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓを用いることができる。

実施例２は、第１ＦＥＴ１１および第２ＦＥＴ１３が１つのチップ（基板上）に形成され、１つのパッケージに実装された例である。図７は、実施例２に係る半導体装置の平面図である。パッケージ６０に、第１ＦＥＴ１１および第２ＦＥＴ１３が形成されたチップ１００が実装されている。パッケージ６０は入力リード６２ａおよび６２ｂ、出力リード６４ａおよび６４ｂを備えている。第１ＦＥＴ１１への入力パッド８０ａと入力リード６２ａとがボンディングワイヤ９０により接続されている。同様に、第１ＦＥＴ１１からの出力パッド８２ａと出力リード６４ａとがボンディングワイヤ９０により接続されている。第２ＦＥＴ１３への入力パッド８０ｂと入力リード６２ｂとがボンディングワイヤ９０により接続されている。同様に、第１ＦＥＴ１３からの出力パッド８２ｂと出力リード６４ｂとがボンディングワイヤ９０により接続されている。

図８は、実施例２に係る半導体装置の別の例の平面図である。パッケージ６０には、チップ１００以外に入力整合回路６６ａおよび６６ｂが形成されたチップ並びに出力整合回路６８ａおよび６８ｂが形成されたチップが実装されている。入力整合回路６６ａおよび６６ｂは、入力を第１ＦＥＴ１１または第２ＦＥＴ１３の入力インピーダンスに整合させる。出力整合回路６８ａおよび６８ｂは、出力を第１ＦＥＴ１１または第２ＦＥＴ１３の出力インピーダンスに整合させる。入力整合回路６６ａは、入力パッド８０ａと入力リード６２ａとの間に設けられ、入力パッド８０ａと入力リード６２ａとにボンディングワイヤ９０により接続されている。出力整合回路６８ａは、出力パッド８２ａと出力リード６４ａとの間に設けられ、出力パッド８２ａと出力リード６４ａとにボンディングワイヤ９０により接続されている。入力整合回路６６ｂは、入力パッド８０ｂと入力リード６２ｂとの間に設けられ、入力パッド８０ｂと入力リード６２ｂとにボンディングワイヤ９０により接続されている。出力整合回路６８ｂは、出力パッド８２ｂと出力リード６４ｂとの間に設けられ、出力パッド８２ｂと出力リード６４ｂとにボンディングワイヤ９０により接続されている。

実施例２のように、第１ＦＥＴ１１と、第２ＦＥＴ１３とは、１つのチップ１００に集積化され、１つのチップ１００を収容するパッケージ６０を備えていてもよい。入力整合回路および出力整合回路の少なくとも一部がパッケージ６０に収容されていてもよいし、図７のように、入力整合回路および出力整合回路はパッケージ６０に収容されていなくてもよい。

実施例３は、第１ＦＥＴ１１および第２ＦＥＴ１３が異なるチップ（基板上）に形成され、異なるチップが１つのパッケージに実装された例である。図９は、実施例３に係る半導体装置の平面図である。パッケージ６０に、第１ＦＥＴ１１が形成されたチップ１００ａおよび第２ＦＥＴ１３が形成されたチップ１００ｂが実装されている。その他の構成は、実施例２の図７と同じであり説明を省略する。

図１０は、実施例３に係る半導体装置の別の例の平面図である。パッケージ６０に、第１ＦＥＴ１１が形成されたチップ１００ａおよび第２ＦＥＴ１３が形成されたチップ１００ｂが実装されている。その他の構成は、実施例２の図８と同じであり説明を省略する。

実施例３のように、第１ＦＥＴ１１と、第２ＦＥＴ１３とは、異なるチップ１００ａおよび１００ｂに設けられ、異なるチップ１００ａおよび１００ｂを収容するパッケージ６０を備えていてもよい。

実施例４は、第１ＦＥＴ１１および第２ＦＥＴ１３が異なるチップ（基板上）に形成され、異なるチップがそれぞれ別のパッケージに実装された例である。図１１（ａ）および図１１（ｂ）は、実施例４に係る半導体装置の平面図である。図１１（ａ）および図１１（ｂ）のように、パッケージ６０ａおよび６０ｂに、それぞれ第１ＦＥＴ１１が形成されたチップ１００ａおよび第２ＦＥＴ１３が形成されたチップ１００ｂが実装されている。その他の構成は、実施例３の図９と同じであり説明を省略する。

図１２（ａ）および図１２（ｂ）は、実施例４に係る半導体装置の別の例の平面図である。図１２（ａ）および図１２（ｂ）のように、パッケージ６０ａおよび６０ｂに、第１ＦＥＴ１１が形成されたチップ１００ａおよび第２ＦＥＴ１３が形成されたチップ１００ｂがそれぞれ実装されている。その他の構成は、実施例３の図１０と同じであり説明を省略する。

実施例４のように、第１ＦＥＴ１１と、第２ＦＥＴ１３とは、異なるチップ１００ａおよび１００ｂに設けられ、異なるチップ１００ａおよび１００ｂをそれぞれ収容する２つのパッケージ６０を備えていてもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ キャリアアンプ
１１ 第１ＦＥＴ
１２ ピークアンプ
１３ 第２ＦＥＴ
１４ 分配器
２０ 合成器
３２ ソース電極
３４ ゲート電極
３６ ドレイン電極
１００ チップ

Claims (6)

1. 入力信号を２つの信号に分配する分配器と、
   前記２つの信号のうち一方が入力する第１ＦＥＴからなるキャリアアンプと、
   前記２つの信号のうち他方が入力し、ゲート−ゲート間隔が前記第１ＦＥＴより狭い第２ＦＥＴからなるピークアンプと、
   前記キャリアアンプと前記ピークアンプとの出力のインピーダンスを調整し、前記キャリアアンプと前記ピークアンプとの出力信号を合成する合成器と、
   を具備し、
   前記第２ＦＥＴのソース電極およびドレイン電極の膜厚は、前記第１ＦＥＴより大きいことを特徴とするドハティ増幅器。
2. 前記第１ＦＥＴと、前記第２ＦＥＴとは、１つのチップに集積化されていることを特徴とする請求項１記載のドハティ増幅器。
3. 前記第１ＦＥＴと、前記第２ＦＥＴとは、異なるチップに設けられていることを特徴とする請求項１記載のドハティ増幅器。
4. 前記異なるチップを収容する１つのパッケージを具備することを特徴とする請求項３記載のドハティ増幅器。
5. ドハティ増幅器のキャリアアンプを構成する第１ＦＥＴと、
   前記第１ＦＥＴから電気的に分離され、ゲート−ゲート間隔が前記第１ＦＥＴより狭く、前記ドハティ増幅器のピークアンプを構成する第２ＦＥＴと、
   を具備し、
   前記第１ＦＥＴと前記第２ＦＥＴとが同じ基板に形成され、
   前記第２ＦＥＴのソース電極およびドレイン電極の膜厚は、前記第１ＦＥＴより大きいことを特徴とする半導体装置。
6. ドハティ増幅器のキャリアアンプを構成する第１ＦＥＴが形成された第１チップと、
   ゲート−ゲート間隔が前記第１ＦＥＴより狭く、前記ドハティ増幅器のピークアンプを構成する第２ＦＥＴが形成された第２チップと、
   前記第１チップと前記第２チップを収納するパッケージと、
   を具備し、
   前記第２ＦＥＴのソース電極およびドレイン電極の膜厚は、前記第１ＦＥＴより大きいことを特徴とする半導体装置。

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