JP5474705B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置への認証、特に専用プロセスを最小限の実装にとどめるハードウェアによる認証テストに関する。

Ｅコマースやネットバンキングなど、インターネットを介して行われる電子商取引サービスの市場は拡大の一途をたどっている。また、ＩＣカードを使った電子マネーサービスは普及／拡大期に入りつつある。そして、これらのサービスには、常により高いレベルのセキュリティ技術が求められている。

ソフトウエアレベルでは、強靭な暗号化アルゴリズムを中心とした暗号化技術により、十分なセキュリティが達成されている。その一方で、同様のアルゴリズムを物理的に実装するハードウエアレベルでは、ハッカー（クラッカー）などの攻撃者に秘密鍵の解読を許してしまう可能性が指摘されている。

従来から、ヒューズ（Ｆｕｓｅ）や不揮発性メモリを用いて製造時にＩＤを格納する手法が用いられている。“ＩＤ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ Ｄｅｖｉｃｅ Ｍｉｓｍａｔｃｈ”（非特許文献１）や“Ａ １．６ｐＪ／ｂｉｔ ９６％ Ｓｔａｂｌｅ Ｃｈｉｐ−ＩＤ Ｇｅｎｅｒａｔｉｎｇ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ Ｐｒｏｃｅｓｓ Ｖａｒｉａｔｉｏｎｓ”（非特許文献２）では、これらの技術が説明されている。

図１は、非特許文献１の動作の説明を行うための概念図である。また、図２は実際に非特許文献１の技術をセルアレイの検査に適用した際の図である。

図１（ａ）では、セルアレイ９００３中に含まれるトランジスタアレイ９００３ｓの検査に、コンパレータ９００１ｓを用いることを図示する。

トランジスタアレイ９００３ｓ中の各トランジスタＴ１、Ｔ２、Ｔ３、…、Ｔｎはそれぞれ異なる閾値電圧を持つ。これらの閾値電圧は製造段階での製品間によって相違するものであり、各チップ固有の物となる。

アドレスデコーダ９００４によってサイクル毎にアクセスするトランジスタを切り替える。これにより抵抗９００２ｓとトランジスタアレイ９００３ｓとの間の中間電位Ｖ１がトランジスタの動作に従い変化する。上述の通り各トランジスタの閾値電圧は製品毎にばらつきがある。従って、中間電位Ｖ１はランダムばらつきにより変化する。

図１（ｂ）は、中間電位Ｖ１とコンパレータ出力であるＩＤとの対応を表す図である。このようにＮサイクルとＮ−１サイクルの出力値の比較を行い、アナログ値からデジタル値への変換を行うことで、チップ固有のデータ列（チップ固有ＩＤ）が形成される。

生成されたデータ列と、製造時に予めデータベースに格納しておいたチップ固有ＩＤとの比較を行うことで、ＩＤの認証を行う。

図２は、図１をセルアレイ９００３の固有ＩＤ生成時のアドレスデコーダ９００４も含めた構成を表す。

図３は、非特許文献２の動作の説明を行うための概念図である。

非特許文献２の手法では、クロスカップル型ＮＯＲを用いてチップ固有ＩＤを生成する。本図のトランジスタＭ０からＭ９の閾値電圧も、図１のトランジスタＴ１、Ｔ２、Ｔ３、…、Ｔｎ同様セル毎に異なる。また、本図のトランジスタＭ０からＭ９の閾値電圧により各セルに保持される値（Ｖ０、Ｖ１）は決定される。

非特許文献１の手法同様、サイクル毎にアクセスするセルを切り替えることで、チップ固有ＩＤのデータ列が生成される。非特許文献２記載の技術では、クロスカップルコンバータを用いてチップ固有ＩＤのデータ列を生成するため、非特許文献１記載の技術と異なり、低オフセットの増幅器が不要となる特徴を持つ。

"ＩＤ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ Ｄｅｖｉｃｅ Ｍｉｓｍａｔｃｈ" Ｋ．Ｌｏｆｓｔｒｏｍ， ｅｔ ａｌ． ＩＳＳＣＣ２０００ "Ａ １．６ｐＪ／ｂｉｔ ９６％ Ｓｔａｂｌｅ Ｃｈｉｐ−ＩＤ Ｇｅｎｅｒａｔｉｎｇ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ Ｐｒｏｃｅｓｓ Ｖａｒｉａｔｉｏｎｓ" Ｙ．Ｓｕ、 ｅｔ ａｌ． ＩＳＳＣＣ２００７

しかし、上記のＩＤを格納する方法では専用プロセスが必要であるため、コストが増大する。また、製造時に書込まれたデータが実使用時に改ざんされる危険性があるといった問題がある。

また非特許文献１及び非特許文献２の技術とも、チップ固有ＩＤ生成のために専用ハードマクロが必要となる。このため、面積オーバヘッド、ピン数の増加によりコストが増大する。

また専用ハードマクロを用いるため、識別のためのビット長に制限が生じる。

本発明の目的は、チップ内蔵メモリのビット不良がランダムなアドレスで発生することを利用して、チップ固有ＩＤを生成し、これを活用する手段を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の代表的な実施の形態に関わる半導体装置は、複数のメモリセルが配列されたメモリセルアレイと、チップ認証信号が入力されチップ応答信号の出力が可能な認証入出力部と、メモリセルアレイに少なくとも通常動作に用いる第１の電源電圧及び評価用に用いる第２の電源電圧を供給することができる可変電源回路と、不良データが読み出されるメモリセルのアドレスを抽出するテスト回路と、テスト回路の出力に基づきチップ応答信号を生成するテスト回路制御回路と、を含む。

本発明に関わる半導体装置を用いる事で、通常のファンクション動作に用いることができるメモリをＩＤ生成に用いることができ、面積オーバヘッドが発生しない。

また、本発明に関わる半導体装置を用いる事で、大量のメモリが搭載されるＳｏＣ及びマイコンでの識別のためのビット長の多ビット化を容易に進めることができる。結果チップの脆弱性が改善できる。

非特許文献１の動作の説明を行うための概念図である。 非特許文献１の技術をセルアレイの検査に適用した際の図である。 非特許文献２の動作の説明を行うための概念図である。 本発明の第１の実施の形態に関する動作の基本概念を示す概念図である。 本発明の第１の実施の形態に関するチップ固有ＩＤ生成時の一例を表す図である。 本発明の第１の実施の形態に関するＳＲＡＭ適用時の動作を示す概念図である。 本発明の第1の実施の形態に関わるチップの内部構成図である。 本発明の第1の実施の形態に関わる認証動作のフローチャートである。 ステップＳ１１０２を実行するための回路の構成を表すブロック図である。 本発明の第２の実施の形態に関わるＳＲＡＭ及びアシストレベル調整の対象となる電圧を表す回路図である。 本発明の第２の実施の形態に関わるアシストレベル調整の方向性を示す概念図である。 ビット不良率のシミュレーション結果を表す図である。 メモリセルの読み出し動作マージンを悪化させる対策の説明のための図である。 本発明の第５の実施の形態に関わるチップの内部構成図である。 本発明の第８の実施の形態に関わるホストコンピュータ側のフェイルビットマップ（チップ固有ＩＤ）の使用方法に関する概念図である。 ホストコンピュータの在所地がチップ製造・販売元の場合の処理フローを表す図である。 ホストコンピュータの在所地がサービス提供元の場合の処理フローを表す図である。 本発明の第９の実施の形態に関わるホストコンピュータ側のチップ固有ＩＤとしてのフェイルビットマップの使用方法に関する概念図である。 本発明の第１０の実施の形態に関わる処理のやり方を表す概念図である。 本発明の第１１の実施の形態の説明に用いる図である。 本発明の第１１の実施の形態に関わるチップの内部構成図である。 本発明の第１２の実施の形態の概念図である。 本発明の第１３の実施の形態の概念図である。 本発明の第１４の実施の形態の概念図である。 本発明の第１５の実施の形態の概念図である。 本発明の第１の実施の形態に関わる別のチップの内部構成図である。 本発明の第１の実施の形態に関する別の認証動作のフローチャートである。

以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：またはＭＯＳＦＥＴトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。

以下、図を用いて本発明の実施の形態を説明する。

（第１の実施の形態）
図４は、本発明の第１の実施の形態に関する動作の基本概念を示す概念図である。また、図５は、本発明の第１の実施の形態に関するチップ固有ＩＤ生成時の一例を表す図である。

本発明では、チップ内のトランジスタの動作電圧を徐々に低下することで、エラーが発生することをチップ固有ＩＤの生成に用いる。なお、ここではＤＲＡＭ等の動的なチップを想定している。

図４の図からも明らかなように、良品である以上、チップ内のトランジスタに標準電圧を掛けている場合は、全てのトランジスタが正常動作を行う。なお、標準電圧とは、通常動作に用いる電源電圧のことであり、通常動作とは良品のＤＲＡＭなどの情報記憶媒体を製品に実装した際に想定する、記憶の読み出し／更新動作に用いる電源電圧を掛けている状態を言う。

しかし、トランジスタに掛かる電圧を低下させると、徐々にトランジスタの動作が不安定になる。これはトランジスタの閾値電圧Ｖｔｈ以下になることによる。

チップ内のトランジスタの閾値電圧は製品間、ロット間だけでなくチップ内でもばらつく。このため、トランジスタに掛かる電圧を標準電圧の９０％、８０％、７０％と変化させることで、エラーの発生状況が変換する。本来「Ｈ」を表すはずのものが、「Ｌ」になるといったことが発生する（図４右側）。この状況を利用するのが本発明の中心的な技術である。図５ではこの利用の方法を説明する。

図５の例では、標準電圧（１Ｖ）の８０％では、６／４９の確立でエラーが発生する。また、標準電圧の６０％では、１１／４９の確率でエラーが発生する。

このフェイルビットマップをチップ固有ＩＤとして用いる。この際、標準電圧の何％のものをチップ固有ＩＤとして用いるか、またはある％のものと別の％のものを組み合わせて用いるかは設計事項である。

このチップ固有ＩＤをホストコンピュータのデータベースに登録する。チップ・ホスト間の通信時には低電圧テスト（＝フェイル情報の取得）を行い、ホストコンピュータのデータベース上のチップ固有ＩＤとのフェイル情報の認証を行う。

これは、トランジスタのデータ保持期間の影響を受けるため、フェイルアドレス再現が難しいことを利用したものである。

逆に、ＳＲＡＭを用いる場合は、保持ノードの電位はデータの保持時間に依存せず、トランジスタの閾値ばらつきにより不良アドレスが決定される。この為、低電圧動作時のフェイルビットマップの再現が容易である。これへの対応も考える。

図６は、本発明の第１の実施の形態に関するＳＲＡＭ適用時の動作を示す概念図である。

ＳＲＡＭには動作マージンを表す指標として、スタティックノイズマージン（ＳＮＭ）が存在する。スタティックノイズマージンとはワード線を活性化させているときにメモリセルの保持しているデータが破壊されないかどうかを表す指標である。この値が大きいほど、読み出し時のＳＲＡＭのメモリセルは安定する。

図６右側の二つの絵はメモリセルのインバータ特性を表すグラフである。このグラフからも分かるとおり、標準電圧で動作させる時と比べ、８０％電圧で駆動させると、グラフの右上の略正方形の面積が小さくなる。すなわち低電圧動作をおこなうとランダムエラーの発生確率が上昇する。

ＳＲＡＭにおいては、複数回テストを繰り返し、その際の発生確率でエラーの発生を判定する。これにより、ＤＲＡＭなどと同様にエラーの発生状況で、フェイルビットマップを作成することが可能となる。

次に、先ほど述べた「認証」について説明する。

図７は、本発明の第1の実施の形態に関わるチップの内部構成図である。また、図８は、本発明の第1の実施の形態に関わる認証動作のフローチャートである。

本発明の第1の実施の形態に関わるチップは、コントローラ１０１、可変電源回路１０２、メモリ１０３、メモリＢＩＳＴ１０４、ＣＰＵ２０１、内部バス２０２を含んで構成される。

コントローラ１０１は、チップ内部を制御する制御回路である。コントローラ１０１中には、フェイルビットカウンタ（ＦＢＣ）１０５などが含まれる。このフェイルビットカウンタ１０５はＳＲＡＭ上のフェイルビットの数をカウントするカウンタ回路である。

コントローラ１０１の主な制御対象としては、１）可変電源回路１０２の出力制御、２）メモリＢＩＳＴ１０４へのテスト実行指示及びテスト結果取得、３）外部入出力及び外部入出力に伴う符号化復号化認証可否の判定の制御、が考えられる。本明細書では上記を全てコントローラ１０１が実行するものとして説明しているが、これらを制御対象毎に別のモジュールとしてもよい。例えば、上記１）を電源制御部、２）をメモリＢＩＳＴ制御回路、３）を認証入出力部などに分離することも考えられる。

可変電源回路１０２は、通常時には標準電圧を、認証時には標準電圧と異なる電圧を提供するためのオンチップの可変電源回路である。なお、ここではオンチップとしているが、チップ外の可変電源回路としても良い。

またメモリ１０３中にはメモリだけでなく図示しないメモリ周辺回路も存在する。このメモリ周辺回路を動作させるための、周辺電源電圧も可変電源回路１０２が供給する。この可変電源回路１０２の出力である周辺電源電圧を可変にするかは設計事項である。

メモリ１０３は、装置の認証の対象となるメモリである。メモリ１０３は、内部構成としてメモリアレイ１０３ａ、メモリ選択回路１０３ｂ、読み出し／書き込み回路１０３ｃを含む。

メモリアレイ１０３ａは半導体基板に設けられた強誘電性の複数のメモリセルを備えた揮発性の記憶素子群を言う。ここで用いられる記憶素子には、ＳＲＡＭやＤＲＡＭなどが考えられるがこれに拘るものではない。

メモリ選択回路１０３ｂは、メモリＢＩＳＴ１０４及び内部バス２０２経由でＣＰＵ２０１から送られるアドレスを用いてデータの読み出し／書き込みの対象となる記憶素子を特定するためのワード線電位Ｖｗｌを操作するための回路である。

読み出し／書き込み回路１０３ｃは、書き込み時にはビット線電位Ｖｂｌに書き込み対象のデータをセットし、読み出し時には特定されたＳＲＡＭ内部に記憶されているデータが出力されるデータを読み出す回路である。

なお、後述する図１４、図２１、図２６では、メモリ１０３内の構成は省略する。

メモリＢＩＳＴ１０４は、本発明に関わるテストを実行するためのテスト回路である。コントローラ１０１へのメモリＢＩＳＴ１０４の出力としては、種々の物が考えられる。たとえば、不良箇所のアドレスを出力するもの、テスト実行時に読み出したデータをそのままの形で出力するもの、等である。メモリＢＩＳＴ１０４の出力をどのような形式にするかはコントローラ１０１内の処理と合わせて設計事項である。

いずれにしても、可変電源回路１０２が設定した標準電圧と異なる（ほとんどの場合は標準電圧よりも低い）電圧でメモリ１０３のデータを読み出すことがテスト内容となる。

基本的にはメモリＢＩＳＴ１０４のテストの内容としてはメモリＢＩＳＴ１０４からメモリＢＩＳＴ１０４が指定するアドレスにデータを書き込み、そのアドレスからデータを読み出した際に、書き込んだものと同じものが得られるか、という手段で行う。ただしこれに限られるものでなく、テストする際に、メモリＢＩＳＴ１０４がメモリ１０３にリセット信号を入力し初期値を読み出せるか？で判断しても良い。

この際、メモリＢＩＳＴ１０４のテストの対象としてはコントローラ１０１から指定されたアドレスのデータだけをテストする、一定のメモリ量をテストの対象にする等が考えられる。これをどのようにするかは設計事項である。

ＣＰＵ２０１は、通常動作時にメモリを内部バス２０２経由で利用する中央処理制御装置である。

内部バス２０２は、メモリ１０３とＣＰＵ２０１他との間を接続する汎用の内部バスである。通常の動作時においては、内部バス経由でメモリ１０３とデータをやり取りすることが多い。

これらを用いて、認証時の動作の説明を行う。

まず、コントローラ１０１は、チップ外部（ここではホストコンピュータとする）からの認証要求信号を受けつける。これを受けて、コントローラ１０１が、可変電源回路１０２に対して、電圧制御信号を送り、メモリの電源レベルの初期化を行う（ステップＳ１１０１）。

可変電源回路１０２の出力が安定した後、コントローラ１０１は、メモリＢＩＳＴ１０４に対してテストの実行を指示する（ステップＳ１１０２）。このメモリＢＩＳＴ１０４によるテストは、メモリ１０３の場合は加速試験によって行われる。認証の対象がＤＲＡＭの場合はメモリ１０３よりも簡易な方法で行われることとなる。

この際、フェイルビット数が設定範囲内かどうかの判定を行う。フェイルビット数の設定範囲は設計時に決定される。フェイルビット数が設定範囲内かどうかの判定は，フェイルビットカウンタ１０５および本図では図示しない比較器１０６を用いて行う。

フェイルビット数が設定範囲内でなければ（ステップＳ１１０３：Ｎｏ）、コントローラ１０１は可変電源回路１０２による電源レベルの再設定を行う（ステップＳ１１０５）。

フェイルビット数の範囲内であれば（ステップＳ１１０３：Ｙｅｓ）、フェイルビットアドレスを読み出し、フェイルビットマップをチップ固有ＩＤとしてチップ外部に出力する（ステップＳ１１０４）。

フェイルビットカウンタ１０５はフェイルビットがどの程度の数発生したかをカウントするカウンタである。この図上では何回フェイルビットのアドレスが入力されるのかでフェイルビット数をカウントしている。ただし、フェイルビットの数が分かる情報であれば、フェイルビットのアドレスには限れられない。

図９は、このステップＳ１１０２を実行するための回路の構成を表すブロック図である。この回路はコントローラ１０１の一部として実装される。

比較器１０６はフェイルビットカウンタ１０５の出力、すなわちフェイルビットの数、とフェイルビット数の設定上限値を対比するコンパレータである。

「フェイルビットの数」＞「フェイルビット数の設定上限値」の場合、比較結果として「Ｌ」を、「フェイルビットの数」＜「フェイルビット数の設定上限値」の場合、比較結果として「Ｈ」をそれぞれ出力する。

電圧制御信号発生器１０７は、上記比較結果が「Ｌ」の場合、再度可変電源回路１０２の電圧設定を指示するための信号を生成する回路である。

Ｃｈｉｐ ＩＤ生成器１０８は、上記比較結果が「Ｈ」のときに、フェイルビットアドレスよりＣｈｉｐ ＩＤ（＝フェイルビットマップ）を生成する回路である。

これらの回路を用いて、ステップＳ１１０３、Ｓ１１０４、Ｓ１１０５を処理することが可能となるが、必ずしもこれに限られるものではない。

ホストコンピュータにおいて、チップのフェイルビットマップに記載されたフェイルビットアドレスと、ホストコンピュータのデータベースにあらかじめ格納してあるフェイルビットマップ情報の認証を行う。これにより、ホストコンピュータは認証を行うこととなる（ステップＳ１１０６）。

なお、上記では、テスト結果のフェイルビットマップそれ自体をやり取りする記載としたが、フェイルビットのアドレスのみを束にして送信し、ホストコンピュータ上で、ホストコンピュータの有するフェイルビットマップに当てはめて認証の可否を判断することも可能である。

この図８の処理の変形として、外部からデータをもらい、チップ内でそのデータと不良データが一致するかで認証するものも考えられる。

図２６は、本発明の第1の実施の形態に関わる別のチップの内部構成図である。図２７は本発明の第１の実施の形態に関する別の認証動作のフローチャートである。これらを用いて本発明の第１の実施の形態の別の認証動作を説明する。

基本的な構成は、図７のものと図２６のものは相違しない。ただし、コントローラ１０１ｂ及びメモリＢＩＳＴ１０４ｂは相違する。

図２６の通り、コントローラ１０１ｂは外部のホストコンピュータとの間で通信回数が増加する。従ってこれに対応する構成を取る。逆に、フェイルビットマップの送信を行う必要が無い、メモリＢＩＳＴ１０４ｂの処理が軽くなる利点が存在する。

メモリＢＩＳＴ１０４ｂも基本的動作はメモリＢＩＳＴ１０４と同様である。ただし、ホストコンピュータより指示されたアドレスのＢＩＳＴのみを行えばよいため、処理量は極めて軽くなる。ただし、ホストコンピュータから複数のアドレスの指示を受ける場合などはこの限りではない。

次に図２６及び図２７を用いて、第１の実施の形態に関する別の認証動作を説明する。

まず、ホストがチップに対して認証要求を発する（ステップＳ１２０１）。これを受けてチップのコントローラ１０１ｂは毎回固定された該チップのフェイルビットのアドレスの一部を図示しないホストコンピュータに返送する（ステップＳ１２０２）。このとき返すフェイルビットのアドレスの一部は固定値であるため、コントローラ１０１ｂはメモリ作業領域の確保などを除き、内部的な処理は行わずに済む。

チップのコントローラ１０１ｂから送られてくるステップＳ１２０２のフェイルビットアドレスの正誤確認をホストコンピュータが行う。このフェイルビットアドレスが想定されたものであれば、ホストコンピュータはテスト用アドレスをコントローラ１０１ｂに対して送信する（ステップＳ１２０３）。この送信するテスト用のアドレスはホストコンピュータの有するチップ固有ＩＤであるフェイルビットマップからフェイルビットのアドレスを１または２以上抽出したものである。

ホストコンピュータから送信されるテスト用のフェイルビットのアドレスを受信すると、コントローラ１０１ｂは可変電源回路１０２に対して、電圧制御信号を送り、メモリの電源レベルの初期化を行う（ステップＳ１２０４）。

可変電源回路１０２の出力が安定した後、コントローラ１０１ｂは、メモリＢＩＳＴ１０４に対してテストの実行を指示する（ステップＳ１２０５）。

これらのステップＳ１２０４、Ｓ１２０５はステップＳ１１０１、Ｓ１１０２同様の処理となる。ただし、ステップＳ１２０５ではテスト用のフェイルビットアドレスで指定する箇所のみメモリＢＩＳＴ１０４は評価をすればよい。

このテストの際、フェイルビット数が設定範囲内かどうかの判定を行う。フェイルビット数の設定範囲は設計時に決定される。フェイルビット数が設定範囲内かどうかの判定は，フェイルビットカウンタ１０５および本図では図示しない比較器１０６を用いて行う。

フェイルビット数が設定範囲内でなければ（ステップＳ１２０６：Ｎｏ）、コントローラ１０１ｂは可変電源回路１０２による電源レベルの再設定を行う（ステップＳ１２０８）。これも図８のステップＳ１１０３、Ｓ１１０５同様である。

フェイルビット数が設定範囲内であれば（ステップＳ１２０６：Ｙｅｓ）、コントローラ１０１ｂは、テスト結果であるＦａｉｌ／Ｐａｓｓをホストコンピュータに送出する（ステップＳ１２０７）。

ホストコンピュータはフェイルビットのアドレスを送信しているため、テスト結果として、該アドレスのテスト結果がＰａｓｓだとすると認証失敗とチップのコントローラが判断する。逆にＦａｉｌであれば、認証成功となる。

このように、チップ側で認証の可否が行えるため（Ｆａｉｌ＝認証ＯＫ、Ｐａｓｓ＝認証ＮＧ）、ステップＳ１２０７ではＦａｉｌ／Ｐａｓｓでなく、認証ＯＫ／認証ＮＧの送信を行っても良い。

テスト結果であるＦａｉｌ／Ｐａｓｓの送信を受けて図示しないホストコンピュータはホストに格納してあるフェイルビットマップ中の結果と認証する（ステップＳ１２０９）。

認証ＯＫの場合には、ホストコンピュータはコントローラ１０１ｂに認証結果を送出する（ステップＳ１２１０）。

このように、フェイルビットマップの対比だけでなく特定のアドレスのビットのＦａｉｌ／Ｐａｓｓを判定することでも、認証動作を実行可能である。

以上のような構成を取ることで、通常動作に用いるメモリをＩＤ生成に用いることができ面積オーバヘッドを生じさせることが無くなる。

なお、オーバヘッドを生じさせても良いのであれば、上記で説明した回路に専用の物を用意しても良い。特にＤＲＡＭに上記で説明したＳＲＡＭの構成を適用することも考えられる。

（第２の実施の形態）
次に、本発明の第２の実施の形態に付いて図を用いて説明する。

上記の本発明の第１の実施の形態は、本発明の基本的な動作である。しかし、フローチャートの説明では簡単に済むフェイルビットマップの取得、特にＳＲＡＭの場合、再現性に問題が生じる可能性が高い。そこで、このフェイルビットマップの再現性の向上について説明する。

本実施の形態では更に、ＳＲＡＭのアシストレベル調整によるフェイルビットマップの再現性向上について検討する。

図１０は本発明の第２の実施の形態に関わるＳＲＡＭ及びアシストレベル調整の対象となる電圧を表す回路図である。

まず基本的なＳＲＡＭの構成について説明する。

このＳＲＡＭには３つの電圧が供給されている。すなわちワード線電位Ｖｗｌ、ビット線電位Ｖｂｌ及びメモリ線電位Ｖｍｃである。

メモリ線電位Ｖｍｃは、記憶データ保持のための電位である。メモリ線電位Ｖｍｃがある限りは、このＳＲＡＭは記憶を保持することが可能となる。

ワード線電位Ｖｗｌは、書き込み・読み出しの可否を表す電位である。このワード線電位Ｖｗｌが「Ｈ」の時にのみ、ＳＲＡＭへの書き込み・読み出しが可能となる。

ビット線電位Ｖｂｌは、書き込み時には書き込み対象のデータをセットし、読み出し時にはＳＲＡＭ内部に記憶されているデータが出力される信号線である。

フェイルビット数は、これらの電位に大きく左右される（＝依存する）。逆を言えば、これらの電位を積極的に制御すれば、フェイルビット数の電圧依存性を小さくすることが可能となる。

図１１は、本発明の第２の実施の形態に関わるアシストレベル調整の方向性を示す概念図である。また図１２は、ビット不良率のシミュレーション結果を表す図である。

この図を見ても分かるとおり、ワード線電位Ｖｗｌは通常時よりも認証時加速試験の方が電位を高くする。これに対しメモリ線電位Ｖｍｃは通常時よりも認証時加速試験の方が電位を低くする。

逆を言えば、可変電源回路１０２の出力をワード線電位Ｖｗｌとメモリ線電位Ｖｍｃを別に出力する必要がある。

図１２に示すとおり、ワード線の電位を上昇させると、読み出し動作マージンを決定するβ比が劣化し、ビット不良率の極小値が低電圧側にシフトする。極小値付近の電圧では、ビット不良率の傾きが小さくなるため、ビット不良率の電圧依存性を小さくすることが可能となる。

一方メモリセルの読み出し動作マージンが悪化する方向に、電位を調整する手法を適用することにより、ビット不良率の電圧依存性は同様に小さくなる。図１３はメモリセルの読み出し動作マージンを悪化させる対策の説明のための図である。

この読み出し動作マージンを悪化させるには以下の方法が考えられる。
１）メモリ線電位Ｖｍｃを周辺回路の電源電圧（Ｖｗｌ、Ｖｂｌ、その他の電源）よりも低下させる。
２）メモリセルのソース電圧を、周辺回路のソース電圧より上昇させる。
３）ワード線電位Ｖｗｌを、メモリ線電位Ｖｍｃよりも上昇させる（ただし周辺回路の電源電圧（Ｖｂｌ、その他の電源）はメモリセルの電源電圧同様）。
４）ビット線電位Ｖｂｌを、メモリ線電位Ｖｍｃよりも上昇させる（ただし周辺回路の電源電圧（Ｖｗｌ、その他の電源）はメモリセルの電源電圧同様）。
５）ｐＭＯＳ（ｎＷｅｌｌ）の基板バイアス電圧Ｖｂｐをメモリ線電位Ｖｍｃより低下させる。
６）ｎＭＯＳ（ｐＷｅｌｌ）の基板バイアス電圧Ｖｂｎをメモリ線電位Ｖｍｓより低下させる。

これらを組み合わせることも考慮すると良い。

また書き込み動作においても、同様にメモリセルの書き込み動作マージンを悪化させる方向に電位を調整することによってビット不良率の電圧依存性を小さくすることも可能となる。

（第３の実施の形態）
次に、本発明の第３の実施の形態に付いて説明する。

第１の実施の形態では、図８に見るように認証要求があれば、そのたびにメモリＢＩＳＴを動作させ、フェイルビットマップの取得を行っていた。

これに対し、本実施の形態では、電源投入時にメモリセルに保持されるデータをチップ固有ＩＤとして用いることが特徴となる。

電源投入時にメモリセルに保持されるデータは、メモリセルのトランジスタのランダムばらつきによって決定される。この値をメモリ内の任意の箇所に保持し、認証要求があればこれを出力することで、取得されるデータの再現性が向上する。これは、ステップＳ１１０１、ステップＳ１１０５（図８参照）のように電源電圧を変化させずに済むからである。

ただし、以下の点に留意すべきである。

メモリ線電位Ｖｍｃとワード線電位Ｖｗｌ（図１０参照）を同時に投入すると、メモリセルは周辺回路からの信号の影響を受ける可能性がある。そこで、ワード線電位Ｖｗｌから投入し、その後にメモリ線電位Ｖｍｃを投入すると周辺回路からの影響を排除することが可能となる。

以上のようにすることで、認証要求毎にチップ固有ＩＤの処理を行うことなく高速に認証動作を行うことが可能となる。

（第４の実施の形態）
次に第４の実施の形態に付いて説明する。

フェイルビット数は温度にも依存性を持つ。このため、対象チップの温度条件によって、フェイルビット数は変化する。

そこで、認証の対象チップには、オンチップ温度センサを設ける。そして、認証テスト時の温度条件もフェイルアドレス情報と併せて、ホストコンピュータに送信する。

これの対応のために、あらかじめホストコンピュータには、数種類の温度条件におけるフェイルビットマップのデータも保存しておく。

なお、チップに加熱手段等を設け、ホストコンピュータからチップにテスト時の温度条件の再現を指示することも本実施の形態の変形例として考えられる。

このように温度条件に対応した、フェイル情報の比較を行うことで温度の影響を小さくすることが可能となる。

（第５の実施の形態）
次に、本発明の第５の実施の形態に付いて図を用いて説明する。

第４の実施の形態では温度条件を加味することで、より正確なフェイルビットマップの取得を行うことを考慮した。

これに対し本実施の形態では、温度条件に基づきテスト電圧の補正を行うことでより正確なフェイルビットマップを取得することを目的とする。

図１４は本発明の第５の実施の形態に関わるチップの内部構成図である。

本発明の第５の実施の形態に関わる図１４と、本発明の第１の実施の形態に関わる図８との相違点は、温度センサ１１１の有無である。

温度センサ１１１は、本チップの内部温度を計測するためのセンサ回路である。

具体的には、以下のように温度センサを用いることになる。

図８のフローチャート上で認証要求を受けると、ステップＳ１１０１で、コントローラ１０１が、可変電源回路１０２に対して、電圧制御信号を送り、メモリの電源レベルの初期化を行う点は述べた。本実施の形態では、この際の認証要求に想定する温度についての情報（想定温度情報）も含まれる点に特徴がある。

コントローラはステップＳ１１０１の処理を行う際に、温度センサ１１１による実測内部温度及び認証要求に添付された想定温度情報を比較する。

想定温度情報より実測内部温度の方が高いか低いかで、コントローラ１０１は、可変電源回路１０２に対しての電圧指示の内容を変更する。これにより、想定温度情報と実測内部温度との差を吸収することで期待するフェイルビット情報を取得することが可能となる。

（第６の実施の形態）
次に本発明の第６の実施の形態に付いて説明する。

ＤＲＡＭ等の揮発性媒体の場合は、第１の実施の形態ではフェイルビットマップ取得の処理を１度実行することを想定していた。しかし、第４の実施の形態及び第５の実施の形態でも述べたとおり、可変電源回路１０２の電圧の設定精度や温度などの条件によってもフェイルビットマップの取得精度は変化する。

そこで、一度の認証要求に対してコントローラ１０１が所定の回数（Ｎ回）の評価を行う。そして、Ｎ回分の評価が終了した時点で、コントローラ１０１がＮ回分取得したフェイルビットマップの全て論理積（ＡＮＤ）を取る。そしてコントローラ１０１が認証要求元のホストコンピュータに結果を返送する。

これを受け、ホストコンピュータは、「複数回のテスト結果⊆ホストコンピュータ上のチップ固有ＩＤ」となる場合、認証が成立することとする。このようにすると、偶然に生じたエラーを除外することができ認証精度を上げることが可能となる。

この変形として、論理積を行うところを論理和（ＯＲ）を取る。そしてこの論理和の結果をコントローラ１０１が認証要求元のホストコンピュータに結果を返送する。

これを受け、ホストコンピュータは、「複数回のテスト結果⊇ホストコンピュータ上のチップ固有ＩＤ」となる場合、認証が成立することとする。このようにすることでも、偶然に生じたエラーを除外することができ認証精度を上げることが可能となる。

（第７の実施の形態）
次に本発明の第７の実施の形態に付いて説明する。

認証要求が来た際に、電圧変動や温度などのテスト環境によって、取得するフェイルビットマップが変化する。

そこで、本実施の形態では、チップ上のコントローラが行う認証処理（図８ステップＳ１１０１乃至Ｓ１１０５）は、ホストコンピュータ上で行う認証処理用のチップ固有ＩＤよりも高い電圧で動作させたものを用いる。

具体的には以下の通りである。

チップの通常動作時における標準電圧が１Ｖとする場合、ホストコンピュータ上には０．６Ｖ（対標準電圧比６０％）時におけるフェイルビットマップを該チップのチップ固有ＩＤとして保持する。

一方で、ホストコンピュータからの認証要求時にはチップ上のコントローラ１０１は可変電源回路１０２に対して、０．８Ｖ（対標準電圧比８０％）時におけるフェイルビットマップの生成を行うように指示する。

これにより得られた、テスト結果としてのフェイルビットマップと、ホストコンピュータ上のチップ固有ＩＤとの関係は、「テスト結果⊆ホスト上の固有ＩＤ」となるはずである。この関係を具備する場合には、ホストコンピュータは認証成功とすることで、認証精度が向上する。

上記では、ホストコンピュータ側のチップ固有ＩＤが対標準電圧比６０％、テスト電圧が対標準電圧比８０％の場合を想定した。しかしこれだけには限られず、ホストコンピュータ側のチップ固有ＩＤが対標準電圧比８０％、テスト電圧が対標準電圧比６０％の場合でも動作可能である。この場合、「テスト結果⊇ホスト上の固有ＩＤ」の条件が成り立つとき、ホストコンピュータは認証成功と判定すればよい。

（第８の実施の形態）
次に本発明の第８の実施の形態に付いて図を用いて説明する。

これまでの実施の形態では、フェイルビットマップを作成し、それをチップ固有ＩＤとして用いる旨を述べていた。

本実施の形態では、チップ固有ＩＤとして用いるフェイルビットマップを、チップの記憶領域（図７のＳＲＡＭ）全体とし、特定のアドレス空間を認証の対象とすることを考える。

図１５は、本発明の第８の実施の形態に関わるホストコンピュータ側のフェイルビットマップ（チップ固有ＩＤ）の使用方法に関する概念図である。

本実施の形態に関わるホストコンピュータは、図７のメモリ１０３の全ての記憶領域に関するフェイルビットマップを有している。そして、認証要求時に、そのメモリ１０３の一部の記憶領域を指定して、チップに対して認証要求を行う点が特徴となる。

このようにすると、ホストコンピュータからチップに対して要求する記憶領域を毎回変更することで、認証時のデータが解析されることによる不正アクセスを防止することが可能となる。具体的には、最初に図１５＃１の領域を指し示すアドレスを指定して認証要求を行っても次回は図１５＃２もしくは図１５＃３の領域に変化する。

図８のフローチャートを用いて説明すると以下のようになる。

まず、ホストコンピュータがチップに対して認証要求を行う。この際に、ホストコンピュータはメモリ１０３の特定のアドレスを添付してコントローラ１０１に対して認証要求を行う。

続けて、コントローラ１０１は、ステップＳ１１０１で電源電位の初期化を行う。この際の処理は第１の実施の形態と相違しない。

ステップＳ１１０１の処理が終了したら、コントローラ１０１は、メモリＢＩＳＴ１０４に対してフェイルビットマップの取得処理、すなわちＢＩＳＴテストの実行を指示する（ステップＳ１１０２）。この際、認証要求に添付されたアドレスに関わるフェイルビットマップの取得を行う。

以降、フェイルビット数の確認（ステップＳ１１０３）、フェイルビットマップの要求元ホストコンピュータへの送出（ステップＳ１１０４）の処理を行う。この際、ステップＳ１１０３で確認するフェイルビット数は指定されたアドレスに関わる範囲のみにするか、それとも、事前に決められた所定の領域のフェイルビット数とするかは設計事項である。

指定したアドレスに関わるフェイルビットマップを取得し、自身の有する特定アドレスに関わるフェイルビットマップから導出するチップ固有ＩＤを対比して認証結果を導出する。

なお、上記の処理においてはチップ側で特定の認証要求の回数中で２回以上同じアドレスが指定されないようにし、一定の期間中に同じアドレスが添付された形で認証要求があった場合、該認証要求を無視するなどすれば、更にセキュリティ強度が上がる。

次に、本実施の形態を用いた場合のホストコンピュータ側のフェイルビットマップ（チップ固有ＩＤ）の管理方法について説明する。

上記では「ホストコンピュータ」としたが、このホストコンピュータがどこにあるかで、サービスの提供の仕方が変わってくる。以下では、サービスの提供方法について説明する。

ホストコンピュータの在所地としては、１）チップ製造・販売元、２）サービス提供元、が考えられる。それぞれについて図を用いて説明する。

図１６は、ホストコンピュータの在所地がチップ製造・販売元の場合の処理フローを表す図である。また、図１７は、ホストコンピュータの在所地がサービス提供元の場合の処理フローを表す図である。

まず、ホストコンピュータの在所地がチップ製造・販売元の場合について説明する。

まずサービス提供者の提供するサービスのユーザがサービス提供者に対してサービスの提供を要求する（ステップＳ２１０１）。

これを受けて、サービス提供者は、ユーザが用いるチップ及びチップ製造・販売元のホストコンピュータに対して、図８のフローチャートのトリガとなる認証要求を、チップ認証信号を出力することで実行する（ステップＳ２１０２）。この認証要求によりチップ製造・販売元のホストコンピュータはテスト（ステップＳ１１０２）で取得したフェイルビットマップの送信待ちを開始する。

ユーザのチップのコントローラ１０１は、ステップＳ２１０２の認証要求を受け付けると、図８の処理フローを実行する。コントローラ１０１はテストの結果フェイルビットマップを取得し、送出する（図８ステップＳ１１０４、図１６ステップＳ２１０３）。チップ製造・販売元のホストコンピュータは、自身が有する該チップのチップ固有ＩＤ（出荷時テストにより得られたフェイルビットマップから切り出して生成）と受信したフェイルビットマップの対応を確認して、認証結果をサービス提供者に送出する（ステップＳ２１０４）。

認証結果が良好なものであった場合には、サービス提供者はユーザに対してサービスの提供を開始する（ステップＳ２１０５）。

次に、ホストコンピュータの所在地がサービス提供元であった場合について図１７に基づき説明する。

図１６同様に、ユーザはサービス提供者に対してサービスの提供を要求する（ステップＳ２２０１）。

次にサービス提供者は、図８のフローチャートのトリガとなる認証要求を実行する（ステップＳ２２０２）。

ステップＳ２２０２の認証要求を受けて、ユーザのチップ内のコントローラ１０１は図８のフローチャートの処理を実行し、テストの結果得られたフェイルビットマップをチップ応答信号としてサービス提供者に送出する（ステップＳ２２０３）。

テストの結果得られたフェイルビットマップとサービス提供者自身が有する該チップのチップ固有ＩＤ（出荷時テストにより得られたフェイルビットマップから切り出して生成）と送信されたフェイルビットマップの対応を確認し良好なものであればサービスを提供する（ステップＳ２２０４）。

なお、チップ応答信号は上記ではフェイルビットマップとしている。しかし、チップ側がサービス提供の可否まで判定し、その結果をユーザ側に返送するようにしても良い。

以上のような２形態が存在する。事前の準備の有無（図１７の場合、ホストコンピュータをサービス提供者が管理する必要がある）、通信回線の使用量（図１６の場合、通信回線を３本使う可能性がある）など得失があるので適宜選択すべきである。

（第９の実施の形態）
次に、第９の実施の形態について説明する。

第８の実施の形態では対象となるアドレスを認証要求の都度指定することで、セキュリティの向上を図っていた。これに対し、本実施の形態では、アドレスのみならず、返送すべきテスト結果のフェイルビットマップのデータ量も合わせて認証要求を行う。

図１８は、本発明の第９の実施の形態に関わるホストコンピュータ側のチップ固有ＩＤとしてのフェイルビットマップの使用方法に関する概念図である。

この図を見ても分かるとおり、チップ固有ＩＤとして利用するデータのサイズを変化する。結果、アドレスのみならず、授受の対象となるテスト結果のフェイルビットマップの大きさも変化するため、送付データが毎回変わり、不正アクセスを防止することにより役に立つ。

（第１０の実施の形態）
次に本発明の第１０の実施の形態に付いて図を用いて説明する。

これまでの実施の形態では、ホストコンピュータが認証要求を出力し、それに対してチップのコントローラ１０１がＢＩＳＴを実行することで、認証を行ってきた。この際、テストの結果得られるフェイルビットマップをホストコンピュータに返送することで、ホストコンピュータ側が認証の可否を判断していた。

これに対し、本実施の形態では、個々のアドレスのテストの結果をホストコンピュータに返送すること、及び複数のアドレスを組み合わせることで認証を行うことを特徴とする。

図１９は、本発明の第１０の実施の形態に関わる処理のやり方を表す概念図である。

この図では、ホストコンピュータはテストアドレスを対象チップのコントローラ１０１に認証要求を送信する（ステップＳ３１０１）。この際、アドレスを複数送信する点に特徴がある。

上記アドレスを受信したコントローラ１０１は、該当するアドレス単独のＢＩＳＴを実行する。

ここで注意したい点は、これまでの実施の形態ではコントローラ１０１及びＢＩＳＴ１０４は指定されたアドレス以降の一定の範囲をトランジスタに対してフェイルビットをチェックしてきた。

これに対し、本実施の形態では、コントローラ１０１及びメモリＢＩＳＴ１０４はそれのみのフェイルビットのチェックを行う点で相違する。

このフェイルビットのチェックを行った後、コントローラ１０１及びメモリＢＩＳＴ１０４はその結果が正常（図１９ではＰａｓｓ）、異常（図１９ではＦａｉｌ）を判定する。

ステップＳ３１０１で送信されたアドレス全てに対してのＢＩＳＴの判定結果を求めた後、コントローラ１０１はこれらをホストコンピュータに送信する（ステップＳ３１０２）。

この結果ステップＳ３１０２で送信された結果と、ホストコンピュータ内のフェイルビットマップ（チップ固有ＩＤ）との認証を行う（ステップＳ３１０３）。一致した場合には認証を完了したものとする。

認証の結果は、ホストコンピュータからチップのコントローラに返送される（ステップＳ３１０４）。

以上のような構成にすると、認証時のデータ通信を解読されたとしても、次回の認証時にはホストコンピュータから送信されるアドレスが変化するため、不正アクセスを防止することが可能となる。

（第１１の実施の形態）
次に本発明の第１１の実施の形態に付いて図を用いて説明する。

これまでの実施の形態では、ユーザ側がサービスの提供を依頼する際に行う認証作業に適用する場合を考慮していた。

これに対し本実施の形態では、インターネットなどのネットワークを介した電子商取引の分野での本発明の適用を考慮する。本実施の形態では、フェイルビットのチェックを行うアドレス情報を電子商取引などで利用される暗号鍵として用いる。

図２０は本発明の第１１の実施の形態の説明に用いる図である。

本実施の形態ではＡＴＭとサーバ間での通信を想定している。

本実施の形態では、ＡＴＭのユーザのチップのコントローラ１０１は、自身のフェイルビットマップ（チップ固有ＩＤ）からフェイルの発生しているアドレス、発生していないアドレスを把握する。これらのアドレス情報をフェイル情報と称する。

図２１で説明する公開鍵生成回路１１２は、このフェイル情報のうち任意の１又は２以上抽出し公開鍵とする。そしてこの作成した公開鍵を公開鍵生成回路１１２はサーバに対して送出する（ステップＳ４１０１）。

サーバは、受け取った公開鍵を用いて、ＡＴＭのユーザのチップの公開鍵生成回路１１２に対して送信するデータの暗号化を行う。その後、サーバは暗号化されたデータをＡＴＭのユーザのチップの公開鍵生成回路１１２に対して送信する（ステップＳ４１０２）。

暗号化されたデータを受け取った公開鍵生成回路１１２、若しくはコントローラ１０１は暗号化されたデータを、秘密鍵を用いて復号化する。

図２１は本発明の第１１の実施の形態に関わるチップの内部構成図である。この回路は、個々のアドレスのＦａｉｌ、Ｐａｓｓを問題とするため、基本的には第１０の実施の形態のようにコントローラ１０１及びメモリＢＩＳＴ１０４はそれのみのフェイルビットのチェックを行う。

それに加え本実施の形態では、コントローラ１０１が入出力を直接行うことなく、公開鍵生成回路１１２が入出力処理を行う。

公開鍵生成回路１１２はアドレス情報から公開鍵を生成する。また、サーバから送出された暗号化されたデータを受信する。この暗号化されたデータの復号を公開鍵生成回路１１２で行うか、コントローラ１０１で行うかは設計事項である。

以上のように、フェイルビットマップを用いて、公開鍵を作成し暗号化通信を行うことでセキュリティ強度を向上させることが可能となる。

（第１２の実施の形態）
次に本発明の第１２の実施の形態に付いて図を用いて説明する。

コントローラ１０１が、フェイルビットマップの不良が発生しているアドレスからｎビットのアドレスを抽出し、そのまま並べる方法だと、不良アドレスの出現順位に偏りが生じる。例えば、昇順、降順のように並べると、どうしても上位のビットに偏りが生じやすい。

また。ＳＲＡＭなどの記憶領域のアドレスは一定のアドレス空間に集中して配置される。従って、並べ方を考慮しなくても、上位のビットは偏り易い。

そこで、このフェイルビットアドレスを送出する場合の偏りの防止を狙うのが本実施の形態である。図２２は本発明の第１２の実施の形態の概念図である。

すなわち、アドレスの上位数ビットを強制的に削除する。そしてチップ固有ＩＤとして出力すればビットの偏りが小さくなる。

これによりＩＤの固有性が大きくなり、セキュリティ強度の向上を図ることが可能となる。

（第１３の実施の形態）
次に本発明の第１３の実施の形態に付いて図を用いて説明する。

第１２の実施の形態では、上位ビットを削除することでビットの偏りを小さくすることを検討した。

これに対し、本実施の形態では、フェイルビットのアドレスを構成するビットの排他的論理和を取ることで、アドレス長に依存せずにＩＤの固有性を高めることを目的としている。

図２３は本発明の第１３の実施の形態の概念図である。

この図を見ても分かる通り、フェイルビットアドレスを構成するビットの排他的論理和を取る。複数のアドレスの場合、各アドレスでそれを行い、それをつなぎ合わせることでチップ固有ＩＤとする。このチップ固有ＩＤを送信することでアドレス長に依存せずにＩＤの固有性を高めることが可能となる。

（第１４の実施の形態）
次に本発明の第１４の実施の形態に付いて図を用いて説明する。

メモリでは、ＴＡＰ端、ＩＯ端近傍に不良が発生し易い傾向がある。すなわち、これらの箇所については不良アドレスに偏りが生じる可能性がある。そこで不良の発生し易い箇所についてはフェイルビットアドレス取得の対象から除外してＩＤを生成することで、ＩＤの固有性を高めることを検討する。

図２４は、本発明の第１４の実施の形態の概念図である。

この図では、行アドレス「・・・０００」〜「・・・１１１」がＴＡＰ領域である。また、列アドレス「１１１・・・」「０００・・・」が入出力切り替え部に当たる。これらの場所ではフェイルビットが発生し易いため、フェイルビットの分布の偏りが生じやすい。

従って、コントローラ１０１がフェイルアドレスを用いる場合（例えば第１０の実施の形態の場合）、これらのアドレスは排除してチップ固有ＩＤを生成する。

これにより、ＩＤの固有性を高めることが可能となる。

（第１５の実施の形態）
次に本発明の第１５の実施の形態に付いて図を用いて説明する。

本実施の形態では、ＢＩＳＴテスト後の出力の期待値の比較の結果を用いて固有チップＩＤの生成を行う点で特徴がある。

すなわち、ＢＩＳＴテストの結果から不良が発生しているビットを抽出した後に、その不良が出力のどのビット信号線に生じたかをデコードすることで、ＩＤを生成する。

図２５は、本発明の第１５の実施の形態の概念図である。

この図２５の上段はＢＩＳＴテストの結果の期待値を表す。このＢＩＳＴテストの結果の期待値のビット幅は１６ビットである。

一方、図２５の下段は導出するチップＩＤを表す。このチップＩＤのビット幅は４ビットである。

まず上段の期待値のどこにエラーが発生したのかを確認する。そしてそれをデコードして４ビットで表す。すなわち、期待値の０ビット目に不良が発生していれば「００００」、１ビット目の場合は「０００１」、２ビット目の場合は「００１０」、１４ビット目の場合は「１１１０」、１５ビット目の場合は「１１１１」とする。

この期待値をデコードした値をチップＩＤとして出力することで、アドレスへの依存性を低下することが可能となる。結果、アドレスに依存せずＩＤを生成することができるため、ＩＤの固有性を高めることが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

本発明は、ホストコンピュータ及びサーバに認証を伴うアクセスを行うチップ、及び該チップを実装する端末での利用を想定する。

１０１、１０１ｂ…コントローラ、１０２…可変電源回路、１０３…メモリ、
１０４、１０４ｂ…メモリＢＩＳＴ、１０５…フェイルビットカウンタ、
１０６…比較器、１０７…電圧制御信号生成器、１０８…Ｃｈｉｐ ＩＤ生成器、
１１１…温度センサ、１１２…公開鍵生成回路

Claims (22)

1. 記憶の読み出し／更新動作に用いる第１の電源電圧及び評価用に用いる第２の電源電圧の供給を受けることができる複数のメモリセルが配列されたメモリセルアレイを含む半導体装置であって、
   チップ認証信号が該半導体装置に入力されると、前記第２の電源電圧が前記複数のメモリセルに供給され、前記第１の電源電圧下で記憶されたデータと異なるデータが読み出された前記メモリセルのアドレスに基づく認証情報を前記チップ認証信号の応答に用いる半導体装置。
2. 請求項１記載の半導体装置において、前記メモリセルはＳＲＡＭである半導体装置。
3. 請求項１記載の半導体装置において、前記第２の電源電圧が前記第１の電源電圧より低い半導体装置。
4. 請求項１記載の半導体装置において、前記認証情報は該半導体装置からのアクセスの可否を表す半導体装置。
5. 請求項１記載の半導体装置において、前記チップ認証信号が該半導体装置外部より入力され、前記認証情報を該半導体装置外部に出力する半導体装置。
6. 請求項１記載の半導体装置において、前記第１の電源電圧及び前記第２の電源電圧は前記メモリセルに与える電源電圧である半導体装置。
7. 請求項１記載の半導体装置において、前記第２の電源電圧が供給されている間、前記メモリセルのワード線の選択電圧を前記第２の電源電圧より高くする半導体装置。
8. 複数のメモリセルが配列されたメモリセルアレイと、
   チップ認証信号が入力されチップ応答信号の出力が可能な認証入出力部と、
   前記メモリセルアレイに少なくとも通常動作に用いる第１の電源電圧及び評価用に用いる第２の電源電圧を供給することができる可変電源回路と、
   不良データが読み出される前記メモリセルのアドレスを抽出するテスト回路と、
   前記テスト回路の出力に基づき前記チップ応答信号を生成するテスト回路制御回路と、を含む半導体装置。
9. 請求項８記載の半導体装置において、前記メモリセルはＳＲＡＭである半導体装置。
10. 請求項８記載の半導体装置において、前記第２の電源電圧が前記第１の電源電圧より低い半導体装置。
11. 請求項８記載の半導体装置において、前記チップ応答信号は該半導体装置からのアクセスの可否を表す半導体装置。
12. 請求項８記載の半導体装置において、前記チップ認証信号が該半導体装置外部より入力され、前記チップ応答信号を該半導体装置外部に出力する半導体装置。
13. 請求項８記載の半導体装置において、前記第１の電源電圧及び前記第２の電源電圧は前記メモリセルに与える電源電圧である半導体装置。
14. 請求項８記載の半導体装置において、前記可変電源回路から前記第２の電源電圧を供給している間、前記メモリセルのワード線の選択電圧を前記第２の電源電圧より高くする半導体装置。
15. 請求項８記載の半導体装置において、前記チップ認証信号が入力されることで前記認証入出力部が、前記可変電源回路に前記第１の電源電圧から前記第２の電源電圧に切り替えることを指示する半導体装置。
16. 複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに少なくとも通常動作に用いる第１の電源電圧及び評価用に用いる第２の電源電圧を供給することができる可変電源回路と、前記可変電源回路を制御する制御回路と、テスト回路と、を含む半導体装置であって、
    チップ認証信号を受信した前記制御回路は前記可変電源回路に対して前記第２の電源電圧を前記メモリセルアレイに供給するよう指示し、前記テスト回路に対しては前記メモリセルアレイに記憶されたデータと読み出したデータとの一致・不一致を確認させ、不一致のデータを有する前記メモリセルのアドレスに基づく認証情報を前記チップ認証信号の応答に用いることを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、前記メモリセルはＳＲＡＭであることを特徴とする半導体装置。
18. 請求項１６記載の半導体装置において、前記第２の電源電圧が前記第１の電源電圧より低いことを特徴とする半導体装置。
19. 請求項１６記載の半導体装置において、前記認証情報は該半導体装置からのアクセスの可否を表すものであることを特徴とする半導体装置。
20. 請求項１６記載の半導体装置において前記チップ認証信号が該半導体装置外部より入力され、前記認証情報が該半導体装置外部に出力されることを特徴とする半導体装置。
21. 請求項１６記載の半導体装置において、前記第１の電源電圧及び前記第２の電源電圧は前記メモリセルに与えられる電源電圧であることを特徴とする半導体装置。
22. 請求項１６記載の半導体装置において、前記可変電源回路から前記第２の電源電圧を供給している間、前記メモリセルのワード線の選択電圧を前記第２の電源電圧より高くすることを特徴とする半導体装置。

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