JP5457813B2 - Ａｄｐｌｌ回路、半導体装置及び携帯情報機器 - Google Patents

Description

本発明は無線送受信器などに主に用いられるＡＢＳ（オートバンドセレクト）の回路構成、特にＰＬＬ（フェイズロックループ）の構成に関する。

ＡＢＳ機能は、近年の無線送受信器を構成する上で不可欠な技術要素である。無線送受信器を用いる携帯電話機などは８００ＭＨｚ、９００ＭＨｚ、２ＧＨｚといったトライバンド、デュアルバンド対応が一般的になっているためである。

このＡＢＳ機能の処理時間短縮は、ＰＬＬのフェイズロックの高速化とほぼ同義である。従って、ＰＬＬのフェイズロックの高速化を図ることが重要となる。

特開２００５−１０９６１８号公報（特許文献１）記載の発明では、オープンループ方式によるＰＬＬに対して二分探査方式を採用することで、ＶＣＯに入力されるバンド切り替え制御信号の本数に応じた回数の位相判定を行うことで、最終選択バンドを決定する方法が開示されている。

また、ＡＢＳの精度と処理時間はトレードオフの関係にあるため、ＡＢＳの処理時間短縮には高精度のＡＢＳが必要になる。この高精度ＡＢＳを実現するために近年ではＤＰＦＤ（デジタル位相比較器）を用いる手法が一般化しつつある。

さらに、全ての回路構成をデジタル化したＡＤＰＬＬ（オールデジタルフェイズロックループ）を用いることでＰＬＬの精度を上げるとともに一般的な半導体製造プロセスで無線送受信器を構成することも視野に入れられている。

特開２００５−１０９６１８号公報

しかし特許文献１記載の発明は、従来のアナログＰＬＬに関する発明であり、ＡＤＰＬＬに適用することはできない。

またＤＰＦＤには、素子遅延に起因する入力位相差の初期値（アナログ量）が不可避的に存在する。この値が大きいとＡＢＳの初期値が取り込まれず、機能不具合の原因になる。

さらにＤＰＦＤの出力デジタルデータの初期値に関する問題も存在する。ＤＰＦＤの出力はデジタルデータであるのでデータ上は入力位相差を完全に「０」にすることが可能である。そしてＤＰＦＤを用いたＡＢＳでは、このＤＰＦＤの出力を用いて位相の変化を読み出す。この入力位相差が蓄積されると、ＤＰＦＤに対して飽和処理を行う際に不具合となることも考えられる。

本発明の目的は、ＡＤＰＬＬ環境下またはＡＤＰＬＬ環境に近い環境下において、ＡＢＳの精度向上手段を提供し、ＡＢＳの処理時間短縮を実現することを目的とする。

また、入力位相差を蓄積することなくＡＢＳ処理を行う手段を提供することでサチュレーション（飽和）の発生を防ぐ手段を提供する。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の代表的な実施の形態に関わるＡＤＰＬＬ回路は、デジタル制御発振器と、デジタル制御発振器の出力を分周した分周信号と参照信号の位相誤差を検出するデジタル位相比較器と、自動周波数選択を行うためのＡＢＳ回路と、を含み、このＡＢＳ回路中にはデジタル位相比較器の出力から分周信号と参照信号の位相誤差のずれ方向を検出するデジタル周波数比較器を含み、このデジタル周波数比較器はデジタル位相比較器のＡＢＳ動作開始初期の分周信号と参照信号の位相誤差のずれ量を記憶する第１Ｄ―フリップフロップを含むことを特徴とする。

このＡＤＰＬＬ回路において、デジタル周波数比較器は入力されるデジタル位相比較器の出力から第１Ｄ―フリップフロップに記憶された位相誤差のずれ量を減算する減算器を有することを特徴としても良い。

このＡＤＰＬＬ回路において、デジタル周波数比較器はデジタル位相比較器の出力から第１Ｄ―フリップフロップに記憶された位相誤差のずれ量を減算した値の符号を用いて位相誤差のずれ方向を検出することを特徴としても良い。

このＡＤＰＬＬ回路において、ＡＢＳ回路中に更に二分探査器を含み、二分探査器からは２以上の信号線から構成されるバンド信号が出力され、位相誤差のずれ方向を二分探査器に入力することでバンド信号のいずれか１本の信号線の値を確定することを特徴としても良い。

このＡＤＰＬＬ回路において、更にデジタルローパスフィルタを含み、バンド信号と前記デジタルローパスフィルタを介してデジタル位相比較器の出力がデジタル制御発振器に入力されることを特徴としても良い。

このＡＤＰＬＬ回路において、更にアナログ位相比較器と、セレクタ回路を有し、このセレクタ回路によって、デジタル位相比較器の出力とアナログ位相比較器の出力のいずれを前記二分探査器に入力するかを選択することを特徴としても良い。

これらのＡＤＰＬＬ回路を有することを特徴とする半導体装置、またこの半導体装置を含むことを特徴とする携帯情報機器も本発明の射程に含まれる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

本発明の代表的な実施の形態に関わるＡＢＳ回路を用いることで、ＡＤＰＬＬで用いられるＴＤＣ（タイムトゥデジタルコンバータ）およびＴＤＣを含むＤＰＦＤの初期周波数誤差をデジタル的にキャンセルすることが可能となる。これにより、ＡＢＳの精度の向上及び周波数ロックの高速化に資することを可能とする。

本発明の第１の実施の形態に関わる携帯電話機向けのＡＤＰＬＬ回路の構成を表すブロック図である。 本発明の第１の実施の形態に関わるデジタル周波数比較器の構成を表すブロック図である。 本発明の第１の実施の形態に関わるデジタル周波数比較器の動作を表すタイミングチャートである。 本発明の第１の実施の形態に関わる二分探査器の構成を表すブロック図である。 本発明の第１の実施の形態に関わるＡＢＳの動作を説明するためのフローチャートである。 本発明の第１の実施の形態に関わる二分探査を説明するための概念図である。 本発明の第１の実施の形態に関わるＡＢＳ処理の全体動作を表すタイミングチャートである。 本発明の第２の実施の形態に関わる携帯電話機向けのＡＤＰＬＬ回路の構成を表すブロック図である。 本発明の第２の実施の形態に関わるアナログ周波数比較器の構成を表すブロック図である。 本発明の第２の実施の形態に関わるデジタル周波数比較器の構成を表すブロック図である。 本発明の第２の実施の形態に関わるデジタル周波数比較器が出力するＤＣＭＰ＿ＥＮ信号の波形を表すタイミングチャートである。

以下、図を用いて本発明の実施の形態を説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に関わる携帯電話機向けのＡＤＰＬＬ回路の構成を表すブロック図である。

このＡＤＰＬＬ回路は、ＴＣＸＯ１０１、ＤＰＦＤ１０２、ＡＢＳ１０３、ＤＬＰＦ１０４、ＤＣＯ１０５、ＭＭＤ１０６、ＳＤＭ１０７を含んで構成される。

ＴＣＸＯ１０１は、基準周波数信号であるＲＥＦ信号を出力する温度保障型の基準周波数発振回路である。ＲＥＦ信号はＤＰＦＤ１０２及びＡＢＳ１０３内の二分探査器１０３−２（後述）に入力される。

ＤＰＦＤ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１０２は、ＴＣＸＯ１０１から入力されるＲＥＦ信号とＭＭＤ１０６から入力されるＤＩＶ信号（後述）との位相差を検出する位相差検出回路である。このＤＰＦＤ１０２の内部には、ＲＥＦ信号単位で２つの信号の大まかなずれを検出するカウンタとＲＥＦ信号よりも小さな差分を導出するＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）より構成されることが多い。

ＤＰＦＤ１０２により導出された位相差はデジタル値であるＤＰＥ信号としてＡＢＳ１０３及びＤＬＰＦ１０４に入力される。本実施の形態ではＤＰＥ信号はｎビット（ｎ＞１の整数）のビット幅を持つ信号である。

ＡＢＳ（Ａｕｔｏ Ｂａｎｄ Ｓｅｌｅｃｔｉｏｎ）１０３は事前に設定される周波数を基準として、周波数を決定するための周波数バンド選択回路である。

このＡＢＳ１０３中には、デジタル周波数比較器１０３−１と二分探査器１０３−２が含まれる。

デジタル周波数比較器１０３−１はＤＰＦＤ１０２の出力から初期位相のずれ及び位相変化を吸収するためのモジュールである。図２は、本発明の第１の実施の形態に関わるデジタル周波数比較器１０３−１の構成を表すブロック図である。

デジタル周波数比較器１０３−１はシーケンサ３０１、第１セレクタ３０２、第１ＤＦＦ３０３、減算器３０４、第２セレクタ３０５、第２ＤＦＦ３０６を含んで構成される。

シーケンサ３０１は各セレクタの動作タイミングを生成する制御回路である。

シーケンサ３０１にはＡＢＳ＿ＯＮ信号及びＲＥＦ信号が入力される。このＡＢＳ＿ＯＮ信号は電源投入時などに自動周波数設定の開始を指示する上位側の制御回路であるメインシーケンサ（本図で図示せず）より出力される。また、ＲＥＦ信号は、ＴＣＸＯ１０１より入力される基準周波数である。ＴＣＸＯ１０１の記載でも述べたが、本信号は温度補償がなされているために温度変化に対する信頼性は高い。これらのＡＢＳ＿ＯＮ信号及びＲＥＦ信号に基づきシーケンサ３０１は動作する。

シーケンサ３０１の出力信号としては、ＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号と、ＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号が存在する。

シーケンサ３０１に入力されるＡＢＳ＿ＯＮ信号は各ビットの比較開始時に「Ｈ」になり、終った時点で「Ｌ」になる。これを二分探査器１０３−２の出力信号線の数だけ繰り返すことでＡＢＳ動作が終了する。

ＡＢＳ＿ＯＮ信号が立ち上がった次のＲＥＦ信号の立ち上がりをタイミングとしてＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号は立ち上がる。このＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号の立下りのタイミングは、ＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号の立ち上がり後の次のＲＥＦ信号の立ち上がりである。

ＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号はシーケンサ３０１が内部で持っているダウンカウンタがＡＢＳ＿ＯＮ信号の立ち上がりでリセット解除されてダウンカウントを開始し、該ダウンカウンタが０になった時にＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号は「Ｈ」になる。この信号が「Ｈ」の時、第２ＤＦＦ３０６は減算器３０４の出力を比較結果として第２セレクタ３０５の値を保持することとなる。このＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号の立下りのタイミングは、ＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号の立ち上がり後のＲＥＦ信号の次の立ち上がりである。

第１セレクタ３０２はＤＰＦＤ１０２の出力値であるＤＰＥ信号を第１ＤＦＦ３０３に出力するか、第１ＤＦＦ３０３の出力値を帰還させるかを決定するセレクタ回路である。

第１セレクタ３０２にはＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号が入力される。このＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号が「Ｈ」の時にはＤＰＥ信号の値が第１セレクタ３０２から出力される。また、ＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号が「Ｌ」の時には第１ＤＦＦ３０３の値が第１セレクタ３０２から出力される。

第１ＤＦＦ（ＤＦＦ＝Ｄ−フリップフロップ）３０３は、第１セレクタ３０２の出力を保持するためのＤ−フリップフロップ群である。この第１ＤＦＦ３０３はＤＰＥのビット数（図２ではｎ（ｎ＞０かつ整数））のＤ−フリップフロップにより構成される。

この第１ＤＦＦ３０３にはＲＥＦ信号がタイミングとして入力される。

ＲＥＦ信号が「Ｌ」から「Ｈ」に変化する際に、第１ＤＦＦ３０３は入力される第１セレクタ３０２からの出力信号をラッチする。これにより図３（後述）に表される「初期位相差」の値を第１セレクタ３０２が保持することが可能となる。このＤＦＦ３０３の出力信号をＤＰＥ０と表記する。

減算器３０４は入力されるＤＰＦＤ１０２の出力値（ＤＰＥ信号）から、第１ＤＦＦ３０３に格納された「初期位相差」の値（ＤＰＥ０）を引く減算器である。

入力されるＤＰＥ信号から「初期位相差」の値（ＤＰＥ０）を引くと、符号が「＋」「-」のいずれかになる。減算器３０４はこの符号のみを第２セレクタ３０５に対して出力する。この符号は、ＲＥＦ信号がＤＩＶ信号より進んでいるか、逆にＤＩＶ信号がＲＥＦ信号より進んでいるかという「位相のずれ方向」を表す。

したがって、減算器３０４の出力は1ビットになる。これにより、初期位相差が相殺された周波数情報でＡＢＳ動作を行うことが可能となる。

第２セレクタ３０５は、減算器３０４の出力信号を第２ＤＦＦ３０６に出力するか、第２ＤＦＦ３０６の値を第２ＤＦＦ３０６自身に帰還させるかを決定するセレクタ回路である。

第２セレクタ３０５には、ＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号が入力される。このＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号が「Ｈ」の時には、第２セレクタ３０５は減算器３０４の出力信号を第２ＤＦＦ３０６に出力する。またＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号が「Ｌ」の時には、第２セレクタ３０５は第２ＤＦＦ３０６の出力自体を第２ＤＦＦ３０６に対して出力する。

第２ＤＦＦ３０６は「初期位相差」が減算されたＤＰＥ信号の「符号」を保持するためのＤ−フリップフロップである。この第２ＤＦＦ３０６にもＲＥＦ信号が入力され、ＲＥＦ信号の立ち上がりによって第２ＤＦＦ３０６のデータが更新される。

既述の通り、第２ＤＦＦ３０６は「初期位相差」が減算されたＤＰＥ信号の「符号」を保持する。したがって、第１ＤＦＦ３０３と異なり、第２ＤＦＦ３０６は必ず１ビットのＤ−フリップフロップより構成される。

ＲＥＦ信号が「Ｌ」から「Ｈ」に変化する際に、第２ＤＦＦ３０６は第２セレクタ３０５の出力をラッチする。これにより、「初期位相差」の値の減算後のＤＰＥ信号でＤＩＶ信号とＲＥＦ信号の位相差の「符号」を導出することができる。この第２ＤＦＦ３０６が比較結果として、二分探査器１０３−２に出力されることとなる。

このように、「初期位相差」の値（ＤＰＥ０）をラッチし、入力されるＤＰＥからこの「初期位相差」の値を引くことで、二分探査器１０３−２に入力される比較結果を早期に安定させることが可能となる。これにより、ＡＢＳ＿ＯＮの立ち上がり期間、ひいてはＡＢＳ動作全体の安定を早期に図ることが可能となる。

図３は本発明の第１の実施の形態に関わるデジタル周波数比較器１０３−１の動作を表すタイミングチャートである。これを用いて、デジタル周波数比較器１０３−１の動作を説明する。

本実施の形態では、ＡＤＰＬＬ全体の動作としては、１）電源投入（ＯＮ）、２）ＡＢＳ処理（ＡＢＳ）、３）周波数ロック（Ｌｏｃｋｉｎｇ）が存在する。図３では最上段の「状態」がこれを示す。

このうち、２）ＡＢＳ処理が本発明に直接関連する。このＡＢＳ処理期間中には図示しないメインシーケンサより、ＡＢＳ＿ＯＮ信号が９回入力される。このＡＢＳ＿ＯＮ信号の入力回数は、調整の対象となるＢａｎｄ信号（二分探査器１０３−２からＤＣＯ１０５に出力される信号）の本数に依拠する。したがって、このＢａｎｄ信号の本数が増加すれば、ＡＢＳ＿ＯＮ信号の入力回数は増加する。またＢａｎｄ信号の本数が減少すれば、ＡＢＳ＿ＯＮ信号の入力回数も減ることとなる。

このＡＢＳ＿ＯＮ信号の入力一回により、Ｂａｎｄ信号の状態が決定される。全体の処理は図５に譲るが、ここではＡＢＳ＿ＯＮ信号の入力1回でデジタル周波数比較器１０３−１がどのように動くか説明する。

シーケンサ３０１がＡＢＳ＿ＯＮ信号の入力直後のＲＥＦ信号の立ち上がりで、ＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号を立ち上げるのは既に述べた通りである（図３＃１）。この状態になると第１セレクタ３０２はＤＰＥ信号を第１ＤＦＦ３０３に対して出力するようになる。

また、ＡＢＳ＿ＯＮ信号「Ｈ」が入力されると、ＡＢＳ１０３と同時にＤＰＦＤ１０２も動作を開始する。ＤＰＦＤ１０２もＴＣＸＯ１０１より出力されるＲＥＦ信号によって動作しているため、ＡＢＳ＿ＯＮ信号「Ｈ」が入力されてしばらくすると、ＤＰＦＤ１０２の出力であるＤＰＥ信号にＤＩＶ信号とＲＥＦ信号の差分が反映されて出力される（図３＃２）。

このＤＰＥ信号が入力されている期間中にＲＥＦ信号が立ち上がると、第１ＤＦＦ３０３がＤＰＥ信号を保持することとなる（図３＃３）。以降、ＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号が「Ｌ」になった後でも、第１ＤＦＦ３０３が保持するＤＰＥの初期値（初期位相差）が保持され続けることとなる。この初期位相差がＤＰＦＤ１０２の素子遅延となる。これを減算器３０４で打ち消すことで、精度の高いＡＢＳ動作を行うことが可能となる。なお、全てのＤＦＦ間のデータは、論理合成ツールによりセットアップ／ホールドなどのタイミング違反が起こらないように設計する。

減算器３０４は外部回路に影響されること無く、ＤＰＦＤ１０２の出力であるＤＰＥ信号から第１ＤＦＦ３０３が保持する値を減算する。第１ＤＦＦ３０３が保持するＤＰＥの初期値を保持すると、ＤＰＦＤ１０２の出力であるＤＰＥ信号から初期位相差を引くこととなる。

基準時間（後述する図５ステップＳ１００５）が経過すると、シーケンサ３０１はＲＥＦ信号の立ち上がりでＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号を立ち上げる（図３＃４）。これにより第２セレクタ３０５が、ＤＰＥ信号から初期位相差を引いた際の符号を第２ＤＦＦ３０６に入力する。この次のＲＥＦ信号の立ち上がりで、第２ＤＦＦ３０６に上記符号がラッチされる（図３＃５）。これにより二分探査器１０３−２に入力される比較結果が決定されることとなる。なお、ここにおいても、全てのＤＦＦ間のデータは、論理合成ツールによりセットアップ／ホールドなどのタイミング違反が起こらないように設計する。

このＡＢＳ＿ＯＮの入力を９回繰り返すことで、二分探査器１０３−２が出力する９本のＢａｎｄ信号の値を決定することができる。

二分探査器１０３−２は、デジタル周波数比較器１０３−１より入力される比較結果に基づき、ＤＣＯ１０５に入力される９ビットのＢａｎｄ信号を決定するモジュールである。

図４は二分探査器１０３−２の構成を表すブロック図である。この図からも明らかな通り、二分探査器１０３−２は制御部１０３−２ａ及びラッチ群１０３−２ｂより構成される。

制御部１０３−２ａには、デジタル周波数比較器１０３−１より入力される比較結果、ＴＣＸＯ１０１より入力されるＲＥＦ信号、及びＡＢＳ＿ＯＮ信号が入力される。この制御部１０３−２ａにより、ＤＣＯ１０５に入力されるＢａｎｄ信号が決定される。また、制御部１０３−２ａは自身の出力するＢａｎｄ信号をラッチ群１０３−２ｂにラッチさせるためのＴｉｍｉｎｇ信号も出力する。

制御部１０３−２ａは、デジタル周波数比較器１０３−１より入力される比較結果によりＲＥＦ信号とＤＩＶ信号のずれの方向を検知する。この比較結果が「１」であればＲＥＦ＜ＤＩＶであるとして制御部１０３−２ａは処理対象のＢａｎｄ信号線に「０」を設定する。また、この比較結果が「０」であればＲＥＦ＞ＤＩＶであるとして制御部１０３−２ａは処理対象のＢａｎｄ信号線に「１」を設定する。

ラッチ群１０３−２ｂは、制御部１０３−２ａにより出力されるＢａｎｄ信号を安定的に保持するためのラッチ群である。制御部１０３−２ａからの出力が安定した後にＴｉｍｉｎｇ信号により制御部１０３−２ａが出力するＢａｎｄ信号をラッチすることで、ＤＣＯ１０５の動作を安定させるためにラッチ群１０３−２ｂは存在する。ＤＣＯ１０５の動作条件が許すのであれば、このラッチ群１０３−２ｂを省略し、制御部１０３−２ａの出力を直接ＤＣＯ１０５に入力しても良い。

ＤＬＰＦ１０４はデジタルローパスフィルタである。ＤＰＦＤ１０２で求めたＲＥＦ信号とＤＩＶ信号の差分のうち、高調波成分を除去するために挿入されている。

ＤＣＯ１０５は、ＡＢＳ１０３及びＤＬＰＦ１０５の出力に基づき動作するデジタル制御発振器である。本実施の形態では、ＡＢＳ１０３より出力されるＢａｎｄ信号（９本）によってＤＣＯ１０５のバイナリウェイトが決定される。また、ＤＬＰＦ１０４の出力によってＤＣＯ１０５のサーマルウェイトが決定される。

ＭＭＤ１０６は、ＤＣＯ１０５の出力を分周するためのマルチモジュールディバイダである。このＭＭＤ１０６の出力がＤＩＶ信号である。ＤＩＶ信号はＤＰＦＤ１０２において基準動作クロックであるＲＥＦ信号と対比されることとなる。

ＳＤＭ１０７は、ＭＭＤ１０６の分周比を決定するための分周比設定モジュールである。必要とする動作周波数によって、ＳＤＭ１０７に入力される入力値を変更し、これによってＭＭＤ１０６に入力される値（分周比）が決定される。

以下、このような構成を取るＡＤＰＬＬの動作について説明する。

図５は本発明の第１の実施の形態に関わるＡＢＳ１０３の動作を説明するためのフローチャートである。

まず電源投入時等の初期動作の開始時に、制御部１０３−２ａは変数ｊを０に初期化する（ステップＳ１００１）。このｊは、制御部１０３−２ａの制御対象であるＢａｎｄ信号が何かを表す変数である。また、このｊはＡＢＳ＿ＯＮ信号の入力回数も記憶する。本実施の形態の説明ではｊが「１」の時には最上位のＢａｎｄ信号［８］が制御対象になり、「９」の時にはＢａｎｄ信号［０］が対象となる。

次に、ステップＳ１００１の処理に対応して、制御部１０３−２ａはラッチ群１０３−２ｂの出力であるＢａｎｄ信号［８：０］を２ビットの「０＿１１１１＿１１１１」に設定する（ステップＳ１００２）。

このような値に設定することで、ＡＢＳ１０３の設定可能な周波数範囲の略中央に初期値を設定することが可能となる。なお、２ビットの「０＿１１１１＿１１１１」はあくまでも例であり、２ビットの「１＿００００＿００００」であっても問題ない。また、意図して他の値を設定しても良い。

ここまでの処理が起動直後に行われる処理であり、ＡＢＳ＿ＯＮ信号の入力前に行っておく必要がある。

その後、図示しないメインシーケンサからのＡＢＳ＿ＯＮ信号「１」をＡＢＳ１０３が受信する（ステップＳ１００３）。このＡＢＳ＿ＯＮ信号の立ち上がりによって、制御部１０３−２ａは変数ｊを１増分する。また、ＡＢＳ＿ＯＮ信号の立ち上がりによって、シーケンサ３０１はＩＮＩＴＩＡＬ＿ＬＡＴＣＨ＿ＥＮ信号を立ち上げて、第１ＤＦＦ３０４にＤＩＶ信号とＲＥＦ信号の初期位相差を記憶させるための処理を行う（ステップＳ１００４）。

基準時間が経過した後に（ステップＳ１００５）、シーケンサ３０１はＣＯＭＰ＿ＬＡＴＣＨ＿ＥＮ信号を立ち上げ減算器３０４の出力、すなわち目標とする周波数と現実の周波数の比較結果、をラッチする。

その後、ＡＢＳ１０３がＡＢＳ＿ＯＮ信号の立ち下がりを受信する（ステップＳ１００６）。これによりＡＢＳ＿ＯＮ処理が終了し、二分探査器１０３−２はデジタル周波数比較器１０３−１より入力される比較結果を参照する（ステップＳ１００７）。

参照した比較結果がＲＥＦ＜ＤＩＶの場合（ステップＳ１００６：ＲＥＦ＜ＤＩＶ）、制御部１０３−２ａは操作対象となっている信号線に「０」を設定する（ステップＳ１００９）。参照した比較結果がＲＥＦ＞ＤＩＶの場合（ステップＳ１００６：ＲＥＦ＞ＤＩＶ）、制御部１０３−２ａは操作対象となっている信号線に「１」を設定する（ステップＳ１００８）。

このステップＳ１００７又はＳ１００８のＢａｎｄ信号線の処理が終了した後、制御部１０３−２ａは変数ｊが変数ｊ＝９かを確認する（ステップＳ１０１０）。

ｊ＝９であれば（ステップＳ１０１０：Ｙｅｓ）、これ以上ＡＢＳ＿ＯＮ信号は入力されない。したがって、制御部１０３−２ａはＴｉｍｉｎｇ信号を出力し（ステップＳ１０１３）、ＡＢＳ動作は終了する。

一方、ｊ＝９でなければ（ステップＳ１０１０：Ｎｏ）次のＡＢＳ＿ＯＮ信号入力時の制御対象のＢａｎｄ信号を「０」に設定した後（ステップＳ１０１１）、制御部１０３−２ａはラッチ群１０３−２ｂにＴｉｍｉｎｇ信号を出力する（ステップＳ１０１２）。これにより、ＤＣＯ１０５の出力する周波数が変更され、周波数の二分探査を行うことができる。

なおステップＳ１００２で「１＿００００＿００００」に初期値を設定した場合には、ステップＳ１０１１の設定値は「１」になる。

ステップＳ１０１２の処理が終了すれば、ステップＳ１００３の処理まで戻り、ステップＳ１０１３まで、これを続けることとなる。

このように構成することで、図６のように二分探査によるＡＢＳ動作を行うことが可能となる。図６は本発明の第１の実施の形態に関わる二分探査を説明するための概念図である。

この図６の縦軸はＢａｎｄ信号が選択する周波数である。また図６の横軸は、ＡＢＳ＿ＯＮ信号が入力された回数を示す。

既述の通り、本実施の形態では、Ｂａｎｄ信号は９ビットのビット幅を持つ。従って、縦軸は「０」から「５１１」の値を取る可能性がある。ステップＳ１００２でも述べたとおり、Ｂａｎｄ信号の初期値は「０＿１１１１＿１１１１」であるので、その値は２５５、すなわち設定可能範囲の略中央に位置することとなる。

ＡＢＳ＿ＯＮ信号が入力される毎に、ステップＳ１００６で大小関係ＲＥＦ信号とＤＩＶ信号の代償関係が判断され、大小の判断が行われる。これを進めていくことで（＝横軸のｊの値が大きくなることで）、高速にＡＢＳ動作を進めていくことが可能となる。

最後にＡＢＳ処理（ＡＢＳ）全体の流れを説明する。図７は本発明の第１の実施の形態に関わるＡＢＳ処理の全体動作を表すタイミングチャートである。なお、この図でのＤＣＯ設定周波数はＢａｎｄ[８：０]で設定する際の２５５と２５６の間に存在するものとする。

このタイミングチャート中、上段に位置する「状態」「ＡＢＳ＿ＯＮ信号」は、図３上段の「状態」「ＡＢＳ＿ＯＮ信号」と同じものである。

１）電源投入（ＯＮ）の際に、ＤＣＯ１０５に出力されるＢａｎｄ[８：０]が２ビットの「０＿１１１１＿１１１１」に設定されるのはステップＳ１００２で述べたとおりである。したがって図７最下段の「ＤＣＯ発振周波数」、すなわちＤＣＯ１０５の出力はＢａｎｄ[８：０]が２５５（２ビット表記で「０＿１１１１＿１１１１」）で安定する。

次に、２）ＡＢＳ（ＡＢＳ処理）に移行すると、ＡＢＳ＿ＯＮ信号「Ｈ」がＡＢＳ１０３に入力される（図５ステップ１００３）。その後、ＡＢＳ＿ＯＮ信号「Ｌ」がＡＢＳ１０３に入力されるまでの処理は図５で説明したとおりである。

図５ステップＳ１０１１のＴｉｍｉｎｇ信号の出力はＡＢＳ＿ＯＮ信号「Ｌ」がＡＢＳ１０３に入力されることにより生じる。したがって図７中段のＢａｎｄ［８：０］の値は、ＡＢＳ＿ＯＮ信号の立ち上がりを契機として更新される。この際、ＤＣＯの現実の出力は、ＤＣＯ設定周波数より低いため、ＡＢＳ１０３内の「比較結果」は「Ｌ」となる（図５ステップＳ１００７：ＲＥＦ＞ＤＩＶ）。これにより、１ビット目の値は「１」に設定され（図５ステップＳ１００８）、かつ、２ビット目が「０」に変更される（図５ステップS１０１１）。これにより、Ｂａｎｄ[８：０]は２ビット表記で「１＿０１１１＿１１１１」、すなわち１０進表記で３８３が出力される（図７＃Ａ）。

Ｂａｎｄ[８：０]が更新が変更されることにより、ＤＣＯ１０５の出力は一定の期間、安定に時間を要する。これが図７で表す「安定化期間」である。この安定化期間の時間をある程度見積もった上で、図示しないメインシーケンサは改めてＡＢＳ＿ＯＮ信号を入力する（図７＃Ｂ）。これはＢａｎｄ信号の２ビット目のＡＢＳ処理の開始を意味する。

以下、Ｂａｎｄ信号の１ビット目同様の処理が行われることになるが、図７＃ＣではＡＢＳ１０３内の「比較結果」は「Ｈ」となる（図５ステップＳ１００７：ＲＥＦ＜ＤＩＶ）。これにより、２ビット目の値は「０」に設定され（図５ステップＳ１００９）、かつ、３ビット目も「０」に変更される（図５ステップS１０１１）。これにより、Ｂａｎｄ[８：０]は２ビット表記で「１＿００１１＿１１１１」、すなわち１０進表記で３１９が出力される（図７＃Ｃ）。

以降、ＡＢＳ＿ＯＮ信号に関わる処理を７回（計９回）実行することになる。このように処理することで、ＤＣＯ設定周波数の如何にかかわらず、ＡＢＳの誤差を最小値まで追い込むことが可能となる。

このように、本実施の形態の効果としては、このＳ１００５の処理時間を短縮することが可能な点にある。すなわち、初期位相差を減算することでＤＩＶ信号とＲＥＦ信号の差分値をより現実に近い値に追い込むことが可能となる。結果、分周回数を少なく見積もることが可能となり、想定するＳ１００５の「基準時間」をより短い値にすることが可能となる。これにより、ＡＢＳ＿ＯＮ信号の立ち上がり期間、しいてはＡＢＳ動作そのものの処理時間を短縮することが可能となる。

また、上記でも分かるように、ＡＢＳ＿ＯＮ信号の立ち上がり毎にＤＩＶ信号とＲＥＦ信号の差分の記憶を行う（図５ステップＳ１００４）。これにより、都合９回発生するＡＢＳ＿ＯＮ信号の入力毎に初期位相差のキャンセルが行えるため、位相差が累積されることは無く、結果、ＤＣＯ１０５の周波数の早期安定化を図ることが可能となる。

（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。

第１の実施の形態では、ＤＩＶ信号とＲＥＦ信号の差が小さい間は問題なく動作する。

しかし、ＤＩＶ信号がターゲット周波数であるＲＥＦ信号から大きく離れている場合には、十分な比較を行う前にサチュレーション（飽和）が起きてしまい、ＡＢＳの精度が落ちることとなる。

本実施の形態では、アナログＡＢＳとのハイブリッドモードを提案する。

図８は本発明の第２の実施の形態に関わる携帯電話機向けのＡＤＰＬＬ回路の構成を表すブロック図である。

第１の実施の形態との相違点は、主にＡＢＳ１０３の構成である。

第２の実施の形態のＡＢＳ１０３はデジタル周波数比較器１０３−３、二分探査器１０３−２、アナログ周波数比較器１０３−３、及び第３セレクタ１０３−５を含んで構成される。このうち二分探査器１０３−２は第１の実施の形態同様であるので説明は省略する。

アナログ周波数比較器１０３−４は一般的なアナログ周波数比較器であり、対比対象のＤＩＶ信号とＲＥＦ信号が直接入力されている。図９は、この第２の実施の形態に関わるアナログ周波数比較器１０３−４の構成を表すブロック図である。

この図を見ても明らかな通り、ＤＩＶ信号とＲＥＦ信号を同一の分周比で分周する。その後、アナログ周波数比較器１０３−４のＤＦＦ４００のデータ端子にＤＩＶ信号分周後の信号を、タイミング端子にＲＥＦ信号分周後の信号をそれぞれ入力する。ＲＥＦ信号よりもＤＩＶ信号のほうが進んでいる場合には比較結果として「１」が、逆の場合には比較結果として「０」が出力される。

図１０は、本発明の第２の実施の形態に関わるデジタル周波数比較器１０３−３の構成を表すブロック図である。また、図１１は本発明の第２の実施の形態に関わるデジタル周波数比較器１０３−３が出力するＤＣＭＰ＿ＥＮ信号の波形を表すタイミングチャートである。

デジタル周波数比較器１０３−３は第１の実施の形態のデジタル周波数比較器１０３−１と基本的な構成は同一である。ただし、シーケンサ３０１からの出力信号線としてＤＣＭＰ＿ＥＮ信号が１本追加されている。

このＤＣＭＰ＿ＥＮ信号は第３セレクタ１０３−５に入力される。ＤＣＭＰ＿ＥＮ信号は第１の実施の形態の変数ｊと連動している。図５のステップＳ１００５でｊ＝３になるまでは第３セレクタ１０３−５は、アナログ周波数比較器１０３−３の比較結果を二分探査器１０３−２に出力する。一方、ｊ＝３になった後（あるいはｊ＝３にするためのＡＢＳ＿ＯＮ信号の立ち上がりの後）は、デジタル周波数比較器１０３−１の出力を、第３セレクタ１０３−５は二分探査器１０３−２に出力する。

図１１では、この動作を表している。図１１の上段の「状態」「ＡＢＳ＿ＯＮ」は図３のそれらと同じ動作をしている。上述の説明のように動作すると、この図１１のようにＤＣＭＰ＿ＥＮ信号の波形を取ることとなる。

このように動作することで、ＡＢＳ＿ＯＮ信号の1ビット目、２ビット目の間、すなわち最も大きく周波数が変動する期間、はアナログ周波数比較器１０３−４の出力を、３ビット目以降はデジタル周波数比較器１０３−３の出力を切り替えて動作することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

本発明は、起動直後などのＡＢＳ処理期間短縮を目的としたものである。特に携帯電話機等の携帯情報機器への適用を考慮したものである。特に複数の周波数帯（いわゆるデュアルバンド対応、トライバンド対応）に適用することが考えられる。しかしこれだけに限定されるものではない。

例えば、光ディスクドライブなどの回転速度を変更する際に、本発明のＡＢＳ処理を応用するなど、周波数の自動調整が必要な電子機器に適宜応用することも可能である。

１０１…ＴＣＸＯ、１０２…ＤＰＦＤ、１０３…ＡＢＳ、
１０３−１、１０３−３…デジタル周波数比較器、１０３−２…二分探査器、
１０３−４…アナログ周波数比較器、１０３−５…第３セレクタ、
１０４…ＤＬＰＦ、１０５…ＤＣＯ、１０６…ＭＭＤ、１０７…ＳＤＭ、
１０３−２ａ…制御部、１０３−２ｂ…ラッチ群、
３０１…シーケンサ、３０２…第１セレクタ、３０３…第１ＤＦＦ、
３０４…減算器、３０５…第２セレクタ、３０６…第２ＤＦＦ、４００…ＤＦＦ。

Claims (6)

1. デジタル制御発振器と、前記デジタル制御発振器の出力を分周した分周信号と参照信号の位相誤差を検出するデジタル位相比較器と、自動周波数選択を行うためのＡＢＳ回路と、を含むＡＤＰＬＬ回路であって、
   前記ＡＢＳ回路中には前記デジタル位相比較器の出力から前記分周信号と前記参照信号の位相誤差のずれ方向を検出するデジタル周波数比較器を含み、
   前記デジタル周波数比較器は、
   前記デジタル位相比較器のＡＢＳ動作開始初期となる第１サイクルで、前記デジタル位相比較器から出力される、前記分周信号と前記参照信号の位相誤差のずれ量を記憶する第１Ｄ―フリップフロップと、
   前記第１サイクルから２サイクル以上後のサイクルとなる第２サイクルでの前記デジタル位相比較器の出力から前記第１Ｄ―フリップフロップに記憶された前記位相誤差のずれ量を減算する減算器と、を有し、
   前記デジタル周波数比較器は、前記減算器の減算結果となる値の符号を用いて前記位相誤差のずれ方向を検出することを特徴とするＡＤＰＬＬ回路。
2. 請求項１記載のＡＤＰＬＬ回路において、
   前記ＡＢＳ回路中に更に二分探査器を含み、
   前記二分探査器からは２以上の信号線から構成されるバンド信号が出力され、
   前記デジタル周波数比較器から前記位相誤差のずれ方向を前記二分探査器に入力することで前記バンド信号のいずれか１本の信号線の値を確定することを特徴とするＡＤＰＬＬ回路。
3. 請求項２記載のＡＤＰＬＬ回路において、
   更にデジタルローパスフィルタを含み、
   前記バンド信号と前記デジタルローパスフィルタを介して前記デジタル位相比較器の出力が前記デジタル制御発振器に入力されることを特徴とするＡＤＰＬＬ回路。
4. 請求項２記載のＡＤＰＬＬ回路において、更に、
   前記分周信号および前記参照信号をそれぞれ同じ分周比で分周することで、前記分周信号と前記参照信号との周波数誤差を検出するアナログ周波数比較器と、
   セレクタ回路とを有し、
   前記セレクタ回路によって、前記デジタル周波数比較器の出力と前記アナログ周波数比較器の出力のいずれを前記二分探査器に入力するかを選択することを特徴とするＡＤＰＬＬ回路。
5. 請求項１ないし４のいずれか１項記載のＡＤＰＬＬ回路を有することを特徴とする半導体装置。
6. 請求項５記載の半導体装置を含むことを特徴とする携帯情報機器。

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