JP5455151B2

JP5455151B2 - Semiconductor device

Info

Publication number: JP5455151B2
Application number: JP2009167142A
Authority: JP
Inventors: 雅史川中
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-07-15
Filing date: 2009-07-15
Publication date: 2014-03-26
Anticipated expiration: 2029-07-15
Also published as: JP2011023538A

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

近年、半導体装置の動作速度の高速化、動作周波数の高周波化が進んでいる。さらなる高速化・高周波化を実現すべく、内部回路を構成する半導体素子が、ますます微細化されている。この結果、半導体素子は静電気に対してますます弱くなっている。このような半導体素子に、静電気（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ：ＥＳＤサージ）が印加されると、短時間に単位面積当たりに流れる電荷が半導体素子の耐量値を超えてしまい、半導体素子が破壊されてしまうおそれがある。このため、このような半導体素子で構成された内部回路を備える半導体装置は、信号端子等に印加される静電気から内部回路を保護するために、例えば、信号端子と内部回路との間に、保護素子を含む静電保護回路を備える。 In recent years, the operating speed of semiconductor devices has been increased and the operating frequency has been increased. In order to realize further higher speed and higher frequency, semiconductor elements constituting the internal circuit are increasingly miniaturized. As a result, the semiconductor element is increasingly weak against static electricity. When static electricity (Electro Static Discharge: ESD surge) is applied to such a semiconductor element, the charge flowing per unit area in a short time may exceed the withstand value of the semiconductor element, and the semiconductor element may be destroyed. There is. For this reason, in order to protect the internal circuit from static electricity applied to the signal terminal or the like, a semiconductor device including the internal circuit constituted by such a semiconductor element is protected between, for example, the signal terminal and the internal circuit. An electrostatic protection circuit including the element is provided.

前述の保護回路を備える半導体装置としては、例えば、図１３に示す半導体装置があげられる。図１３に示す半導体装置１３０では、入力端子１３５と接地端子１３６との間に、内部回路１３１と保護回路１３３とが、並列に電気的に接続されている。この半導体装置１３０では、前記保護回路１３３を介して、ＥＳＤサージを接地（ＧＮＤ）側に流すことにより、前記内部回路１３１を保護する。保護回路に含まれる保護素子としては、例えば、ｐｎ接合ツェナーダイオード、バイポーラトランジスタの一部を用いたｐｎ接合ダイオード等があげられる。また、前記保護素子は、例えば、ＮＭＯＳトランジスタであってもよい（特許文献１の図９参照）。 As a semiconductor device including the above-described protection circuit, for example, a semiconductor device illustrated in FIG. In the semiconductor device 130 illustrated in FIG. 13, the internal circuit 131 and the protection circuit 133 are electrically connected in parallel between the input terminal 135 and the ground terminal 136. In this semiconductor device 130, the internal circuit 131 is protected by causing an ESD surge to flow to the ground (GND) side via the protection circuit 133. Examples of the protection element included in the protection circuit include a pn junction Zener diode, a pn junction diode using a part of a bipolar transistor, and the like. Further, the protective element may be, for example, an NMOS transistor (see FIG. 9 of Patent Document 1).

また、前述の半導体装置としては、例えば、図１４から図１６に示す半導体装置があげられる（特許文献２参照）。
図１４に示す半導体装置１４０は、前述の半導体装置１３０に、さらに、前記入力端子１３５の線（信号線）上の前記保護回路１３３と前記内部回路１３１との間に、抵抗素子１４９が配置された構成を有する。この半導体装置では、抵抗素子を配置したことにより、ＥＳＤサージに対する保護機能を向上している。
図１５に示す半導体装置１５０は、前述の半導体装置１４０に、さらに、前記信号線上の前記入力端子１３５と前記保護回路１３３との間に、インダクタンス素子１５４が配置された構成を有する。この半導体装置では、インダクタンス素子を設けたことにより、ＥＳＤサージに対する保護機能を向上している。
図１６に示す半導体装置１６０は、前述の半導体装置１５０に、さらに、インダクタンス素子１６４と相互誘導作用を生起するインダクタンス回路１６７が配置された構成を有する。前記インダクタンス回路１６７は、インダクタンス素子１６８と抵抗素子１６９とが、ループ状に電気的に接続されて構成されている。 Examples of the semiconductor device described above include the semiconductor devices shown in FIGS. 14 to 16 (see Patent Document 2).
In the semiconductor device 140 illustrated in FIG. 14, a resistor element 149 is further disposed between the protection circuit 133 and the internal circuit 131 on the line (signal line) of the input terminal 135 in the above-described semiconductor device 130. Have a configuration. In this semiconductor device, the protection function against the ESD surge is improved by arranging the resistance element.
A semiconductor device 150 illustrated in FIG. 15 has a configuration in which an inductance element 154 is further disposed between the input terminal 135 and the protection circuit 133 on the signal line in the above-described semiconductor device 140. In this semiconductor device, the protection function against the ESD surge is improved by providing the inductance element.
A semiconductor device 160 shown in FIG. 16 has a configuration in which an inductance circuit 167 that causes a mutual inductive action with the inductance element 164 is further arranged in the semiconductor device 150 described above. The inductance circuit 167 is configured by an inductance element 168 and a resistance element 169 being electrically connected in a loop shape.

特開２００７−２８１１７８号公報JP 2007-281178 A 特開平１０−１７３１３３号公報Japanese Patent Laid-Open No. 10-173133

前述の保護素子は、ＥＳＤサージによる大電流を短時間に処理しなければならない。この大電流により保護素子そのものが、例えば、発生する熱等により破壊されないためには、保護素子の面積等を大きくしなければならない。このため、半導体装置が大きくなってしまう問題がある。 The aforementioned protective element must handle a large current due to an ESD surge in a short time. In order to prevent the protection element itself from being destroyed by the generated heat or the like due to the large current, for example, the area of the protection element must be increased. For this reason, there is a problem that the semiconductor device becomes large.

本発明の目的は、ＥＳＤサージ保護機能を損なうことなく、小型化可能な半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device that can be miniaturized without impairing the ESD surge protection function.

前記目的を達成するために、本発明の半導体装置は、
内部回路と、保護回路と、外部端子と、接地端子とを備え、
前記外部端子と前記接地端子との間に、前記内部回路と前記保護回路とが、並列に電気的に接続され、
前記保護回路が、保護素子と、インダクタンス素子とを備え、
前記保護素子と前記インダクタンス素子とが、直列に電気的に接続されていることを特徴とする。 In order to achieve the above object, a semiconductor device of the present invention includes:
An internal circuit, a protection circuit, an external terminal, and a ground terminal are provided.
Between the external terminal and the ground terminal, the internal circuit and the protection circuit are electrically connected in parallel,
The protection circuit includes a protection element and an inductance element,
The protective element and the inductance element are electrically connected in series.

本発明の半導体装置は、ＥＳＤサージ保護機能を損なうことなく、小型化可能である。 The semiconductor device of the present invention can be miniaturized without impairing the ESD surge protection function.

（ａ）は、本発明の半導体装置の実施形態１における一例の構成を示す回路ブロック図である。（ｂ）は、前記一例における保護回路の一例を示すレイアウト図である。(A) is a circuit block diagram which shows an example of a structure in Embodiment 1 of the semiconductor device of this invention. (B) is a layout diagram showing an example of the protection circuit in the example. 前記一例における内部回路と保護回路との位置関係の例を示す回路ブロック図である。It is a circuit block diagram which shows the example of the positional relationship of the internal circuit and protection circuit in the said example. （ａ）は、本発明の半導体装置の実施形態１におけるその他の例の構成を示す回路ブロック図である。（ｂ）は、前記その他の例における保護回路の一例を示すレイアウト図である。(A) is a circuit block diagram which shows the structure of the other example in Embodiment 1 of the semiconductor device of this invention. (B) is a layout diagram showing an example of the protection circuit in the other examples. （ａ）は、本発明の半導体装置の実施形態１におけるさらにその他の例の構成を示す回路ブロック図である。（ｂ）は、前記さらにその他の例における保護回路の一例を示すレイアウト図である。(A) is a circuit block diagram which shows the structure of the further another example in Embodiment 1 of the semiconductor device of this invention. (B) is a layout diagram showing an example of a protection circuit in the still another example. （ａ）は、本発明の半導体装置の実施形態２における一例の構成を示す回路ブロック図である。（ｂ）は、前記一例における保護回路の一例を示すレイアウト図である。(A) is a circuit block diagram which shows the structure of an example in Embodiment 2 of the semiconductor device of this invention. (B) is a layout diagram showing an example of the protection circuit in the example. （ａ）は、本発明の半導体装置の実施形態２におけるその他の例の構成を示す回路ブロック図である。（ｂ）は、前記その他の例における保護回路の一例を示すレイアウト図である。(A) is a circuit block diagram which shows the structure of the other example in Embodiment 2 of the semiconductor device of this invention. (B) is a layout diagram showing an example of the protection circuit in the other examples. （ａ）は、本発明の半導体装置の実施形態２におけるさらにその他の例の構成を示す回路ブロック図である。（ｂ）は、前記さらにその他の例における保護回路の一例を示すレイアウト図である。(A) is a circuit block diagram which shows the structure of the further another example in Embodiment 2 of the semiconductor device of this invention. (B) is a layout diagram showing an example of a protection circuit in the still another example. 本発明の実施例１におけるＭＭ試験法用回路を示す回路ブロック図である。It is a circuit block diagram which shows the circuit for MM test methods in Example 1 of this invention. 本発明の参考例１におけるＭＭ試験法用回路を示す回路ブロック図である。It is a circuit block diagram which shows the circuit for MM test methods in the reference example 1 of this invention. 本発明の実施例１および参考例１における電流波形図である。It is a current waveform diagram in Example 1 and Reference Example 1 of the present invention. 本発明の実施例１および参考例１における電圧波形図である。It is a voltage waveform diagram in Example 1 and Reference Example 1 of the present invention. 本発明の実施例１および参考例１における電力波形図である。It is an electric power waveform figure in Example 1 and Reference Example 1 of this invention. 従来の半導体装置の一例の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of an example of the conventional semiconductor device. 従来の半導体装置のその他の例の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of the other example of the conventional semiconductor device. 従来の半導体装置のさらにその他の例の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of the other example of the conventional semiconductor device. 従来の半導体装置のさらにその他の例の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of the other example of the conventional semiconductor device.

以下、本発明の半導体装置について、詳細に説明する。ただし、本発明は、以下の実施形態に限定されない。 Hereinafter, the semiconductor device of the present invention will be described in detail. However, the present invention is not limited to the following embodiments.

（実施形態１）
図１（ａ）に、本実施形態の半導体装置の一例の構成を示す。図示のとおり、この半導体装置１０は、内部回路１１と、保護回路１２と、信号端子１５と、接地端子１６とを備える。前記保護回路１２は、前記信号端子１５と前記内部回路１１との間に配置されている。前記内部回路１１と前記保護回路１２とは、前記信号端子１５と前記接地端子１６との間に、並列に電気的に接続されている。前記保護回路１２は、保護素子１３と、インダクタンス素子１４とを備える。前記保護素子１３と前記インダクタンス素子１４とは、直列に電気的に接続されている。なお、本実施形態の半導体装置では、前記保護回路は、前記信号端子と前記内部回路との間に配置されているが、本発明は、この例に限定されず、例えば、図２に示すように配置されてもよい。同図において、図１と同一部分には同一符号を付している。すなわち、図２（ａ）に示すように、前記保護回路１２は、前記信号端子１５に対して、前記内部回路１１より離れた箇所に配置されてもよい。また、図２（ｂ）に示すように、前記保護素子１２は、前記入力端子１５と前記内部回路１１との間、および前記信号端子１５に対して、前記内部回路１１より離れた箇所の２箇所に配置されてもよい。 (Embodiment 1)
FIG. 1A shows an exemplary configuration of the semiconductor device of this embodiment. As illustrated, the semiconductor device 10 includes an internal circuit 11, a protection circuit 12, a signal terminal 15, and a ground terminal 16. The protection circuit 12 is disposed between the signal terminal 15 and the internal circuit 11. The internal circuit 11 and the protection circuit 12 are electrically connected in parallel between the signal terminal 15 and the ground terminal 16. The protection circuit 12 includes a protection element 13 and an inductance element 14. The protection element 13 and the inductance element 14 are electrically connected in series. In the semiconductor device of this embodiment, the protection circuit is disposed between the signal terminal and the internal circuit. However, the present invention is not limited to this example, and for example, as shown in FIG. May be arranged. In this figure, the same parts as those in FIG. That is, as shown in FIG. 2A, the protection circuit 12 may be disposed at a location away from the internal circuit 11 with respect to the signal terminal 15. Further, as shown in FIG. 2B, the protection element 12 is provided between the input terminal 15 and the internal circuit 11 and at a position 2 away from the internal circuit 11 with respect to the signal terminal 15. It may be arranged at a location.

前記保護回路は、前述のとおり、保護素子とインダクタンス素子とを備える。本実施形態の半導体装置では、前記インダクタンス素子が、前記保護素子より前記信号端子側に配置されているが、本発明は、この例に限定されない。前記インダクタンス素子は、前記保護素子より、前記接地端子側に配置されてもよい。 As described above, the protection circuit includes a protection element and an inductance element. In the semiconductor device of this embodiment, the inductance element is arranged on the signal terminal side with respect to the protection element, but the present invention is not limited to this example. The inductance element may be arranged closer to the ground terminal than the protection element.

図１（ｂ）に、本実施形態に用いられる保護回路の一例を示す。同図において、図１（ａ）と同一部分には同一符号を付している。図１（ｂ）に示すように、インダクタンス素子１４は、渦巻き状にレイアウトされたスパイラルインダクタである。前記スパイラルインダクタにおいて、配線同士が交差する部分は、エアブリッジにより非接触となっている。前記保護素子は、サージ電流を、前記接地端子側に流すことができる素子であり、例えば、ｐｎ接合ツェナーダイオード、ＮＭＯＳ型トランジスタ、バイポーラトランジスタ等があげられる。なお、図１（ｂ）では、前記インダクタンス素子は、角型渦巻き状にレイアウトされたスパイラルインダクタを図示しているが、本発明は、この例に限定されない。前記インダクタンス素子は、例えば、丸型渦巻き状にレイアウトされたスパイラルインダクタであってもよいし、六角型渦巻き状にレイアウトされたスパイラルインダクタであってもよい。 FIG. 1B shows an example of a protection circuit used in this embodiment. In the figure, the same parts as those in FIG. As shown in FIG. 1B, the inductance element 14 is a spiral inductor laid out in a spiral shape. In the spiral inductor, the portion where the wires intersect is not contacted by an air bridge. The protective element is an element that can cause a surge current to flow to the ground terminal side, and examples thereof include a pn junction Zener diode, an NMOS transistor, and a bipolar transistor. In FIG. 1B, the inductance element is a spiral inductor laid out in a square spiral shape, but the present invention is not limited to this example. The inductance element may be, for example, a spiral inductor laid out in a round spiral shape, or a spiral inductor laid out in a hexagonal spiral shape.

本実施形態の半導体装置では、ＥＳＤサージが前記信号端子に印加された際に、前記インダクタンス素子の自己誘導作用により、サージ電流の一部が消費され、前記保護素子に流れるサージ電流を小さくすることができる。このため、前記保護回路は、ＥＳＤサージを吸収可能であり、サージ電流により保護素子が破壊されること等によるＥＳＤサージ機能を損なうことなく、保護素子を小型化可能である。この結果、半導体装置を、例えば、その面積を縮小して小型化可能である。また、前述の従来の半導体装置では、信号端子の線上（信号線上）に、インダクタンス素子等が配置されているため、高周波動作特性を著しく損なわれてしまう。一方、本実施形態の半導体装置では、インダクタンス素子が信号線上に配置されていないため、例えば、信号の遅延時間増大等による高周波動作特性の劣化を最小限に抑えることができる。また、本実施形態の半導体装置では、前述のとおり、保護素子を小型化可能であるため、例えば、高周波動作特性の悪化を引き起こすこともない。 In the semiconductor device of this embodiment, when an ESD surge is applied to the signal terminal, a part of the surge current is consumed by the self-inductive action of the inductance element, and the surge current flowing through the protection element is reduced. Can do. For this reason, the protection circuit can absorb an ESD surge, and the protection element can be reduced in size without impairing the ESD surge function due to destruction of the protection element due to a surge current. As a result, the semiconductor device can be reduced in size by reducing its area, for example. Further, in the above-described conventional semiconductor device, since the inductance element or the like is disposed on the signal terminal line (on the signal line), the high-frequency operation characteristics are significantly impaired. On the other hand, in the semiconductor device of the present embodiment, since the inductance element is not disposed on the signal line, it is possible to minimize deterioration in high-frequency operation characteristics due to, for example, an increase in signal delay time. In the semiconductor device of this embodiment, as described above, since the protective element can be reduced in size, for example, high-frequency operation characteristics are not deteriorated.

本実施形態の半導体装置では、外部端子として、信号端子を用いているが、本発明は、この例に限定されない。前記外部端子としては、信号端子のほかに、例えば、電源端子等があげられる。前記信号端子は、例えば、入力信号端子であってもよいし、出力信号端子であってもよいし、前記両信号端子の機能を有する信号端子であってもよい。 In the semiconductor device of this embodiment, a signal terminal is used as an external terminal, but the present invention is not limited to this example. Examples of the external terminal include a power supply terminal in addition to the signal terminal. The signal terminal may be, for example, an input signal terminal, an output signal terminal, or a signal terminal having the functions of both signal terminals.

前述のＥＳＤサージに対する耐量試験方法は、従来公知の試験方法が用いられる。前記ＥＳＤサージ耐用試験方法としては、例えば、ＭａｃｈｉｎｅＭｏｄｅｌ試験法（ＭＭ試験法）、ＨｕｍａｎＢｏｄｙＭｏｄｅｌ試験法（ＨＢＭ試験法）等があげられる。このＭＭ試験法では、例えば、保護回路を備える半導体装置に、ＥＳＤサージを印加する回路を、スイッチを介して電気的に接続する。前記スイッチを切り替えることにより、ＥＳＤサージを被測定回路である内部回路および保護回路に印加し、内部回路が破壊されるまで、繰り返し試験を実施する。このようにして、内部回路の静電耐量を判定する。 A conventionally well-known test method is used for the above-mentioned tolerance test method against ESD surge. Examples of the ESD surge durability test method include a Machine Model test method (MM test method), a Human Body Model test method (HBM test method), and the like. In this MM test method, for example, a circuit for applying an ESD surge is electrically connected to a semiconductor device including a protection circuit via a switch. By switching the switch, an ESD surge is applied to the internal circuit and the protection circuit, which are the circuits to be measured, and the test is repeatedly performed until the internal circuit is destroyed. In this way, the electrostatic resistance of the internal circuit is determined.

本実施形態の半導体装置は、例えば、保護回路が、複数個のインダクタンス素子を備えてもよい。図３に、この半導体装置の一例の構成を示す。図３（ａ）は、この半導体装置の回路ブロック図であり、図３（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図１と同一部分には同一符号を付している。図３（ａ）および（ｂ）に示すとおり、この半導体装置３０では、保護回路３２が、２つのインダクタンス素子３４ａおよび３４ｂを備える。前記インダクタンス素子３４ａおよび３４ｂは、前述の半導体装置１０におけるインダクタンス素子１４と比較して、配線の渦巻き回数が少なく、その長さが短い。これらの点を除き、この半導体装置３０は、前述の半導体装置１０と同様の構成を有する。このようにすることで、前述の半導体装置１０で奏される効果に加えて、高い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。 In the semiconductor device of this embodiment, for example, the protection circuit may include a plurality of inductance elements. FIG. 3 shows a configuration of an example of this semiconductor device. FIG. 3A is a circuit block diagram of the semiconductor device, and FIG. 3B is a layout diagram of a protection circuit included in the semiconductor device. In both the drawings, the same parts as those in FIG. As shown in FIGS. 3A and 3B, in the semiconductor device 30, the protection circuit 32 includes two inductance elements 34a and 34b. The inductance elements 34a and 34b have fewer wiring spirals and a shorter length than the inductance element 14 in the semiconductor device 10 described above. Except for these points, the semiconductor device 30 has the same configuration as the semiconductor device 10 described above. By doing in this way, in addition to the effect show | played by the above-mentioned semiconductor device 10, a surge current can be attenuate | damped with respect to the ESD surge of a high frequency.

本実施形態の半導体装置は、例えば、保護回路が、複数種類のインダクタンス素子を備えてもよい。図４に、この半導体装置の一例の構成を示す。図４（ａ）は、この半導体装置の回路ブロック図であり、図４（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図３と同一部分には同一符号を付している。図４（ａ）および（ｂ）に示すとおり、この半導体装置４０では、保護回路４２が、２つのインダクタンス素子４４ａおよび４４ｂを備える。前記インダクタンス素子４４ａと４４ｂとは、その長さが異なり、前記インダクタンス素子４４ａの方が、前記インダクタンス素子４４ｂより短い。これらの点を除き、この半導体装置４０は、前述の半導体装置３０と同様の構成を有する。このようにすることで、前述の半導体装置３０で奏される効果に加えて、広い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。 In the semiconductor device of this embodiment, for example, the protection circuit may include a plurality of types of inductance elements. FIG. 4 shows an example of the configuration of this semiconductor device. FIG. 4A is a circuit block diagram of the semiconductor device, and FIG. 4B is a layout diagram of a protection circuit included in the semiconductor device. In both the drawings, the same parts as those in FIG. As shown in FIGS. 4A and 4B, in the semiconductor device 40, the protection circuit 42 includes two inductance elements 44a and 44b. The inductance elements 44a and 44b have different lengths, and the inductance element 44a is shorter than the inductance element 44b. Except for these points, the semiconductor device 40 has the same configuration as the semiconductor device 30 described above. By doing in this way, in addition to the effect show | played by the above-mentioned semiconductor device 30, a surge current can be attenuate | damped with respect to the ESD surge of a wide frequency.

（実施形態２）
図５に、本実施形態の半導体装置の一例の構成を示す。図５（ａ）は、本実施形態の半導体装置の回路ブロック図であり、図５（ｂ）は、本実施形態の半導体装置が備える保護回路のレイアウト図である。前記両図において、図１と同一部分には同一符号を付している。図５（ａ）および（ｂ）に示すとおり、この半導体装置５０では、保護回路５２が、保護素子１３と、インダクタンス素子５４と、インダクタンス回路５７とを備える。前記インダクタンス素子５４は、渦巻き状にレイアウトされたスパイラルインダクタである。前記スパイラルインダクタにおいて、配線同士が交差する部分は、エアブリッジにより非接触となっている。前記インダクタンス回路５７は、インダクタンス素子５８と抵抗素子５９とを備える。前記インダクタンス素子５８と前記抵抗素子５９とは、矩形のループ状に電気的に接続されている。前記インダクタンス回路５７は、前記インダクタンス素子５４と相互誘導作用を生起可能なように、前記インダクタンス素子５４とは異なる配線層に配置されている。これらの点を除き、この半導体装置５０は、前述の半導体装置１０と同様の構成を有する。このようにすることで、ＥＳＤサージが前記信号端子に印加された際に、前記両インダクタンス素子の相互誘導作用により、サージ電流の一部は、前記インダクタンス回路に流れ、前記抵抗素子に消費される。この結果、本実施形態の半導体装置では、前述の半導体装置１０で奏される効果に加えて、前記インダクタンス素子を短くできるため、さらに保護素子を小型化可能である。なお、本実施形態の半導体装置では、保護回路が、３個のインダクタンス回路を備えているが、本発明は、この例には限定されない。また、図５（ａ）では、記載を簡潔にするため、インダクタンス回路を１つのみ記載している。 (Embodiment 2)
FIG. 5 shows an exemplary configuration of the semiconductor device of this embodiment. FIG. 5A is a circuit block diagram of the semiconductor device of this embodiment, and FIG. 5B is a layout diagram of a protection circuit included in the semiconductor device of this embodiment. In both the drawings, the same parts as those in FIG. As shown in FIGS. 5A and 5B, in this semiconductor device 50, the protection circuit 52 includes a protection element 13, an inductance element 54, and an inductance circuit 57. The inductance element 54 is a spiral inductor laid out in a spiral shape. In the spiral inductor, the portion where the wires intersect is not contacted by an air bridge. The inductance circuit 57 includes an inductance element 58 and a resistance element 59. The inductance element 58 and the resistance element 59 are electrically connected in a rectangular loop shape. The inductance circuit 57 is disposed on a wiring layer different from the inductance element 54 so that mutual inductance can be generated with the inductance element 54. Except for these points, the semiconductor device 50 has the same configuration as the semiconductor device 10 described above. In this way, when an ESD surge is applied to the signal terminal, a part of the surge current flows through the inductance circuit and is consumed by the resistance element due to the mutual induction action of the two inductance elements. . As a result, in the semiconductor device according to the present embodiment, in addition to the effects exhibited by the semiconductor device 10 described above, the inductance element can be shortened, and thus the protective element can be further reduced in size. In the semiconductor device of this embodiment, the protection circuit includes three inductance circuits, but the present invention is not limited to this example. Further, in FIG. 5A, only one inductance circuit is shown for the sake of brevity.

前記抵抗素子は、従来公知のものが使用でき、例えば、ポリシリコンに代表される半導体を用いた拡散またはイオン注入により作製した抵抗素子、金属膜を用いた抵抗素子等があげられる。 As the resistance element, a conventionally known element can be used, and examples thereof include a resistance element manufactured by diffusion or ion implantation using a semiconductor typified by polysilicon, a resistance element using a metal film, and the like.

本実施形態の半導体装置は、例えば、保護回路が、複数個のインダクタンス回路を備えてもよい。図６に、この半導体装置の一例の構成を示す。図６（ａ）は、この半導体装置の回路ブロック図であり、図６（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図５と同一部分には同一符号を付している。図６（ａ）および（ｂ）に示すとおり、この半導体装置６０では、保護回路６２が、保護素子１３と、インダクタンス素子６４と、インダクタンス回路６７とを備える。前記インダクタンス回路６７は、インダクタンス素子６８と抵抗素子６９とを備える。前記インダクタンス回路６７は、前述のインダクタンス回路５７と比較して、そのループ長が短く、多数配置されている。これらの点を除き、この半導体装置６０は、前述の半導体装置５０と同様の構成を有する。このようにすることで、前述の半導体装置５０で奏される効果に加えて、高い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。なお、図６（ｂ）では、記載を簡潔にするために、各インダクタンス回路におけるインダクタンス素子および抵抗素子に符号を付していない。 In the semiconductor device of this embodiment, for example, the protection circuit may include a plurality of inductance circuits. FIG. 6 shows an example of the configuration of this semiconductor device. FIG. 6A is a circuit block diagram of the semiconductor device, and FIG. 6B is a layout diagram of a protection circuit included in the semiconductor device. In both the drawings, the same parts as those in FIG. As shown in FIGS. 6A and 6B, in this semiconductor device 60, the protection circuit 62 includes a protection element 13, an inductance element 64, and an inductance circuit 67. The inductance circuit 67 includes an inductance element 68 and a resistance element 69. The inductance circuit 67 has a shorter loop length than the above-described inductance circuit 57 and is arranged in a large number. Except for these points, the semiconductor device 60 has the same configuration as the semiconductor device 50 described above. By doing in this way, in addition to the effect show | played by the above-mentioned semiconductor device 50, a surge current can be attenuate | damped with respect to the ESD surge of a high frequency. In FIG. 6B, for simplicity of description, the inductance element and the resistance element in each inductance circuit are not labeled.

本実施形態の半導体装置は、例えば、保護回路が、複数種類のインダクタンス回路を備えてもよい。図７に、この半導体装置の一例の構成を示す。図７（ａ）は、この半導体装置の回路ブロック図であり、図７（ｂ）は、この半導体装置が備える保護回路のレイアウト図である。前記両図において、図６と同一部分には同一符号を付している。図７（ａ）および（ｂ）に示すとおり、この半導体装置７０では、保護回路７２が、保護素子１３と、インダクタンス素子７４と、インダクタンス回路７７とを備える。前記インダクタンス回路７７は、インダクタンス素子７８と抵抗素子７９とを備える。前記インダクタンス回路７７は、前述のインダクタンス回路６７と比較して、そのループ長が異なり、３種類のループ長を有する。この３種類のインダクタンス回路７７は、この単位で、前記インダクタンス素子７４とは異なる配線層に配置されている。これらの点を除き、この半導体装置７０は、前述の半導体装置６０と同様の構成を有する。このようにすることで、前述の半導体装置６０で奏される効果に加えて、広い周波数のＥＳＤサージに対して、サージ電流を減衰可能である。 In the semiconductor device of this embodiment, for example, the protection circuit may include a plurality of types of inductance circuits. FIG. 7 shows a configuration of an example of this semiconductor device. FIG. 7A is a circuit block diagram of the semiconductor device, and FIG. 7B is a layout diagram of a protection circuit included in the semiconductor device. In both the drawings, the same parts as those in FIG. As shown in FIGS. 7A and 7B, in this semiconductor device 70, the protection circuit 72 includes a protection element 13, an inductance element 74, and an inductance circuit 77. The inductance circuit 77 includes an inductance element 78 and a resistance element 79. The inductance circuit 77 is different in loop length from the inductance circuit 67 described above and has three types of loop lengths. The three types of inductance circuits 77 are arranged in a wiring layer different from the inductance element 74 in this unit. Except for these points, the semiconductor device 70 has the same configuration as the semiconductor device 60 described above. By doing in this way, in addition to the effect show | played by the above-mentioned semiconductor device 60, a surge current can be attenuate | damped with respect to the ESD surge of a wide frequency.

前述のとおり、本発明の半導体装置は、ＥＳＤサージ保護機能を損なうことなく小型化可能であり、広い分野に適用可能である。 As described above, the semiconductor device of the present invention can be miniaturized without impairing the ESD surge protection function, and can be applied to a wide range of fields.

つぎに、本発明の実施例について参考例と併せて説明する。なお、本発明は、下記の実施例および参考例によってなんら限定ないし制限されない。 Next, examples of the present invention will be described together with reference examples. The present invention is not limited or restricted by the following examples and reference examples.

［実施例１］
〔半導体装置の作製〕
図５に示す半導体装置を作製した。すなわち、まず、保護素子１３と、１２．８ｎＨのインダクタンス素子５４とを直列に接続した。インダクタンス回路５７を、前記インダクタンス素子５４と相互誘導作用を生起するように配置した。このようにして、保護回路５２を作製した。前記インダクタンス回路５７は、１２．８ｎＨのインダクタンス素子５８と１００Ωの抵抗素子５９とが、ループ状に電気的に接続されて構成されている。この両インダクタンス素子における相互誘導作用係数ｋは、０．４５である。超高周波半導体を搭載した回路を、内部回路１１とした。この保護回路５２とこの内部回路１１とを、信号端子１５と接地端子１６との間に電気的に並列に接続した。このようにして、本実施例の半導体装置を作製した。 [Example 1]
[Fabrication of semiconductor devices]
The semiconductor device shown in FIG. 5 was produced. That is, first, the protection element 13 and the 12.8 nH inductance element 54 were connected in series. The inductance circuit 57 is arranged so as to cause a mutual induction action with the inductance element 54. Thus, the protection circuit 52 was produced. The inductance circuit 57 is configured by electrically connecting a 12.8 nH inductance element 58 and a 100 Ω resistance element 59 in a loop shape. The mutual induction coefficient k of both the inductance elements is 0.45. A circuit on which an ultrahigh frequency semiconductor is mounted is referred to as an internal circuit 11. The protection circuit 52 and the internal circuit 11 are electrically connected in parallel between the signal terminal 15 and the ground terminal 16. In this manner, the semiconductor device of this example was manufactured.

〔半導体装置のＭＭ試験用回路の作製〕
本実施例の半導体装置のＭＭ試験を実施するために、図８に示す回路を作製した。同図において、図５と同一部分には同一符号を付している。すなわち、まず、電源８１と容量８２とを、スイッチ８３を介して電気的に接続して回路を作製した。この回路を１５０ｎＨのインダクタンス素子８４と８Ωの抵抗素子８９とを介して、本実施例の半導体装置に電気的に接続した。このようにして、ＭＭ試験用回路を作製した。 [Production of MM test circuit for semiconductor devices]
In order to perform the MM test of the semiconductor device of this example, a circuit shown in FIG. 8 was manufactured. In the figure, the same parts as those in FIG. That is, first, a circuit was fabricated by electrically connecting the power source 81 and the capacitor 82 via the switch 83. This circuit was electrically connected to the semiconductor device of this example through a 150 nH inductance element 84 and an 8Ω resistance element 89. In this way, an MM test circuit was produced.

〔ＭＭ試験の実施〕
前記電源８１と前記容量８２とを電気的に接続した。この時の容量を、２００ｐＦとした。この状態で、前記スイッチ８３を、本実施例の半導体装置側に切り替えた。このようにすることで、急激に立ち上がる放電電流が、被測定回路である内部回路１１と保護回路５２に入力（印加）された。 [Implementation of MM test]
The power supply 81 and the capacitor 82 were electrically connected. The capacity at this time was 200 pF. In this state, the switch 83 is switched to the semiconductor device side of the present embodiment. In this way, the discharge current that suddenly rises is input (applied) to the internal circuit 11 and the protection circuit 52 that are the circuits under measurement.

［参考例１］
図９に示すように、保護回路５２に代えて、保護回路１３３としたこと以外は、実施例１と同様にして、参考例１の半導体装置を作製した。この保護回路１３３では、保護素子として、実施例１で用いた保護素子と同様のものを用いた。この半導体装置を接続したこと以外は、実施例１と同様にして、ＭＭ試験用回路を作製し、ＭＭ試験を実施した。 [Reference Example 1]
As shown in FIG. 9, the semiconductor device of Reference Example 1 was fabricated in the same manner as Example 1 except that the protection circuit 133 was used instead of the protection circuit 52. In the protection circuit 133, the same protection element as that used in Example 1 was used as the protection element. Except that this semiconductor device was connected, an MM test circuit was produced and an MM test was performed in the same manner as in Example 1.

図１０に、実施例１および参考例１の半導体装置のＭＭ試験のシミュレーションを実施した結果における、保護素子に流れた電流の波形を示す。また、図１１に、同シミュレーションを実施した結果における、保護素子に印加された電圧の波形を示す。また、図１２に、同シミュレーションを実施した結果における、保護素子に印加される電力の波形を示す。図１０から図１２において、実線の波形は、実施例１の波形であり、破線の波形は参考例１の波形である。図１０から１２に示すとおり、実施例１と参考例１とで、保護素子に印加される電圧に大きな差は見られない。一方、実施例１では、前述の両インダクタンス素子の相互誘導作用により、保護回路に流れるサージ電流の一部が、前記インダクタンス回路に流れ、前記抵抗素子に消費されたことにより、保護素子に流れた電流が大きく減少した。このため、実施例１では、保護素子に印加される電力が大きく減少した。このように、本発明では、保護素子の破壊等を防ぎ、ＥＳＤサージ保護機能を損なうことなく、保護素子を小型化可能である。この結果、本発明の半導体装置は、小型化可能である。また、本発明の半導体装置では、保護回路とインダクタンス素子とが、直列に電気的に接続されているため、例えば、信号の遅延時間増大等による高周波作動特性の劣化を最小限に抑えることができる。 FIG. 10 shows a waveform of the current flowing through the protection element as a result of the simulation of the MM test of the semiconductor device of Example 1 and Reference Example 1. FIG. 11 shows the waveform of the voltage applied to the protection element as a result of the simulation. FIG. 12 shows a waveform of power applied to the protection element as a result of the simulation. 10 to 12, the solid line waveform is the waveform of the first embodiment, and the broken line waveform is the waveform of the first reference example. As shown in FIGS. 10 to 12, there is no significant difference in the voltage applied to the protective element between Example 1 and Reference Example 1. On the other hand, in Example 1, a part of the surge current flowing through the protection circuit flows through the inductance circuit due to the mutual inductive action of both the inductance elements described above, and then flows into the protection element due to consumption by the resistance element. The current decreased greatly. For this reason, in Example 1, the power applied to the protective element was greatly reduced. As described above, in the present invention, the protection element can be reduced in size without preventing destruction of the protection element and without damaging the ESD surge protection function. As a result, the semiconductor device of the present invention can be miniaturized. Further, in the semiconductor device of the present invention, since the protection circuit and the inductance element are electrically connected in series, it is possible to minimize deterioration in high-frequency operation characteristics due to, for example, an increase in signal delay time. .

１０、３０、４０、５０、６０、７０半導体装置
１１内部回路
１２、３２、４２、５２、６２、７２保護回路
１３保護素子
１４、３４ａ、３４ｂ、４４ａ、４４ｂ、５４、６４、７４インダクタンス素子
１５信号端子（外部端子）
１６接地端子
５７、６７、７７インダクタンス回路
５８、６８、７８インダクタンス素子
５９、６９、７９抵抗素子
８１電源
８２容量
８３スイッチ
８４インダクタンス素子
８９抵抗素子
１３０、１４０、１５０、１６０従来の半導体装置
１３１内部回路
１３３保護回路
１３５入力端子
１３６接地端子
１４９抵抗素子
１５４、１６４インダクタンス素子
１６７インダクタンス回路
１６８インダクタンス素子
１６９抵抗素子 10, 30, 40, 50, 60, 70 Semiconductor device 11 Internal circuit 12, 32, 42, 52, 62, 72 Protection circuit 13 Protection element 14, 34a, 34b, 44a, 44b, 54, 64, 74 Inductance element 15 Signal terminal (external terminal)
16 Ground terminal 57, 67, 77 Inductance circuit 58, 68, 78 Inductance element 59, 69, 79 Resistance element 81 Power supply 82 Capacity 83 Switch 84 Inductance element 89 Resistance element 130, 140, 150, 160 Conventional semiconductor device 131 Internal circuit 133 Protection circuit 135 Input terminal 136 Ground terminal 149 Resistance element 154, 164 Inductance element 167 Inductance circuit 168 Inductance element 169 Resistance element

Claims

An internal circuit, a protection circuit, an external terminal, and a ground terminal are provided.
Between the external terminal and the ground terminal, the internal circuit and the protection circuit are electrically connected in parallel,
The protection circuit includes a protection element and a plurality of types of inductance elements having different lengths electrically connected in series ,
The semiconductor device, wherein the protection element and the inductance element are electrically connected in series.

The semiconductor device according to claim 1, wherein the external terminal is at least one of a power supply terminal and a signal terminal.

The protective circuit further semiconductor device according to claim 1 or 2 wherein, characterized in that it comprises an inductance circuit which rise to mutual induction with said inductance element.

The inductance circuit includes an inductance element and a resistance element,
The semiconductor device according to claim 3, wherein the inductance element and the resistance element are electrically connected in a loop shape.

The semiconductor device according to claim 3 , wherein the protection circuit includes a plurality of the inductance circuits.

The semiconductor device according to claim 3 , wherein the protection circuit includes a plurality of types of the inductance circuits.

7. The semiconductor device according to claim 6, wherein the plurality of types of inductance circuits are a plurality of inductance circuits having different loop lengths.