JP5416460B2 - 薄膜トランジスタおよび薄膜トランジスタの作製方法 - Google Patents
薄膜トランジスタおよび薄膜トランジスタの作製方法 Download PDFInfo
- Publication number
- JP5416460B2 JP5416460B2 JP2009097672A JP2009097672A JP5416460B2 JP 5416460 B2 JP5416460 B2 JP 5416460B2 JP 2009097672 A JP2009097672 A JP 2009097672A JP 2009097672 A JP2009097672 A JP 2009097672A JP 5416460 B2 JP5416460 B2 JP 5416460B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor
- layer
- film
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 219
- 238000000034 method Methods 0.000 title claims description 90
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000004065 semiconductor Substances 0.000 claims description 770
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 210
- 239000013078 crystal Substances 0.000 claims description 184
- 239000012535 impurity Substances 0.000 claims description 164
- 239000000758 substrate Substances 0.000 claims description 142
- 229910052757 nitrogen Inorganic materials 0.000 claims description 105
- 229910052760 oxygen Inorganic materials 0.000 claims description 52
- 239000001301 oxygen Substances 0.000 claims description 52
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 51
- 238000009832 plasma treatment Methods 0.000 claims description 38
- 238000001004 secondary ion mass spectrometry Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 725
- 239000010408 film Substances 0.000 description 580
- 239000007789 gas Substances 0.000 description 154
- 238000012545 processing Methods 0.000 description 102
- 230000015572 biosynthetic process Effects 0.000 description 92
- 229910052710 silicon Inorganic materials 0.000 description 86
- 239000000463 material Substances 0.000 description 84
- 239000010703 silicon Substances 0.000 description 72
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 71
- 229910052581 Si3N4 Inorganic materials 0.000 description 64
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 64
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 41
- 239000004973 liquid crystal related substance Substances 0.000 description 34
- 230000008569 process Effects 0.000 description 29
- 238000005530 etching Methods 0.000 description 28
- 125000004429 atom Chemical group 0.000 description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 description 25
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 24
- 229910052739 hydrogen Inorganic materials 0.000 description 23
- 239000001257 hydrogen Substances 0.000 description 23
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 22
- 230000007547 defect Effects 0.000 description 21
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 20
- 230000001681 protective effect Effects 0.000 description 20
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 19
- 238000000151 deposition Methods 0.000 description 16
- 230000008021 deposition Effects 0.000 description 16
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 16
- 229910000077 silane Inorganic materials 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 13
- 239000000969 carrier Substances 0.000 description 13
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 13
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 230000006870 function Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000006911 nucleation Effects 0.000 description 11
- 238000010899 nucleation Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 239000011521 glass Substances 0.000 description 9
- 229910052750 molybdenum Inorganic materials 0.000 description 9
- 239000011733 molybdenum Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 8
- 238000007865 diluting Methods 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000012495 reaction gas Substances 0.000 description 8
- 229910052990 silicon hydride Inorganic materials 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 7
- 238000010790 dilution Methods 0.000 description 7
- 239000012895 dilution Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- -1 tungsten nitride Chemical class 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 229920001940 conductive polymer Polymers 0.000 description 4
- 238000001678 elastic recoil detection analysis Methods 0.000 description 4
- 230000002349 favourable effect Effects 0.000 description 4
- 229910003437 indium oxide Inorganic materials 0.000 description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 229910000583 Nd alloy Inorganic materials 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 229910052743 krypton Inorganic materials 0.000 description 3
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- 229910052754 neon Inorganic materials 0.000 description 3
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 3
- 150000002894 organic compounds Chemical class 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 3
- 238000000851 scanning transmission electron micrograph Methods 0.000 description 3
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 3
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000003775 Density Functional Theory Methods 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910000423 chromium oxide Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000003085 diluting agent Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229960001730 nitrous oxide Drugs 0.000 description 2
- 235000013842 nitrous oxide Nutrition 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910017073 AlLi Inorganic materials 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052795 boron group element Inorganic materials 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000008187 granular material Substances 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052696 pnictogen Inorganic materials 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920000128 polypyrrole Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 239000006200 vaporizer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
Landscapes
- Thin Film Transistor (AREA)
Description
本発明は、薄膜トランジスタ、薄膜トランジスタを用いた半導体装置、および表示装置、並びにそれらの作製方法に関する。
既に液晶ディスプレイの技術分野において、薄膜トランジスタ（以下、「ＴＦＴ」とも記す。）は広く用いられている。ＴＦＴは電界効果トランジスタの一種であり、チャネル形成領域を形成する半導体が薄膜で形成されることからこのような命名がされている。現在では、半導体の薄膜に非晶質シリコン若しくは多結晶シリコンを用いてＴＦＴを製造する技術が実用化されている。
ところで、非晶質シリコン若しくは多結晶シリコンと並び、微結晶シリコンと呼ばれる半導体材料が古くから知られており、電界効果トランジスタに関するものについての報告もある（例えば、特許文献１参照）。しかしながら、今日に至るまで微結晶シリコンを用いたＴＦＴは、非晶質シリコントランジスタと多結晶シリコントランジスタの間に埋もれて実用化が遅れ、学会レベルで報告が散見されるのが実情である（例えば、非特許文献１参照）。
微結晶シリコン膜は、プラズマＣＶＤ法とよばれる方法により、原料ガスをプラズマ（弱電離プラズマ）により分解してガラス等の基板上に形成することが可能であるが、非平衡状態で反応が進むため、結晶核生成や結晶成長を制御することが難しいと考えられていた。
勿論、さまざまな研究が進められ、一部の説によると、微結晶シリコンの成長メカニズムは、まず、基板上に原子がランダムに配向したアモルファス（非晶質）相が成長し、その後、結晶の核成長がおこると考えられている（非特許文献２参照）。この場合、微結晶シリコンの核成長が起こるときには、特異なシリコン−水素結合がアモルファス表面に観測されることから、微結晶シリコンの核密度を膜形成時の水素ガス濃度により制御できると考えられている。
トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ０７ ダイジェスト（ＳＩＤ ０７ ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３
ヒロユキ・フジワラ（Ｈｉｒｏｙｕｋｉ Ｆｕｊｉｗａｒａ）他、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）Ｖｏｌ．４１、２００２、ｐ．２８２１−２８２８
チャネル形成領域を形成する半導体薄膜に非晶質シリコンを用いた薄膜トランジスタは、電界効果移動度を０．４ｃｍ２／Ｖ・ｓｅｃ〜０．８ｃｍ２／Ｖ・ｓｅｃ程度しか得ることができず、オン電流が低いといった問題がある。一方、チャネル形成領域を形成する半導体薄膜に微結晶シリコンを用いた薄膜トランジスタは、非晶質シリコンを用いた薄膜トランジスタと比較して、電界効果移動度は向上するもののオフ電流が高くなってしまうといった問題がある。
チャネル形成領域を形成する半導体薄膜に多結晶シリコンを用いた薄膜トランジスタは、非晶質シリコン又は微結晶シリコンを用いた薄膜トランジスタと比較して電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。このような特性により、多結晶シリコンを用いた薄膜トランジスタは、画素部に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路を構成する素子として適用することができる。しかし、多結晶シリコンを用いた薄膜トランジスタは、非晶質シリコンを用いた薄膜トランジスタの製造工程と比較して、半導体膜の結晶化工程が必要である。そのため、製造コストが増大することが問題となっている。例えば、多結晶シリコンの製造に必要な所謂レーザアニール技術は、レーザビームの照射面積が小さく大画面の表示パネルを効率良く生産することができないといった問題がある。
また、上述の非特許文献１のように、非晶質シリコン膜を成膜した後に、金属材料でなる光熱変換層を設けレーザビームを照射して微結晶シリコン膜を形成する方法は、結晶性を向上させ、電界効果移動度の向上を図ることはできる。しかし、生産性の観点から、レーザアニール技術を利用して作製される多結晶シリコン膜と比較して優位性が見いだせない。
そこで、本発明の一態様は、薄膜トランジスタのオフ電流を低減させ、オン電流を向上させることを目的の一とする。また、ＴＦＴに代表される半導体素子間、基板間、ロット間の電気特性のばらつきを低減することを目的の一とする。また、本発明の一態様は、表示装置の画質の向上を図ることを目的の一とする。
本発明の一態様は、薄膜トランジスタのチャネル形成領域を形成する半導体層の構成として、ゲート絶縁層側に複数の結晶領域を含む第１の半導体層を配置し、ソース領域およびドレイン領域側に非晶質構造を有する第２の半導体層を配置し、第１の半導体層と第２の半導体層との間にキャリアの流れを遮断しない厚さで絶縁層を配置する。ゲート絶縁層側に設けられ結晶領域を含む第１の半導体層は、薄膜トランジスタのオン電流を向上させるように作用する。第１の半導体層上の絶縁層は、第２の半導体層中に、第１の半導体層の結晶領域の影響を受けて結晶が成長しないように作用する。非晶質構造を有する第２の半導体層は、絶縁層と共に、ソース領域及びドレイン領域と第１の半導体層との間に存在することにより、オフ電流を低減する作用がある。
第１の半導体層は、複数の結晶領域を含む半導体、代表的には微結晶半導体の生成が可能な混合比で半導体材料ガスと希釈ガスを反応ガスとして用いて形成される。当該反応ガスは、反応空間内に導入され、所定の圧力を維持してプラズマ、代表的にはグロー放電プラズマを生成する。これにより、反応空間内に置かれた基板に被膜が成膜される。
また、本発明の一態様は、第１の半導体層として、非晶質構造の中に複数の結晶領域を含む半導体層を用い、該半導体層において結晶核の生成位置と生成密度を制御することで、膜質を制御する。非晶質構造の中に複数の結晶領域を含み、薄膜トランジスタのチャネル形成領域を構成する半導体層において、結晶核の生成位置と生成密度を、キャリアが流れる領域に合わせて制御する。
第１の半導体層である非晶質構造の中に複数の結晶領域を含む半導体層は、複数の結晶領域を含む半導体の生成が可能な混合比で半導体材料ガスと希釈ガスを反応ガスとして用いて形成される。当該反応ガスは、酸素濃度を低減させた超高真空処理室内に導入され、所定の圧力を維持してプラズマ、代表的にはグロー放電プラズマを生成する。これにより処理室内に置かれた基板に被膜が成膜されるが、成膜初期段階においては結晶核の生成を妨害する不純物元素を処理室中に含ませて被膜の成膜を開始し、当該不純物元素の濃度を低減させていくことで結晶核を生成させ、結晶核を基に結晶領域を形成する。
結晶核の生成を妨害する不純物としては、窒素若しくは窒化物が好ましい。半導体層に窒素を含ませる場合には、該半導体層において、二次イオン質量分析法によって計測される窒素濃度が１×１０２０／ｃｍ３乃至１×１０２１／ｃｍ３とする。該窒素濃度は、ゲート絶縁層と半導体層との界面近傍において、二次イオン質量分析法によって計測されるピーク濃度が３×１０２０／ｃｍ３乃至１×１０２１／ｃｍ３であり、該界面近傍から半導体層の厚さ方向に向けて窒素濃度を減少させることで、結晶領域の成長端となる核生成位置と核生成密度を制御する。
なお、シリコン中にあって、シリコンの配位数を減らし、ダングリングボンドを生成する不純物、例えば酸素のような不純物元素の濃度は低減させる。すなわち、二次イオン質量分析法によって計測される酸素濃度を５×１０１８／ｃｍ３以下とすることが好ましい。
発明の一態様に係る薄膜トランジスタは、複数の結晶領域を含む第１の半導体層を有し、該第１の半導体層上に絶縁層を間に介在して非晶質構造を有する第２の半導体層を有する。絶縁層は、第１の半導体層と第２の半導体層との間に接して設けられ、第１の半導体層界面を覆うように設けられる。好ましくは、第１の半導体層表面を変質処理して絶縁層を形成する。第２の半導体層は、第１の半導体層がゲート絶縁層と接する面とは反対側に設けられ、所謂バックチャネル側に配設される。すなわち、第２の半導体層および絶縁層は、ソース領域及びドレイン領域を形成する一対の一導電型の不純物半導体層の間に設けられ、第１の半導体層の該結晶領域を埋設し、該第１の半導体層がバックチャネル側において露出しないように設けられる。
本発明の一態様は、絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接し、複数の結晶領域を含む第１の半導体層と、ソース領域及びドレイン領域を形成する一導電型の不純物半導体層と、第１の半導体層と一導電型の不純物半導体層との間の非晶質構造を有する第２の半導体層と、第１の半導体層と第２の半導体層との間に接して設けられ、第１の半導体層界面を覆う絶縁層と、を有する。
本発明の一態様は、絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する第１の半導体層と、絶縁層を間に介在して第１の半導体層に積層される第２の半導体層と、ソース領域及びドレイン領域を形成する一導電型の不純物半導体層とを有し、絶縁層が第１の半導体層の界面を覆って設けられている。
上記構成において、第１の半導体層は、ゲート絶縁層と第１の半導体層との界面から離れた位置から、第１の半導体層が堆積される方向に向けて、一導電型の不純物半導体層に達しない領域内において略放射状に成長した逆錐形状の構造を有していてもよい。また、このときの第１の半導体層は、二次イオン質量分析法によって計測される酸素濃度が、５×１０１８／ｃｍ３以下であり、窒素濃度が１×１０２０／ｃｍ３乃至１×１０２１／ｃｍ３であることが好ましい。また、窒素濃度は、ゲート絶縁層と半導体層との界面近傍において、二次イオン質量分析法によって計測されるピーク濃度が３×１０２０／ｃｍ３乃至１×１０２１／ｃｍ３であり、該界面近傍から第１の半導体層の厚さ方向に向けて窒素濃度が減少していることが好ましい。また、第１の半導体層において、窒素濃度が１×１０２０／ｃｍ３以上３×１０２０／ｃｍ３未満の領域に、結晶領域の成長端が位置することができる。また、結晶領域は単結晶または双晶を含む単結晶とすることができる。
また、上記構成において、絶縁層は一原子層としてもよい。
本発明の一態様は、複数の結晶領域を含む第１の半導体層と、非晶質構造を有する第２の半導体層と、第１の半導体層及び第２の半導体層に接し、第１の半導体層の界面を覆う絶縁層と、絶縁層に接する前記第１の半導体層の面とは反対側において、第１の半導体層に接するゲート絶縁層と、第１の半導体層に接するゲート絶縁層の面とは反対側の面において、ゲート絶縁層に接するゲート電極と、を有する。
本発明の一態様は、ゲート電極が設けられた絶縁表面を有する基板上にゲート絶縁層を形成し、ゲート絶縁層上に、複数の結晶領域を含む半導体の生成が可能な混合比で半導体材料ガスと希釈ガスとを処理室内に導入し、プラズマを生成して複数の結晶領域を含む第１の半導体層を形成し、第１の半導体層の一表面側を変質処理して絶縁層を形成し、絶縁層上に、非晶質構造を有する第２の半導体層を形成し、第２の半導体層上にソース領域及びドレイン領域を形成する一導電型の不純物半導体層を形成し、一導電型の不純物半導体層上に、ソース電極及びドレイン電極を形成する。
上記構成において、絶縁層を形成する第１の半導体層の変質処理は、プラズマ処理または大気に曝す酸化処理が好ましい。また、プラズマ処理は、Ｈ２Ｏプラズマで行うことが好ましい。
上記構成において、半導体材料ガスは、水素化シリコンガス、フッ化シリコンガス又は塩化シリコンガスであり、前記希釈ガスは水素ガスとすることができる。
また、上記構成において、半導体材料ガスと希釈ガスとは、酸素濃度を低減させた処理室内に導入し、プラズマを生成し、成膜初期段階において結晶核の生成を妨害する不純物元素を含ませて被膜の成膜を開始し、該被膜が５ｎｍ乃至２０ｎｍ成膜された後に結晶核を生成させて、非晶質構造の中に複数の結晶領域を含む第１の半導体層を形成することもできる。
上記構成において、半導体材料ガスと希釈ガスとを処理室に導入する前に、結晶核の生成を妨害する不純物元素が残留するように、不純物元素を含む気体を一時的に該処理室に導入し、その後排気する処理を行ってもよい。また、ゲート絶縁層として、結晶核の生成を妨害する不純物元素を含む絶縁層を形成してもよい。また、結晶核の生成を妨害する不純物元素を含む膜を、処理室内に予め被着させておいてもよい。上記構成において、結晶核の生成を妨害する不純物元素として窒素を用いることができる。
本発明の一態様は、薄膜トランジスタのチャネル形成領域を形成する半導体層の構成として、第１の半導体層と第２の半導体層との間にキャリアの流れを遮断しない厚さで絶縁層を配置することで、素子間、基板間、およびロット間の電気特性のばらつきを低減させることができる。また、ゲート絶縁層側に複数の結晶領域を含む第１の半導体層を配置し、ソース領域およびドレイン領域側に非晶質構造を有する第２の半導体層を配置することで、オフ電流を低減させ、電気特性を向上させることができる。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書において、「オン電流」とは、トランジスタがオン状態の時に、ソースとドレインとの間に流れる電流である。「オフ電流」とは、トランジスタがオフ状態の時にソースとドレインとの間に流れる電流である。例えば、ｎチャネル型のトランジスタの場合、閾値電圧より低いゲート電圧のときにソースとドレインとの間に流れる漏れ電流である。
また、本明細書において、「膜」とは、全面に形成され、パターン形成されていないものをいう。そして、「層」とは、レジストマスク等により所望の形状にパターン形成されたものをいう。なお、前述のような「膜」と「層」の区別は便宜的に行うものであり、膜と層を特に区別することなく用いることがある。また、積層膜の各層についても、膜と層を特に区別することなく用いることがある。
また、本明細書における酸素濃度および窒素濃度は、二次イオン質量分析法によって計測される濃度である。
（実施の形態１）
本実施の形態では、薄膜トランジスタの一形態について、図面を参照して説明する。
本実施の形態では、薄膜トランジスタの一形態について、図面を参照して説明する。
図１は、本形態に係る薄膜トランジスタの上面図及び断面図を示す。図１に示す薄膜トランジスタは、基板１００上に設けられたゲート電極層１０１と、該ゲート電極層１０１を被覆するゲート絶縁層１０２と、該ゲート絶縁層１０２上に設けられた第１の半導体層１０４と、該第１の半導体層１０４上に接して設けられた絶縁層１０６と、該絶縁層１０６上に接して設けられた第２の半導体層１０８と、該第２の半導体層１０８上に接し、離間して設けられた一対の不純物半導体層１１０と、一対の不純物半導体層１１０に接し、離間して設けられた一対の配線層１１２と、で構成される、所謂逆スタガ型の薄膜トランジスタである。第１の半導体層１０４は複数の結晶領域を含む半導体層である。第２の半導体層１０８は非晶質構造を有する半導体層である。一対の不純物半導体層１１０は、一導電型を付与する不純物元素が添加された一導電型の不純物半導体層であり、ソース領域およびドレイン領域を構成する。また、一対の配線層１１２は、ソース電極およびドレイン電極を構成する。離間して設けられた一対の不純物半導体層１１０に対応して、一対の配線層１１２が離間して設けられている。つまり、一対の不純物半導体層１１０の一方の上層に一対の配線層１１２の一方が設けられており、一対の不純物半導体層１１０の他方の上層に一対の配線層１１２の他方が設けられている。配線層１１２上には、保護層として機能する絶縁層１１４が設けられている。また、各層は所望の形状にパターン形成されている。
本形態に係る薄膜トランジスタは、オン状態の場合は第１の半導体層１０４をキャリアが流れる。複数の結晶領域を含む第１の半導体層１０４は、非晶質構造を有する第２の半導体層１０８よりも高い電気伝導度を有するため、非晶質半導体でチャネル形成領域を構成する薄膜トランジスタよりも高いオン電流を発生させるように作用する。また、本形態に係る薄膜トランジスタは、オフ状態の場合は第２の半導体層１０８をリーク電流が流れる。非晶質構造を有する第２の半導体層１０８は、結晶領域を含む第１の半導体層１０４よりも低い電気伝導度を有するため、微結晶半導体でチャネル形成領域を構成する薄膜トランジスタよりもオフ電流を低減させるように作用する。つまり、本形態に係る薄膜トランジスタのように、ゲート絶縁層側に第１の半導体層を配置し、ソース領域およびドレイン領域を構成する不純物半導体層側に第２の半導体層を配置することで、オフ電流を低減させるとともにオン電流の向上を両立させることができる。
ゲート電極層１０１上に形成されたゲート絶縁層１０２と、離間して設けられた一対の不純物半導体層１１０との間に、ゲート絶縁層１０２側から第１の半導体層１０４、絶縁層１０６、第２の半導体層１０８が、順に積層して設けられている。第１の半導体層１０４、絶縁層１０６、および第２の半導体層１０８の積層構造は、ゲート絶縁層１０２を間に介して、ゲート電極層１０１と重なる領域を有する。また、第１の半導体層１０４、絶縁層１０６、および第２の半導体層１０８の積層構造は、一対の不純物半導体層１１０および一対の配線層１１２と重なる領域を有する。第１の半導体層１０４、絶縁層１０６，および第２の半導体層１０８の積層構造は、少なくとも薄膜トランジスタのチャネル長方向に延在している。ここでは、第１の半導体層１０４、絶縁層１０６および第２の半導体層１０８の積層構造は、離間して設けられた一対の不純物半導体層１１０の一方から他方へ連続して設けられている。また、離間して設けられた一対の配線層１１２の一方から他方へ連続して設けられているともいえる。
本発明の一態様は、ゲート絶縁層１０２側に第１の半導体層１０４が配置し、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１０側に第２の半導体層１０８が配置する構成を特徴の一つとする。また、第１の半導体層１０４表面にキャリアの流れを遮断しない厚さで絶縁層１０６が設けられた構成を特徴の一つとする。第２の半導体層１０８は、絶縁層１０６を間に介在して、第１の半導体層１０４上に積層されている。少なくとも、チャネル形成領域となる領域及びその近傍では、第１の半導体層１０４と第２の半導体層１０８との間に絶縁層１０６が設けられているものとする。
第１の半導体層１０４は、複数の結晶領域を含む半導体層である。複数の結晶領域を含む第１の半導体層１０４は、代表的には微結晶半導体で形成され、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウムなどで形成される。
本形態に示す微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む層である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体である。例示的には、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下である半導体を含む層である。微結晶半導体の代表例である微結晶シリコンのラマンスペクトルは、単結晶シリコンを示す５２０／ｃｍよりも低波数側にシフトしている。即ち、単結晶シリコンを示す５２０／ｃｍと非晶質シリコンを示す４８０／ｃｍの間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体層に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。尤も、微結晶半導体の概念は前記した結晶粒径のみに固定されるものではない。また、同等の物性値を有するものであれば他の半導体材料に置換することもできる。
ここで、本形態に係る複数の結晶領域を含む第１の半導体層１０４の様子を図６（Ａ）に示す。第１の半導体層１０４は、ゲート絶縁層１０２の界面から膜の堆積方向に拡がっていく結晶粒を有している。第１の半導体層１０４は、微細な結晶の集合体である。結晶と結晶のすきまには、非晶質構造が存在する。
第１の半導体層１０４上に接して絶縁層１０６が設けられ、該絶縁層１０６上に接して非晶質構造を有する第２の半導体層１０８が設けられている。絶縁層１０６は、第１の半導体層１０４表面に設けられており、第１の半導体層１０４と非晶質構造を有する第２の半導体層１０８との層の分離を行っている。そして、絶縁層１０６は、第１の半導体層１０４に存在する結晶領域から、非晶質構造を有する第２の半導体層１０８へ結晶成長が進行するのを防ぐ役割を果たす。
第１の半導体層１０４の厚さは、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。
絶縁層１０６は、第１の半導体層１０４と第２の半導体層１０８との間のキャリアの流れを遮断しない厚さで形成する。また、絶縁層１０６は、複数の結晶領域を含む第１の半導体層１０４表面を変質して形成し、好ましくは第１の半導体層１０４表面を酸化して形成する。例えば、絶縁層１０６は、プラズマ処理層、自然酸化層などで形成し、酸化シリコン、窒化シリコン、酸化窒化シリコン、または窒化酸化シリコンなどで形成する。また、絶縁層１０６は、一原子層としても好ましい。絶縁層１０６の厚さは０ｎｍより厚く５ｎｍ以下、０ｎｍより厚く３ｎｍ以下、または０ｎｍより厚く２ｎｍ以下、より好ましくは０ｎｍより厚く０．５ｎｍ以下程度とする。
第２の半導体層１０８は、非晶質構造を有する半導体層である。非晶質構造を有する第２の半導体層１０８は、代表的には非晶質半導体で形成され、非晶質シリコン、またはゲルマニウムを含む非晶質シリコンなどで形成される。第２の半導体層１０８の厚さは、３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下とする。
薄膜トランジスタは、ゲート電極に印加する電圧によって、ソース領域およびドレイン領域の間を流れるキャリア（電子又は正孔）を制御する。ここでは、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１０間（一対の不純物半導体層１１０が離間されてできる間隙）において、ゲート電極層１０１と重なる領域の第１の半導体層１０４、絶縁層１０６および第２の半導体層１０８をキャリアが流れる。
ゲート絶縁層１０２および第１の半導体層１０４の界面付近において、多くのキャリアが誘起される。そして、本形態に係る薄膜トランジスタがオン状態となると、第１の半導体層１０４に誘起されていた多数のキャリアが、一対の配線層１１２の一方から他方へ流れる。本形態に係る薄膜トランジスタがオフ状態の場合は、ソース領域およびドレイン領域間を繋ぐ層の表面（バックチャネル）をオフ電流が流れる。
また、本形態に係る薄膜トランジスタは、第１の半導体層１０４と第２の半導体層１０８との間に、絶縁層１０６が設けられている。絶縁層１０６は、複数の結晶領域を含む第１の半導体層１０４と、非晶質構造を有する第２の半導体層１０８が接することを防いでいる。複数の結晶領域を含む半導体（代表的には微結晶半導体）と接して非晶質構造を有する半導体（代表的には非晶質半導体）を形成する場合、非晶質構造を有する半導体の形成条件や、非晶質構造を有する半導体形成後のプロセス条件によっては、複数の結晶領域を含む半導体から非晶質構造を有する半導体へ結晶成長する恐れが生じる。結晶成長としては、非晶質構造を有する半導体が微結晶化或いは多結晶化する、または針状或いは柱状のような結晶が複数の結晶領域を含む半導体から非晶質構造を有する半導体表面に向かって成長する恐れがある。非晶質構造を有する半導体に結晶成長が進行すれば、電気伝導度が向上してしまい、オフ電流の上昇につながってしまう。そこで、複数の結晶領域を含む半導体と非晶質構造を有する半導体の界面に、キャリアの流れを遮断しない厚さの絶縁層を形成することで、複数の結晶領域を含む半導体と非晶質構造を有する半導体の層の分離を行うことができ、非晶質構造を有する半導体に結晶成長が進行することを防止することができる。その結果、薄膜トランジスタの電気特性のばらつきを抑制することができる。絶縁層１０６は酸化膜で形成してもよいし、窒化膜で形成してもよいが、好ましくは酸化膜（代表的には酸化シリコン膜）を形成することで、界面準位など形成することなく、層の分離を行うことができる。また、絶縁層１０６は、第１の半導体層１０４表面をプラズマ処理または酸化処理を行い形成することで、絶縁層１０６と第１の半導体層１０４とで良好な界面を形成することができる。このようにすることで、キャリアの流れを遮断することなく、第１の半導体層１０４と第２の半導体層１０８との層の分離を行うことができる。
なお、複数の結晶領域を含む第１の半導体層１０４は、キャリアとして電子を供給する不純物元素であるドナーが添加された半導体（代表的には微結晶半導体）、または、キャリアとして正孔を供給する不純物元素であるアクセプターが添加された半導体（代表的には微結晶半導体）で形成することもできる。ドナーとなる不純物元素は、代表的には周期表第１５族元素であるリン、砒素、またはアンチモンなどが挙げられる。アクセプターとなる不純物元素は、代表的には周期表第１３族元素であるボロンまたはアルミニウムなどが挙げられる。
なお、図１に示す薄膜トランジスタは、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１０間に位置する半導体層に凹部を有する例を示している。このような薄膜トランジスタは、チャネルエッチング型ともいわれる。本薄膜トランジスタは、第２の半導体層１０８に凹部を有するものとし、凹部には第２の半導体層１０８が存在するものとする。もちろん、本発明の一態様に係る薄膜トランジスタはチャネル保護膜型とすることもできる。
また、図１に示す薄膜トランジスタは、液晶表示装置またはＥＬ表示装置に代表される表示装置の画素部に設けられる画素トランジスタに適用することができる。そのため、図示した例では、絶縁層１１４に開口部が設けられ、絶縁層１１４上に画素電極層１１６が設けられ、絶縁層１１４に設けられた開口部を介して、画素電極層１１６と、一対の配線層１１２の一方と、が接続されている。
また、ソース電極及びドレイン電極の一方は、Ｕ字型（またはコの字型、馬蹄型ともいう）の形状で設けられ、該Ｕ字型の形状であるソース電極及びドレイン電極の一方が、ソース電極及びドレイン電極の他方を囲い込んでいる。ソース電極とドレイン電極との距離はほぼ一定に保たれている（図１を参照）。
薄膜トランジスタを上記の形状とすることで、薄膜トランジスタのチャネル幅を大きくすることができ、電流量が増大する。また、電気特性のばらつきを低減することができる。更には、作製工程におけるマスクパターンのずれによる信頼性の低下を抑制することができる。ただし、本発明はこれに限定されず、薄膜トランジスタのソース電極及びドレイン電極の一方が、必ずしもＵ字型でなくともよい。
次に、図１に示す薄膜トランジスタの作製方法について説明する。微結晶半導体を有する薄膜トランジスタではｐチャネル型薄膜トランジスタよりもｎチャネル型薄膜トランジスタの方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎチャネル型の薄膜トランジスタの作製方法について説明する。
まず、基板１００上にゲート電極層１０１を形成する（図２（Ａ）を参照）。
基板１００としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。基板１００がマザーガラスの場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）から第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（例えば、２２００ｍｍ×２４００ｍｍ）のものを用いることができるのみならず、第９世代（例えば、２４００ｍｍ×２８００ｍｍ）、第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものをも用いることができる。
ゲート電極層１０１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層構造又は積層構造として形成することができる。また、ゲート電極層１０１は、基板１００上に、スパッタリング法又は真空蒸着法を用いて導電膜を形成し、該導電膜上にフォトリソグラフィ法又はインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金又は銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。ここでは、基板１００上に導電膜を形成し、フォトマスクを用いて形成したレジストマスクを用いて導電膜をエッチングして、ゲート電極層１０１を形成する。
ゲート電極層１０１としてアルミニウムを用いる場合には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制されるため、好ましい。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、更に好ましい。また、ゲート電極層１０１として、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体やＡｇＰｄＣｕ合金を用いてもよい。例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低くなり、且つ金属層から上層に形成される半導体層への金属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層とから構成される二層の積層構造、または膜厚５０ｎｍのタングステン層と膜厚５００ｎｍのアルミニウムとシリコンの合金層と膜厚３０ｎｍの窒化チタン層とを積層した三層の積層構造としてもよい。また、上述のように三層の積層構造とする場合には、ゲート電極層１０１を構成する第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金に代えてアルミニウムとチタンの合金を用いてもよいし、第３の導電膜の窒化チタンに代えてチタンを用いてもよい。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に低抵抗な導電膜を形成することができる。なお、上記の金属材料の窒化物層を、基板１００と、ゲート電極層１０１との間に設けてもよい。
なお、ゲート電極層１０１の側面は、テーパー形状とすることが好ましい。ゲート電極層１０１上には、後の工程で絶縁層、半導体層及び配線層を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極層１０１の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。
また、ゲート電極層１０１を形成する工程によりゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方又は双方と、ゲート電極層１０１とは別に設けてもよい。
次に、ゲート電極層１０１を覆ってゲート絶縁層１０２を形成する（図２（Ｂ）を参照）。ゲート絶縁層１０２は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜を単層で又は積層して形成することができる。また、ゲート絶縁層１０２は、高周波数（１ＧＨｚ程度）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数によりゲート絶縁層１０２を形成すると、緻密な層を形成することができる。ゲート絶縁層１０２を緻密に形成すると、ゲート電極と、ドレイン電極及びソース電極と、の間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁層１０２を酸化窒化シリコンにより形成することで、トランジスタの閾値電圧の変動を抑制することができる。
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、ゲート絶縁層１０２上に複数の結晶領域を含む第１の半導体膜１０３を形成する（図２（Ｃ）を参照）。第１の半導体膜１０３は、複数の結晶領域を含む半導体、代表的には微結晶半導体の生成が可能な混合比で、半導体材料ガスと希釈ガスを反応ガスとし、プラズマを生成して成膜する。具体的には、シランに代表される半導体材料ガスを水素などで希釈した反応ガス（材料ガスともいう）を反応空間内に導入し、所定の圧力を維持してプラズマ、代表的にはグロー放電プラズマを生成し、反応空間内に置かれた被処理基板上に被膜（複数の結晶領域を含む半導体膜）が成膜される。半導体材料ガスとしては、シラン、ジシランに代表される水素化シリコンを用いることができる。水素は希釈ガスの代表例であり、水素化シリコン及び水素に加え、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種または複数種の希ガス元素で希釈し、第１の半導体膜１０３を成膜することもできる。希釈は、水素化シリコンに対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。例えば、第１の半導体膜１０３は、プラズマＣＶＤ装置の処理室（チャンバー、反応室、成膜室、反応空間ともいう）内において、シランに代表される半導体材料ガスを水素などで希釈し、グロー放電プラズマにより形成することができる。なお、水素化シリコンの代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４等の塩化シリコン又はＳｉＦ４等のフッ化シリコンを用いることができる。グロー放電プラズマの生成は、１ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、周波数が１ＧＨｚ以上のマイクロ波の高周波電力を印加しても良い。周波数が１ＧＨｚ以上のマイクロ波プラズマにより形成した膜は電子密度が高く、またマイクロ波プラズマを利用することで水素化シリコンの解離が容易となる。このため、マイクロ波プラズマを用いた複数の結晶領域を含む半導体膜の形成は、周波数が数十ＭＨｚ以上数百ＭＨｚ以下の高周波プラズマＣＶＤ法により形成した場合と比較して、複数の結晶領域を含む半導体膜の作製が容易であり、成膜速度を高めることができ、生産性を向上させることができる。
複数の結晶領域を含む第１の半導体膜１０３は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成するとよい。また、複数の結晶領域を含む半導体膜が微結晶半導体膜である場合、微結晶半導体膜の成膜速度は、非晶質半導体膜の成膜速度の１／１０〜１／１００と遅いため、薄く形成し、スループットを向上させることが好ましい。
次に、第１の半導体膜１０３上に絶縁膜１０５を形成する（図２（Ｄ）を参照）。絶縁膜１０５は、完成する薄膜トランジスタにおいてキャリアの流れを遮断しない厚さとするため、第１の半導体膜１０３表面を変質して形成することが好ましく、プラズマ処理または酸化処理などにより形成することが好ましい。例えば、絶縁膜１０５は、自然酸化膜、プラズマ処理膜、一原子層などの極薄膜を形成することが好ましく、酸化シリコン、窒化シリコン、酸化窒化シリコン、または窒化酸化シリコンなどで形成する。絶縁膜１０５の厚さは０ｎｍより厚く５ｎｍ以下、０ｎｍより厚く３ｎｍ以下、又は０ｎｍより厚く２ｎｍ以下、より好ましくは０ｎｍより厚く０．５ｎｍ以下程度の膜を形成する。絶縁膜１０５は、上層に形成する非晶質構造を有する第２の半導体層に結晶成長が進行するのを防ぐ役割を果たすが、キャリアを流す必要があるため、オン電流を下げないように極薄く形成することが好ましい。そのため、ＣＶＤ法やスパッタリング法などの物理的或いは化学的な成長法を用いて絶縁膜を形成するよりも、半導体膜表面を変質させて絶縁膜を形成する方が好ましい。
例えば、複数の結晶領域を含む第１の半導体膜１０３を成膜した後、大気に曝して形成される自然酸化膜を絶縁膜１０５に適用する。第１の半導体膜１０３を成膜後、該成膜を行った装置から第１の半導体膜１０３が形成された基板を大気雰囲気下に移動することで、第１の半導体膜１０３上に自然酸化膜が形成される。また、酸素を含む雰囲気下又は窒素を含む雰囲気下でプラズマを生成し、酸素ラジカル又は窒素ラジカルの反応により絶縁膜１０５を形成する。その他、オゾン処理を行う、酸化性の薬液によりケミカルオキサイドを形成するなどの酸化処理により形成することもできる。また、水或いは水蒸気を含む雰囲気下でプラズマを生成する、所謂水プラズマ（Ｈ２Ｏプラズマ）により、絶縁膜１０５を形成することもできる。また、酸化処理（或いは窒化処理）とプラズマ処理を組み合わせることもできる。例えば、大気に曝した後、水プラズマ処理を行って絶縁膜１０５を形成してもよい。
ここで、絶縁膜１０５の形成方法は、上述の通りキャリアの流れを遮断しない厚さの極薄い絶縁膜が形成できる方法であれば特に限定されないが、水プラズマを用いることが好ましい。
複数の結晶領域を含む半導体の一である微結晶半導体は、複数の微細な結晶粒が集合して構成されることにより歪みが内在する。それにより、例えば、減圧下で１００℃乃至３００℃に加熱された状態で形成された微結晶半導体膜を、室温、大気圧の状態に戻すと、微結晶半導体膜に内部応力が作用する。これにより、微細な結晶粒間にナノスケールの亀裂（所謂ナノクラック）が生じ、欠陥が生成されることとなる。微結晶半導体膜に生成される欠陥は、キャリアトラップとなるので、オン電流の低下など電気特性に悪影響を及ぼす。
そこで、複数の結晶領域を含む第１の半導体膜１０３を形成した後、水或いは水蒸気を含む雰囲気下で生成するプラズマ、所謂水プラズマ（Ｈ２Ｏプラズマ）を用いたプラズマ処理を行い、絶縁膜１０５を形成する。または、第１の半導体膜１０３を形成し、装置から一旦第１の半導体膜１０３が形成された基板を移動させて大気に曝した後、水プラズマを用いたプラズマ処理を行う。このようにすることで、第１の半導体膜１０３上層に形成する非晶質構造を有する第２の半導体層の結晶化を防ぐ絶縁膜を形成できるとともに、第１の半導体膜１０３の欠陥を補償することができる。また、第１の半導体膜１０３と絶縁膜１０５の界面を良質にすることができる。例えば、第１の半導体膜１０３として微結晶シリコンを適用する場合、水プラズマ処理を行う、或いは大気に曝した後に水プラズマ処理を行うことで、絶縁膜１０５を形成することができる。
水プラズマは、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される水を主成分とするガスを導入してプラズマを生成することで発生させることができる。プラズマ発生法は、特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型（平行平板型）プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、ヘリコン方式などを適用することができる。第１の半導体膜１０３を形成した後、水プラズマによりプラズマ処理を行うことで、第１の半導体膜１０３表面に絶縁膜１０５を形成するとともに、水酸基（ＯＨ基）が作用して微結晶半導体中、微結晶半導体表面または微結晶半導体近傍の欠陥を補償することができる。水プラズマを利用することで、非晶質半導体との層の分離を行うとともに、微結晶半導体の膜質改善を図ることができ、薄膜トランジスタの電気特性向上につなげることができる。
ここで、絶縁膜１０５を形成するプラズマ処理の条件の一例としては、Ｈ２Ｏガスの流量を３００ｓｃｃｍ、チャンバー内の圧力を６６．５Ｐａとし、コイル型の電極に１８００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せず０Ｗとして、第１の半導体膜１０３に１８０秒間のプラズマ処理を行う。なお、０Ｗとする基板側とは、ここでは第１の半導体膜１０３が形成された基板側である。Ｈ２Ｏガスは、例えば、ベーパライザーに代表される気化機構を通して純水を気化させ、チャンバーに導入すればよい。
次に、絶縁膜１０５上に非晶質構造を有する第２の半導体膜１０７を形成する（図２（Ｅ）を参照）。非晶質構造を有する第２の半導体膜１０７、代表的には非晶質半導体膜は、シランに代表される半導体材料ガスを用いて、プラズマを生成して成膜する。半導体材料ガスは、第１の半導体膜１０３と同様の材料を用いることができ、シラン、ジシランに代表される水素化シリコン、フッ化シリコンまたは塩化シリコンに、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して、プラズマＣＶＤ法により形成することができる。または、水素化シリコンの流量の１倍以上１０倍以下、好ましくは１倍以上５倍以下の流量の水素を用いて希釈し、水素を含む非晶質半導体を形成することができる。また、上記水素を含む非晶質半導体に、フッ素、塩素などのハロゲン元素を添加してもよい。
また、非晶質構造を有する第２の半導体膜１０７は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用い、水素または希ガスでスパッタリングして、非晶質半導体を形成することができる。つまり、第２の半導体膜１０７をスパッタリング法により形成することができる。
次に、第２の半導体膜１０７上に一導電型を付与する不純物元素が添加された一導電型の不純物半導体膜１０９を形成する（図２（Ｅ）を参照）。
ここでは、ｎチャネル型の薄膜トランジスタを形成するため、不純物半導体膜１０９は、ドナーとなる一導電型を付与する不純物元素（ｎ型を付与する不純物元素ともよぶ。）を含む半導体膜（不純物半導体膜）を形成する。不純物半導体膜１０９を後にエッチングすることで、ソース領域およびドレイン領域を構成する一対の一導電型の不純物半導体層を形成する。ｎチャネル型の薄膜トランジスタを形成する場合には、ドナーとなる不純物元素としてリンを添加して不純物半導体膜１０９を形成すればよく、シランに代表される半導体材料ガスにフォスフィン（ＰＨ３）等のｎ型を付与する不純物元素を含む気体を加えて形成することができる。不純物半導体膜１０９は、非晶質半導体により形成することができる。非晶質半導体中には結晶粒を含んでいてもよい。または、微結晶半導体であってもよい。不純物半導体膜１０９は３０ｎｍ以上１００ｎｍ以下程度の厚さで形成すればよい。
なお、ｐチャネル型の薄膜トランジスタを形成する場合には、不純物半導体膜１０９として、アクセプターとなる一導電型を付与する不純物元素（ｐ型を付与する不純物元素ともよぶ。）を含む半導体膜（不純物半導体膜）を形成する。代表的なアクセプターとなる不純物元素としてはボロンを添加すれば良く、シランに代表される半導体材料ガスにジボラン（Ｂ２Ｈ６）等のｐ型を付与する不純物元素を含む気体を加えれば良い。
次に、不純物半導体膜１０９上に導電膜１１１を形成する（図３（Ａ）を参照）。
導電膜１１１は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、又は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層１０１に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。不純物半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としても良い。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電膜１１１として、アルミニウム膜をモリブデン膜で挟んだ三層の積層構造とするとよい。
導電膜１１１は、ＣＶＤ法、スパッタリング法又は真空蒸着法を用いて形成する。また、導電膜１１１は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。
次に、導電膜１１１上に第１のレジストマスク１３１を形成する（図３（Ｂ）を参照）。第１のレジストマスク１３１は厚さの異なる二の領域を有し、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。本実施の形態において、複数の結晶領域を含む第１の半導体膜１０３、絶縁膜１０５および非晶質構造を有する第２の半導体膜１０７のパターンを形成する工程と、不純物半導体膜を分離してソース領域およびドレイン領域を構成する一対の不純物半導体層を形成する工程において、多階調マスクを用いることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図５（Ａ−１）及び図５（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図５（Ａ−１）にはグレートーンマスク１８０を示し、図５（Ｂ−１）にはハーフトーンマスク１８５を示す。
図５（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１上に遮光層により形成された遮光部１８２、及び遮光層のパターンにより設けられた回折格子部１８３で構成されている。
回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過量を制御する。なお、回折格子部１８３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回折格子部１８３を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
グレートーンマスク１８０に露光するための光を照射した場合、図５（Ａ−２）に示すように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２および回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１８３における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調整可能である。
図５（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半透光層により形成された半透光部１８７、及び遮光層により形成された遮光部１８８で構成されている。
半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光層と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク１８５に露光するための光を照射した場合、図５（Ｂ−２）に示すように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８および半透光部１８７が設けられていない領域における透光率は１００％となる。また、半透光部１８７における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により、調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有するレジストマスクを形成することができる。
次に、第１のレジストマスク１３１を用いて導電膜１１１、不純物半導体膜１０９、第２の半導体膜１０７、絶縁膜１０５、および第１の半導体膜１０３をエッチングする。この工程により、第１の半導体膜１０３、絶縁膜１０５、第２の半導体膜１０７、不純物半導体膜１０９、導電膜１１１を素子毎に分離する（図３（Ｃ）を参照）。素子毎の分離により、所望の形状にパターン形成された第１の半導体層１０４、絶縁層１０６が得られる。
次に、第１のレジストマスク１３１を後退させて第２のレジストマスク１３２を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。
次に、第２のレジストマスク１３２を用いて導電膜１１１をエッチングし、ソース電極およびドレイン電極を構成する一対の配線層１１２を形成する（図４（Ａ）を参照）。導電膜１１１のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電膜１１１が選択的にエッチングされ、導電膜１１１は第２のレジストマスク１３２よりも内側に後退し、離間した一対の配線層１１２が形成される。したがって、配線層１１２の側面と、下層の不純物半導体膜１０９の側面は一致せず、配線層１１２の側面の外側に、後にソース領域及びドレイン領域を構成する不純物半導体膜１０９の側面が位置する。配線層１１２は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線を構成する配線層と、ソース電極およびドレイン電極を構成する配線層と、は別に設けてもよい。
次に、第２のレジストマスク１３２が形成された状態で、不純物半導体膜１０９をエッチングする（図４（Ｂ）を参照）。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層１１０が得られる。一対の不純物半導体層１１０は分離しており、ソース領域およびドレイン領域を構成する。
また、ソース領域およびドレイン領域を構成する一対の不純物半導体層１１０を形成するエッチングで、第２の半導体膜１０７の一部がエッチングされて凹部が形成され、第２の半導体層１０８が形成される。ここで、凹部には第２の半導体膜１０７の一部が残存するように、不純物半導体膜１０９のエッチングを制御することが好ましい。不純物半導体膜１０９のエッチング後、凹部に残存する第２の半導体膜１０７の膜厚（第２の半導体層１０８の凹部の膜厚）は、前記エッチング前の膜厚の半分程度とすることが好ましい。つまり、エッチングによる一対の不純物半導体層１１０形成後、不純物半導体層１１０下の第２の半導体層において、不純物半導体層１１０と重なる領域と、不純物半導体層１１０と重ならない領域（不純物半導体層１１０の離間された間隙に重なる領域）と、で、膜厚に差が生じている。これは、ソース領域およびドレイン領域を構成する不純物半導体層１１０の形成プロセスにおいて、不純物半導体層１１０と重なる領域の第２の半導体層はエッチングされず、不純物半導体層１１０と重ならない領域の第２の半導体層はエッチングされるからである。
第２のレジストマスク１３２を除去し、本実施の形態に係る薄膜トランジスタを作製することができる（図４（Ｃ）を参照）。本形態では、多階調マスクを用いて、チャネルエッチング型である逆スタガ型の薄膜トランジスタを形成する例について説明した。多階調マスクを用いることで使用するフォトマスクの枚数が低減される。したがって、作製工程を減少させることができる。
本実施の形態に係る薄膜トランジスタは、液晶表示装置または発光表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、開口部を有する絶縁層１１４を形成し、該開口部において一対の配線層１１２により構成されるソース電極又はドレイン電極と接続されるように画素電極層１１６を形成する。この開口部は、フォトリソグラフィ法により形成することができる。その後、当該開口部を介して接続されるように、絶縁層１１４上に画素電極層１１６を設ける（図４（Ｃ）を参照）。このようにして図１に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。
なお、絶縁層１１４は、ゲート絶縁層１０２と同様に形成することができる。絶縁層１１４は、大気中に浮遊する有機物、金属又は水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコンにより設けることが好ましい。
なお、画素電極層１１６は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。画素電極層１１６は、シート抵抗が１００００Ω／ｃｍ２以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等が挙げられる。
画素電極層１１６は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
画素電極層１１６は、配線層１１２等と同様に、フォトリソグラフィ法を用いてエッチングを行い、パターン形成すればよい。
なお、図示していないが、絶縁層１１４と画素電極層１１６との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
本形態に係る薄膜トランジスタは、複数の結晶領域を含む半導体（代表的には微結晶半導体）と非晶質構造を有する半導体（代表的には非晶質半導体）を積層させることで、好適なオフ電流とオン電流の両立を図っている。また、複数の結晶領域を含む半導体と非晶質構造を有する半導体との間にキャリアの流れを遮断しない厚さで絶縁層を設けた構成とすることで、適切な層の分離を行うことができ、電気特性のばらつきを抑制することができる。したがって、良好な電気特性を有する薄膜トランジスタを得ることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本形態では、上記実施の形態と異なる薄膜トランジスタの例について説明する。具体的には、上記実施の形態１で説明した第１の半導体層１０４とは異なる特徴を有する複数の結晶領域を含む半導体層を形成する。
本形態では、上記実施の形態と異なる薄膜トランジスタの例について説明する。具体的には、上記実施の形態１で説明した第１の半導体層１０４とは異なる特徴を有する複数の結晶領域を含む半導体層を形成する。
本形態で説明する複数の結晶領域を含む半導体層は、本薄膜トランジスタのチャネル形成領域として機能する。また、図１に示す薄膜トランジスタにおいて、第１の半導体層１０４として適用する半導体層である。本形態に係る複数の結晶領域を含む半導体層には、結晶質半導体により構成される結晶粒が、非晶質構造を含む半導体層中に離散して存在する。この様子を図６（Ｂ）に示す。
第１の半導体層１５４は複数の結晶領域を含む。ここで、第１の半導体層１５４は、第１の領域１５０及び第２の領域１５２を有する。第１の領域１５０は、非晶質半導体を含む。第２の領域１５２は、離散的に存在する複数の結晶粒１５１と、複数の結晶粒１５１の間に非晶質構造を含む半導体層を有する。第１の領域１５０は、ゲート絶縁層１０２上に接して、ゲート絶縁層１０２との界面から厚さｔ１となる位置まで存在する。第２の領域１５２は、第１の領域１５０上に接して、厚さｔ２となる位置まで存在する。即ち、結晶粒１５１の核生成位置は、ゲート絶縁層１０２の界面からｔ１の位置となるよう第１の半導体層１５４の厚さ方向において制御されている。結晶粒１５１の核生成位置は、第１の半導体層１５４に含まれる窒素濃度により制御されている。
結晶粒１５１の形状は、逆錐形である。ここで、逆錐形とは、多数の平面から構成される面の閉じた曲線または折れ線の周上を一周する点の集合とこの多数の平面から構成される面の外に存在する頂点とを結ぶ線によって作られる単数もしくは複数の面と、で囲まれた立体的形状であって、該頂点が基板側に存在するものをいう。離散的に形成された結晶核のそれぞれが結晶の方位に沿って成長することで、結晶粒は、結晶核を起点として結晶の成長方向と垂直な面の面内方向に拡がるように成長する。また、結晶粒１５１内には単結晶、または双晶を含む。ここで、逆錐形の結晶粒１５１では、側面は面方位が揃っており、側面の断面形状（図６（Ｂ）を参照）は一直線である。そのため、結晶粒１５１は複数の結晶を含んでいる形態よりも単結晶または双晶を含む形態に近いと考えられる。双晶を含む場合には、複数の結晶を含む場合と比較して、ダングリングボンドが少ないため欠陥数が少なく、オフ電流が小さい。また、複数の結晶を含む場合と比較して、粒界が少なく、オン電流が大きい。なお、結晶粒１５１には、複数の結晶を含んでいてもよい。
なお、双晶とは、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることをいう。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する領域は実質的に結晶粒界が存在しないと見なすことができる。
なお、結晶核の生成を抑制或いは妨害する不純物元素として酸素、窒素等があるが、半導体（代表的にはシリコン）中にあってキャリアトラップを生成せず、半導体（代表的にはシリコン）の配位数を減らし、ダングリングボンドを生成する不純物元素（例えば酸素のような不純物元素）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、酸素濃度は５×１０１８／ｃｍ３以下とするとよい。
また、本形態では、ゲート絶縁層１０２の表面に窒素を存在させて第１の半導体層１５４を形成する。ここで、窒素濃度は核生成位置を決定するため重要である。窒素が存在するゲート絶縁層１０２上に第１の半導体層１５４を形成すると、まず、第１の領域１５０が形成され、その後、第２の領域１５２が形成される。ここで、第１の領域１５０と第２の領域１５２との界面の位置は窒素濃度により決定される。窒素濃度が１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下、好ましくは２×１０２０／ｃｍ３以上７×１０２０／ｃｍ３以下のときに結晶核を生成し、第２の領域１５２が形成されることとなる。すなわち、結晶粒１５１の成長の起点となる結晶核の生成位置において、窒素濃度は１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下、好ましくは２×１０２０／ｃｍ３以上７×１０２０／ｃｍ３以下となる。換言すると、逆錐形を有する結晶粒１５１の頂点における窒素濃度は１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下、好ましくは２×１０２０／ｃｍ３以上７×１０２０／ｃｍ３以下である。
また、窒素濃度は、ゲート絶縁層１０２から離れるにつれて徐々に低下する。窒素濃度は、２５ｎｍ以上４０ｎｍ以下の範囲で一桁低下するとよく、３０ｎｍ以上３５ｎｍ以下で一桁低下することがより好ましい。
なお、上記したように結晶核の生成を抑制する不純物元素が高濃度（概ね１×１０２０／ｃｍ３以上）に存在すると、結晶成長も抑制するため、第１の半導体層１５４に含ませる窒素は、半導体層の被成膜面にのみ添加し、または半導体層の成膜初期にのみ導入する。
第１の半導体層１５４上に接して絶縁層１０６が設けられ、該絶縁層１０６上に接して非晶質構造を有する第２の半導体層１０８が設けられている。絶縁層１０６は、非晶質構造を含む半導体層中に逆錐形の結晶粒が離散して存在する第１の半導体層１５４表面に設けられており、第１の半導体層１５４と非晶質構造を有する第２の半導体層１０８との層の分離を行っている。そして、絶縁層１０６は、第１の半導体層１５４に存在する逆錐形の結晶粒から、非晶質構造を有する第２の半導体層１０８へ結晶成長が進行するのを防ぐ役割を果たす。
次に、図１に示す第１の半導体層１０４と代えて、図６（Ｂ）に示す第１の半導体層１５４を用いた薄膜トランジスタの構成および作製方法について説明する。
図７（Ａ）に、本形態に係る薄膜トランジスタの断面図を示す。図７（Ａ）に示す薄膜トランジスタは、図１に示す薄膜トランジスタの第１の半導体層１０４と代えて第１の半導体層１５４が適用されている。
本形態に係る薄膜トランジスタにおいて、第１の半導体層１５４、絶縁層１０６、および第２の半導体層１０８の積層構造は、少なくともチャネル長方向に延在しており、ソース電極およびドレイン電極を構成する一対の配線層１１２の一方から他方へ連続している。第１の半導体層１５４はゲート絶縁層１０２側に位置し、第２の半導体層１０８はソース領域およびドレイン領域を構成する一対の不純物半導体層１１０側に位置している。第１の半導体層１５４と第２の半導体層１０８との間には、絶縁層１０６が設けられている。
本形態の薄膜トランジスタも、オン状態の場合は第１の半導体層１５４をキャリアが流れ、オフ状態の場合は第２の半導体層１０８をリーク電流が流れる。第１の半導体層１５４には、結晶質半導体により構成される結晶粒が存在しており、非晶質構造を有する第２の半導体層１０８よりも高い電気伝導度を有するため、非晶質半導体でチャネル形成領域を構成する薄膜トランジスタよりも高いオン電流を発生させるように作用する。また、非晶質構造を有する第２の半導体層１０８は、結晶質半導体により構成される結晶粒が存在する第１の半導体層１５４よりも低い電気伝導度を有するため、微結晶半導体でチャネル形成領域を構成する薄膜トランジスタよりもオフ電流を低減させるように作用する。つまり、本形態に係る薄膜トランジスタのように、ゲート絶縁層側に第１の半導体層１５４を配置し、ソース領域およびドレイン領域を構成する不純物半導体層側に第２の半導体層１０８を配置することで、オフ電流を低減させるとともにオン電流の向上を両立させることができる。
以下、本形態に係る薄膜トランジスタの作製方法を説明する。ここでは、本形態の特徴の一つである第１の半導体層１５４の形成方法について詳細に説明するため、図７（Ｂ）に示すように、ゲート絶縁層１０２、第１の半導体層１５４（第１の半導体膜１５３）、絶縁膜１０５、第２の半導体膜１０７および不純物半導体膜１０９を形成する方法について説明する。その他の構成は、上記実施の形態１で示した作製工程を用いるものとする。
複数の結晶領域を含む第１の半導体層１５４は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成するとよい。また、上記したように、第１の半導体層１５４は、逆錐形の結晶粒を有する。逆錐形の結晶粒は、例えば、第１の半導体層１５４の酸素濃度を低くし、窒素濃度を酸素濃度よりも高くし、窒素濃度が結晶粒の成長方向に従って低下していくことで、結晶粒の核生成を制御しつつ形成することができる。ここで、窒素濃度は酸素濃度よりも一桁以上高いことが好ましい。より具体的には、ゲート絶縁層１０２と第１の半導体層１５４の界面における酸素濃度を５×１０１８／ｃｍ３以下とし、窒素の濃度を１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下とする。また、酸素濃度を低く抑えて、窒素濃度を酸素濃度よりも高くして形成する手段としては、代表的には以下に示す（１）〜（４）が挙げられる。
酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする手段の一は、（１）第１の半導体層１５４に接するゲート絶縁層１０２に、高濃度に窒素を含ませることである。従って、ゲート絶縁層１０２を窒化シリコンにより形成することである。
酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする異なる手段の一は、（２）第１の半導体層１５４の形成前に、ゲート絶縁層１０２の表面に多量の窒素を存在させることである。ゲート絶縁層１０２の表面に多量の窒素を存在させるためには、ゲート絶縁層１０２の形成後、第１の半導体層１５４の形成前に、ゲート絶縁層１０２の表面を、窒素を含むガスによって生成されるプラズマにより処理すればよい。ここで、窒素を含むガスとしては、例えばアンモニアが挙げられる。
酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする異なる手段の一は、（３）第１の半導体層１５４の形成に用いる処理室（チャンバー）の内壁を、高濃度に窒素を含む膜により覆うことである。高濃度に窒素を含む材料として、例えば窒化シリコンが挙げられる。なお、処理室（チャンバー）内壁を覆う高濃度に窒素を含む膜は、ゲート絶縁層１０２と同時に形成してもよく、工程の簡略化ができるため好ましい。また、この場合には、ゲート絶縁層１０２の形成に用いる処理室（チャンバー）と第１の半導体層１５４の形成に用いる処理室（チャンバー）が同一のものとなるため、装置が小型化される。
酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする異なる手段の一は、（４）第１の半導体層１５４の形成に用いるガスに含まれる酸素の濃度を低く抑え、窒素の濃度を高くすることである。このとき、窒素は第１の半導体層１５４の成膜初期に用いるガスにのみ導入し、または導入する窒素の量を減少させていけばよい。
なお、本形態では第１の半導体層１５４の形成に際して上記手段（１）〜（４）のいずれか一を用いてもよいし、上記手段（１）〜（４）を適宜組み合わせて用いてもよい。
ここで、ゲート絶縁層１０２、第１の半導体膜１５３（第１の半導体層１５４）、絶縁膜１０５（絶縁層１０６）、第２の半導体膜１０７（第２の半導体層１０８）、並びに不純物半導体膜１０９（ソース領域及びドレイン領域を構成する一対の不純物半導体層１１０）を作製する一例について詳細に説明する。これらの層はＣＶＤ法等を用いて形成する。また、ゲート絶縁層１０２は、窒化シリコン膜上に酸化窒化シリコン膜を設けた積層構造とする。このような構造とすることで、窒化シリコン膜により基板中に含まれる電気特性に影響を及ぼす元素（基板がガラスである場合にはナトリウム等の元素）が、第１の半導体層１５４等に侵入することを防止することができる。図８は、これらを形成するに際して用いるＣＶＤ装置の模式図を示す。
図８に示すプラズマＣＶＤ装置６２１は、ガス供給手段６１０及び排気手段６１１に接続されている。
図８に示すプラズマＣＶＤ装置６２１は、処理室６０１と、ステージ６０２と、ガス供給部６０３と、シャワープレート６０４と、排気口６０５と、上部電極６０６と、下部電極６０７と、交流電源６０８と、温度制御部６０９と、を具備する。
処理室６０１は剛性のある素材で形成され、内部を真空排気できるように構成されている。処理室６０１には、上部電極６０６と下部電極６０７が備えられている。なお、図８では、容量結合型（平行平板型）の構成を示しているが、異なる二以上の高周波電力を印加して処理室６０１の内部にプラズマを生成できるものであれば、誘導結合型など他の構成を適用してもよい。
図８に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスをガス供給部６０３から供給する。供給されたガスは、シャワープレート６０４を通って、処理室６０１に導入される。上部電極６０６と下部電極６０７に接続された交流電源６０８により、高周波電力が印加されて処理室６０１内のガスが励起され、プラズマが生成される。また、真空ポンプに接続された排気口６０５によって、処理室６０１内のガスが排気されている。また、温度制御部６０９によって、被処理物を加熱しながらプラズマ処理することができる。
ガス供給手段６１０は、反応ガスが充填されるシリンダ６１２、圧力調整弁６１３、ストップバルブ６１４、マスフローコントローラ６１５などで構成されている。処理室６０１内において、上部電極６０６と下部電極６０７との間には板状に加工され、複数の細孔が設けられたシャワープレート６０４を有する。上部電極６０６に供給される反応ガスは、内部の中空構造を経て、この細孔から処理室６０１内に供給される。
処理室６０１に接続される排気手段６１１は、真空排気と、反応ガスを流す場合において処理室６０１内を所定の圧力に保持するように制御する機能が含まれている。排気手段６１１の構成としては、バタフライバルブ６１６、コンダクタンスバルブ６１７、ターボ分子ポンプ６１８、ドライポンプ６１９などが含まれる。バタフライバルブ６１６とコンダクタンスバルブ６１７を並列に配置する場合には、バタフライバルブ６１６を閉じてコンダクタンスバルブ６１７を動作させることで、反応ガスの排気速度を制御して処理室６０１の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブ６１６を開くことで高真空排気が可能となる。
なお、処理室６０１を１０−５Ｐａよりも低い圧力まで超高真空排気する場合には、クライオポンプ６２０を併用することが好ましい。その他、到達真空度として超高真空まで排気する場合には、処理室６０１の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータを設けても良い。
なお、図８に示すように、処理室６０１内壁の全体を覆って膜が形成されるようにプリコート処理を行うと、処理室（チャンバー）内壁に付着した不純物元素、または処理室（チャンバー）内壁を構成する不純物元素が素子に混入することを防止することができる。本実施の形態では、プリコート処理はシリコンを主成分とする膜を形成すればよく、例えば、非晶質シリコン等を形成すればよい。ただし、この膜には酸素が含まれないことが好ましい。
次に、上記手段（２）を用いた、ゲート絶縁層１０２の形成から不純物半導体膜１０９の形成までについて、図９を参照して以下に説明する。ここでは、ゲート絶縁層１０２は窒化シリコン上に酸化窒化シリコンを積層した構造とし、ゲート絶縁層１０２をアンモニアに曝すことで、ゲート絶縁層１０２表面に窒素を供給する。
まず、ゲート電極層１０１が形成された基板１００をＣＶＤ装置の処理室６０１内にて加熱し、窒化シリコン膜を形成するために、窒化シリコンの成膜に用いる材料ガスを処理室６０１内に導入する（図９の予備処理）。ここでは、一例として、ＳｉＨ４の流量を４０ｓｃｃｍ、Ｈ２の流量を５００ｓｃｃｍ、Ｎ２の流量を５５０ｓｃｃｍ、ＮＨ３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、３７０Ｗのプラズマ放電を行うことで、約１１０ｎｍの窒化シリコン膜を形成する。その後、ＳｉＨ４の供給のみを停止して数秒後にプラズマの放電を停止させる（図９のＳｉＮ成膜）。処理室内にＳｉＨ４が存在する状態でプラズマの放電を停止させると、シリコンを主成分とする粒状物又は粉状物が形成され、歩留まりを低下させる原因となるためである。
次に、窒化シリコンの成膜に用いた材料ガスの導入を止めて、酸化窒化シリコンの成膜に用いる材料ガスを処理室６０１内に導入する（図９のガス置換）。ここでは、一例として、ＳｉＨ４の流量を３０ｓｃｃｍ、Ｎ２Ｏの流量を１２００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃として５０Ｗのプラズマ放電を行うことで、約１１０ｎｍの酸化窒化シリコン膜を形成する。その後、窒化シリコン膜と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図９のＳｉＯＮ成膜）。
上記の工程により、ゲート絶縁層１０２を形成することができる。ゲート絶縁層１０２の形成後、基板１００を処理室６０１から搬出する（図９のｕｎｌｏａｄ）。
基板１００を処理室６０１から搬出した後、処理室６０１に、例えばＮＦ３ガスを導入し、処理室６０１内をクリーニングする（図９のクリーニング処理）。その後、処理室の内壁に保護膜を形成する処理を行う。ここでは、一例として、ＳｉＨ４の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１６０Ｐａ、基板の温度を２８０℃とし、１２０Ｗの出力によりプラズマ放電を行うことで、保護膜として非晶質シリコン膜を形成する。その後、ＳｉＨ４の供給を停止して数秒後にプラズマの放電を停止させる（図９のプレコート処理）。
なお、当該プレコート処理において、非晶質シリコン膜の代わりに、図９の破線で示すように、ゲート絶縁層として形成した窒化シリコン膜と同様の条件で、保護膜として窒化シリコン膜を形成してもよい。
その後、基板１００を処理室６０１内に搬入し、アンモニアガスを処理室６０１内に導入する（図９のｌｏａｄ）。
次に、ゲート絶縁層１０２の表面に窒素を供給する。ここでは、ゲート絶縁層１０２の表面をアンモニアガスに曝すことで窒素を供給する（図９のフラッシュ処理）。また、アンモニアガスには水素を含ませてもよい。ここでは、一例として、処理室６０１内の圧力は概ね２０Ｐａ〜３０Ｐａ、基板の温度は２８０℃とし、処理時間は６０秒間とするとよい。なお、本工程の処理ではゲート絶縁層１０２が形成された基板１００をアンモニアガスに曝すのみであるが、プラズマ処理を行ってもよい。その後、上記処理に用いたガスの導入を止めて、第１の半導体層１５４を形成する第１の半導体膜１５３の成膜に用いる材料ガスを処理室６０１内に導入する（図９のガス置換）。
次に、窒素が供給されたゲート絶縁層１０２上の全面に第１の半導体膜１５３を形成する。第１の半導体膜１５３は、後の工程でパターン形成されて第１の半導体層１５４となるものである。まず、第１の半導体膜１５３の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍとして半導体材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図９の半導体膜成膜）。
上記の例において、第１の半導体膜１５３の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としている。そのため、シリコンは徐々に堆積される。
本実施の形態におけるゲート絶縁層１０２の表面には窒素が供給されている。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、成膜の初期段階ではシリコンの結晶核が生成されない。成膜初期段階で形成されるこの層が、図６（Ｂ）に示す第１の領域１５０となる。第１の半導体膜１５３は一の条件により形成するため、第１の領域１５０と第２の領域１５２は同一の成膜条件により形成されるものである。上記したようにゲート絶縁層１０２の表面に窒素を供給し、該表面上に第１の半導体膜１５３を形成することで、窒素を含む半導体膜（図６（Ｂ）に示す第１の領域１５０）を形成する。第１の半導体膜１５３の形成は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒１５１が形成される。
次に、第１の半導体膜１５３の成膜に用いた材料ガスの導入を止めて、基板１００を処理室６０１から大気雰囲気下に搬出する（図９のｕｎｌｏａｄの絶縁膜形成）。第１の半導体膜１５３が形成された基板１００は大気に曝され、第１の半導体膜１５３上に自然酸化膜が形成され、絶縁膜１０５を形成することができる。
基板１００を処理室６０１から搬出した後、処理室６０１に、例えばＮＦ３ガスを導入し、処理室６０１内をクリーニングする（図９のクリーニング処理）。
次に、基板１００を処理室６０１に搬入し（図９のｌｏａｄ）、第１の半導体膜１５３上に形成された絶縁膜１０５上の全面に第２の半導体膜１０７を形成する。第２の半導体膜１０７は、後の工程でパターン形成されて第２の半導体層１０８となるものである。まず、第２の半導体膜１０７の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を２８０ｓｃｃｍ、Ｈ２の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約１５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図９のａ−Ｓｉ膜成膜）。その後、上記処理に用いたガスの導入を止めて、不純物半導体膜１０９の成膜に用いるガスを導入する（図９のガス置換）。
第２の半導体膜１０７上の全面に不純物半導体膜１０９を形成する。不純物半導体膜１０９は、後の工程でパターン形成されてソース領域及びドレイン領域を構成する一対の不純物半導体層１１０となるものである。まず、不純物半導体膜１０９の成膜に用いる材料ガスを処理室６０１内に導入する。ここでは、一例として、ＳｉＨ４の流量を１００ｓｃｃｍ、ＰＨ３をＨ２により０．５ｖｏｌ％に希釈した混合ガスの流量を１７０ｓｃｃｍとして材料ガスを導入して安定させる。処理室６０１内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図９の不純物半導体膜成膜）。その後、これらのガスを排気する（図９の排気）。
以上説明したように、図２（Ｅ）に示す構成と類似の、不純物半導体膜１０９までを形成することができる。本形態では、第１の半導体膜１０３と代えて、第１の半導体膜１５３が形成される。
次に、逆錐形の形状を有する結晶粒を含む第１の半導体層１５４（第１の半導体膜１５３）を形成する他の手段として、上記手段（１）を用いる例を説明する。
ここでは、半導体層に接するゲート絶縁層を窒化シリコンにより形成することで、半導体層の窒素濃度を制御し、逆錐形の形状を有する結晶粒を含む半導体層を形成する。ゲート絶縁層１０２から不純物半導体膜１０９の形成までについて、図１０を参照して以下に説明する。
まず、ゲート電極層１０１が形成された基板１００をＣＶＤ装置の処理室（チャンバー）内にて加熱し、窒化シリコン膜を形成するために、窒化シリコンの成膜に用いる材料ガスを処理室内に導入する（図１０の予備処理）。ここでは、一例として、ＳｉＨ４の流量を４０ｓｃｃｍ、Ｈ２の流量を５００ｓｃｃｍ、Ｎ２の流量を５５０ｓｃｃｍ、ＮＨ３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、３７０Ｗのプラズマ放電を行うことで、約３００ｎｍの窒化シリコンを形成する。その後、ＳｉＨ４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１０のＳｉＮ成膜）。
次に、窒化シリコンの成膜に用いる材料ガスの導入を止めて、第１の半導体膜１５３の成膜に用いる材料ガスを処理室内に導入する（図１０のガス置換）。
次に、ゲート絶縁層１０２上の全面に第１の半導体膜１５３を形成する。第１の半導体膜１５３は、後の工程でパターン形成されて第１の半導体層１５４となるものである。まず、第１の半導体膜１５３の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１０の半導体膜成膜）。
上記の例において、第１の半導体膜１５３の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としており、シリコンは徐々に堆積される。
ここで、ゲート絶縁層１０２において、少なくとも第１の半導体膜１５３に接する最上層は窒化シリコンで形成されているため、ゲート絶縁層１０２の表面には多量の窒素が存在する。上記したように、窒素はシリコンの結晶の核生成を抑制する。そのため、成膜の初期段階ではシリコンの結晶核が生成されない。成膜初期段階で形成されるこの層が、図６（Ｂ）に示す第１の領域１５０となる。第１の半導体膜１５３は一の条件により形成するため、第１の領域１５０と第２の領域１５２は同じ条件により形成されるものである。上記したようにゲート絶縁層１０２の表面に窒素を供給し、該表面上に第１の半導体膜１５３を形成することで、窒素を含む半導体膜（図６（Ｂ）に示す第１の領域１５０）を形成する。該半導体膜の形成は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒１５１が形成される。なお、ここで結晶粒１５１の成長の起点となる結晶核の生成位置において、窒素濃度は１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下、好ましくは２×１０２０／ｃｍ３以上７×１０２０／ｃｍ３以下となる。
なお、結晶核の生成を抑制する不純物元素として酸素、窒素等があるが、シリコン中にあってキャリアトラップを生成せず、シリコンの配位数を減らすが、ダングリングボンドを生成する不純物元素（例えば酸素のような不純物）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、酸素濃度は５×１０１８／ｃｍ３以下とするとよい。
次に、第１の半導体膜１５３の成膜に用いた材料ガスの導入を止めて、基板１００を処理室６０１から大気雰囲気下に搬出する（図１０のｕｎｌｏａｄの絶縁膜形成）。第１の半導体膜１５３が形成された基板１００は大気に曝され、第１の半導体膜１５３上に自然酸化膜が形成され、絶縁膜１０５を形成することができる。
基板１００を処理室６０１から搬出した後、処理室６０１に、例えばＮＦ３ガスを導入し、処理室６０１内をクリーニングする（図１０のクリーニング処理）。
次に、基板１００を処理室６０１に搬入し（図１０のｌｏａｄ）、第１の半導体膜１５３上に形成された絶縁膜１０５上の全面に第２の半導体膜１０７を形成する。第２の半導体膜１０７は、後の工程でパターン形成されて第２の半導体層１０８となるものである。まず、第２の半導体膜１０７の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を２８０ｓｃｃｍ、Ｈ２の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約１５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１０のａ−Ｓｉ膜成膜）。その後、上記処理に用いたガスの導入を止めて、不純物半導体膜１０９の成膜に用いるガスを導入する（図１０のガス置換）。
第２の半導体膜１０７上の全面に不純物半導体膜１０９を形成する。不純物半導体膜１０９は、後の工程でパターン形成されて、ソース領域及びドレイン領域を構成する一対の不純物半導体層１１０となるものである。まず、不純物半導体膜１０９の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１００ｓｃｃｍ、ＰＨ３をＨ２により流量で０．５ｖｏｌ％に希釈した混合ガスの流量を１７０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１０の不純物半導体膜成膜）。その後、これらのガスを排気する（図１０の排気）。
上記説明したように、少なくとも半導体膜（半導体層）に接するゲート絶縁層を窒化シリコンにより形成することで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることができ、逆錐形の形状を有する結晶粒を含む第１の半導体膜１５３（第１の半導体層１５４）を形成することができる。
次に、逆錐形の形状を有する結晶粒を含む第１の半導体層１５４（第１の半導体膜１５３）を形成する他の手段として、上記手段（３）を用いる例を説明する。
ここでは、半導体膜（半導体層）の成膜前に処理室内をクリーニングし、その後窒化シリコン膜によりチャンバー内壁を覆うことで半導体層に窒素を含ませて、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする。ゲート絶縁層１０２の形成から不純物半導体膜１０９の形成までについて、図１１を参照して以下に説明する。
まず、ゲート電極層１０１が形成された基板１００をＣＶＤ装置の処理室内（チャンバー内）にて加熱し、窒化シリコン膜を形成するために、窒化シリコンの成膜に用いる材料ガスを処理室内に導入する（図１１の予備処理）。ここでは、一例として、ＳｉＨ４の流量を４０ｓｃｃｍ、Ｈ２の流量を５００ｓｃｃｍ、Ｎ２の流量を５５０ｓｃｃｍ、ＮＨ３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、３７０Ｗのプラズマ放電を行うことで、約１１０ｎｍの窒化シリコンを形成する。その後、ＳｉＨ４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１１のＳｉＮ成膜）。
次に、窒化シリコンの成膜に用いる材料ガスの導入を止めて、酸化窒化シリコンの成膜に用いる材料ガスを処理室内に導入する（図１１のガス置換）。ここでは、一例として、ＳｉＨ４の流量を３０ｓｃｃｍ、Ｎ２Ｏの流量を１２００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃として５０Ｗのプラズマ放電を行うことで、約１１０ｎｍの酸化窒化シリコンを形成する。その後、窒化シリコン膜と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１１のＳｉＯＮ成膜）。
上記の工程により、ゲート絶縁層１０２を形成することができる。ゲート絶縁層１０２の形成後、基板１００を処理室６０１から搬出する（図１１のｕｎｌｏａｄ）。
次に、ゲート絶縁層１０２が形成された基板１００を処理室６０１から搬出後、処理室６０１にＮＦ３ガスを導入し、処理室内をクリーニングする（図１１のクリーニング処理）。その後、ゲート絶縁層１０２と同様に窒化シリコン膜を形成する処理を行う（図１１のプレコート処理）。この処理により、処理室６０１の内壁に窒化シリコン膜が形成される。その後、基板１００を処理室６０１に搬入し、第１の半導体膜１５３の成膜に用いる材料ガスを処理室内に導入する（図１１のｌｏａｄ）。
次に、ゲート絶縁層１０２上の全面に第１の半導体膜１５３を形成する。第１の半導体膜１５３は、後の工程でパターン形成されて第１の半導体層１５４となるものである。まず、第１の半導体膜１５３の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１１の半導体膜成膜）。
上記の例において、第１の半導体膜１５３の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としており、シリコンは徐々に堆積される。
本実施の形態におけるゲート絶縁層１０２の表面には窒素が存在する。上記したように、窒素はシリコンの結晶の核生成を抑制する。そのため、成膜の初期段階ではシリコンの結晶核が生成されない。成膜初期段階で形成されるこの層が、図６（Ｂ）に示す第１の領域１５０となる。第１の半導体膜１５３は一の条件により形成するため、第１の領域１５０と第２の領域１５２は同じ条件により形成されるものである。上記したようにゲート絶縁層１０２の表面に窒素を供給し、該表面上に第１の半導体膜１５３を形成することで、窒素を含む半導体膜（図６（Ｂ）に示す第１の領域１５０）を形成する。該半導体膜の形成は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒１５１が形成される。
次に、第１の半導体膜１５３の成膜に用いた材料ガスの導入を止めて、基板１００を処理室６０１から大気雰囲気下に搬出する（図１１のｕｎｌｏａｄの絶縁膜形成）。第１の半導体膜１５３が形成された基板１００は大気に曝され、第１の半導体膜１５３上に自然酸化膜が形成され、絶縁膜１０５を形成することができる。
基板１００を処理室６０１から搬出した後、処理室６０１に、例えばＮＦ３ガスを導入し、処理室６０１内をクリーニングする（図１１のクリーニング処理）。
次に、基板１００を処理室６０１に搬入し（図１１のｌｏａｄ）、第１の半導体膜１５３上に形成された絶縁膜１０５上の全面に第２の半導体膜１０７を形成する。第２の半導体膜１０７は、後の工程でパターン形成されて第２の半導体層１０８となるものである。まず、第２の半導体膜１０７の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を２８０ｓｃｃｍ、Ｈ２の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約１５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１１のａ−Ｓｉ膜成膜）。その後、上記処理に用いたガスの導入を止めて、不純物半導体膜１０９の成膜に用いるガスを導入する（図１１のガス置換）。
第２の半導体膜１０７上の全面に不純物半導体膜１０９を形成する。不純物半導体膜１０９は、後の工程でパターン形成されてソース領域及びドレイン領域を構成する一対の不純物半導体層１１０となるものである。まず、不純物半導体膜１０９の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１００ｓｃｃｍ、ＰＨ３をＨ２により流量で０．５ｖｏｌ％に希釈した混合ガスの流量を１７０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１１の不純物半導体膜成膜）。その後、これらのガスを排気する（図１１の排気）。
上記説明したように、少なくとも半導体膜を形成する直前に処理室の内壁を窒化シリコン膜により覆うことで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることが可能であり、逆錐形の形状を有する結晶粒を含む半導体膜（半導体層）を形成することができる。
また、処理室の内壁を窒化シリコンにより覆うことで、処理室の内壁を構成する元素等が半導体膜（半導体層）に混入することをも防ぐことができる。
なお、上記の説明では、窒化シリコン膜上に酸化窒化シリコン膜を積層してゲート絶縁層１０２を形成したため、ゲート絶縁層１０２の形成後にクリーニング処理とプレコート処理を行う形態について説明したが、手段（１）と組み合わせて実施してもよい。すなわち、ゲート絶縁層１０２を窒化シリコンにより形成し、ゲート絶縁層１０２の形成がプレコート処理を兼ねていてもよい。ゲート絶縁層１０２の形成がプレコート処理を兼ねることで、工程が簡略化し、スループットを向上させることができる。
次に、逆錐形の形状を有する結晶粒を含む第１の半導体層１５４（第１の半導体膜１５３）を形成する他の手段として、上記手段（４）を用いる例を説明する。
ここでは、半導体膜（半導体層）の成膜初期のガスに窒素を混入させることで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする。ゲート絶縁層１０２から不純物半導体膜１０９の形成までについて、図１２を参照して以下に説明する。
まず、ゲート電極層１０１が形成された基板１００をＣＶＤ装置の処理室内（チャンバー内）にて加熱し、窒化シリコン膜を形成するために、窒化シリコンの成膜に用いる材料ガスを処理室内に導入する（図１２の予備処理）。ここでは、一例として、ＳｉＨ４の流量を４０ｓｃｃｍ、Ｈ２の流量を５００ｓｃｃｍ、Ｎ２の流量を５５０ｓｃｃｍ、ＮＨ３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させる。処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、３７０Ｗのプラズマ放電を行うことで、約１１０ｎｍの窒化シリコンを形成する。その後、ＳｉＨ４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１２のＳｉＮ成膜）。
次に、窒化シリコンの成膜に用いる材料ガスの導入を止めて、酸化窒化シリコンの成膜に用いる材料ガスを処理室内に導入する（図１２のガス置換）。ここでは、一例として、ＳｉＨ４の流量を３０ｓｃｃｍ、Ｎ２Ｏの流量を１２００ｓｃｃｍとし、材料ガスを導入して安定させる。処理室内の圧力を４０Ｐａ、基板の温度を２８０℃として５０Ｗのプラズマ放電を行うことで、約１１０ｎｍの酸化窒化シリコンを形成する。その後、窒化シリコン膜と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１２のＳｉＯＮ成膜）。
次に、ゲート絶縁層１０２上の全面に第１の半導体膜１５３を形成する。第１の半導体膜１５３は、後の工程でパターン形成されて第１の半導体層１５４となるものである。酸化窒化シリコンの成膜に用いる材料ガスの導入を止めて（図１２のガス置換）、第１の半導体膜１５３の成膜に用いる材料ガスに窒素を含ませて処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍ、Ｎ２の流量を１０００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗのプラズマ放電を行う。その後、Ｎ２の流量のみを０として半導体膜を成長させて、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１２の半導体膜成膜）。
上記の例において、第１の半導体膜１５３の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としており、シリコンは徐々に堆積される。
本実施の形態における第１の半導体膜１５３の成膜初期のガスには窒素が含まれている。上記したように、窒素はシリコンの結晶の核生成を抑制する。そのため、成膜初期の段階ではシリコンの結晶核が生成されない。成膜初期の段階で形成されるこの層が、図６（Ｂ）に示す第１の領域１５０となる。第１の半導体膜１５３は一の条件により形成するため、第１の領域１５０と第２の領域１５２は同じ条件により形成されるものである。上記したように、成膜初期のガスに窒素を含ませて第１の半導体膜１５３を形成することで、窒素を含む半導体膜（図６（Ｂ）に示す第１の領域１５０）を形成する。該半導体膜の形成は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒１５１が形成される。
次に、第１の半導体膜１５３の成膜に用いた材料ガスの導入を止めて、基板１００を処理室６０１から大気雰囲気下に搬出する（図１２のｕｎｌｏａｄの絶縁膜形成）。第１の半導体膜１５３が形成された基板１００は大気に曝され、第１の半導体膜１５３上に自然酸化膜が形成され、絶縁膜１０５を形成することができる。
基板１００を処理室６０１から搬出した後、処理室６０１に、例えばＮＦ３ガスを導入し、処理室６０１内をクリーニングする（図１２のクリーニング処理）。
次に、基板１００を処理室６０１に搬入し（図１２のｌｏａｄ）、第１の半導体膜１５３上に形成された絶縁膜１０５上の全面に第２の半導体膜１０７を形成する。第２の半導体膜１０７は、後の工程でパターン形成されて第２の半導体層１０８となるものである。まず、第２の半導体膜１０７の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を２８０ｓｃｃｍ、Ｈ２の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約１５０ｎｍの半導体層を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１２のａ−Ｓｉ膜成膜）。その後、上記処理に用いたガスを止めて、不純物半導体膜１０９の成膜に用いるガスを導入する（図１２のガス置換）。
第２の半導体膜１０７上の全面に不純物半導体膜１０９を形成する。不純物半導体膜１０９は、後の工程でパターン形成されてソース領域及びドレイン領域を構成する一対の不純物半導体層１１０となるものである。まず、不純物半導体膜１０９の成膜に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１００ｓｃｃｍ、ＰＨ３をＨ２により流量で０．５ｖｏｌ％に希釈した混合ガスの流量を１７０ｓｃｃｍとして材料ガスを導入して安定させる。処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、６０Ｗのプラズマ放電を行うことで、約５０ｎｍの半導体膜を形成することができる。その後、上記した窒化シリコン膜等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１２の不純物半導体膜成膜）。その後、これらのガスを排気する（図１２の排気）。
上記説明したように、半導体膜（半導体層）の成膜初期のガスに窒素を含ませることで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることが可能であり、逆錐形の形状を有する結晶粒を含む半導体膜（半導体層）を形成することができる。
以上、説明したように、一つの手段或いは複数の手段を組み合わせて用いることで、逆錐形の形状を有する結晶粒を含む半導体層を形成することができる。本形態のように、ゲート絶縁層側に逆錐形の形状を有する結晶粒を含む半導体層を設け、ソース領域およびドレイン領域側に第２の半導体層を設けることで、オフ電流を低減し、オン電流を高めることが可能となる。また、逆錐形の形状を有する結晶粒を含む半導体層上に絶縁層を設けることで、上層に形成される第２の半導体層との層の分離ができ、電気特性のばらつきを低減することができる。
なお、上記説明では、第１の半導体層１５４と第２の半導体層１０８との間に設けられる絶縁層１０６を、大気に曝して形成する例を説明したが、もちろん、上記実施の形態１に示した水プラズマ処理などのプラズマ処理や酸化処理などを用いて形成することもできる。水プラズマ処理を用いることで、下層の第１の半導体層１５４の膜質改善を図ることができる。また、本形態のように、逆錐形の結晶粒が離散的に存在する第１の半導体層１５４を形成することで、微結晶半導体よりも粒界が少ないことが考えられ、その結果、水プラズマによる欠陥補償の効果を高めることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本形態では、上記実施の形態と異なる薄膜トランジスタの作製工程について説明する。
本形態では、上記実施の形態と異なる薄膜トランジスタの作製工程について説明する。
図１３に、本形態に係る薄膜トランジスタの上面図及び断面図を示す。図１３に示す薄膜トランジスタは、図１に示す薄膜トランジスタと類似の構成を有している。図１３に示す薄膜トランジスタと、図１に示す薄膜トランジスタの主要な相違点は、ソース電極およびドレイン電極を構成する配線層が、第１の半導体層、絶縁層、第２の半導体層、およびソース領域およびドレイン領域を構成する不純物半導体層の側面を覆うように形成されている点にある。
図１３に示す薄膜トランジスタは、基板２００上に設けられたゲート電極層２０１と、該ゲート電極層２０１を被覆するゲート絶縁層２０２と、該ゲート絶縁層２０２上に設けられた第１の半導体層２０４と、該第１の半導体層２０４上に接して設けられた絶縁層２０６と、該絶縁層２０６上に接して設けられた第２の半導体層２０８と、該第２の半導体層２０８上に接し、離間して設けられた一対の不純物半導体層２１０と、一対の不純物半導体層２１０に接し、離間して設けられた一対の配線層２１２と、で構成される、所謂逆スタガ型の薄膜トランジスタである。一対の不純物半導体層２１０は、ソース領域およびドレイン領域を構成する。また、一対の配線層２１２は、ソース電極およびドレイン電極を構成する。離間して設けられた一対の不純物半導体層２１０に対応して、一対の配線層２１２が離間して設けられている。配線層２１２上には、保護層として機能する保護絶縁層２１４が設けられている。また、各層は所望の形状にパターン形成されている。
本形態に係る薄膜トランジスタにおいても、第１の半導体層２０４、絶縁層２０６、および第２の半導体層２０８の積層構造は、少なくともチャネル長方向に延在している。また、ソース電極およびドレイン電極を構成する一対の配線層２１２の一方から他方へ連続して、第１の半導体層２０４、絶縁層２０６、および第２の半導体層２０８の積層構造が設けられている。
第１の半導体層２０４は複数の結晶領域を含み、第２の半導体層２０８は非晶質構造を有し、第１の半導体層２０４と第２の半導体層２０８との間にキャリアの流れを遮断しない厚さで絶縁層２０６が設けられている。第１の半導体層２０４がゲート絶縁層２０２側に位置し、ソース領域およびドレイン領域を構成する一対の不純物半導体層２１０側に第２の半導体層２０８が位置している。したがって、電気特性のばらつきが低減され、好適なオフ電流とオン電流が両立された、良好な電気特性を有する薄膜トランジスタを得ることができる。
次に、図１３に示す薄膜トランジスタの作製方法について説明する。本実施の形態では、ｎチャネル型の薄膜トランジスタの作製方法について説明する。なお、図１に示す薄膜トランジスタの作製方法と重複する部分に関しては、省略或いは簡略化して説明する。
上記実施の形態１の図２（Ａ）〜図２（Ｅ）までと同様の工程を行い、基板２００上にゲート電極層２０１を間に介して、ゲート絶縁層２０２、第１の半導体膜２０３、絶縁膜２０５、第２の半導体膜２０７、および一導電型の不純物半導体膜２０９を形成する（図１４（Ａ）を参照）。各構成の材料および作製方法は、基板２００は基板１００、ゲート電極層２０１はゲート電極層１０１、ゲート絶縁層２０２はゲート絶縁層１０２、第１の半導体膜２０３は第１の半導体膜１０３、絶縁膜２０５は絶縁膜１０５、第２の半導体膜２０７は第２の半導体膜１０７、不純物半導体膜２０９は不純物半導体膜１０９に準じる。
なお、第１の半導体膜２０３は、上記実施の形態２の第１の半導体膜１５３を適用してもよい。
また、絶縁膜２０５は、第１の半導体膜２０３表面を変質して形成することが好ましく、上記実施の形態１の絶縁膜１０５と同様、水プラズマ処理を用いる、或いは自然酸化膜を形成した後に水プラズマ処理を行い形成することが好ましい。水プラズマ処理を用いることで、第１の半導体膜２０３から第２の半導体膜２０７への結晶成長の進行を防ぐ酸化膜を形成できるとともに、第１の半導体膜２０３の欠陥補償を行うことができる。その結果、薄膜トランジスタの電気特性向上につなげることができる。もちろん、自然酸化膜や、その他のプラズマ処理により形成する絶縁膜を適用することもできる。
次に、不純物半導体膜２０９上に第１のレジストマスク２３１を形成する（図１４（Ｂ）を参照）。第１のレジストマスク２３１は、フォトマスクを用いてレジストマスクを形成する。
次に、第１のレジストマスク２３１を用いて不純物半導体膜２０９、第２の半導体膜２０７、絶縁膜２０５、および第１の半導体膜２０３をエッチングする。この工程により、第１の半導体膜２０３、絶縁膜２０５、第２の半導体膜２０７、不純物半導体膜２０９を素子毎に分離する（図１４（Ｃ）を参照）。素子毎の分離により、所望の形状にパターン形成された第１の半導体層２０４、絶縁層２０６が得られる。この後、第１のレジストマスク２３１を除去する（図１５（Ａ）を参照）。
次に、ゲート絶縁層２０２および不純物半導体膜２０９上に、導電膜２１１を形成する。導電膜２１１は、不純物半導体膜２０９、第２の半導体膜２０７、絶縁層２０６および第１の半導体層２０４の側面を覆うように形成する（図１５（Ｂ）を参照）。導電膜２１１の材料及び作製方法は、上記実施の形態１の導電膜１１１に準じる。
次に、導電膜２１１上に第２のレジストマスク２３２を形成する（図１５（Ｃ）を参照）。第２のレジストマスク２３２は、第１のレジストマスク２３１と同様に、フォトマスクを用いて形成する。
次に、第２のレジストマスク２３２を用いて導電膜２１１をエッチングし、一対の配線層２１２を形成する（図１６（Ａ）を参照）。一対の配線層２１２は、ソース電極及びドレイン電極を構成する。導電膜２１１のエッチングは、上述の導電膜１１１のエッチングと同様、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電膜２１１が選択的にエッチングされ、導電膜２１１は第２のレジストマスク２３２よりも内側に後退し、分離した一対の配線層２１２が形成される。ウエットエッチングを適用することで、離間して設けられた一対の配線層２１２の間において、対向する一対の配線層２１２の側面と、後に形成される対向する一対の不純物半導体層の側面は一致せず、配線層２１２の側面の外側に、ソース領域及びドレイン領域を構成する一対の不純物半導体層の側面が形成される。配線層２１２は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線を構成する配線層と、ソース電極及びドレイン電極を構成する配線層とは別に設けてもよい。
次に、第２のレジストマスク２３２が形成された状態で、不純物半導体膜２０９をエッチングする（図１６（Ｂ）を参照）。このエッチングで、所望の形状にパターン形成された一対の不純物半導体層２１０が得られる。一対の不純物半導体層２１０は離間しており、ソース領域および領域を構成する。
また、上記実施の形態１の図４（Ｂ）と同様、不純物半導体膜を分離し、ソース領域およびドレイン領域を構成する一対の不純物半導体層２１０を形成するエッチングで、第２の半導体膜２０７の一部がエッチングされて凹部が形成され、第２の半導体層２０８が形成される。凹部には第２の半導体膜２０７の一部が残存するように、不純物半導体膜２０９のエッチングを制御することが好ましい。
第２のレジストマスク２３２を除去し、本実施の形態に係る薄膜トランジスタを作製することができる。なお、本実施の形態に係る薄膜トランジスタも、上記実施の形態１と同様に液晶表示装置またはＥＬ表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。図１６（Ｃ）では、薄膜トランジスタを覆って保護絶縁層２１４が形成する例を示している。該保護絶縁層に形成された開口部を介して、画素電極層２１６と、ソース電極及びドレイン電極を構成する一対の配線層２１２のうち一方と、が接続している。保護絶縁層２１４は絶縁層１１４、画素電極層２１６は画素電極層１１６の説明に準じる。このようにして図１３に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。
以上により、電気特性のばらつきが低減され、オフ電流とオン電流の好適な特性を両立させた、良好な電気特性を有する薄膜トランジスタを得ることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本形態では、上記実施の形態と異なる薄膜トランジスタの作製方法の例について説明する。具体的には、不純物半導体膜をエッチングして、ソース領域およびドレイン領域を形成する一対の不純物半導体層を形成するとともに、該一対の不純物半導体層の下層に位置する半導体層の一部がエッチングされた後の処理について説明する。
本形態では、上記実施の形態と異なる薄膜トランジスタの作製方法の例について説明する。具体的には、不純物半導体膜をエッチングして、ソース領域およびドレイン領域を形成する一対の不純物半導体層を形成するとともに、該一対の不純物半導体層の下層に位置する半導体層の一部がエッチングされた後の処理について説明する。
ここでは、上記実施の形態１で示した作製工程を用いて説明する。図４（Ｂ）に示すように、第２のレジストマスク１３２が形成された状態で、不純物半導体膜１０９をエッチングし、所望の形状にパターン形成された一対の不純物半導体層１１０を得る。このとき、一対の不純物半導体層１１０下に位置する第２の半導体膜１０７の一部がエッチングされ凹部が形成された、第２の半導体層１０８が得られている（図１７（Ａ）参照）。
次に、第２のレジストマスク１３２が形成された状態で、ドライエッチングを行う。ドライエッチング条件は、露出している第２の半導体層１０８にダメージが入らず、且つ該第２の半導体層１０８に対するエッチングレートが低い条件を用いる。つまり、露出している第２の半導体層１０８表面にほとんどダメージを与えず、且つ露出している第２の半導体層１０８の膜厚がほとんど減少しない条件を用いる。露出している第２の半導体層１０８は、第２の半導体層１０８に形成された凹部の表面に相当する。エッチングガスとしては、塩素系ガスを用い、代表的にはＣｌ２ガスを用いる。また、エッチング方法については特に限定はなく、ＩＣＰ方式の他、ＣＣＰ方式、ＥＣＲ方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
ここで、上記ドライエッチング条件の一例としては、Ｃｌ２ガスの流量を１００ｓｃｃｍ、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板１００（第２の半導体層１０８が形成された基板）側には電力を投入せず０Ｗとして、３０秒間のエッチングを行う。チャンバー内壁の温度は約８０℃とすることが好ましい。
また、上記ドライエッチングは、エッチングガスにＣＦ４ガスを用いた条件で行うことができる。一例としては、ＣＦ４ガスの流量を１００ｓｃｃｍ、チャンバー内の圧力を０．６７Ｐａ、下部電極を−１０℃とし、上部電極のコイルに１０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板１００（第２の半導体層１０８が形成された基板）側には電力を投入せず０Ｗとして、３０秒間のエッチングを行う。
次に、第２のレジストマスク１３２が形成された状態で、水プラズマ処理を行い（図１７（Ｂ）参照）、第２のレジストマスク１３２を除去する（図１７（Ｃ）を参照）。
水プラズマ処理は、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される水を主成分とするガスを導入し、プラズマを生成して、行うことができる。水プラズマにより第２のレジストマスク１３２を除去することができる。また、水プラズマ処理、あるいは、大気に曝した後に水プラズマ処理を行うことで、露出している半導体層上に酸化膜（一原子層を含む）が形成される場合もある。
上述のように、一対の不純物半導体層１１０を形成した後、第２の半導体層１０８にダメージを与えない条件で更なるドライエッチングを行うことで、露出した第２の半導体層１０８上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクを除去することができる。本形態で示す処理を適用することで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気特性のばらつきを低減することができる。
以下、図４（Ｃ）に示すように、保護絶縁層を形成し、該保護絶縁層に形成された開口を埋めるように画素電極層を形成してもよい。
なお、本形態では、上記実施の形態１に示した作製工程で説明したが、もちろん上記実施の形態２、実施の形態３に示す作製工程に適用することもできる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、表示装置の一形態として、実施の形態３で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図１８乃至図２０を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
本実施の形態では、表示装置の一形態として、実施の形態３で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図１８乃至図２０を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図１８と図１９は、ＶＡ型液晶パネルの画素構造を示している。図１９は本形態で示す画素構造の平面図であり、図１９中に示す切断線Ｙ−Ｚに対応する断面構造を図１８に表している。以下の説明ではこの両図を参照して説明する。
本形態で示す画素構造は、基板５００上に設けられた一つの画素に複数の画素電極が有り、それぞれの画素電極に平坦化膜５２２およびパッシベーション膜５２０を介して薄膜トランジスタが接続されている。各薄膜トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
画素電極５２４は、コンタクトホール５２３において、配線５１８で薄膜トランジスタ５２８と接続している。また、画素電極５２６は、コンタクトホール５２７において、配線５１９で薄膜トランジスタ５２９と接続している。薄膜トランジスタ５２８のゲート配線５０２と、薄膜トランジスタ５２９のゲート配線５０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線５１６は、薄膜トランジスタ５２８と薄膜トランジスタ５２９で共通に用いられている。薄膜トランジスタ５２８及び薄膜トランジスタ５２９は実施の形態３で示す方法を用いて作製することができる。もちろん、薄膜トランジスタ５２８及び薄膜トランジスタ５２９は他の実施の形態で示す方法を用いて作製することもできる。
画素電極５２４と画素電極５２６の形状は異なっており、スリット５２５によって分離されている。Ｖ字型に広がる画素電極５２４の外側を囲むように画素電極５２６が形成されている。画素電極５２４と画素電極５２６に印加する電圧のタイミングを、薄膜トランジスタ５２８及び薄膜トランジスタ５２９により異ならせることで、液晶の配向を制御している。ゲート配線５０２とゲート配線５０３は異なるゲート信号を与えることで、薄膜トランジスタ５２８と薄膜トランジスタ５２９の動作タイミングを異ならせることができる。また、画素電極５２４、５２６上に配向膜５４８が形成されている。
対向基板５０１には、遮光膜５３２、着色膜５３６、対向電極５４０が形成されている。また、着色膜５３６と対向電極５４０の間には平坦化膜５３７が形成され、液晶の配向乱れを防いでいる。また、対向電極５４０上に配向膜５４６が形成される。図２０に対向基板５０１側の画素構造を示す。対向電極５４０は異なる画素間で共通化されている電極であり、該対向電極５４０にはスリット５４１が形成されている。スリット５４１と、画素電極５２４及び画素電極５２６側のスリット５２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。その結果、液晶が配向する方向を場所によって異ならせることができ、視野角を広げることができる。
画素電極５２４と液晶層５５０と対向電極５４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極５２６と液晶層５５０と対向電極５４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
なお、ここでは、液晶表示装置として、ＶＡ型の液晶表示装置を示したが、本発明に係る薄膜トランジスタを用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置、その他の液晶表示装置に用いることができる。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、素子間の電気特性のばらつきが低減されているため、輝度のばらつきが低減され、画質の向上した液晶表示装置を作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、表示装置の一形態として、実施の形態３で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図２１（Ａ）に、画素の平面図の一形態を示し、図２１（Ｂ）に図２１（Ａ）中の切断線Ａ−Ｂに対応する断面構造の一形態を示す。
本実施の形態では、表示装置の一形態として、実施の形態３で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図２１（Ａ）に、画素の平面図の一形態を示し、図２１（Ｂ）に図２１（Ａ）中の切断線Ａ−Ｂに対応する断面構造の一形態を示す。
発光装置としては、本形態ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として実施の形態３を用いる例を示す。もちろん、本形態で示す薄膜トランジスタは、他の実施の形態に示す薄膜トランジスタを用いることができる。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらに発光層を誘電体層で挟み込んだものを電極で挟んだ構造であり、発光メカニズムは金属原子の内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタ、及び発光素子の駆動を制御する薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
図２１（Ａ）及び図２１（Ｂ）において、第１の薄膜トランジスタ２８１ａは画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第２の薄膜トランジスタ２８１ｂは発光素子２８２への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。
第１の薄膜トランジスタ２８１ａのゲート電極は走査線２８３ａに、ソース電極またはドレイン電極の一方は信号線２８４ａに接続され、ソース電極またはドレイン電極の他方は配線２８４ｂを介して第２の薄膜トランジスタ２８１ｂのゲート電極２８３ｂに接続する。第２の薄膜トランジスタ２８１ｂのソース電極またはドレイン電極の一方は電源線２８５ａに接続され、ソース電極またはドレイン電極の他方は配線２８５ｂを介して表示装置の画素電極（陰極２８８）に接続される。第２の薄膜トランジスタ２８１ｂのゲート電極、ゲート絶縁膜、及び電源線２８５ａで容量素子を構成し、第１の薄膜トランジスタ２８１ａのソース電極またはドレイン電極の他方は容量素子に接続される。
なお、容量素子は、第１の薄膜トランジスタ２８１ａがオフ状態のときに第２の薄膜トランジスタ２８１ｂのゲート電極およびソース電極間の電圧、またはゲート電極およびドレイン電極間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。
本実施の形態では、第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂを実施の形態３の薄膜トランジスタを用いて形成することができる。また、第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂはここではｎチャネル型の薄膜トランジスタで形成するが、第１の薄膜トランジスタ２８１ａをｎチャネルの型薄膜トランジスタで形成し、第２の薄膜トランジスタ２８１ｂをｐチャネル型の薄膜トランジスタで形成してもよい。さらには、第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂをｐチャネル型の薄膜トランジスタで形成してもよい。
第１の薄膜トランジスタ２８１ａ及び第２の薄膜トランジスタ２８１ｂ上に絶縁膜２８６を形成し、絶縁膜２８６上に平坦化膜２８７を形成し、平坦化膜２８７及び絶縁膜２８６に形成されるコンタクトホールにおいて、配線２８５ｂに接続する陰極２８８が形成される。平坦化膜２８７は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、陰極２８８が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁２９１を設ける。隔壁２９１の開口部において陰極２８８と接するように、発光層２８９が形成され、発光層２８９を覆うように陽極２９０が形成され、陽極２９０及び隔壁２９１を覆うように保護絶縁膜２９２が形成される。
ここでは、発光素子として上面射出構造の発光素子２８２を示す。上面射出構造の発光素子２８２は、第１の薄膜トランジスタ２８１ａ、第２の薄膜トランジスタ２８１ｂ上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、発光層２８９の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり陽極２９０及び陰極２８８がショートし、表示欠陥となってしまう。このため、平坦化膜２８７を設けることが好ましい。
陰極２８８及び陽極２９０で発光層２８９を挟んでいる領域が発光素子２８２に相当する。図２１（Ａ）に示した画素の場合、発光素子２８２から発せられる光は、図２１（Ｂ）に白抜きの矢印で示すように陽極２９０側に射出する。
陰極２８８は仕事関数が小さく、且つ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。発光層２８９は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極２８８上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、発光層以外の層、例えば電子注入層、電子輸送層、ホール輸送層、ホール注入層を全て設ける必要はなく、実施者が適宜選択することができる。陽極２９０は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは逆側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。
また、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トランジスタ）と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
以上の工程により、発光表示装置を作製することができる。本実施の形態の発光装置は、素子間の電気特性ばらつきが低減されており、輝度のばらつきが少なく、画質の向上した発光表示装置を作製することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
次に、本発明の一態様である表示装置の表示パネルの構成について、以下に示す。
次に、本発明の一態様である表示装置の表示パネルの構成について、以下に示す。
図２２（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２、保護回路６０１６、及び走査線駆動回路６０１４が形成された素子基板は、上記実施の形態に示す薄膜トランジスタを用いて形成する。素子間の特性ばらつきが低減されているため、表示パネルをばらつきなく安定に動作させることができる。信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。ＳＯＩを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層を用いたトランジスタを含む。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。保護回路６０１６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図２２（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４が形成された素子基板とＦＰＣ６０２５が接続している表示装置パネルの形態を示す。画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５及び保護回路６０２６を介して、画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。保護回路６０２６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図２２（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２、保護回路６０３６、及び走査線駆動回路６０３４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５及び保護回路６０３６を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。保護回路６０３６は、上記実施の形態で示す薄膜トランジスタで形成された保護回路の代わりに、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
図２２（Ａ）〜図２２（Ｃ）に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。なお、表示装置の構成は上記説明に限定されない。例えば、特に必要のない場合には、保護回路は設けなくてもよい。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図２２（Ａ）〜図２２（Ｃ）に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお、本発明の一態様で用いる信号線駆動回路は、シフトレジスタとアナログスイッチ有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、薄膜トランジスタで構成される素子基板、及びそれを用いた表示装置等を、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
本実施の形態では、薄膜トランジスタで構成される素子基板、及びそれを用いた表示装置等を、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
本発明の一態様に係る薄膜トランジスタ、表示装置などを用いた電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２３に示す。
図２３（Ａ）はテレビジョン装置である。表示パネルを、図２３（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図２３（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面２００８を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面２００８は点滅可能とする構成としても良い。
図２４はテレビ装置の主要な構成を示すブロック図を示している。表示パネルには、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネルにＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
勿論、本発明の一態様はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
主画面２００３、サブ画面２００８において、上記実施の形態で説明した薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することで、画質の向上したテレビ装置を提供することができる。
図２３（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することで、画質の向上した携帯電話を提供することができる。
また、図２３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することにより、画質の向上したコンピュータを提供することができる。
図２３（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態で説明した発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す薄膜トランジスタを有する素子基板、及びそれを有する表示装置を適用することにより、生産性が良好であり安価な照明器具を提供することができる。
図２５はスマートフォン携帯電話機の構成の一例を示しており、例えば表示部に、上記実施の形態で示した薄膜トランジスタを有する素子基板及びそれを有する表示装置が適用される。図２５（Ａ）が正面図、図２５（Ｂ）が背面図、図２５（Ｃ）が展開図である。スマートフォン携帯電話機は、筐体１１１１及び筐体１００２二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能であり、スマートフォンとも呼ばれている。
筐体１１１１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子ジャック１１０７、イヤホン端子１１０８等を備え、筐体１００２においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４などにより構成されている。また、アンテナは筐体１１１１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
図２５（Ａ）では筐体１１１１と筐体１００２が重なり合っており、図２５（Ａ）の状態から筐体１１１１と筐体１００２がスライドし、図２５（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上に及び表面カメラ用レンズ１１０６を同一の面に備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとし裏面カメラ１２０３及びライト１２０４で静止画及び動画の撮影が可能である。
スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できる。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。重なり合った筐体１１１１と筐体１００２（図２５（Ａ））はスライドでき、図２５（Ｃ）のように展開して携帯情報端末として使用できる。また、キーボード１２０１、ポインティングディバイス１１０５を用い円滑な操作でカーソルの操作が可能である。外部接続端子ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入し大量のデータ保存及び移動に対応できる。
筐体１００２の裏面（図２５（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。
上記実施の形態に示す表示装置を適用することにより、画質の向上したスマートフォンを提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
本実施例では、ゲート絶縁層、複数の結晶領域を含む第１の半導体層（第１の半導体膜）、絶縁層（絶縁膜）、および非晶質構造を有する第２の半導体層（第２の半導体膜）が積層された試料の作製工程、および作製した試料を測定した結果について、以下に示す。
まず、試料の作製方法について説明する。
基板上に、ゲート絶縁層、第１の半導体膜、絶縁膜、及び第２の半導体膜を、同一チャンバー（処理室）内で形成した。
基板としては、ガラス基板を用いた。
プラズマＣＶＤ装置のチャンバーに基板を搬入し、基板上にゲート絶縁層として、厚さ３００ｎｍの酸化窒化シリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗ、成膜温度を２８０℃、シラン流量：一酸化二窒素流量の比を１：４０、圧力４０Ｐａとして酸化窒化シリコン膜を成膜した。
基板をチャンバーからロードロック室へ搬出し、フッ素ラジカルでチャンバー内をクリーニングした。
次に、チャンバーの内壁に保護膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２０Ｗ、成膜温度を２８０℃、シラン流量を３００ｓｃｃｍ、圧力１６０Ｐａとし、保護膜として非晶質シリコン膜を成膜した。
次に、ロードロック室からチャンバーへ基板を移動した。
次に、チャンバー内に窒素導入処理を行った。チャンバー内への窒素導入処理としては、流量１０００ｓｃｃｍのＮＨ３を６０秒チャンバー内に流し、チャンバー内壁にＮＨ３を付着させた。なお、ＮＨ３は１００ｖｏｌ％のＮＨ３を使用した。
次に、ゲート絶縁層上に第１の半導体膜として、厚さ５０ｎｍのシリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、成膜温度を２８０℃、シラン流量：水素流量の比を１：１５０、圧力２８０Ｐａとして、微結晶シリコン膜を成膜した。
次に、第１の半導体膜上に絶縁膜として酸化シリコン膜を形成した。ここでは、基板をプラズマＣＶＤ装置の外へ移動し、大気に曝すことによって、絶縁膜として酸化シリコン膜を形成した。
チャンバー内をフッ素ラジカルでクリーニングした後、プラズマＣＶＤ装置のチャンバー内に上記基板を搬入し、第１の半導体膜表面に形成された絶縁膜上に、第２の半導体膜として厚さ１００ｎｍの非晶質シリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、成膜温度を２８０℃、シラン流量：水素流量の比を１４：１５、圧力１７０Ｐａとし、非晶質シリコン膜を成膜した。
この後、走査透過電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；ＳＴＥＭ）の測定において試料にダメージが入るのを防ぐために、第２の半導体膜上に導電膜を形成した。ここでは、導電膜として、炭素膜を形成した。
以上のように作製した試料の断面を、ＳＴＥＭにより観察した。図２６に、試料の断面を走査透過電子顕微鏡により撮影した断面ＳＴＥＭ像を示す。
ゲート絶縁層４０３上に第１の半導体膜４０５が形成される。第１の半導体膜４０５の表面に、白い線で示されるように絶縁膜４０７が形成される。絶縁膜４０７上に第２の半導体膜４０９が形成される。また、第１の半導体膜４０５には、破線４１０で囲まれた領域に、頂点がゲート絶縁層４０３側にあり、第２の半導体膜４０９へ向かって幅が広がっている逆錐形状のシリコン結晶粒が形成される。
また、上記試料の酸素濃度、窒素濃度、フッ素濃度、シリコン濃度、及び水素濃度をＳＩＭＳで測定した。図２７に、上記試料の断面をＳＴＥＭにより撮影した断面ＳＴＥＭ像に、上記試料のＳＩＭＳプロファイルを重ねた図を示す。深さが５０ｎｍ〜約８０ｎｍの領域には、導電膜が形成される。深さが約８０ｎｍ〜約１２０ｎｍの領域には第２の半導体膜が形成される。深さが約１２０ｎｍ〜約１７０ｎｍの領域には、第１の半導体膜が形成される。深さが約１７０ｎｍ〜２００ｎｍの領域にはゲート絶縁層が形成される。
図２６、図２７から、試料の第１の半導体膜４０５表面に白い線（極めて膜厚の薄い白い膜）が観察される。また、図２７から、試料の第１の半導体膜表面に白い線が観察される領域及びその近傍で、ＳＩＭＳの酸素濃度がピーク値を有している。以上のことから、第１の半導体膜表面に絶縁膜として酸化膜が形成されていることがわかった。
また、図２７から、ゲート絶縁層上から成長方向１０ｎｍ程度の半導体膜は、窒素濃度が１×１０２１／ｃｍ３以上となっていることがわかる。また、半導体層の窒素濃度がおよそ１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下となる領域から、頂点がゲート絶縁層側にあり、第２の半導体膜へ向かって幅が広がる錐形状のシリコン結晶粒が観察される。以上のことから、半導体膜において、窒素濃度をある濃度まで低減する（１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下、好ましくは２×１０２０／ｃｍ３以上７×１０２０／ｃｍ３以下）ことで、結晶核を生成することができることがわかった。
（比較例１）
本比較例では、実施例１の比較例として、第１の半導体膜及び第２の半導体膜の間に絶縁膜が形成されず、ゲート絶縁層、第１の半導体膜、および第２の半導体膜が積層された試料の作製工程、および作製した試料を測定した結果について、以下に示す。
本比較例では、実施例１の比較例として、第１の半導体膜及び第２の半導体膜の間に絶縁膜が形成されず、ゲート絶縁層、第１の半導体膜、および第２の半導体膜が積層された試料の作製工程、および作製した試料を測定した結果について、以下に示す。
まず、試料の作製方法について説明する。
基板上に、ゲート絶縁層、複数の結晶領域を含む第１の半導体膜（第１の半導体層）、及び非晶質構造を有する第２の半導体膜（第２の半導体層）を、同一チャンバー内で連続成膜した。
基板としては、ガラス基板を用いた。
ゲート絶縁層として、窒化シリコン膜及び酸化窒化シリコン膜を形成した。プラズマＣＶＤ装置のチャンバーに基板を搬入し、基板上に厚さ１１０ｎｍの窒化シリコン膜及び酸化窒化シリコン膜を形成した。ここでは、ＲＦ電源周波数を２７ＭＨｚ、ＲＦ電源の電力を１００Ｗ、成膜温度を２８０℃、シラン流量：アンモニア流量：アルゴン流量の比を１：８０：１０、圧力４０Ｐａとして窒化シリコン膜を成膜した。次に、ＲＦ電源周波数を２７ＭＨｚ、ＲＦ電源の電力を１００Ｗ、成膜温度を２８０℃、シラン流量：一酸化二窒素流量の比を１：１２５、圧力４０Ｐａとして酸化窒化シリコン膜を成膜した。
第１の半導体膜として、厚さ３０ｎｍのシリコン膜を形成した。ここでは、ＲＦ電源周波数を６０ＭＨｚ、ＲＦ電源の電力を１５Ｗ、成膜温度を２８０℃、シラン流量：水素流量の比を１：５０、圧力１００Ｐａとして、微結晶シリコン膜を成膜した。
第２の半導体膜として、非晶質シリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３０Ｗ、成膜温度を２８０℃、シラン流量：水素流量の比を１：２０、圧力６６．６Ｐａとして、非晶質シリコン膜を成膜した。
次に、第２の半導体膜の表面をエッチングした後、第２の半導体膜上に保護膜を形成した。
ここでは、ソースパワー２０００Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍｎの塩素を用い、エッチング時間を３０秒としたエッチング条件で第２の半導体膜の表面をドライエッチングした。
次に、保護膜として厚さ３００ｎｍの窒化シリコン膜を形成した。ここでは、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗ、成膜温度を２８０℃、シラン流量：アンモニア流量：窒素流量：水素流量の比を２：２２：４５：４５、圧力１６０Ｐａとして、窒化シリコン膜を成膜した。
以上のように作製した試料の断面を、ＳＴＥＭにより撮影した断面ＳＴＥＭ像図２８に示す。
図２８において、ゲート絶縁層の窒化シリコン膜４１１上にゲート絶縁層の酸化窒化シリコン膜４１３が形成される。酸化窒化シリコン膜４１３上に第１の半導体膜４１５としてシリコン膜が形成される。第１の半導体膜４１５上に第２の半導体膜４１７として非晶質シリコン膜が形成される。第２の半導体膜４１７上に保護膜４１９として、窒化シリコン膜が形成される。
また、第２の半導体膜４１７には、破線４２１で示すように、針状に成長した結晶粒が見られる。これは、非晶質シリコン膜の成膜中に、第１の半導体膜４１５中に含まれる結晶領域を結晶核として、結晶質シリコンが針状に成長したものである。
以上のことから、第１の半導体膜４１５及び第２の半導体膜４１７の界面に絶縁層を形成しないと、非晶質シリコン膜で形成した第２の半導体層に結晶粒が形成される場合があることがわかる。
本実施例では、水プラズマ処理による効果について検証した結果を示す。水プラズマ処理では、Ｈ原子、ＯＨ基が主な生成種である。そこで、Ｈ原子及びＯＨ基がＳｉ原子（シリコン原子）のダングリングボンド（欠陥）へ作用する様子について検証した。
まず、水プラズマ処理による効果の検証に用いたモデル図について、図２９（Ａ）〜（Ｃ）に示す。図２９（Ａ）に示すモデル１、図２９（Ｂ）に示すモデル２、図２９（Ｃ）に示すモデル３は、６４個のＳｉ原子を繰り返し単位とするシリコンの格子構造からＳｉ原子を１個抜き取った構造を模式的に示している。
具体的には、図２９（Ａ）に示すモデル１は、Ｓｉ原子が１個抜き取られてダングリングボンドが形成されたシリコンの格子構造のモデル図である。図２９（Ｂ）に示すモデル２は、Ｓｉ原子が１個抜き取られてダングリングボンドが形成され、該ダングリングボンドを４つのＨ原子で終端したシリコンの格子構造のモデル図である。図２９（Ｃ）に示すモデル３は、Ｓｉ原子が１個抜き取られてダングリングボンドが形成され、該ダングリングボンドを１つのＯＨ基と３つのＨ原子で終端したシリコンの格子構造のモデル図である。なお、図２９では、Ｓｉ原子３００１、Ｈ原子３００３およびＯＨ基３００５（なおＯＨ基３００５は、Ｏ原子３００４とＨ原子３００３で構成される）を示し、実線は結合手または結合を示している。
第一原理計算を用いて効果の検証を行った。計算には、ソフトウェアとしてＡｃｃｅｌｒｙｓ社製のＣＡＳＴＥＰ（密度汎関数理論を用いた第一原理計算ソフトウェア）を用いた。
図２９（Ａ）〜図２９（Ｃ）に示すモデル１〜モデル３のそれぞれにおける、第一原理計算による計算結果を図３０に示す。図３０の横軸は、真空準位を原点にとったときの電子のエネルギーを示し、縦軸は電子の状態密度を示す。また、破線でモデル１、細い実線でモデル２、太い実線でモデル３の計算結果を示す。
電子のエネルギーが−５．０ｅＶ以下は価電子帯（図３０ではＶＢとする）を示し、電子のエネルギーが−４．１ｅＶ以上は伝導帯（図３０ではＣＢとする）を示す。また、電子のエネルギーが−５．０ｅＶ＜電子のエネルギー＜−４．１ｅＶの範囲は、バンドギャップ（図３０ではＥｇとする）を示す。なお、図３０に示す計算結果においては、バンドギャップは０．９ｅＶであり、実験値の１．２ｅＶよりも小さくなった。しかし、バンドギャップが小さくなることは、密度汎関数理論に共通する問題であり、今回の計算が不適切であることを示すものではない。
モデル１（ダングリングボンドが終端されていない場合）は、バンドギャップ中において電子の状態密度を有することが確認できる。これは、ダングリングボンドに起因する欠陥準位である。
一方、モデル２（ダングリングボンドがＨ原子で終端されている場合）と、モデル３（ダングリングボンドが１つのＯＨ基と３つのＨ原子で終端されている場合）は、バンドギャップ中において、電子の状態密度が０であることから、欠陥準位が含まれていないことが確認できる。このことから、欠陥が含まれるシリコン膜に、Ｈ原子またはＯＨ基を曝すことでダングリングボンドをＨ原子またはＯＨ基で終端することにより、シリコン膜の欠陥準位を低減できることがわかる。つまり、水プラズマ処理により、シリコン膜の欠陥を補償できることがわかる。よって、例えば、上記図２（Ｄ）に示すように第１の半導体膜１０３上に絶縁膜１０５を形成する際、第１の半導体膜１０３を水プラズマ処理して絶縁膜１０５を形成することで、第１の半導体膜１０３の欠陥を補償できることがわかる。
次に、水プラズマ処理と水素プラズマ処理の効果について、考察した。図３１（Ａ）、（Ｂ）にシリコン膜の格子構造を模式的に示したモデル図を示し、図３１（Ｃ）、（Ｄ）にシリコン膜の結合を模式的に示したモデル図を示す。
図３１（Ａ）、（Ｃ）に示すように、Ｓｉ原子３００１と結合するＨ原子３００３にＯＨ基３００５が近づく。すると、ＯＨ基３００５がＳｉ原子３００１と結合し、Ｓｉ原子３００１と結合していたＨ原子３００３は解離する。一方、解離したＨ原子３００３は、図３１（Ｂ）、（Ｄ）に示すように、シリコン膜中へと移動する。ここで、Ｓｉ原子とＯＨ基の結合エネルギーは３．０３ｅＶであり、Ｓｉ原子とＨ原子の結合エネルギーは１．９４ｅＶである。このため、Ｓｉ原子とＨ原子の結合よりもＳｉ原子とＯＨ基の結合の方が安定である。したがって、Ｈ原子よりもＯＨ基の方が、シリコン膜中のダングリングボンドの終端が進みやすいといえる。
また、図２９、図３０を用いて説明したように、Ｈ原子もＯＨ基もシリコン膜の欠陥準位を低減する。しかし、Ｓｉ原子とＨ原子の結合は、Ｓｉ原子とＯＨ基の結合と比較して結合エネルギーが小さいため、容易に解離しやすく、再び欠陥準位を発生させやすい。これに対して、Ｓｉ原子とＯＨ基の結合は、Ｓｉ原子とＨ原子の結合と比較して結合エネルギーが大きいため、解離しにくく、欠陥準位を発生しにくいといえる。
以上のことから、欠陥を有するシリコン膜にＯＨ基を曝すことにより、シリコン膜中の欠陥を低減（補償）することが可能であると考察できる。また、ＯＨ基を生成する水プラズマ処理は、効果的にシリコン膜中の欠陥を補償できると考察できる。
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 第１の半導体膜
１０４ 第１の半導体層
１０５ 絶縁膜
１０６ 絶縁層
１０７ 第２の半導体膜
１０８ 第２の半導体層
１０９ 不純物半導体膜
１１０ 不純物半導体層
１１１ 導電膜
１１２ 配線層
１１４ 絶縁層
１１６ 画素電極層
１３１ レジストマスク
１３２ レジストマスク
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 第１の半導体膜
１０４ 第１の半導体層
１０５ 絶縁膜
１０６ 絶縁層
１０７ 第２の半導体膜
１０８ 第２の半導体層
１０９ 不純物半導体膜
１１０ 不純物半導体層
１１１ 導電膜
１１２ 配線層
１１４ 絶縁層
１１６ 画素電極層
１３１ レジストマスク
１３２ レジストマスク
Claims (15)
- 絶縁表面を有する基板と、
前記基板上に設けられたゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に接し、複数の結晶領域を含む第１の半導体層と、
絶縁層を間に介在して前記第１の半導体層上に積層され、非晶質構造を有する第２の半導体層と、
前記第２の半導体層上に設けられた、ソース領域及びドレイン領域を形成する一導電型の不純物半導体層と、
前記一導電型の不純物半導体層上に設けられたソース電極及びドレイン電極と、を有し、
前記絶縁層は前記第１の半導体層の上面及び前記第２の半導体層の下面に接して設けられていることを特徴とする薄膜トランジスタ。 - 絶縁表面を有する基板と、
前記基板上に設けられたゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に接し、第１の領域及び前記第１の領域上の複数の結晶領域を含む第２の領域を有する第１の半導体層と、
絶縁層を間に介在して前記第１の半導体層上に積層され、非晶質構造を有する第２の半導体層と、
前記第２の半導体層上に設けられた、ソース領域及びドレイン領域を形成する一導電型の不純物半導体層と、
前記一導電型の不純物半導体層上に設けられたソース電極及びドレイン電極と、を有し、
前記絶縁層は前記第１の半導体層の上面及び前記第２の半導体層の下面に接して設けられ、
前記第１の半導体層の前記第２の領域は、下面から上面に向かって逆錐形状の結晶を有することを特徴とする薄膜トランジスタ。 - 請求項２において、
前記第１の半導体層において、二次イオン質量分析法によって計測される窒素濃度が１×１０２０／ｃｍ３以上３×１０２０／ｃｍ３未満の領域に、前記逆錐形状の結晶の頂点が位置していることを特徴とする薄膜トランジスタ。 - 請求項１乃至３のいずれか一において、
前記第１の半導体層における酸素濃度は、前記第１の半導体層における窒素濃度より低いことを特徴とする薄膜トランジスタ。 - 請求項１乃至４のいずれか一において、
前記第１の半導体層において、前記第１半導体層の下面から上面の方向に向けて、窒素濃度は減少していることを特徴とする薄膜トランジスタ。 - 請求項１乃至５のいずれか一において、
前記第１の半導体層は、二次イオン質量分析法によって計測される酸素濃度が、５×１０１８／ｃｍ３以下であり、窒素濃度が１×１０２０／ｃｍ３乃至１×１０２１／ｃｍ３であることを特徴とする薄膜トランジスタ。 - 請求項１乃至６のいずれか一において、
前記第１の半導体層における窒素濃度は、前記ゲート絶縁層と前記第１の半導体層との界面近傍において、二次イオン質量分析法によって計測されるピーク濃度が３×１０２０／ｃｍ３乃至１×１０２１／ｃｍ３であることを特徴とする薄膜トランジスタ。 - 請求項１乃至７のいずれか一において、
前記結晶領域は単結晶であることを特徴とする薄膜トランジスタ。 - 請求項８において、
前記単結晶は双晶を含むことを特徴とする薄膜トランジスタ。 - 請求項１乃至請求項９のいずれか一において、
前記絶縁層は一原子層であることを特徴とする薄膜トランジスタ。 - 絶縁表面を有する基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁層を形成し、
前記ゲート絶縁層上に、プラズマを生成して複数の結晶領域を含む第１の半導体層を形成し、
前記第１の半導体層の上面を変質処理して絶縁層を形成し、
前記絶縁層上に、非晶質構造を有する第２の半導体層を形成し、
前記第２の半導体層上にソース領域及びドレイン領域を形成する一導電型の不純物半導体層を形成し、
前記一導電型の不純物半導体層上に、ソース電極及びドレイン電極を形成することを特徴とする薄膜トランジスタの作製方法。 - 絶縁表面を有する基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁層を形成し、
前記ゲート絶縁層上に、プラズマを生成して複数の結晶領域を含む第１の半導体層を形成し、
プラズマ処理または大気に曝す酸化処理により、前記第１の半導体層の上面を変質処理して絶縁層を形成し、
前記絶縁層上に、非晶質構造を有する第２の半導体層を形成し、
前記第２の半導体層上にソース領域及びドレイン領域を形成する一導電型の不純物半導体層を形成し、
前記一導電型の不純物半導体層上に、ソース電極及びドレイン電極を形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項１２において、
Ｈ２Ｏプラズマにより前記プラズマ処理を行うことを特徴とする薄膜トランジスタの作製方法。 - 請求項１１乃至１３のいずれか一において、
前記ゲート絶縁層を形成後、前記第１の半導体層形成前に、前記ゲート絶縁層の表面に窒素を供給すること特徴とする薄膜トランジスタの作製方法。 - 請求項１１乃至１３のいずれか一において、
前記第１の半導体層の形成は、窒素を含む雰囲気で行うこと特徴とする薄膜トランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009097672A JP5416460B2 (ja) | 2008-04-18 | 2009-04-14 | 薄膜トランジスタおよび薄膜トランジスタの作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008109629 | 2008-04-18 | ||
| JP2008109629 | 2008-04-18 | ||
| JP2009097672A JP5416460B2 (ja) | 2008-04-18 | 2009-04-14 | 薄膜トランジスタおよび薄膜トランジスタの作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2009278075A JP2009278075A (ja) | 2009-11-26 |
| JP2009278075A5 JP2009278075A5 (ja) | 2012-05-17 |
| JP5416460B2 true JP5416460B2 (ja) | 2014-02-12 |
Family
ID=41443187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009097672A Expired - Fee Related JP5416460B2 (ja) | 2008-04-18 | 2009-04-14 | 薄膜トランジスタおよび薄膜トランジスタの作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8525170B2 (ja) |
| JP (1) | JP5416460B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7998801B2 (en) * | 2008-04-25 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor having altered semiconductor layer |
| JP5436017B2 (ja) * | 2008-04-25 | 2014-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8049215B2 (en) * | 2008-04-25 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| JP5377061B2 (ja) * | 2008-05-09 | 2013-12-25 | 株式会社半導体エネルギー研究所 | 光電変換装置 |
| WO2009157574A1 (en) * | 2008-06-27 | 2009-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| WO2009157573A1 (en) * | 2008-06-27 | 2009-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, semiconductor device and electronic device |
| JP5498762B2 (ja) * | 2008-11-17 | 2014-05-21 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| WO2010103906A1 (en) * | 2009-03-09 | 2010-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US8344378B2 (en) | 2009-06-26 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method for manufacturing the same |
| KR20190100462A (ko) | 2009-11-28 | 2019-08-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| JP5602450B2 (ja) * | 2010-02-12 | 2014-10-08 | 三菱電機株式会社 | 薄膜トランジスタ、その製造方法、及び表示装置 |
| WO2011108199A1 (ja) * | 2010-03-04 | 2011-09-09 | シャープ株式会社 | 薄膜トランジスタの製造方法及びその方法により製造された薄膜トランジスタ、アクティブマトリクス基板 |
| TWI538218B (zh) | 2010-09-14 | 2016-06-11 | 半導體能源研究所股份有限公司 | 薄膜電晶體 |
| US8338240B2 (en) | 2010-10-01 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor |
| US8816425B2 (en) * | 2010-11-30 | 2014-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP5547111B2 (ja) * | 2011-02-15 | 2014-07-09 | 株式会社東芝 | 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法 |
| JP5827045B2 (ja) * | 2011-06-29 | 2015-12-02 | 株式会社ジャパンディスプレイ | 半導体装置の製造方法 |
| TWI549243B (zh) * | 2013-03-07 | 2016-09-11 | 精材科技股份有限公司 | 半導體結構及其製造方法 |
| US9450079B2 (en) | 2014-04-09 | 2016-09-20 | International Business Machines Corporation | FinFET having highly doped source and drain regions |
| US11862668B2 (en) * | 2021-07-02 | 2024-01-02 | Micron Technology, Inc. | Single-crystal transistors for memory devices |
Family Cites Families (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56122123A (en) * | 1980-03-03 | 1981-09-25 | Shunpei Yamazaki | Semiamorphous semiconductor |
| US5091334A (en) * | 1980-03-03 | 1992-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JPS5771126A (en) | 1980-10-21 | 1982-05-01 | Semiconductor Energy Lab Co Ltd | Semiamorhous semiconductor |
| JPS5892217A (ja) | 1981-11-28 | 1983-06-01 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JPS5972781A (ja) | 1982-10-20 | 1984-04-24 | Semiconductor Energy Lab Co Ltd | 光電変換半導体装置 |
| JPS6262073A (ja) | 1985-09-11 | 1987-03-18 | Ishikawajima Harima Heavy Ind Co Ltd | ポペツト弁の温度制御装置 |
| JPH0253941A (ja) | 1988-08-17 | 1990-02-22 | Tsudakoma Corp | 織機の運転装置 |
| JPH0644625B2 (ja) * | 1988-12-31 | 1994-06-08 | 三星電子株式会社 | アクティブマトリックス液晶表示素子用薄膜トランジスタ |
| JP2839529B2 (ja) * | 1989-02-17 | 1998-12-16 | 株式会社東芝 | 薄膜トランジスタ |
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JP2791422B2 (ja) | 1990-12-25 | 1998-08-27 | 株式会社 半導体エネルギー研究所 | 電気光学装置およびその作製方法 |
| US5514879A (en) * | 1990-11-20 | 1996-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Gate insulated field effect transistors and method of manufacturing the same |
| US7115902B1 (en) * | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| KR950013784B1 (ko) * | 1990-11-20 | 1995-11-16 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터 |
| US7098479B1 (en) * | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JPH04266019A (ja) | 1991-02-20 | 1992-09-22 | Canon Inc | 成膜方法 |
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| EP0535979A3 (en) | 1991-10-02 | 1993-07-21 | Sharp Kabushiki Kaisha | A thin film transistor and a method for producing the same |
| JPH05129608A (ja) | 1991-10-31 | 1993-05-25 | Sharp Corp | 半導体装置 |
| US6835523B1 (en) * | 1993-05-09 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for fabricating coating and method of fabricating the coating |
| JPH06326312A (ja) | 1993-05-14 | 1994-11-25 | Toshiba Corp | アクティブマトリクス型表示装置 |
| US6183816B1 (en) * | 1993-07-20 | 2001-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating the coating |
| JPH07131030A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 表示用薄膜半導体装置及びその製造方法 |
| TW303526B (ja) * | 1994-12-27 | 1997-04-21 | Matsushita Electric Ind Co Ltd | |
| US5677236A (en) * | 1995-02-24 | 1997-10-14 | Mitsui Toatsu Chemicals, Inc. | Process for forming a thin microcrystalline silicon semiconductor film |
| US5920772A (en) * | 1997-06-27 | 1999-07-06 | Industrial Technology Research Institute | Method of fabricating a hybrid polysilicon/amorphous silicon TFT |
| JP2000277439A (ja) | 1999-03-25 | 2000-10-06 | Kanegafuchi Chem Ind Co Ltd | 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法 |
| JP2001007024A (ja) | 1999-06-18 | 2001-01-12 | Sanyo Electric Co Ltd | 多結晶シリコン膜の形成方法 |
| JP2001053283A (ja) * | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2001102587A (ja) * | 1999-09-28 | 2001-04-13 | Toshiba Corp | 薄膜トランジスタおよびその製造方法ならびに半導体薄膜の製造方法 |
| GB0017471D0 (en) * | 2000-07-18 | 2000-08-30 | Koninkl Philips Electronics Nv | Thin film transistors and their manufacture |
| KR100436181B1 (ko) * | 2002-04-16 | 2004-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| JP2004014958A (ja) | 2002-06-11 | 2004-01-15 | Fuji Electric Holdings Co Ltd | 薄膜多結晶太陽電池とその製造方法 |
| CN100552893C (zh) * | 2003-03-26 | 2009-10-21 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| JP4748954B2 (ja) | 2003-07-14 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2005050905A (ja) | 2003-07-30 | 2005-02-24 | Sharp Corp | シリコン薄膜太陽電池の製造方法 |
| TWI372463B (en) * | 2003-12-02 | 2012-09-11 | Semiconductor Energy Lab | Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device |
| JP5159021B2 (ja) | 2003-12-02 | 2013-03-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2005167051A (ja) | 2003-12-04 | 2005-06-23 | Sony Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| JP2005322845A (ja) * | 2004-05-11 | 2005-11-17 | Sekisui Chem Co Ltd | 半導体デバイスと、その製造装置、および製造方法 |
| JP2008124392A (ja) | 2006-11-15 | 2008-05-29 | Sharp Corp | 半導体装置、その製造方法及び表示装置 |
-
2009
- 2009-04-14 JP JP2009097672A patent/JP5416460B2/ja not_active Expired - Fee Related
- 2009-04-15 US US12/423,829 patent/US8525170B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009278075A (ja) | 2009-11-26 |
| US20100096637A1 (en) | 2010-04-22 |
| US8525170B2 (en) | 2013-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5416460B2 (ja) | 薄膜トランジスタおよび薄膜トランジスタの作製方法 | |
| JP5464894B2 (ja) | 半導体装置 | |
| JP5464893B2 (ja) | 半導体装置 | |
| US8637866B2 (en) | Thin film transistor | |
| US8124972B2 (en) | Thin film transistor | |
| JP5542364B2 (ja) | 薄膜トランジスタの作製方法 | |
| US8283667B2 (en) | Thin film transistor | |
| TW200913080A (en) | Method for manufacturing semiconductor device | |
| JP5436016B2 (ja) | 半導体装置 | |
| JP2010087471A (ja) | 薄膜トランジスタ | |
| US8168973B2 (en) | Thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120321 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120321 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131017 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131112 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131115 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5416460 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |