JP5410075B2 - 半導体集積回路装置および遅延路の制御方法 - Google Patents

Description

本発明は、半導体集積回路装置および遅延路の制御方法に係り、特に、２つの回路間で信号伝送を行う半導体集積回路装置およびそこに含まれる遅延路の制御方法に係る。

論理回路を半導体集積回路装置上に構成する場合、遅延時間に関して、最悪ケースでデバイスのばらつきも考慮し、セットアップ時間、ホールド時間の規定を満足するように設計が行なわれる。例えば、クロック信号に同期して動作する２つの同期動作回路の間では、ＣＭＯＳ回路におけるトランジスタサイズ、閾値電圧、ゲート種類、ゲート段数等を変更して適切な遅延時間を有する回路が挿入され、ホールド時間の規定を満足するように構成される。

２つの同期動作回路間に挿入される遅延回路としては、例えば、通常のＣＭＯＳ回路や非特許文献１に記載されるようなＤＣＶＳＬ(Differential Cascode Voltage Switch Logic)を組み合わせて用いることで、安定した遅延時間を得ることができる。

なお、関連する技術として、複数のデジタル処理回路のいずれかの系統で設定状態にずれが生じた場合に、正常系統のデジタル処理回路のいずれかを停止させても、多数決結果の正当性を確保し、正常動作に対する信頼性を維持する冗長回路装置が特許文献１に記載されている。

Kan M. Chu and David L. Pulfrey,"A Comparison of CMOS Circuit Techniques: Differential Cascode Voltage Switch Logic Versus Conventional Logic",IEEE Journal of Solid-state Circuits, vol. SC-22, pp.528-532, August 1987 特開２００８−１９１９３９号公報

以下の分析は本発明において与えられる。

近年、半導体の微細化および低電圧化の進展に伴ってデバイスのばらつきおよび遅延のばらつきが増大している。このため、最悪ケースを想定した設計が徐々に困難となってきている。そこで、２つの同期動作回路間に複数の遅延回路を挿入した多重化設計が考えられる。例えば、特許文献１に記載したような多数決結果を適用するような多重化設計による半導体集積回路装置が考えられる。しかしながら、このような多重化設計による半導体集積回路装置では、多重化したハードウェアが動作し続けるために消費電力およびリーク電流が増大し、電力効率が低下してしまう虞がある。

本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、クロック信号に同期して動作する２つの同期動作回路の間を並列形態で接続して信号伝送可能とされる複数の遅延路と、複数の遅延路におけるそれぞれの遅延時間の違いを検出する遅延検出部と、遅延検出部の検出結果に基づいて複数の遅延路の内の一の遅延路を選択し、選択した一の遅延路以外における信号伝送を阻止するように制御する制御部と、を備える。

本発明の他のアスペクト（側面）に係る遅延路の制御方法は、クロック信号に同期して動作する２つの同期動作回路の間を並列形態で接続して信号伝送可能とされる複数の遅延路の制御方法であって、複数の遅延路におけるそれぞれの遅延時間の違いを検出するステップと、遅延時間の検出結果に基づいて複数の遅延路の内の一の遅延路を選択するステップと、選択された一の遅延路以外における信号伝送を阻止するように制御するステップと、を含む。

本発明によれば、一の遅延路以外における信号伝送が阻止されるので、電力効率が向上する。

図１は、本発明の実施形態に係る半導体集積回路装置の構成を示す図である。図１において、半導体集積回路装置は、クロック信号ＣＬＫに同期して動作する２つの同期動作回路１１、１２間を並列形態で接続して信号伝送可能とされる複数の遅延路１３ａ、１３ｂ、・・１３ｎと、複数の遅延路１３ａ、１３ｂ、・・１３ｎにおけるそれぞれの遅延時間を検出する遅延検出部１４と、遅延検出部１４の検出結果に基づいて複数の遅延路１３ａ、１３ｂ、・・１３ｎの内の一の遅延路を選択し、選択された一の遅延路以外における信号伝送を阻止するように制御する制御部１５と、を備える。このような半導体集積回路装置によれば、一の遅延路以外における信号伝送が阻止されるので、半導体集積回路装置における電力効率が向上する。

複数の遅延路は、電源が供給されて動作する能動回路を含んでそれぞれ構成され、制御部は、通常動作時に一の遅延路以外における遅延路中の能動回路への電源供給を停止するようにしてもよい。

能動回路は、組み合わせ論理回路として構成されてもよい。

制御部は、複数の遅延路の内の遅延時間が最小値となる遅延路を一の遅延路として選択するようにしてもよい。このような制御によれば、デバイスのばらつきに起因する遅延の大きな遅延路を除外することで速度性能を向上することができる。

また、制御部は、複数の遅延路の内の遅延時間が中央値となる遅延路を一の遅延路として選択するようにしてもよい。このような制御によれば、デバイスのばらつきに起因する遅延の小さな遅延路を除外することで高速の遅延路に予想される過大なリーク電流を削減することができる。

さらに、制御部は、選択された一の遅延路における電源供給電圧を所定の電圧まで低下させるようにしてもよい。このような制御によれば、所望の性能まで電源電圧を下げることができ、電力効率が改善される。

また、制御部は、複数の遅延路への電源供給電圧に対応させて一の遅延路を選択するようにしてもよい。このような制御によれば、電源電圧毎に適切な遅延路を選択することで充分な遅延マージンを確保することができる。

遅延検出部は、複数の遅延路にそれぞれ対応させてラッチタイミングのそれぞれ異なる２つのレジスタを備え、制御部は、ラッチタイミングを変化させていった場合における２つのレジスタのラッチデータに基づいて得た複数の遅延路における遅延時間順に基づいて一の遅延路を選択するようにしてもよい。

２つのレジスタの一方は、通常動作時にクロック信号のラッチタイミングで動作するようにしてもよい。

遅延路は、相補的に動作する論理回路で構成され、遅延検出部による遅延時間検出時には相補的に動作するように機能するようにしてもよい。

また、遅延路は、二線式論理回路で構成され、遅延検出部による遅延時間検出時に二線式論理回路として機能し、通常動作時に二線式論理回路または単線式論理回路として機能するようにしてもよい。このような二線式論理回路を用いることで、遅延検出を効率よく行うことができる。また、通常動作時に単線式論理回路として機能させるならば、消費電力が低減される。

遅延検出部は、遅延時間検出時に二線式論理回路における論理値の変化順を検出するようにしてもよい。

さらに、遅延路は、ダイナミック回路として構成され、遅延検出部による遅延時間検出時にダイナミック回路として機能し、通常動作時にスタティック回路として機能するようにしてもよい。このようなダイナミック回路を用いることで、遅延検出を効率よく行うことができる。また、通常動作時にスタティック回路として機能させるならば、消費電力が低減される。

また、遅延路は、スタティック回路として構成され、遅延検出部による遅延時間検出時および通常動作時にスタティック回路として機能するようにしてもよい。

以下、実施例に即し、図面を参照して半導体集積回路装置の各部について詳しく説明する。

図２は、本発明の第１の実施例に係る半導体集積回路装置の主要部の回路図である。図２において、組み合わせ論理回路２１は、図１の遅延路１３ａ、１３ｂ、・・１３ｎの一つに相当する。フリップフロップ回路ＦＦ１１は、遅延路にそれぞれ対応して設けられる同期動作回路１１中の最終段のフリップフロップ回路であって、クロック信号ＣＬＫでラッチした信号を組み合わせ論理回路２１に出力する。また、フリップフロップ回路ＦＦ１２は、遅延路にそれぞれ対応して設けられる同期動作回路１２中の初段のフリップフロップ回路であって、組み合わせ論理回路２１の出力をクロック信号ＣＬＫでラッチする。遅延検出部１４は、図１における一つの遅延路に対応してフリップフロップ回路ＦＦ１３、排他的論理和回路ＸＯＲ０を備える。

フリップフロップ回路ＦＦ１３は、組み合わせ論理回路２１の出力をクロック信号ＣＬＫ’でラッチする。クロック信号ＣＬＫ’は、クロック信号ＣＬＫに対して所定の遅延量だけ先行するクロック信号であり、例えば、クロック信号ＣＬＫを分配するクロックツリーの上位（供給源に近い側）から供給される。

排他的論理和回路ＥＸＯＲ０は、フリップフロップ回路ＦＦ１２、ＦＦ１３のそれぞれの出力信号Ｑ、Ｑ’の排他的論理和を演算し、演算結果である比較結果信号ＣＭＰを制御部１５に出力する。

次に、図２の回路の動作について説明する。図３は、本発明の第１の実施例に係る半導体集積回路装置の主要部の動作を表すタイミングチャートである。組み合わせ論理回路２１の出力Ｄ１は、クロック信号ＣＬＫの立ち上がりであるタイミングｔ１と、クロック信号ＣＬＫに対して所定の遅延量だけ先行するクロック信号ＣＬＫ’の立ち上がりであるタイミングｔ０とでそれぞれラッチされ、出力信号Ｑ、Ｑ’として出力される。出力信号Ｑ、Ｑ’に対し、排他的論理和演算がなされ比較結果信号ＣＭＰとなる。図３（ａ）では、出力信号Ｑ、Ｑ’としてＨレベルがラッチされるので、クロック信号ＣＬＫの立ち下がりであるタイミングｔ２では、比較結果信号ＣＭＰとして一致（Ｌレベル、０）が出力される。すなわち、組み合わせ論理回路２１は、タイミングｔ０であってもＤ１＝Ｈレベルを出力可能であって、遅延時間に関し余裕があることが示される。

これに対し、図３（ｂ）において、クロック信号ＣＬＫの周波数を上昇させていくと、組み合わせ論理回路２１の出力Ｄ１は、相対的な遅延量が増大していくことになる。なお、図３（ａ）、（ｂ）において図示の簡略化のために、クロック信号ＣＬＫの周期を同一であるとして図示している。このため、最終的にはフリップフロップ回路ＦＦ１３は、タイミングｔ０で出力Ｄ１がＨレベルであることをラッチできなくなり、タイミングｔ０で出力信号Ｑ’としてＬレベルを出力することになる。したがって、クロック信号ＣＬＫの立ち下がりであるタイミングｔ２では、比較結果信号ＣＭＰとして不一致（Ｈレベル、１）が出力されてしまうことになる。

制御部１５は、このようにクロック信号ＣＬＫの周波数を上昇させていき、複数の遅延路における比較結果信号ＣＭＰを観測することで複数の遅延路におけるそれぞれ遅延検知を行う。図４は、本発明の第１の実施例に係る半導体集積回路装置の制御部の動作を表すフローチャートである。

ステップＳ１１において、制御部１５は、各遅延路（組み合わせ論理回路２１）に与えるクロック信号ＣＬＫの周波数を初期化する。

ステップＳ１２において、制御部１５は、検知の対象とされる最初の遅延路に対応する排他的論理和回路ＥＸＯＲ０の比較結果信号ＣＭＰが一致（０）であるか否かをチェックする。比較結果信号ＣＭＰが一致（０）を示していれば、ステップＳ１３において、クロック信号ＣＬＫの周波数を所定量上昇させ、ステップＳ１２に戻る。

比較結果信号ＣＭＰが不一致（１）を示していれば、ステップＳ１４において、制御部１５は、クロック信号ＣＬＫの周波数の値を記録する。

ステップＳ１５において、制御部１５は、検知の対象となる次のパス（遅延路）の有無を調べる。次のパスがあれば、ステップＳ１６において、検知の対象を次のパスとして選択し、ステップＳ１１に戻る。

ステップＳ１５において次のパスがなければ、全てのパスにおける遅延検知が行われたので、制御部１５は、ステップＳ１７において、全てのパスに対する記録された周波数の順位付けを行う。

ステップＳ１８において、制御部１５は、周波数の順位付けに基づいて遅延時間が最速または中央値となるパスを一の遅延路として選定する。通常は、最速となるパスを選定する。ただし、最速となるパスの場合、後段のフリップフロップ回路がデータをラッチできないですり抜けさせることもあり得る。また、最速パスにはリーク電流の大きなトランジスタが存在する可能性が高い。このような場合には、適切な遅延時間を与えるように遅延時間が中央値であるパスを選定する。なお、ここでは、遅延時間が最速または中央値となるパスを選定するとしたが、厳密にこのようにする必要はない。すなわち、最速から２番目や中央値の前後など必要に応じて選択するようにしてもよい。

ステップＳ１９において、制御部１５は、選定された一の遅延路以外の遅延路における電源供給を停止（パワーゲーティング）する。

ステップＳ２０において、通常動作として選定された一の遅延路を介した信号伝送がなされる。

以上のように制御部１５は、クロック信号ＣＬＫの周波数を上昇させていった場合の周波数の上限を元に各遅延路すなわち組み合わせ論理回路２１のそれぞれの遅延時間の長短を検出することができる。このような出力における一致不一致を検出する２つのフリップフロップ回路ＦＦ１２、ＦＦ１３による構成は、ＲａｚｏｒＦＦとして知られている。

以上のような半導体集積回路は、複数の遅延路中の遅延時間が最小（最速）あるいは中央値となる一の遅延路として選定し、選定された一の遅延路以外の遅延路における電源供給を停止すると供に、選定された一の遅延路を介した信号伝送を行う。したがって、一の遅延路以外における消費電流（スイッチング電流やリーク電流）がほとんど無くなり、電力効率が向上する。

図５は、本発明の第２の実施例に係る半導体集積回路装置の主要部の回路図である。図５において、組み合わせ論理回路２２ａ、２２ｂ、２２ｃ、２２ｄは、図１の遅延路にそれぞれ相当する。ここでは、組み合わせ論理回路である遅延路（パス）の数を４として示すが、これに限定されるものではない。組み合わせ論理回路２２ａ、２２ｂ、２２ｃ、２２ｄは、後述する実施例５、６にあるように単位論理ゲート回路の組み合わせからなり、組み合わせ論理回路における最終段、すなわち同期動作回路１２に隣接する単位論理ゲート回路において排他的論理和をＯＵＴ３ａ、ＯＵＴ３ｂ、ＯＵＴ３ｃ、ＯＵＴ３ｄとして出力する。

フリップフロップ回路ＦＦ２ａ、ＦＦ２ｂ、ＦＦ２ｃ、ＦＦ２ｄは、遅延路にそれぞれ対応して設けられる同期動作回路１１中の最終段のフリップフロップ回路であって、クロック信号ＣＬＫでラッチした信号をそれぞれ組み合わせ論理回路２２ａ、２２ｂ、２２ｃ、２２ｄに出力する。また、フリップフロップ回路ＦＦ３ａ、ＦＦ３ｂ、ＦＦ３ｃ、ＦＦ３ｄは、遅延路にそれぞれ対応して設けられる同期動作回路１２中の初段のフリップフロップ回路であって、組み合わせ論理回路２２ａ、２２ｂ、２２ｃ、２２ｄのそれぞれ出力をクロック信号ＣＬＫでラッチする。セレクタＳＥＬ１は、フリップフロップ回路ＦＦ３ａ、ＦＦ３ｂ、ＦＦ３ｃ、ＦＦ３ｄのいずれか一つの出力を選択して出力する。なお、フリップフロップ回路は、チップ面積が大きいので、フリップフロップ回路ＦＦ２ａ、ＦＦ２ｂ、ＦＦ２ｃ、ＦＦ２ｄを一つに纏めてもよい。また、フリップフロップ回路ＦＦ３ａ、ＦＦ３ｂ、ＦＦ３ｃ、ＦＦ３ｄをセレクタと１つのフリップフロップ回路として構成することも可能である。

遅延検出部１４は、セレクタＳＥＬ２、ＳＥＬ３、フリップフロップ回路ＦＦ４を備える。セレクタＳＥＬ２は、以下で述べるような制御部１５の制御にしたがってＯＵＴ３ａ、ＯＵＴ３ｂ、ＯＵＴ３ｃ、ＯＵＴ３ｄのいずれか一つを選択し、フリップフロップ回路ＦＦ４のＤ端子に出力する。セレクタＳＥＬ３は、制御部１５の制御にしたがってＯＵＴ３ａ、ＯＵＴ３ｂ、ＯＵＴ３ｃ、ＯＵＴ３ｄのいずれか一つを選択し、フリップフロップ回路ＦＦ４のクロック端子に出力する。フリップフロップ回路ＦＦ４は、Ｄ端子の信号をクロック端子の信号の立ち上がりでラッチして制御部１５に信号ＣＭＰ１を出力する位相比較器として機能する。

次に、第２の実施例に係る制御部１５の動作について説明する。図６は、本発明の第２の実施例に係る制御部の第１の動作を表すフローチャートである。ここで制御部１５は、遅延検出部１４によって遅延時間が最小（最速）となるパスを選択する。

ステップ３０において、制御部１５は、セレクタＳＥＬ２、ＳＥＬ３に対し初期設定を行う。例えば、セレクタＳＥＬ２がＯＵＴ３ｂを選択し、セレクタＳＥＬ３がＯＵＴ３ａを選択するように制御する。

ステップ３１において、制御部１５は、信号ＣＭＰ１が０か１かを判定する。すなわち、信号ＣＭＰ１が０であることは、ＯＵＴ３ａの立ち上がりに対し、ＯＵＴ３ｂの立ち上がりが遅れていてフリップフロップ回路ＦＦ４が０をラッチしたことを意味する。したがって、組み合わせ論理回路２２ａが組み合わせ論理回路２２ｂに比べて遅延時間は短いと判断される。また、信号ＣＭＰ１が１であることは、ＯＵＴ３ａの立ち上がりに対し、ＯＵＴ３ｂの立ち上がりが進んでいて、組み合わせ論理回路２２ａが組み合わせ論理回路２２ｂに比べて遅延時間が長いことを意味する。

ステップ３２において、制御部１５は、セレクタＳＥＬ２を切り替えたときの信号ＣＭＰ１が０であった組み合わせが「パス数−１」続いたか否かをチェックする。

「パス数−１」続いていない場合、ステップ３３において、制御部１５は、セレクタＳＥＬ２の選択先を次に切り替える。例えば、ＯＵＴ３ｃを選択する。そして、ステップＳ３１に戻る。

ステップ３２において、「パス数−１」続いた場合、セレクタＳＥＬ２の選択が全て終わったことを意味し、ステップ３４において、セレクタＳＥＬ３が選択しているＯＵＴ３ｘ（ｘ＝ａ〜ｄのいずれか）に対応する組み合わせ論理回路が最速のパスであるとして選定し、ステップ３８に進む。

一方、ステップ３１において、信号ＣＭＰ１が１である場合、ステップ３５において、制御部１５は、セレクタＳＥＬ２を切り替えたときの信号ＣＭＰ１が１であった組み合わせが「パス数−１」続いたか否かをチェックする。

「パス数−１」続いていない場合、ステップ３６において、制御部１５は、セレクタＳＥＬ３の選択先を次に切り替える。例えば、ＯＵＴ３ｃを選択する。そして、ステップＳ３１に戻る。

ステップ３５において、「パス数−１」続いた場合、セレクタＳＥＬ３の選択が全て終わったことを意味し、ステップ３７において、セレクタＳＥＬ２が選択しているＯＵＴ３ｘ（ｘ＝ａ〜ｄのいずれか）に対応する組み合わせ論理回路が最速のパスであるとして選定し、ステップ３８に進む。

ステップ３８において、選定されなかったパス、すなわち最速でなかったパスを不要のパスであるとして電源の遮断（パワーゲーティング）を行う。

ステップ３９において、選定されたパス、すなわち最速のパスを一の遅延路とし、通常動作として一の遅延路を介した信号伝送がなされる。

制御部１５は、以上のように動作し、フリップフロップ回路ＦＦ４のＤ端子とクロック端子の入力の位相を、それぞれセレクタＳＥＬ２、ＳＥＬ３を切り替えながら比較し、遅延時間が最小（最速）となるパスを選択する。

図７は、本発明の第２の実施例に係る制御部の第２の動作を表すフローチャートである。ここで制御部１５は、遅延検出部１４によって遅延時間が中央値となるパスを選択する。

ステップＳ４０において、制御部１５は、セレクタＳＥＬ２、ＳＥＬ３に対し初期設定を行う。ステップＳ４１〜Ｓ４８は、セレクタＳＥＬ２、ＳＥＬ３を切り替えながら、最も遅いパスを選択して不要のパスであるとして電源の遮断（パワーゲーティング）を行う処理である。また、ステップＳ５１〜Ｓ５８は、セレクタＳＥＬ２、ＳＥＬ３を切り替えながら、最も速いパスを選択して不要のパスであるとして電源の遮断（パワーゲーティング）を行う処理であり、それぞれ図６のステップＳ３１〜Ｓ３８と同様の処理を行う。

制御部１５は、ステップＳ４１〜Ｓ４９を処理することで、最も遅いパスを次々と除いていき、ステップＳ５１〜Ｓ５９を処理することで、最も速いパスを次々と除いていき、結果としてステップＳ４９またはＳ５９において残った１個のパスは、遅延時間が中央値であるパスとなる。

ステップ６０において、選定されたパス、すなわち遅延時間が中央値であるパスを一の遅延路とし、通常動作として一の遅延路を介した信号伝送がなされる。

以上のような半導体集積回路によれば、実施例１と同様に一の遅延路以外における消費電流（スイッチング電流やリーク電流）がほとんど無くなり、電力効率が向上する。

図８は、本発明の第３の実施例に係る制御部の動作を表すフローチャートである。ここで制御部１５は、遅延路における電源電圧が変化するごとに選定される一の遅延路が変わりうる場合に適用される。制御部１５は、遅延検出部１４によって遅延時間が最小（最速）または中央値となるパスを選択する。図８において、ステップＳ６１〜Ｓ６８、Ｓ７２、Ｓ７３は、図４のステップＳ１１〜Ｓ１８、Ｓ１９、Ｓ２０とそれぞれ同等の処理を行うので、その説明を省略する。

ステップＳ６９において、制御部１５は、前回の電源電圧において選定されたパスが今回の電源電圧において選定されたパスと同一であるか否かを判定する。同一パスである場合、ステップＳ７２に進む。同一パスでは無い場合、ステップＳ７０において、制御部１５は、電源電圧を所定量下げる。制御部１５は、下げた電源電圧で、再び遅延時間が最速または中央値となるパスを一の遅延路として選定するために、ステップＳ７１において、検知の対象とされる最初のパスを設定し、ステップＳ６１に戻る。

制御部１５は、以上のように動作することで、電源電圧が変化しても選定される遅延路が変わらなかった場合に、この遅延路を一の遅延路とする。そして、通常動作として一の遅延路を介した信号伝送がなされる。

以上のような半導体集積回路によれば、実施例１と同様に一の遅延路以外における消費電流（スイッチング電流やリーク電流）がほとんど無くなり、電力効率が向上する。さらに、電源電圧が変化した場合であっても、安定的に一の遅延路が保持される。

図９は、本発明の第４の実施例に係る電源電圧制御遅延モニタの回路図である。図９において、レプリカ回路２５は、図１の遅延路に対応して設けられ、第１または第２の実施例における選定された一の遅延路の遅延時間と遅延時間が同等となるように設定可能な回路である。

フリップフロップ回路ＦＦ２１は、図２のフリップフロップ回路１１あるいは図５におけるフリップフロップ回路ＦＦ２ａ〜ＦＦ２ｄと同等の回路である。レプリカ回路２５は、フリップフロップ回路ＦＦ２１の出力を入力し、遅延回路２６に出力する。遅延回路２６は、レプリカ回路２５の出力信号を所定量遅延し、フリップフロップ回路ＦＦ２３および遅延回路２７に出力する。遅延回路２７は、遅延回路２６の出力信号を所定量遅延し、フリップフロップ回路ＦＦ２４に出力する。フリップフロップ回路ＦＦ２３、ＦＦ２４は、それぞれの入力をクロック信号ＣＬＫでラッチする。フリップフロップ回路ＦＦ２３は、反転出力信号を電源電圧アップ信号Ｖｕｐとして出力する。フリップフロップ回路ＦＦ２４は、電源電圧ダウン信号Ｖｄｏｗｎを出力する。

次に、このように構成される電源電圧制御遅延モニタの動作について説明する。図１０は、本発明の第４の実施例に係る電源電圧制御遅延モニタの動作を表すタイミングチャートである。ここで、レプリカ回路２５、遅延回路２６、２７の出力信号をそれぞれＳｍ１、Ｓｍ２、Ｓｍ３とし、遅延回路２６、２７の遅延時間をＴとする。

フリップフロップ回路ＦＦ２３、ＦＦ２４のクロック信号ＣＬＫによるラッチタイミングが信号Ｓｍ２の立ち上がりタイミングより早いｔ３１である場合、フリップフロップ回路ＦＦ２３は、反転出力信号である電源電圧アップ信号ＶｕｐをＨレベルとして出力する。この場合、出力信号Ｓｍ１の立ち上がりのタイミングがクロック信号ＣＬＫによるラッチタイミングに接近していて、制御部１５は、選定された一の遅延路の遅延時間に余裕がないものと判断する。したがって、制御部１５は、遅延路に供給する電源の電圧を上げるように制御し、遅延路の遅延時間を短くなるようにする。

一方、フリップフロップ回路ＦＦ２３、ＦＦ２４のクロック信号ＣＬＫによるラッチタイミングが信号Ｓｍ３の立ち上がりタイミングより遅いｔ３２である場合、フリップフロップ回路ＦＦ２４は、電源電圧ダウン信号ＶｄｏｗｎをＨレベルとして出力する。この場合、出力信号Ｓｍ１の立ち上がりのタイミングがクロック信号ＣＬＫによるラッチタイミングから離れていて、制御部１５は、選定された一の遅延路の遅延時間に余裕があるものと判断する。したがって、制御部１５は、遅延路に供給する電源の電圧を下げるように制御し、遅延路の遅延時間を長くなるようにする。

電源電圧制御遅延モニタは、以上のように動作して、選定された一の遅延路において適切な遅延時間を得られる限りにおいて、遅延路に供給される電源電圧を下げて、電力効率を向上させることができる。

図１１は、本発明の第５の実施例に係る単位論理ゲート回路の回路図である。図１１に示す単位論理ゲート回路は、図２の組み合わせ論理回路２１あるいは図５の組み合わせ論理回路２２ａ〜２２ｄを構成する最小要素となる回路であって、相補的に動作するＡＮＤ回路を構成する。

単位論理ゲート回路は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ６、インバータ回路ＩＮＶ１、ＩＮＶ２、ＡＮＤ回路ＡＮＤ１、排他的論理和回路ＥＸＯＲ１を備える。ただし、排他的論理和回路ＥＸＯＲ１は、図１の遅延路を構成する組み合わせ論理回路における最終段、すなわち同期動作回路１２に隣接する単位論理ゲート回路においてのみ存在するものとする。

ＰＭＯＳトランジスタＭＰ１、ＭＰ４は、ソースを電源Ｖｄｄにそれぞれ接続し、制御部１５から速度評価用クロック信号φをそれぞれのゲートに供給する。ＰＭＯＳトランジスタＭＰ２、ＭＰ３は、ソースを電源Ｖｄｄにそれぞれ接続し、互いのゲートとドレインとを交互に接続する。

ＮＭＯＳトランジスタＭＮ１は、ドレインをＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン、インバータ回路ＩＮＶ１の入力端、排他的論理和回路ＥＸＯＲ１の一方の入力端に接続し、ゲートを入力端子ＩＮａに接続し、ソースをＮＭＯＳトランジスタＭＮ２のドレインに接続する。ＮＭＯＳトランジスタＭＮ２は、ゲートを入力端子ＩＮｂに接続し、ソースをＮＭＯＳトランジスタＭＮ５のドレインに接続する。インバータ回路ＩＮＶ１の出力端は、出力端子ＯＵＴ１に接続される。ここで入力端子ＩＮａ、ＩＮｂにそれぞれ与えられる信号の論理値をＡ、Ｂとする。

ＮＭＯＳトランジスタＭＮ３は、ドレインをＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレイン、インバータ回路ＩＮＶ２の入力端、排他的論理和回路ＥＸＯＲ１の他方の入力端に接続し、ゲートを端子ＩＮａｂに接続し、ソースをＮＭＯＳトランジスタＭＮ５のドレインに接続する。ＮＭＯＳトランジスタＭＮ４は、ドレインをＮＭＯＳトランジスタＭＰ３、ＭＰ４のドレインに接続し、ゲートを端子ＩＮｂｂに接続し、ソースをＮＭＯＳトランジスタＭＮ５のドレインに接続する。インバータ回路ＩＮＶ２の出力端は、出力端子ＯＵＴ２に接続される。排他的論理和回路ＥＸＯＲ１の出力端は、出力端子ＯＵＴ３に接続される。ここで入力端子ＩＮａｂ、ＩＮｂｂにそれぞれ与えられる信号の論理値をＡｂ、Ｂｂとし、論理値Ａｂ、Ｂｂをそれぞれ論理値Ａ、Ｂの否定論理とする。

ＡＮＤ回路ＡＮＤ１は、一方の入力端に速度評価用クロック信号φを供給し、他方の入力端に制御部１５からパワーゲーティング用の信号Ｓｐｇを供給し、出力端をＮＭＯＳトランジスタＭＮ５のゲートに接続する。ＮＭＯＳトランジスタＭＮ５のソースは接地される。ＮＭＯＳトランジスタＭＮ６は、ソースを接地し、ゲートに信号Ｓｐｇを供給し、ドレインをインバータ回路ＩＮＶ１、ＩＮＶ２、排他的論理和回路ＥＸＯＲ１のそれぞれの接地側電源供給端子に接続する。

次に、以上のような構成の単位論理ゲート回路の動作について説明する。図１２は、本発明の第５の実施例に係る単位論理ゲート回路の動作を表すタイミングチャートである。図１２において、速度評価用クロック信号φがＬレベルである期間は、プリチャージ期間であり、ＰＭＯＳトランジスタＭＰ１、ＭＰ４がオンし、ＮＭＯＳトランジスタＭＮ５がオフし、インバータ回路ＩＮＶ１、ＩＮＶ２の入力端は、Ｈレベルになる。したがって、インバータ回路ＩＮＶ１、ＩＮＶ２の出力端、すなわち出力端子ＯＵＴ１、ＯＵＴ２は、Ｌレベルとなる。

速度評価用クロック信号φがＨレベルである期間は、遅延時間の判定期間であり、ＰＭＯＳトランジスタＭＰ１、ＭＰ４がオフし、ＮＭＯＳトランジスタＭＮ５がオンする。したがって、判定期間では、出力端子ＯＵＴ１からは、論理値Ａ、Ｂの論理積Ａ＊Ｂが出力される。また、出力端子ＯＵＴ２からは、論理値Ａｂ、Ｂｂの論理和Ａｂ＋Ｂｂ、すなわちＡ、Ｂの論理積の否定論理である（Ａ＊Ｂ）ｂが出力される。このように単位論理ゲート回路は、一方の入出力論理値に対しそれぞれ否定論理を表す他方の入出力論理値を備える相補的に動作する論理回路で構成され、二線式論理回路として機能する。なお、図１２において、出力端子ＯＵＴ１、ＯＵＴ２の出力Ａ＊Ｂ、（Ａ＊Ｂ）ｂは、単位論理ゲート回路内部の遅延があるものとして示される。

なお、図２のフリップフロップ回路１１あるいは図５におけるフリップフロップ回路ＦＦ２ａ〜ＦＦ２ｄでは、正論理側（Ｑ）のみしか出力していないが、上記の否定論理側（Ｑｂ）も出力可能とするように構成することが好ましい。

以上のように動作する単位論理ゲート回路は、速度評価用クロック信号φの論理レベルに応じて動作する二線式論理回路のダイナミック回路として構成され、遅延検出部による遅延時間検出時にダイナミック回路として機能する。一方、通常動作時には、速度評価用クロック信号φをＨレベルに保ちスタティック回路として機能する。

なお、判定期間において、排他的論理和回路ＥＸＯＲ１の出力端、すなわち出力端子ＯＵＴ３は、論理値Ａ、Ｂの排他的論理和を出力し、単位論理ゲート回路内部の遅延があるものとして示される。この場合、遅延路の最終段の単位論理ゲート回路において、論理値Ａ、Ｂの排他的論理和の出力ＯＵＴ３の遅延時間（例えば立ち上がり時間ｐ１、ｐ２）は、異なる遅延路同士で異なり遅延路のばらつきによって例えばＯＵＴ３、ＯＵＴ３’のようになる。

このような遅延路のばらつきによる遅延時間の長短は、実施例２において説明したような遅延検出部１４と制御回路１５とによって検出され、遅延時間の最速値あるいは中央値となるパス（遅延路）が選定される。

また、第５の実施例の単位論理ゲート回路を実施例１の組み合わせ論理回路２１に適用する場合、排他的論理和回路ＥＸＯＲ１は不要である。

図１３は、本発明の第６の実施例に係る単位論理ゲート回路の回路図である。図１３に示す単位論理ゲート回路は、図２の組み合わせ論理回路２１あるいは図５の組み合わせ論理回路２２ａ〜２２ｄを構成する最小要素となる回路であって、相補的に動作するＡＮＤ回路を構成する。

単位論理ゲート回路は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６、インバータ回路ＩＮＶ３、ＩＮＶ４、ＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、排他的論理和回路ＥＸＯＲ２を備える。ただし、排他的論理和回路ＥＸＯＲ２は、図１の遅延路を構成する組み合わせ論理回路における最終段、すなわち同期動作回路１２に隣接する単位論理ゲート回路においてのみ存在するものとする。

ＰＭＯＳトランジスタＭＰ５、ＭＰ６は、ソースを電源Ｖｄｄにそれぞれ接続し、制御部１５からパワーゲーティング用の信号Ｓｐｇ１、Ｓｐｇ２をそれぞれのゲートに供給する。ＰＭＯＳトランジスタＭＰ５は、ドレインをインバータ回路ＩＮＶ３、ＮＡＮＤ回路ＮＡＮＤ１のそれぞれの電源供給端に接続する。ＰＭＯＳトランジスタＭＰ６は、ドレインをインバータ回路ＩＮＶ４、ＮＯＲ回路ＮＯＲ１、排他的論理和回路ＥＸＯＲ２のそれぞれの電源供給端に接続する。

ＮＡＮＤ回路ＮＡＮＤ１は、一方の入力端を入力端子ＩＮａに接続し、他方の入力端を入力端子ＩＮｂに接続し、出力端をインバータ回路ＩＮＶ３の入力端および排他的論理和回路ＥＸＯＲ２の一方の入力端に接続する。インバータ回路ＩＮＶ３は、出力端を出力端子ＯＵＴ１に接続する。

ＮＯＲ回路ＮＯＲ１は、一方の入力端を入力端子ＩＮａｂに接続し、他方の入力端を入力端子ＩＮｂｂに接続し、出力端をインバータ回路ＩＮＶ４の入力端および排他的論理和回路ＥＸＯＲ２の他方の入力端に接続する。インバータ回路ＩＮＶ４は、出力端を出力端子ＯＵＴ２に接続する。排他的論理和回路ＥＸＯＲ２は、出力端を出力端子ＯＵＴ３に接続する。ここで入力端子ＩＮａ、ＩＮｂにそれぞれ与えられる信号の論理値をＡ、Ｂとする。また、入力端子ＩＮａｂ、ＩＮｂｂにそれぞれ与えられる信号の論理値をＡｂ、Ｂｂとし、論理値Ａｂ、Ｂｂをそれぞれ論理値Ａ、Ｂの否定論理とする。

なお、図２のフリップフロップ回路ＦＦ１１あるいは図５におけるフリップフロップ回路ＦＦ２ａ〜ＦＦ２ｄでは、正論理側（Ｑ）のみしか出力していないが、上記の否定論理側（Ｑｂ）も出力可能とするように構成することが好ましい。図１４は、本発明の第６の実施例に係る単位論理ゲート回路の初段の駆動回路の回路図であり、フリップフロップ回路ＦＦ５、ＡＮＤ回路ＡＮＤ２、ＡＮＤ３を備える。フリップフロップ回路ＦＦ５は、図２のフリップフロップ回路ＦＦ１１あるいは図５におけるフリップフロップ回路ＦＦ２ａ〜ＦＦ２ｄに対応する。ＡＮＤ回路ＡＮＤ２は、フリップフロップ回路ＦＦ５の正論理側出力とタイミング信号Ｔｍとの論理積を求めて正論理側出力Ｑとする。ＡＮＤ回路ＡＮＤ３は、フリップフロップ回路ＦＦ５の否定論理側出力とタイミング信号Ｔｍとの論理積を求めて否定論理側出力Ｑｂとする。Ｑ、Ｑｂは単位論理ゲート回路に入力される。

次に、以上のような構成の単位論理ゲート回路の動作について説明する。図１５は、本発明の第６の実施例に係る単位論理ゲート回路の動作を表すタイミングチャートである。図１５において、タイミング信号ＴｍがＨレベルである期間は、単位論理ゲート回路の遅延判定期間および通常動作期間であり、入力端子ＩＮａ、ＩＮｂ、ＩＮａｂ、ＩＮｂｂにそれぞれ与えられる論理値に応じた論理演算結果が出力端子ＯＵＴ１、ＯＵＴ２に出力される。すなわち、出力端子ＯＵＴ１からは、論理値Ａ、Ｂの論理積Ａ＊Ｂが出力される。また、出力端子ＯＵＴ２からは、論理値Ａｂ、Ｂｂの論理和Ａｂ＋Ｂｂ、すなわちＡ、Ｂの論理積の否定論理である（Ａ＊Ｂ）ｂが出力される。

以上のように動作する単位論理ゲート回路は、実施例５と同様に相補的に動作する論理回路で構成され、二線式論理回路として機能する。ただし、実施例５の速度評価用クロック信号φが不要であるスタティック回路として構成され、遅延時間検出時に二線式論理のスタティック回路として機能する。また、通常動作時には単線式論理のスタティック回路として機能する。すなわち、遅延時間検出時には、パワーゲーティング用の信号Ｓｐｇ１、Ｓｐｇ２のレベルをＬレベルとしてＰＭＯＳトランジスタＭＰ５、ＭＰ６をオンとする。したがって、ＮＡＮＤ回路ＮＡＮＤ１、インバータ回路ＩＮＶ３からなる経路と、ＮＯＲ回路ＮＯＲ１、インバータ回路ＩＮＶ４からなる経路の双方が機能し、二線式論理回路を形成する。一方、通常動作時には、パワーゲーティング用の信号Ｓｐｇ１（あるいは信号Ｓｐｇ２）のレベルをのみをＬレベルとしてＰＭＯＳトランジスタＭＰ５（あるいはＭＰ６）だけをオンとする。したがって、ＮＡＮＤ回路ＮＡＮＤ１、インバータ回路ＩＮＶ３（ＮＯＲ回路ＮＯＲ１、インバータ回路ＩＮＶ４）からなる一つの経路のみが機能し、単線式論理回路を形成する。

なお、遅延判定期間において、排他的論理和回路ＥＸＯＲ２の出力端、すなわち出力端子ＯＵＴ３は、論理値Ａ、Ｂの排他的論理和を出力し、単位論理ゲート回路内部の遅延があるものとして示される。この場合、遅延路の最終段の単位論理ゲート回路において、異なる遅延路同士で論理値Ａ、Ｂの排他的論理和の出力ＯＵＴ３の遅延時間は、遅延路のばらつきによって異なる。

このような遅延路のばらつきによる遅延時間の長短は、実施例２において説明したような遅延検出部１４と制御回路１５とによって検出され、遅延時間の最速値あるいは中央値となるパス（遅延路）が選定される。

また、第６の実施例の単位論理ゲート回路を実施例１の組み合わせ論理回路２１に適用する場合、排他的論理和回路ＥＸＯＲ２は不要である。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係る半導体集積回路装置の構成を示す図である。 本発明の第１の実施例に係る半導体集積回路装置の主要部の回路図である。 本発明の第１の実施例に係る半導体集積回路装置の主要部の動作を表すタイミングチャートである。 本発明の第１の実施例に係る半導体集積回路装置の制御部の動作を表すフローチャートである。 本発明の第２の実施例に係る半導体集積回路装置の主要部の回路図である。 本発明の第２の実施例に係る制御部の第１の動作を表すフローチャートである。 本発明の第２の実施例に係る制御部の第２の動作を表すフローチャートである。 本発明の第３の実施例に係る制御部の動作を表すフローチャートである。 本発明の第４の実施例に係る電源電圧制御遅延モニタの回路図である。 本発明の第４の実施例に係る電源電圧制御遅延モニタの動作を表すタイミングチャートである。 本発明の第５の実施例に係る単位論理ゲート回路の回路図である。 本発明の第５の実施例に係る単位論理ゲート回路の動作を表すタイミングチャートである。 本発明の第６の実施例に係る単位論理ゲート回路の回路図である。 本発明の第６の実施例に係る単位論理ゲート回路の初段の駆動回路の回路図である。 本発明の第６の実施例に係る単位論理ゲート回路の動作を表すタイミングチャートである。

符号の説明

１１、１２ 同期動作回路
１３ａ、１３ｂ、・・１３ｎ 遅延路
１４ 遅延検出部
１５ 制御部
２１、２２ａ〜２２ｄ 組み合わせ論理回路
２５ レプリカ回路
２６、２７ 遅延回路
ＡＮＤ０〜ＡＮＤ３ ＡＮＤ回路
ＥＸＯＲ０、ＥＸＯＲ１、ＥＸＯＲ２ 排他的論理和回路
ＦＦ１１〜ＦＦ１３、ＦＦ２１、ＦＦ２３、ＦＦ２４、ＦＦ２ａ〜ＦＦ２ｄ、ＦＦ３ａ〜ＦＦ３ｄ、ＦＦ４、ＦＦ５ フリップフロップ回路
ＩＮＶ１〜ＩＮＶ４ インバータ回路
ＭＮ１〜ＭＮ６ ＮＭＯＳトランジスタ
ＳＥＬ１〜ＳＥＬ３ セレクタ
ＭＰ１〜ＭＰ６ ＰＭＯＳトランジスタ

Claims (15)

1. クロック信号に同期して動作する２つの同期動作回路の間を並列形態で接続して信号伝送可能とされる複数の遅延路と、
   前記複数の遅延路におけるそれぞれの遅延時間の違いを検出する遅延検出部と、
   前記遅延検出部の検出結果に基づいて前記複数の遅延路の内の一の遅延路を選択し、選択した前記一の遅延路以外における信号伝送を阻止するように制御する制御部と、
   を備えることを特徴とする半導体集積回路装置。
2. 前記複数の遅延路は、電源が供給されて動作する能動回路を含んでそれぞれ構成され、
   前記制御部は、通常動作時に前記一の遅延路以外における遅延路中の前記能動回路への電源供給を停止することを特徴とする請求項１記載の半導体集積回路装置。
3. 前記能動回路は、組み合わせ論理回路として構成されることを特徴とする請求項２記載の半導体集積回路装置。
4. 前記制御部は、前記複数の遅延路の内の遅延時間が最小値となる遅延路を前記一の遅延路として選択することを特徴とする請求項１または２記載の半導体集積回路装置。
5. 前記制御部は、前記複数の遅延路の内の遅延時間が中央値となる遅延路を前記一の遅延路として選択することを特徴とする請求項１または２記載の半導体集積回路装置。
6. 前記制御部は、選択された前記一の遅延路における電源供給電圧を所定の電圧まで低下させることを特徴とする請求項４または５記載の半導体集積回路装置。
7. 前記制御部は、前記複数の遅延路への電源供給電圧に対応させて前記一の遅延路を選択することを特徴とする請求項４または５記載の半導体集積回路装置。
8. 前記遅延検出部は、前記複数の遅延路にそれぞれ対応させてラッチタイミングのそれぞれ異なる２つのレジスタを備え、
   前記制御部は、前記ラッチタイミングを変化させていった場合における前記２つのレジスタのラッチデータに基づいて得た前記複数の遅延路における遅延時間順に基づいて前記一の遅延路を選択することを特徴とする請求項４または５記載の半導体集積回路装置。
9. 前記２つのレジスタの一方は、通常動作時に前記クロック信号のラッチタイミングで動作することを特徴とする請求項８記載の半導体集積回路装置。
10. 前記遅延路は、相補的に動作する論理回路で構成され、前記遅延検出部による遅延時間検出時には相補的に動作するように機能することを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路装置。
11. 前記遅延路は、二線式論理回路で構成され、前記遅延検出部による遅延時間検出時に前記二線式論理回路として機能し、通常動作時に前記二線式論理回路または単線式論理回路として機能することを特徴とする請求項１、２、３、１０のいずれか一に記載の半導体集積回路装置。
12. 前記遅延検出部は、遅延時間検出時に前記二線式論理回路における論理値の変化順を検出することを特徴とする請求項１１記載の半導体集積回路装置。
13. 前記遅延路は、ダイナミック回路として構成され、前記遅延検出部による遅延時間検出時に前記ダイナミック回路として機能し、通常動作時にスタティック回路として機能することを特徴とする請求項１１記載の半導体集積回路装置。
14. 前記遅延路は、スタティック回路として構成され、前記遅延検出部による遅延時間検出時および通常動作時にスタティック回路として機能することを特徴とする請求項１１記載の半導体集積回路装置。
15. クロック信号に同期して動作する２つの同期動作回路の間を並列形態で接続して信号伝送可能とされる複数の遅延路の制御方法であって、
    前記複数の遅延路におけるそれぞれの遅延時間の違いを検出するステップと、
    前記遅延時間の検出結果に基づいて前記複数の遅延路の内の一の遅延路を選択するステップと、
    選択された前記一の遅延路以外における信号伝送を阻止するように制御するステップと、
    を含むことを特徴とする遅延路の制御方法。

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