JP5405850B2 - 酸化物半導体を有する電界効果トランジスタの製造方法 - Google Patents

Description

本発明は、酸化物半導体をチャネルに用いる電界効果型トランジスタの製造方法に係り、特に、ソース・ドレイン電極とゲート電極とが自己整合的に形成されることを特徴とする電界効果トランジスタの製造方法に関する。

近年、薄膜トランジスタ（ＴＦＴ）装置を有する表示装置の様々な研究開発が行われている。このＴＦＴは、省スペースであるため、携帯電話、ノートパソコン、ＰＤＡ（Personal Digital Assistants）などの携帯装置の表示装置駆動用トランジスタとして使用されている。このようなＴＦＴは、これまで結晶質シリコンや非晶質シリコンを代表とするシリコン系半導体材料により大部分が作製されている。これは、従来の半導体装置の製造工程、製造技術を用いて作製できるメリットがあるためである。

しかしながら、半導体製造工程を用いる場合、処理温度が３５０℃以上になるため形成できる基板に制約がある。特に、ガラスやフレキシブルな基板は、耐熱温度が３５０℃以下のものが多く、従来の半導体製造工程を用いたＴＦＴ作製は困難である。

そのため、最近では、低温で作製可能な、酸化物半導体材料を用いたＴＦＴ装置（酸化物ＴＦＴ）の研究開発が進められている。酸化物ＴＦＴは、低温形成が可能であるため、ガラス基板やプラスチックなどのフレキシブルに曲がる基板上への形成も可能となる。そのため、安価に、従来に無いデバイスの作製が可能となる。また、酸化物材料の透明性を利用してＲＦタグや表示装置などへの適用も可能となる。なお、従来の技術に関しては特許文献１や特許文献２に開示されている。

特開２０００−１５０９００号公報 特開２００５−２６８７２４号公報

従来の半導体製造工程を用いると、ゲート電極とソース・ドレイン電極の合わせは精度良く作製可能であるが、それぞれのフォトマスクが必要となり、製造コストが増大してしまう問題がある。また、精度良くソース・ドレイン電極とゲート電極を合わせるためには、基板上に形成した下部電極メタルパターンを用いて露光するセルフアラインメント技術が有効である。しかしながら、酸化物材料の透明性を用いるデバイスでは、合わせる電極パターンが透明であるためこの技術を用いることは不可能である。

透明デバイスを実現しようとした場合、各電極の位置合わせとコストとを両立する製造方法が無く低コストな透明デバイスの製造を実現できなかった。

特許文献１には、チャネル層(導電層)に透明な酸化亜鉛等の材料を用いることにより可視光領域に光感度を有しないようにし、遮光層を形成する必要を無くしたトランジスタの断面構造は開示されているが、精度の悪い安価なウエットエッチング技術を用いて透明材料からなる下部電極と上部電極の位置合わせを、自己整合的に形成することで精度を確保すると共に、同じフォトマスクを２回用いて高価なフォトマスクを１枚低減できる安価な製造方法については記載されていない。

特許文献２は電子素子及びその製造方法に関し、同一の透明酸化物層内に半導体領域と導体領域との接合部を簡易な工程で製造することができる電子素子の製造方法が開示されているが、精度の悪い安価なウエットエッチング技術を用いて透明材料からなる下部電極と上部電極の位置合わせを、自己整合的に形成することで精度を確保すると共に、同じフォトマスクを２回用いて高価なフォトマスクを１枚低減できる安価な製造方法については記載されていない。そこで、本発明の目的は、ゲート電極とソース・ドレイン電極の合わせ精度がよく、安価に透明デバイスを実現できる酸化物半導体デバイスの製造方法を提供することにある。

上記課題を解決するため、本発明に係る酸化物半導体デバイスの製造方法は、透光性材料からなる基板の裏面に下部電極用マスクパターンを遮光膜で形成する工程と、前記遮光膜をマスクとして用いて、少なくとも２回の、基板裏面からの露光によるフォトリソグラフィー工程と、透明材料からなる下部電極と上部電極との位置合わせを自己整合的に行う工程とを有することを特徴とするものである。

また、本発明の製造方法では、基板がガラスやプラスチックなどのフレキシブルで、熱によって変形し得る熱可塑性を有する材質で形成されている場合にも、すべての工程が低温形成できるため、上部配線／電極を下部電極に対して自己整合的に形成でき、表示装置にはもちろん、フレキシブル基板を用いたフレキシブルな電子ペーパーのようなディスプレイや、透明性を利用し、ＲＦＩＤタグなどに好適である。

本発明によれば、酸化物半導体デバイスの製造工程において、基板裏面に形成した遮光膜パターンによりゲート電極とソース・ドレイン電極の位置合わせの必要な部位は、基板裏面に設けた遮光膜をフォトマスクに利用することで、基板裏面からの露光によるフォトリソグラフィー工程により、ソース・ドレイン電極とゲート電極の位置合わせを自己整合的におこなう。このため、絶縁膜を介してゲート電極とソース・ドレイン電極が正確に位置合わせされた電極基板を形成できる。また、基板裏面の遮光膜をフォトマスクとして２度使用することにより、高価なフォトマスクの低減が可能となり、製造コストを大幅に削減できる。

第１実施例の製造方法における上面図と断面図。 第１実施例の製造方法における上面図と断面図。 第１実施例の製造方法における上面図と断面図と配線図。 第２実施例の製造方法における上面図と断面図。 第２実施例の製造方法における上面図と断面図。 第２実施例の製造方法における上面図と断面図と配線図。 第３実施例の製造方法における上面図と断面図。 第３実施例の製造方法における上面図と断面図と配線図。 第３実施例の製造方法における上面図と断面図。 第４実施例の製造方法における上面図と断面図。 第４実施例の製造方法における上面図と断面図。 第４実施例の製造方法における上面図と断面図と配線図。 第５実施例の製造方法における上面図と断面図。 第５実施例の製造方法における上面図と断面図。 第５実施例の製造方法における上面図と断面図と配線図。 第６実施例の製造方法における上面図と断面図。 第６実施例の製造方法における上面図と断面図。 第６実施例の製造方法における上面図と断面図と配線図。 第７実施例の製造方法における上面図と断面図。 第７実施例の製造方法における上面図と断面図。 第７実施例の製造方法における上面図と断面図と配線図。 第８実施例の製造方法における上面図と断面図。 第８実施例の製造方法における上面図と断面図。 第８実施例の製造方法における上面図と断面図。

以下、実施例により説明する。

本発明に係る酸化物半導体薄膜トランジスタの製造方法の第１の実施例について図１〜図３を用いて説明する。本実施例は、基板１０１の裏面遮光膜１０２のパターンが、ゲート電極１０３のポジパターンであることを特徴としたボトムゲート／トップコンタクト構造に関するものである。なお、末尾に英字の aが付く図面は上面図を、英字のｂが付く図面は断面図を示し、断面図は、上面図に示した点線に沿った部分の断面である。他の実施例の図面においても同様である。

先ず、図１の断面図（１−１ｂ）に示すように、基板１０１の裏面に遮光膜１０２を形成する。次いで、遮光膜１０２をフォトリソグラフィーとエッチング工程により、ゲート電極用フォトマスクとして所望の形状に加工する。

ここで、基板１０１には、ガラスや石英やポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレートポリイミド、ポリカーボネイト、セルローストリアセテート、セルロースアセテートプロピオーネート等のプラスチック（合成樹脂）を用いることができる。

遮光膜１０２としてはクロム（Ｃｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）等から選択される元素またはこれらの元素を主成分とする合金材料もしくは化合物材料を用いて形成することができる。

次に、図１の断面図（１−１ｂ）に示すように基板１０１の表面に膜圧２０〜２００ｎｍのゲート電極１０３用の導電膜をスパッタ法やプラズマＣＶＤ法やレーザー蒸着（ＰＬＤ）や塗布法を用いて形成する。スパッタ法やプラズマＣＶＤ法は、低温で緻密な膜の形成が可能であり、産業用として広く普及している。ゲート電極１０３用の導電膜としてはＩＴＯ(Indium Tin Oxide)やＺｎＯにＩｎ、Ａｌ，Ｇａ、Ｂなどを添加した酸化物材料などを用いることができる。

本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度(室温)の条件下でスパッタリング法により、膜厚５０ｎｍのゲート電極１０３用の導電膜を形成する。

ゲート電極１０３用の導電膜上にポジ型レジストを塗布し、図１の断面図(１−１ｂ)に示すように基板裏面に設けた遮光膜１０２をフォトマスクとして用いて、基板裏面からの露光によるフォトリソグラフィーとエッチング工程により、所望の形状に加工してゲート電極１０３を形成する。図１の上面図（１−１ａ）、断面図（１−１ｂ）参照。

次いで、ゲート電極１０３を覆うゲート絶縁膜１０４を膜厚５０〜５００ｎｍ程度形成する。図１の上面図（１−２ａ）、断面図（１−２ｂ）参照。

ゲート絶縁膜１０４は、スパッタリング法やプラズマＣＶＤなどにより、珪素の酸化物または窒化物や、アルミニウムの酸化物または窒化物や、酸化イットリウムや、酸化ハフニウム、ＹＳＺなどの酸化膜を、単層または積層して形成する。

本実施例では、酸化珪素（ＳｉＯｘ）をガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚１００ｎｍのゲート絶縁膜１０４を形成する。図１の上面図（１−２ａ）、断面図（１−２ｂ）参照。

次いで、ネガ型レジスト１０５を塗布し、ソース・ドレイン電極１０８とチャネル層１０６を含む領域の外周を覆うようなリフトオフパターンを基板表面からのフォトリソグラフィー工程により形成する。図１の上面図（１−３ａ）、断面図、（１−３ｂ）参照。

次いで、チャネル層１０６を膜厚５〜７０ｎｍ程度形成する。チャネル層１０６は、スパッタ法やレーザー蒸着（ＰＬＤ）法などにより、ゲート絶縁膜１０４上とネガ型レジスト１０５上にＩｎ_ｘＧａ_ｙＺｎ_{１−ｘ−-ｙ}Ｏ、ＺｎＯ、Ｚｎ_ｘＳｎ_{1 −ｘ}Ｏなどを用いて形成する。

また、酸化物半導体トランジスタの性能を向上させるために、酸化物半導体形成後にアニ―ル処理を施しても良い。本実施例では、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚２５ｎｍのチャネル層を形成する。

次いで、ポジ型レジスト１０７を塗布し、基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する。図２の上面図（１−４ａ）、（断面図（１−４ｂ）参照。

次いで、ゲート電極１０３用の導電膜と同じ材料、同じ成膜方法を用いてソース・ドレイン電極１０８用の導電膜を、膜圧２０〜２００ｎｍ程度形成する。 図２の上面図（１−５ａ）、断面図１−５ｂ) 参照。

本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜圧７０ｎｍのソース・ドレイン電極１０８用の導電膜を形成する。 図２の上面図（１−５ａ）、断面図（１−５ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト１０７と、ネガ型レジスト１０５と、当該レジスト上のチャネル層膜１０６と、ソース・ドレイン電極１０８用の導電膜とを除去する。以上の工程により、下部電極１０３と上部電極１０８の位置合わせが自己整合的に行うことが可能となる。

次いで、ゲート絶縁膜１０４と同じ材料、同じ成膜方法を用いてパシベーション膜１０９を膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素膜（ＳｉＯｘ）をガス圧０．５Ｐａ（Ａｒ＋１２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚１００ｎｍのパシベーション膜１０９を形成する。図２の（上面図１−６ａ、断面図１−６ｂ）参照。

次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィー工程とエッチング工程により、配線１１１とゲート電極１０３およびソース・ドレイン電極１０８間を電気的に接続するための配線用スルーホール１１０をパッシベーション膜１０９に形成する。図２の上面図（１−６）ａ（断面図１−６ｂ）参照。

次いで、ゲート電極１０３用の導電膜と同じ材料、同じ成膜方法を用いて配線１１１用の導電膜を、膜厚２０〜５００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚１００ｎｍの配線１１１用の導電膜を形成する。

次いで、配線１１１用の導電膜上にフォトリソグラフィー工程を用いてレジストからなるマスクを形成し、このマスクを用いて配線１１１用の導電膜を所望の形状に加工して配線１１１を形成する。図３の上面図（１−７ａ、）断面図（１−７ｂ）参照。

次いで、基板１０１の裏面に形成した遮光膜１０２をケミカルエッチング等で除去することにより、透明薄膜トランジスタが形成される。このトランジスタの移動度を求めたところ、１２．２ｃｍ^２／Ｖｓとなった。図３の上面図（１−８ａ）、断面図（１−８ｂ）参照。

電界効果トランジスタアレイに適用する場合、各素子は例えば、図３の配線図（１−９）に示すように接続することが可能となる。

また、基板１０１と、ゲート電極１０３と、ゲート絶縁膜１０４と、ソース・ドレイン電極１０８と、チャネル層１０６、配線層１１１、パシベーション膜１０９の透過率を測定した結果、可視光領域で８０％以上であることが確認された。

本発明に係る酸化物半導体薄膜トランジスタの製造方法の第２の実施例について図４〜図６を用いて説明する。

本実施例の酸化物半導体デバイスの製造方法は、基板２０１裏面の遮光膜２０２のパターンが、ゲート電極２０３のポジパターンであることを特徴としたボトムゲート／ボトムコンタクト構造に関するものである。

先ず、実施例１と同様な方法により、ゲート絶縁層２０４まで形成する。図４の上面図（２−２ａ)、断面図（２−２ｂ)参照。次いで、ネガ型レジスト２０５を塗布し、ソース・ドレイン電極２０７とチャネル層２０８を含む領域の外周を覆うようなリフトオフパターンを、基板表面からのフォトリソグラフィー工程により形成する。次いで、ポジ型レジスト２０６を塗布し、基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する。図４の上面図（２−２ａ）、断面図(２−２ｂ)参照。

次いで、実施例１で記載したゲート電極１０３用の導電膜と同じ材料、同じ成膜方法を用いてソース・ドレイン電極２０７を膜厚２０〜２００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚７０ｎｍのソース・ドレイン電極２０７用の導電膜を形成する。図４の上面図（２−３ａ）、断面図（２−３ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト２０６と、ネガ型レジスト２０５と、当該レジスト上のソース・ドレイン電極２０７用導電膜とを除去する。以上の工程により、下部電極２０３と上部電極２０７の位置合わせを自己整合的に行うことができる。

次いで、チャネル層２０８を膜厚５〜７０ｎｍ程度形成する。チャネル層２０８は、スパッタリング法やレーザー蒸着（ＰＬＤ）法などにより、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏ 、Ｚｎ_ｘＳｎ_１−ｘＯなどを用いて形成する。また、酸化物半導体トランジスタ性能を向上させるために、酸化物半導体形成後にアニール処理を施しても良い。本実施例では、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ} Ｏをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚２５ｎｍのチャネル層を形成する。次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、チャネル層２０８を所望の形状にパターニングする。図５の上面図（２−４ａ）、断面図（２−４ｂ）参照。

次いで、実施例１と同様な方法でパシベーション膜２０９の形成、電極用スルーホール２１０の形成（図５の上面図(２−５ａ)、断面図（２−５ｂ））、配線２１１の形成（図５の上面図(２−６ａ)、断面図(２−６ｂ)）、遮光膜２０２の除去を行い、透明トランジスタが形成される。図６の上面図(２−７ａ)、断面図（２−７ｂ）参照。

このトランジスタの移動度を求めたところ、９．９ｃｍ^２／Ｖｓとなった。この素子を電界効果トランジスタアレイに適用する場合、各素子は、例えば、図６の（２−８）に示すように接続することで構成が可能となる。

また、基板２０１とゲート電極２０３と、ゲート絶縁膜２０４と、ソース・ドレイン電極２０７と、チャネル層２０８、配線層２１１、パシベーション膜２０９の透過率を測定した結果、可視光領域で８０％以上であることが確認された。

本発明に係る酸化物半導体薄膜トランジスタの製造方法の第３の実施例について図７〜図９を用いて説明する。本実施例の酸化物半導体薄膜トランジスタの製造方法は、基板３０１の裏面の遮光膜３０２のパターンが、ゲート電極３０８のポジパターンであることを特徴としたトップゲート／トップコンタクト構造に関するものである。

まず、実施例１と同様な方法により、基板３０１の裏面に遮光膜３０２を形成する。次いで、ネガ型レジスト３０３を塗布し、ソース・ドレイン電極３０６とチャネル層３０４を含む領域の外周を覆うようなリフトオフパターンを基板表面からのフォトリソグラフィー工程により形成する。

次いで、チャネル層３０４を膜厚５〜７０ｎｍ程度形成する。チャネル層３０４は、スパッタリング法やレーザー蒸着（ＰＬＤ）法などにより、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ} Ｏ、ＺｎＯ、Ｚｎ_ｘＯＳｎ_１−ｘＯなどを用いて形成する。また、酸化物半導体トランジスタの性能を向上させるために、酸化物半導体形成後にアニール処理を施しても良い。本実施例では、Ｉｎ_ＸＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏを、ガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚２５ｎｍのチャネル層３０４を形成する。図７の上面図(３−１ａ)、断面図（３−１ｂ）参照。

次いで、ポジ型レジスト３０５を塗布し、基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する。図７の上面図（３−２ａ）、断面図（図（３−２ｂ）参照。

次いで、実施例１記載のゲート電極１０３用の導電膜と同じ材料、同じ成膜方法を用いてソース・ドレイン電極３０６用の導電膜を、膜厚２０〜２００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚７０ｎｍのソース・ドレイン電極３０６用の導電膜を形成する。図７の上面図（３−３ａ）、断面図（３-３ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト３０５と、ネガ型レジスト３０３と、当該レジスト上のソース・ドレイン電極３０６用導電膜を除去する。図８の上面図（３−４ａ）、断面図（３−４ｂ）参照。

次いで、実施例１と同様な方法により、下部電極３０６と上部電極３０８とを電気的に遮断するためのゲート絶縁膜３０７を膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚１００ｎｍのゲート絶縁膜３０７を形成する。図８の上面図（３−５ａ）、断面図（３−５ｂ）参照。

次いで実施例１と同様な方法により、膜厚２０〜５００ｎｍのゲート電極３０８用導電膜を形成する。本実施例ではＩＴＯガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚７０ｎｍのゲート電極３０８用導電膜を形成する。引き続き、ポジ型レジスト塗布後、遮光膜３０２をフォトマスクとして基板３０１の裏面側から露光によるフォトリソグラフィーとエッチング工程により、ゲート電極３０８を形成することにより、下部電極３０６と上部電極３０８の位置合わせが自己整合的に行うことができる。上面図８の上面図（３−６ａ）、断面図（３−６ｂ）参照。

次いで、レジスト３０９を除去した後、レジストを塗布し、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、配線と下部電極３０３間を電気的に接続するための配線用スルーホール３１０を絶縁膜３０７に形成する。図９の上面図（３−７ａ）、断面図（３−７ｂ）参照。

次いで、実施例１と同様な方法により配線３１１用導電膜を膜厚２０〜５００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚１００ｎｍの配線３１１用導電膜を形成する。次いで、配線３１１用導電膜上にフォトリソグラフィー工程を用いてレジストからなるマスクを形成し、マスクを用いて配線３１１用導電膜を所望の形状に加工して配線３１１を形成する。次いで、実施例１と同様な方法により遮光膜の除去を行うことで、透明トランジスタが形成される。このトランジスタの移動度を求めたところ、１０．８ｃｍ^２／Ｖｓとなった。図９の上面図（３−８ａ）、断面図（３−８ｂ）参照。

この電界トランジスタを、トランジスタアレイに適用する場合、各素子は、例えば、図９の（３−９）のように接続することで、トランジスタアレイの構成が可能となる。

また、基板３０１と、ゲート電極３０８と、ゲート絶縁膜３０７と、ソース・ドレイン電極３０６と、チャネル層３０４、配線層３１１の透過率を測定した結果、可視光領域で８０％以上であることが確認された。

本発明に係る酸化物半導体薄膜トランジスタの製造方法の第４の実施例について図１０〜図１２を用いて説明する。

本実施例の酸化物半導体薄膜トランジスタの製造方法は、基板４０１裏面の遮光膜４０２のパターンが、ゲート電極４０８のポジパターンであることを特徴としたトップゲート／ボトムコンタクト構造に関するものである。

まず、実施例１と同様な方法により、基板４０１の裏面に遮光膜４０２を形成する。次いで、ネガ型レジスト４０３を塗布し、ソース・ドレイン電極４０５とチャネル層４０６を含む形成領域の外周を覆うようなリフトオフパターンを、基板表面からのフォトリソグラフィー工程により形成する。次いで、ポジ型レジスト４０４を塗布し、基板裏面からの露光によるフォトリソグラフィー工程によりリフトオフパターンを形成する。図１０の上面図（４−１ａ）、断面図（４−１ｂ）参照。

次いで、実施例１に記載のゲート電極１０３用導電膜と同じ材料、同じ成膜方法を用いて、ソース・ドレイン電極４０５を膜厚２０〜２００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚７０ｎｍのソース・ドレイン電極４０５用導電膜を形成する。図１０の上面図（４−２ａ）、断面図（４−２ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト４０４と、ネガ型レジスト４０３と、当該レジスト上のソース・ドレイン電極４０５用導電膜を除去する。次いで、ネガ型レジスト４０３を塗布し、ソース・ドレイン電極４０５とチャネル層４０６を含む領域の外周を覆うようなリフトオフパターンを基板表面からのフォトリソグラフィー工程により、形成する。

次いで、チャネル層４０６を膜厚５〜７０ｎｍ程度形成する。チャネル層４０６は、スパッタリング法やレーザー蒸着（ＰＬＤ）法などにより、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ} Ｏ、Ｚｎ_ｘＳｎ_１−ｘＯなどを用いて形成する。また、酸化物半導体トランジスタの性能を向上させるために、酸化物半導体形成後にアニール処理を施しても良い。本実施例では、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚２５ｎｍのチャネル層４０６を形成する。図１０の上面図（４−３ａ）、断面図（４−３ｂ）参照。

次いで、リフトオフ工程により、ネガ型レジスト４０３と、当該レジスト上のチャネル層４０６を除去する。次いで、実施例１と同様な方法により、下部電極４０５と上部電極４０８とを電気的に遮断するためのゲート絶縁膜４０７を膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ_２）ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚１００ｎｍのゲート絶縁膜４０７を形成する。図１１の上面図（４−４ａ）、断面図（４−４ｂ）
次いで、実施例１と同様な方法により、膜厚２０〜２００ｎｍのゲート電極４０８を形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚７０ｎｍのゲート電極４０８用導電膜を形成する。次いで、ポジ型レジスト４０９を塗布し、基板裏面からの露光によるフォトリソグラフィーとエッチング工程により、ゲート電極４０８用導電膜を所望の形状に加工し、ゲート電極４０８を形成する。以上の工程により、下部電極４０５と上部電極４０８の位置合わせが自己整合的に行うことができる。図１１の上面図（４−５ａ）、断面図（４−５ｂ）参照。

次いで、レジスト４０９を除去した後、実施例３と同様な方法により、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、配線４１１と下部電極４０５間を接続するための配線スルーホール４１０を形成する。図１１の上面図（４−６ａ）、断面図（４−６ｂ）参照。

次いで、実施例１と同様な方法により、配線４１１用導電膜を膜厚２０〜５００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚１００ｎｍの配線４１１用導電膜を形成する。次いで、配線４１１用導電膜上にフォトリソグラフィー工程を用いてレジストからなるマスクを形成し、マスクを用いて配線４１１用導電膜を所望の形状に加工して配線４１１を形成する。図１２の上面図（４−７ａ）、断面図（４−７ｂ）参照。

次いで、実施例１と同様な方法により遮光膜４０２の除去を行う。これにより、透明トランジスタが形成される。このトランジスタの移動度を求めたところ、１０．６ｃｍ^２／Ｖｓと成った。図１２の上面図（４−８ａ）、断面図（４−８ｂ）参照。

電界効果トランジスタアレイに適用する場合、各素子は、例えば、図１２に示した上面図（４−９ａ）のように接続することで構成が可能となる。

また、基板４０１と、ゲート電極４０８と、ゲート絶縁膜４０７と、ソース・ドレイン電極４０５と、チャネル層４０６、配線層４１１の透過率を測定した結果、可視光領域で８０％以上であることが確認された。

本実施例に記載の酸化物半導体トランジスタの製造方法は、基板５０１の裏面に形成した遮光膜５０２のパターンが。ソース・ドレイン電極５０８のネガパターンであることを特徴としたボトムゲート/ トップコンタクト構造に関するものである。

本発明に係る酸化物半導体薄膜トランジスタの製造方法の第５の実施例について図１３〜図１５を用いて説明する。

まず、図１３の上面図（５−１ａ）、断面図（５−１ｂ）に示すように、実施例１と同様な方法により、基板５０１の裏面に遮光膜５０２を形成する。当該遮光膜５０２をフォトリソグラフィーとエッチング工程により、ソース・ドレイン電極用のネガマスクパターンに加工する。次いで、実施例１と同様な方法により、基板５０１の表面に膜厚２０〜２００ｎｍのゲート電極５０３用導電膜をスパッタリング法やプラズマＣＶＤ法や塗布法を用いて形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚７０ｎｍのゲート電極５０３用導電膜を形成する。

次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、ゲート電極５０３用導電膜を所望の形状に加工し、ゲート電極５０３を形成する。次いで、ポジ型レジスト５０４を塗布後、基板裏面からの露光によるフォトリソグラフィー工程により、レジスト５０４パターンを形成する。上面図（５−１ａ）、断面図（５−１ｂ）参照。

次いで、ポジ型レジスト５０４をマスクとして用い、ゲート電極５０３の幅をチャネル長と同じ幅に加工してゲート電極５０３を形成する。これにより、後の自己整合的手法が適応可能となる。次いで、ポジ型レジスト５０４を除去し、ゲート電極５０３を形成する。図１３の上面図（５−２ａ）、断面図（５−２ｂ）参照。

次いで、実施例１と同様な方法を用いてゲート電極５０３を覆うゲート絶縁膜５０５を膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）を、ガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚１００ｎｍのゲート絶縁膜５０５を形成する。次いで、チャネル層５０６を膜厚５〜７０ｎｍ程度形成する。チャネル層５０６は、スパッタリング法やレーザー蒸着（ＰＬＤ）法などにより、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏ、ＺｎＯ、Ｚｎ_ｘＳｎ_１−ｘ Ｏなどを用いて形成する。

また、酸化物半導体トランジスタの性能を向上させるために、酸化物半導体形成後にアニール処理を施しても良い。本実施例では、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚２５ｎｍのチャネル層５０６を形成する。次いで、チャネル膜５０６上にレジストを塗布し、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、チャネル層５０６を所望の形状にパターニングする。図１３の上面図（５−３ａ）、断面図（５−３ｂ）参照。

次いで、ポジ型レジスト５０７を塗布し、基板５０１裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する。図１４の上面図（５−４ａ）、断面図（５−４ｂ）参照。

次いで、実施例１と同様な方法により、ソース・ドレイン電極５０８を、膜厚２０〜２００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚７０ｎｍのソース・ドレイン電極５０８用導電膜を形成する。図１４の上面図（５−５ａ）、断面図（５−５ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト５０７と、当該レジスト上のソース・ドレイン電極５０８用導電膜とを除去する。以上の工程により、下部電極５０３と上部電極５０８の位置合わせが自己整合的に行うことができる。

次いで、実施例１と同様な方法を用いて、パシベーション膜５０９を膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）をガス圧０．５Ｐａ（Ａｒ＋１２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下で、スパッタリング法により膜厚１００ｎｍのパシベーション膜５０９を形成する。次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、配線５１１とゲート電極５０３およびソース・ドレイン電極５０８間を電気的に接続するための配線用スルーホール１１０を形成する。図１４の上面図（５−６ａ）、断面図（５−６ｂ）参照。

次いで、実施例１と同様な方法により、配線５１１用導電膜を膜厚２０〜５００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚１００ｎｍの配線５１１用導電膜を形成する。次いで、配線５１１用導電膜上にフォトリソグラフィー工程を用いて、レジストからなるマスクを形成し、マスクを用いて配線５１１用導電膜を所望の形状に加工して配線５１１を形成する。図１５の上面図（５−７ａ）、断面図（５−７ｂ）参照。

次いで、実施例１と同様な方法により、基板５０１の裏面に設けた遮光膜５０２を除去することにより、透明トランジスタが形成される。このトランジスタの移動度を求めたところ、１２．３ｃｍ^２／Ｖｓとなった。図１５の上面図（５−８ａ）、断面図（５−８ｂ）参照。

このトランジスタを、電化効果トランジスタアレイに適用する場合、各素子は例えば、図１５の配線図（５−９）のように接続することで構成が可能となる。

また、基板５０１と、ゲート電極５０３と、ゲート絶縁膜５０５と、ソース・ドレイン電極５０８と、チャネル層５０６、配線層５１１、パシベーション膜５０９の透過率を測定した結果、可視光領域で８０％以上であることが確認された。

本発明に係る酸化物半導体薄膜トランジスタの製造方法の第６の実施例について、図１６〜図１８を用いて説明する。本実施例の酸化物半導体薄膜トランジスタの製造方法は、基板６０１の裏面に形成した遮光膜６０２パターンがソース・ドレイン電極６０７のネガパターンであることを特徴としたボトムゲート／ボトムコンタクト構造に関するものである。

まず、実施例１と同様な方法により、基板６０１の裏面に遮光膜６０２を形成する。当該遮光膜６０２をフォトリソグラフィーとエッチンッグ工程により、ソース・ドレイン電極用のネガマスクパターンに加工する。次いで、実施例１と同様な方法により、基板６０１の表面に膜厚２０〜２００ｎｍのゲート電極６０３用導電膜をスパッタリング法やプラズマＣＶＤ法や塗布法を用いて形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により。膜厚７０ｎｍのゲート電極６０３用導電膜を形成する。

次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、ゲート電極６０３用導電膜を所望の形状にパターニングする。次いで、ポジ型レジスト６０４を塗布後、基板裏面からの露光によるフォトリソグラフィー工程により、ポジ型レジストマスク６０４を形成する。図１６の上面図（６−１ａ）、断面図（６−１ｂ）参照。

次いで、ポジ型レジストマスク６０４を用いて、ゲート電極６０３の幅をチャネル長と同じ幅に加工する。これにより、後の自己整合的手法が適応可能となる。次いで、ポジ型レジスト６０４を除去し、ゲート電極６０３を形成する。１６の上面図（６−２ａ）、断面図（６−２ｂ）参照。

次いで、実施例１と同様な方法を用いて、ゲート電極６０３を覆うゲート絶縁膜６０５を膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）を、ガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚１００ｎｍのゲート絶縁膜６０５を形成する。次いで、ポジ型レジスト６０６を塗布し、基板６０１裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する。図１６の上面図、（６−３ａ）断面図、（６−３ｂ）参照。

次いで、実施例１と同様な方法により、ソース・ドレイン電極６０７用導電膜を、膜厚２０〜２００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚７０ｎｍのソース・ドレイン電極６０７用導電膜を形成する。図１７の上面図（６−４ａ）、断面図（６−４ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト６０６と、当該レジスト上のソース・ドレイン電極６０７用導電膜とを除去する。以上の工程により、下部電極６０３と上部電極６０７の位置合わせが自己整合的に行うことができる。

次いで、チャネル層６０８を膜厚５〜７０ｎｍ程度形成する。チャネル層５０６は、スパッタリング法やレーザー蒸着（ＰＬＤ）法などにより、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏ、ＺｎＯ、Ｚｎ_ｘＳｎ_１−ｘＯなどを用いて形成する。次いで、チャネル膜６０８上にレジスト膜を塗布し、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、チャネル層６０８を所望の形状にパターニングする。図１７の上面図（６−５ａ）、断面図（６−５ｂ）参照。

次いで、実施例１と同様な方法を用いて、パシベーション膜６０９を、膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）をガス圧０．５Ｐａ（Ａｒ＋１２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件化でスパッタリング法により、膜圧１００ｎｍのパシべーション膜６０９を形成する。

次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、配線６１１とゲート電極６０３およびソース・ドレイン電極６０７間を電気的に接続するための配線用スルーホール６１０を形成する。図１７の上面図（６−６ａ）、断面図（６−６ｂ）参照。

次いで、実施例１と同様な方法により、配線６１１用導電膜を、膜厚２０〜５００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚１００ｎｍの配線６１１用導電膜を形成する。

次いで、配線６１１用導電膜上にフォトリソ倉フィー工程を用いてレジストからなるマスクを形成し、このマスクを用いて配線６１１用導電膜を所望の形状に加工して配線６１１を形成する。図１８の上面図（図６−７ａ）断面図（図６−７ｂ）参照。

次いで、実施例１と同様な方法により、基板６０１の裏面に設けた遮光膜６０２を除去することにより、透明トランジスタを形成する。このトランジスタの移動度を求めたところ、１１．１ｃｍ２／Ｖｓとなった。図１８の上面図（６−８ａ）、断面図（６−８ｂ）参照。

この電界効果トランジスタを、電界効果トランジスタアレイに適用する場合、各素子は例えば、図１８の配線図（６−９）のように接続することで、構成が可能となる。

また、基板６０１と、ゲート電極６０３と、ゲート絶縁膜６０５と、ソース・ドレイン電極６０７と、チャネル層６０８、配線層６１１、パシベーション膜６０９の透過率を測定した結果、可視光量域で８０％以上であることが確認された。

酸化物半導体の製造方法の第７の実施例について説明する。本実施例の製造方法は、基板７０１裏面の遮光膜７０２パターンがソース・ドレイン電極７０５のネガパターンであることを特徴としたトップゲート／トップコンタクト構造に関するものである。

まず、実施例１と同様な方法により、基板７０１の裏面に遮光膜７０２を形成する。当該遮光膜７０２をフォトリソグラフィーとエッチングによりソース・ドレイン電極用のネガマスクパターンに加工する。次いで、実施例１と同様な方法により、チャネル層７０３を膜厚５〜７０ｎｍ程度形成する。チャネル層７０３は、スパッタリング法やレーザー蒸着（ＰＬＤ）法などにより、Ｉｎ_ｘＧａ_ｙＺｎ_{１-ｘ−ｙ}Ｏ、ＺｎＯ、Ｚｎ_ｘＳｎ_１−ｘＯなどを用いて形成する。

また、酸化物半導体トランジスタの性能を向上させるために、酸化物半導体形成後に、アニール処理を施しても良い。本実施例では、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏを、ガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下で、スパッタリング法により、膜厚２５ｎｍのチャネル層７０３を形成する。次いで、チャネル膜７０３上にレジストを塗布し、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、チャネル層７０３を所望の形状にパターニングする。次いで、ポジ型レジスト７０４を塗布し、基板表面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する。図１９の上面図（７−１ａ）、断面図（７−１ｂ）参照。

次いで、実施例１と同様な方法により、ソース・ドレイン電極７０５用導電膜を、膜厚２０〜２００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚７０ｎｍのソース・ドレイン電極７０５用導電膜を形成する。図１９の上面図（７−２ａ）、断面図（７−２ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト７０４と、当該レジスト上のソース・ドレイン電極７０５用導電膜とを除去する。次いで、実施例１と同様な方法により、下部電極７０５と上部電極７０７とを電気的に遮断するためのゲート絶縁膜７０６を、膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ_２）、５０Ｗ、成長温度（室温）の条件下で、スパッタリング法により、膜厚１００ｎｍのゲート絶縁膜７０６を形成する。図１９の上面図（７−３ａ）、断面図（７−３ｂ）参照。

次いで、膜厚２０〜２００ｎｍのゲート電極７０７用導電膜をスパッタリング法やプラズマＣＶＤ法や塗布法を用いて形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下で、スパッタリング法により、膜厚７０ｎｍのゲート電極７０７用導電膜を形成する。次いで、レジストを塗布し、基板表面からのフォトリソグラフィー工程により、ゲート電極７０７を形成する。次いで、ポジ型レジスト７０８を塗布後、基板裏面からの露光によるフォトリソグラフィー工程により、ポジ型レジスト７０８パターンを形成する。図２０の上面図（７−４ａ）、断面図（７−４ｂ）参照。

次いで、当該ポジ型レジスト７０８パターンをマスクとして用い、ゲート電極７０７の幅を、チャネル長と同じ幅に加工する。以上の工程により、下部電極７０５と上部電極７０７の位置合わせが自己整合的に行うことができる。次いで、ポジ型レジスト７０８を除去し、ゲート電極７０７を形成する。図２０の上面図（７−５ａ）、断面図（７−５ｂ）参照。

次いでレジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、配線７１０とソース・ドレイン電極７０５間を電気的に接続するための配線用スルーホール７０９を形成する。図２０の上面図（７−６ａ）、断面図（７−６ｂ）参照。

次いで、実施例１と同様な方法により、配線７１０用導電膜を、膜厚２０〜５００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下で、スパッタリング法により、膜厚１００ｎｍの配線７１０用導電膜を形成する。次いで配線７１０用導電膜上にフォトリソグラフィー工程を用いてレジスト膜からなるマスクを形成し、このマスクを用いて配線７１０用導電膜を所望の形状に加工して配線７１０を形成する。図２１の上面図（７−７ａ）、断面図（７−７ｂ）参照。

次いで、実施例１と同様な方法により、基板７０１の裏面に設けた遮光膜７０２を除去することにより、透明トランジスタが形成される。このトランジスタの移動度を求めたところ、１０．５ｃｍ^２／Ｖｓとなった。図２１の上面図（７−８ａ）、断面図（７−８ｂ）参照。

このトランジスタを、電界効果トランジスタアレイに適用する場合、各素子は例えば、図２１の配線図（７−９）のように接続することで、構成が可能となる。

また、基板７０１と、ゲート電極７０７と、ゲート絶縁膜７０６と、ソース・ドレイン電極７０５と、チャネル層７０３、配線層７１０の透過率を測定した結果、可視光領域で８０％以上であることが確認された。

酸化物半導体薄膜トランジスタの製造方法の第８の実施例について説明する。本実施例の製造方法は、基板８０１裏面の遮光膜８０２パターンが、ソース・ドレイン電極８０４のネガパターンであることを特徴としたトップゲート／ボトムコンタクト構造に関するものである。

まず、実施例１と同様な方法により基板８０１裏面に遮光膜８０２を形成する。当該遮光膜８０２をフォトリソグラフィーとエッチング工程により、ソース・ドレイン電極用のネガマスクパターンに加工する。次いで、ポジ型レジスト８０３を塗布し、基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する。図２２の上面図（８−１ａ）、断面図（８−１ｂ）参照。

次いで、実施例１と同様な方法により、ソース・ドレイン電極８０４用導電膜を、膜厚２０〜２００ｎｍ程度形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ，成長温度（室温）の条件下でスパッタリング法により、膜厚７０ｎｍのソース・ドレイン電極８０４用導電膜を形成する。図２２の上面図（８−２ａ）、断面図（８−２ｂ）参照。

次いで、リフトオフ工程により、ポジ型レジスト８０３と、当該レジスト上のソース・ドレイン電極８０４用導電膜を除去する。次いで、実施例１と同様な方法によりチャネル層８０５を膜厚５〜７０ｎｍ程度形成する。チャネル層８０５は、スパッタリング法やレーザー蒸着（ＰＬＤ）法などにより、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏ、ＺｎＯ、Ｚｎ_ｘＳｎ_１−ｘＯ、などを用いて形成する。また、酸化物半導体トランジスタの性能を向上させるために、酸化物半導体形成後にアニ―ル処理を施しても良い。本実施例では、Ｉｎ_ｘＧａ_ｙＺｎ_{１−ｘ−ｙ}Ｏを、ガス圧０.５Ｐａ（Ａｒ＋２％Ｏ_２）ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚２５ｎｍのチャネル層８０５を形成する。

次いで、チャネル層８０５上にレジストを塗布し、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、チャネル層８０５を所望の形状にパターニングする。次いで、実施例１と同様な方法により、下部電極８０４と上部電極８０７とを、電気的に遮断するためのゲート絶縁膜８０６を膜厚５０〜５００ｎｍ程度形成する。本実施例では、酸化珪素（ＳｉＯｘ）を、ガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ_２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下で、スパッタリング法により膜厚１００ｎｍのゲート絶縁層８０６を形成する。図２２の上面図（８−３ａ）、断面図（８−３ｂ）参照。

次いで、膜厚２０〜２００ｎｍのゲート電極８０７用導電膜を、スパッタリング法やプラズマＣＶＤ法やレーザー蒸着（ＰＬＤ）や塗布法を用いて形成する。本実施例では、ＩＴＯをガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により、膜厚１００ｎｍのゲート電極８０７用導電膜を形成する。次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、ゲート電極８０７をパターニングする。次いで、ポジ型レジスト８０８を塗布後、基板裏面からの露光によるフォトリソグラフィー工程により、ポジ型レジスト８０８パターンを形成する。図２３の上面図（８−４ａ）、断面図（８−４ｂ）参照。

次いで、当該レジスト８０８をマスクとして用い、ゲート電極８０７の幅をチャネル長と同じ幅に加工する。以上の工程により下部電極８０４と上部電極８０７の位置合わせが自己整合的に行うことが可能となる。次いで、ポジ型レジスト８０８を除去し、ゲート電極８０７を形成する。図２３の上面図（８−５ａ）、断面図（８−５ｂ）参照。

次いで、レジスト塗布後、基板表面からの露光によるフォトリソグラフィーとエッチング工程により、配線８１０とソース・ドレイン電極８０４間を電気的に接続するための配線用スルーホール８０９を形成する。図２３の上面図（８−６ａ）、断面図（８−６ｂ）参照。

次いで、実施例１と同様な方法により、配線８１０用導電膜を膜厚２０〜５００ｎｍ程度形成する。本実施例では、ＩＴＯを、ガス圧０．５Ｐａ（Ａｒ＋２％Ｏ_２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下で、スパッタリング法により、膜厚１００ｎｍの配線８１０用導電膜を形成する。次いで、配線８１１用導電膜上にフォトリソグラフィー工程を用いてレジストからなるマスクを形成し、このマスクを用いて配線８１０用導電膜を所望の形状に加工して配線８１０を形成する。図２４の上面図（８−７ａ）断面図８−７ｂ）参照。

次いで、実施例１と同様な方法により、基板８０１裏面に設けた遮光膜８０２を除去することにより、透明トランジスタが形成される。このトランジスタの移動度を求めたところ１１．０ｃｍ^２／Ｖｓとなった。図２４の上面図（８−８ａ）、断面図（８−８ｂ）参照。

アクティブマトリクス型液晶表示装置の電界効果トランジスタアレイに、このトランジスタを適用する場合、各素子は例えば、図２４の配線図（８−９）のように接続することで構成が可能になる。

また、基板８０１と、ゲート電極８０７と、ゲート絶縁膜８０６と、ソース・ドレイン電極８０４と、チャネル層８０５、配線層８１０の透過率を測定した結果、可視光領域で８０％以上であることが確認された。

酸化物半導体を用いた電界効果トランジスタの製造方法に適用できる。

１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１…基板、１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２…遮光膜、１０３、２０３、３０６、４０５、５０３、６０３、８０４、…下部電極、１０８、２０７、５０８、６０７、７０７…上部電極、１０９、２０９、５０９、６０９…パシベーション膜、１０６、２０８、４０６、７０３、６０８、８０５…チャネル層、１０４、２０４、３０７、４０７、５０５、６０５、７０６…ゲート絶縁膜。

Claims (12)

1. 透光性材料からなる基板裏面に下部電極用マスクパターンを遮光膜で形成する工程と、
   前記遮光膜をマスクとして用いて、少なくとも２回基板裏面からの露光によるフォトリソグラフィー工程と、
   可視光領域で透過率８０％以上である材料からなる下部電極と上部電極の位置合わせを自己整合的に行う工程と、
   チャネル層とソース・ドレイン電極層とを形成する工程とを有し、
   該ソース・ドレイン電極層を形成する工程は、ネガ型レジストを塗布し、基板表面からのフォトリソグラフィー工程によりリフトオフパターンを形成する工程と、前記チャネル層を堆積する工程と、ポジ型レジストを塗布し、前記遮光膜をマスクとして基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する工程と、前記ソース・ドレイン電極を堆積する工程と、フォトレジストを除去し、上記フォトレジスト上のチャネル層とソース・ドレイン電極膜をリフトオフしてパターンを形成する工程とから形成されることを特徴とする電界効果トランジスタの製造方法。
2. 透光性材料からなる基板裏面に下部電極用マスクパターンを遮光膜で形成する工程と、
   前記遮光膜をマスクとして用いて、少なくとも２回基板裏面からの露光によるフォトリソグラフィー工程と、
   可視光領域で透過率８０％以上である材料からなる下部電極と上部電極の位置合わせを自己整合的に行う工程と、
   チャネル層とソース・ドレイン電極層とを形成する工程とを有し、
   前記チャネル層とソース・ドレイン電極層とを形成する工程は、ネガ型レジストを塗布し、基板表面からのフォトリソグラフィー工程により、リフトオフパターンを形成する工程と、次いでポジ型レジストを塗布し、前記遮光膜をマスクとして基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターン形成する工程と、前記ソース・ドレイン電極を堆積する工程と、フォトレジストを除去することにより、上記フォトレジスト上のソース・ドレイン電極膜をリフトオフしてパターンを形成する工程と、ネガ型レジストを塗布し、基板表面からのフォトリソグラフィーによりリフトオフパターンを形成する工程と、前記チャネル層を堆積する工程と、レジストを除去することにより、上記フォトレジスト上のチャネル層をリフトオフしてパターンを形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
3. 透光性材料からなる基板裏面に下部電極用マスクパターンを遮光膜で形成する工程と、
   前記遮光膜をマスクとして用いて、少なくとも２回基板裏面からの露光によるフォトリソグラフィー工程と、
   可視光領域で透過率８０％以上である材料からなる下部電極と上部電極の位置合わせを自己整合的に行う工程と、
   チャネル層とソース・ドレイン電極層とを形成する工程とを有し、
   前記チャネル層とソース・ドレイン電極層とを形成する工程は、ネガ型レジストを塗布し、基板表面からのフォトリソグラフィーにより、リフトオフパターンを形成する工程と、ポジ型レジストを塗布し、前記遮光膜をマスクとして基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターン形成する工程と、前記ソース・ドレイン電極を堆積する工程と、フォトレジストを除去することにより、上記フォトレジスト上のソース・ドレイン電極膜をリフトオフしてパターンを形成する工程と、前記チャネル層を堆積する工程と、レジストを塗布し、基板表面からのフォトリソグラフィーにより、前記チャネル層をパターニングする工程とを有することを特徴とする電界効果トランジスタの製造方法。
4. 透光性材料からなる基板裏面に下部電極用マスクパターンを遮光膜で形成する工程と、
   前記遮光膜をマスクとして用いて、少なくとも２回基板裏面からの露光によるフォトリソグラフィー工程と、
   可視光領域で透過率８０％以上である材料からなる下部電極と上部電極の位置合わせを自己整合的に行う工程と、
   チャネル層とソース・ドレイン電極層とを形成する工程とを有し、
   前記チャネル層とソース・ドレイン電極層とを形成する工程は、レジストを塗布し、基板表面からのフォトリソグラフィー工程により、チャネル層をパターニングする工程と、ポジ型レジストを塗布し、前記遮光膜をマスクとして基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターン形成する工程と、前記ソース・ドレイン電極を堆積する工程と、フォトレジストを除去することにより、上記フォトレジスト上のソース・ドレイン電極膜をリフトオフしてパターンを形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
5. 透光性材料からなる基板裏面に下部電極用マスクパターンを遮光膜で形成する工程と、
   前記遮光膜をマスクとして用いて、少なくとも２回基板裏面からの露光によるフォトリソグラフィー工程と、
   可視光領域で透過率８０％以上である材料からなる下部電極と上部電極の位置合わせを自己整合的に行う工程と、
   チャネル層とソース・ドレイン電極層とを形成する工程とを有し、
   前記チャネル層とソース・ドレイン電極層とを形成する工程は、ポジ型レジストを塗布し、前記遮光膜をマスクとして基板裏面からの露光によるフォトリソグラフィー工程により、リフトオフパターンを形成する工程と、前記ソース・ドレイン電極を堆積する工程と、フォトレジストを除去することにより、上記フォトレジスト上のソース・ドレイン電極膜をリフトオフしてパターンを形成する工程と、前記チャネル層を堆積する工程と、レジストを塗布し基板表面からのフォトリソグラフィー工程により前記チャネル層をパターニングする工程とを有することを特徴とする電界効果トランジスタの製造方法。
6. 請求項１〜５のいずれか一項に記載の電界効果トランジスタの製造方法において、
   透光性材料からなる前記下部電極をゲート電極とし、該ゲート電極形成後にソース・ドレイン電極を形成することにより、ボトムゲート構造を形成することを特徴とする電界効果トランジスタの製造方法。
7. 請求項１〜５のいずれか一項に記載の電界効果トランジスタの製造方法において、
   透光性材料からなる前記下部電極をソース・ドレインとし、該ソース・ドレイン電極形成後にゲート電極を形成する工程によりトップゲート構造を形成することを特徴とする電界効果トランジスタの製造方法。
8. 所定のパターンを有する遮光膜が裏面に形成された透光性基板を準備する工程と、
   前記遮光膜をフォトマスクとして、前記透光性基板の表面側に形成される透光性ゲート電極パターン及び透光性ソース・ドレイン電極パターンを形成する工程と、
   前記透光性ゲート電極パターンを形成する工程と前記透光性ソース・ドレイン電極パターンを形成する工程との間に、透光性ゲート絶縁膜を形成する工程と、
   その後、チャネルとなる酸化膜半導体層を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
9. 所定のパターンを有する遮光膜が裏面に形成された透光性基板を準備する工程と、
   前記遮光膜をフォトマスクとして、前記透光性基板の表面側に形成される透光性ゲート電極パターン及び透光性ソース・ドレイン電極パターンを形成する工程と、
   前記透光性ゲート電極パターンを形成する工程と前記透光性ソース・ドレイン電極パターンを形成する工程との間に、透光性ゲート絶縁膜を形成する工程と、
   前記透光性ソース・ドレイン電極パターンを形成する工程の後に、チャネルとなる酸化膜半導体層を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
10. 所定のパターンを有する遮光膜が裏面に形成された透光性基板を準備する工程と、
    前記遮光膜をフォトマスクとして、前記透光性基板の表面側に形成される透光性ゲート電極パターン及び透光性ソース・ドレイン電極パターンを形成する工程と、
    前記透光性ソース・ドレイン電極パターンを形成する工程と前記透光性ゲート電極パターンを形成する工程との間に、透光性ゲート絶縁膜を形成する工程と、
    前記透光性ソース・ドレイン電極パターンを形成する工程の前に、チャネルとなる酸化膜半導体層を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
11. 所定のパターンを有する遮光膜が裏面に形成された透光性基板を準備する工程と、
    前記遮光膜をフォトマスクとして、前記透光性基板の表面側に形成される透光性ゲート電極パターン及び透光性ソース・ドレイン電極パターンを形成する工程と、
    前記透光性ソース・ドレイン電極パターンを形成する工程と前記透光性ゲート電極パターンを形成する工程との間に、チャネルとなる酸化膜半導体層を形成する工程と、
    その後透光性ゲート絶縁膜を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
12. 所定のパターンを有する遮光膜が裏面に形成された透光性基板を準備する工程と、
    前記遮光膜をフォトマスクとして、前記透光性基板の表面側に形成される透光性ゲート電極パターン及び透光性ソース・ドレイン電極パターンを形成する工程と、
    前記透光性基板の表面側に形成される透光性ゲート電極パターン及び透光性ソース・ドレイン電極パターンを形成する工程の後、前記遮光膜を前記透光性基板から除去する工程を更に有することを特徴とする電界効果トランジスタの製造方法。

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