JP5404550B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。

パワーデバイスの中でもスイッチング速度が速く、低電圧領域での変換効率が高いＤＭＯＳ（Double-diffused Metal-Oxide-Semiconductor）構造のデバイスは高耐圧動作と低オン抵抗とが実現できるため、モータドライバや電源などではスイッチング素子として、オーディオアンプではアナログ出力素子として幅広く使用されている。しかしながら、チップ全体に占める出力素子の面積が大きいという問題がある。この問題を解決するためには、ＤＭＯＳのオン抵抗低減が求められる。

国際公開第９９／３４４４９号

オン抵抗を低減した半導体装置の製造方法及び半導体装置を提供する。

実施形態によれば、半導体装置の製造方法は、半導体層の表面側に、第１のフィールド絶縁膜と、前記第１のフィールド絶縁膜に対して離間し且つ前記第１のフィールド絶縁膜よりも浅い少なくとも１つの第２のフィールド絶縁膜と、を同時に形成する工程を備えた。さらに、半導体装置の製造方法は、前記半導体層における前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜が形成された領域に、第１導電形のドリフト領域を形成する工程を備えた。さらに、半導体装置の製造方法は、前記半導体層の表面上に、ゲート絶縁膜を形成する工程を備えた。さらに、半導体装置の製造方法は、前記ゲート絶縁膜上に、ゲート電極を形成する工程を備えた。さらに、半導体装置の製造方法は、前記半導体層における前記第１のフィールド絶縁膜側の表面に、前記ドリフト領域よりも第１導電形不純物濃度が高い第１導電形のドレイン領域を形成する工程を備えた。さらに、半導体装置の製造方法は、前記半導体層における前記第２のフィールド絶縁膜側の表面に、第１導電形のソース領域を形成する工程を備えた。

実施形態に係る半導体装置の模式断面図。 実施形態に係る半導体装置の製造方法を示す模式断面図。 実施形態に係る半導体装置の製造方法を示す模式断面図。 実施形態に係る半導体装置の製造方法を示す模式断面図。 実施形態に係る半導体装置の他の製造方法を示す模式断面図。 マスクの模式平面図。 他の実施形態に係る半導体装置の模式断面図。

以下、図面を参照し、実施形態について説明する。各図面中、同じ要素には同じ符号を付している。また、以下の実施形態では第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても実施可能である。

図１は、実施形態に係る半導体装置の模式断面図である。

本実施形態に係る半導体装置は、半導体層（もしくは半導体基板）１０を有する。半導体層１０は、例えばシリコンであり、少なくとも表面はｐ形となっている。なお、半導体層１０および以下に説明する各半導体領域は、シリコンに限らず、例えば炭化シリコン、窒化ガリウムなどであってもよい。

半導体層１０の表面側には、ｎ形のソース領域２６、ｐ形のチャネル領域２１、ｎ形のドリフト領域２２、ｎ形のドレイン領域２７、ｎ形の半導体領域２３が形成されている。

ドリフト領域２２のｎ形不純物濃度は、ソース領域２６のｎ形不純物濃度及びドレイン領域２７のｎ形不純物濃度よりも低い。ｎ形半導体領域２３のｎ形不純物濃度は、ドリフト領域２２のｎ形不純物濃度よりも高く、ドレイン領域２７のｎ形不純物濃度よりも低い。

チャネル領域２１とドリフト領域２２とは離間している。あるいは、チャネル領域２１とドリフト領域２２とが隣接していてもよい。

ソース領域２６は、チャネル領域２１の表面側に形成されている。ソース領域２６とドリフト領域２２との間には、チャネル領域２１が存在する。ソース領域２６とチャネル領域２１とは隣接している。

ｎ形半導体領域２３は、ドリフト領域２２に隣接している。チャネル領域２１とｎ形半導体領域２３との間に、ドリフト領域２２が存在する。ドレイン領域２７は、ｎ形半導体領域２３の表面側に形成されている。したがって、ソース領域２６とドレイン領域２７とは離間し、それらの間にチャネル領域２１とドリフト領域２２が存在する。

ドリフト領域２２には、第１のフィールド絶縁膜１３と、第２のフィールド絶縁膜１４とが互いに離間して設けられている。第１のフィールド絶縁膜１３及び第２のフィールド絶縁膜１４は、例えばＳＴＩ（Shallow Trench Isolation）構造を有する。

すなわち、第１のフィールド絶縁膜１３は、第１のトレンチ内に埋め込まれた第１の絶縁物であり、第２のフィールド絶縁膜１４は、第２のトレンチ内に埋め込まれた第２の絶縁物である。第１の絶縁物及び第２の絶縁物は、例えばシリコン酸化物、シリコン窒化物などである。

第２のトレンチのドリフト領域２２表面からの深さは、第１のトレンチのドリフト領域２２表面からの深さよりも浅い。したがって、第２のフィールド絶縁膜１４のドリフト領域２２中における深さは、第１のフィールド絶縁膜１３のドリフト領域２２中における深さよりも浅い。

第１のフィールド絶縁膜１３におけるソース領域２６側の一方の側面は、ドリフト領域２２に隣接し、他方の側面はドレイン領域２７及びｎ形半導体領域２３に隣接している。第１のフィールド絶縁膜１３の底部は、ドリフト領域２２の底部及びｎ形半導体領域２３の底部よりも浅く、第１のフィールド絶縁膜１３の下には、ドリフト領域２２及びｎ形半導体領域２３が存在する。

第２のフィールド絶縁膜１４は、第１のフィールド絶縁膜１３よりもチャネル領域２１側に設けられている。第２のフィールド絶縁膜１４の底部は、第１のフィールド絶縁膜１３の底部及びドリフト領域２２の底部よりも浅く、第２のフィールド絶縁膜１４の下には、ドリフト領域２２が存在する。

ドリフト領域２２における、第２のフィールド絶縁膜１４の下の部分の厚みは、第１のフィールド絶縁膜１３の下の部分の厚みよりも厚い。

ソース領域２６上にはソース電極３１が設けられ、ソース電極３１はソース領域２６とオーミック接触して電気的に接続されている。また、ｐ形の領域である半導体層１０とチャネル領域２１も、図示しないコンタクト部を通じてソース電極３１と接続されている。

ドレイン領域２７上にはドレイン電極３２が設けられ、ドレイン電極３２はドレイン領域２７とオーミック接触して電気的に接続されている。

ソース領域２６とソース電極３１とのコンタクト部と、ドレイン領域２７とドレイン電極３２とのコンタクト部とを除く部分の表面上には、ゲート絶縁膜２４が設けられている。すなわち、ゲート絶縁膜２４は、ソース領域２６とドリフト領域２２との間のチャネル領域２１の表面上、チャネル領域２１とドリフト領域２２との間の半導体層１０の表面上、ドリフト領域２２の表面上、第２のフィールド絶縁膜１４の表面上、第１のフィールド絶縁膜１３の表面上に設けられている。

ゲート絶縁膜２４上には、ゲート電極２５が設けられている。ゲート電極２５は、ソース電極３１とドレイン電極３２との間に設けられている。ゲート電極２５は層間絶縁膜３０で覆われ、ソース電極３１及びドレイン電極３２に対して絶縁されている。

ゲート電極２５や、各半導体領域は、図１において例えば紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。

相対的に高い電位をドレイン電極３２に、低い電位をソース電極３１に印加した状態で、ゲート電極２５に所望のゲート電圧が印加されると、ゲート電極２５がゲート絶縁膜２４を介して対向するチャネル領域２１の表面側及び半導体層１０の表面側に反転層が形成され、ソース領域２６、反転層、ドリフト領域２２、ｎ形半導体領域２３およびドレイン領域２７を通じて、ソース電極３１とドレイン電極３２間に電流が流れ、オン状態とされる。チャネル領域２１の不純物濃度の制御により、しきい値電圧は調整される。

ｎ形不純物濃度が比較的低いドリフト領域２２は、ゲートオフ時に空乏化し、耐圧を向上させる。また、必要とされる耐圧に応じて、ドリフト領域２２のｎ形不純物濃度や、ドリフト長（横方向長さ）を調整することで、所望の耐圧を実現できる。

また、ドリフト領域２２とドレイン領域２７との間に、ドリフト領域２２のｎ形不純物濃度と、ドレイン領域２７のｎ形不純物濃度との中間のｎ形不純物濃度のｎ形半導体領域２３を設けることで、ドリフト領域２２からドレイン領域２７にかけて不純物濃度が急に変化することによる耐圧低下を抑制できる。

ＤＭＯＳデバイスにおいては、ドレイン側にフィールド絶縁膜を設けることで、高耐圧動作が可能となる。しかし、フィールド絶縁膜は、ソース側からドレイン側に流れる（電子）電流にとって障害となり、オン抵抗増加や電流能力低下の原因となる。

すなわち、図１において、第２のフィールド絶縁膜１４がない場合、破線矢印で示すように、ソース側からドレイン側に向けてドリフト領域２２を流れる電流は、第１のフィールド絶縁膜１３の側面に沿って下方へと進み、第１のフィールド絶縁膜１３の底部を回り込む。すなわち、表面側を横方向に流れていた電流が、急に深さ方向（縦方向）に向きを変えられる。これは、電流経路を増大させ、オン抵抗の増大をまねく。

なお、第１のフィールド絶縁膜１３の深さは、必要とする耐圧に応じて設計されるため、オン抵抗を低くする目的のためだけに第１のフィールド絶縁膜１３を浅くすることはできない。

これに対して本実施形態では、耐圧確保のために必要な比較的深い第１のフィールド絶縁膜１３をドレイン側に設け、なおかつ、第１のフィールド絶縁膜１３とチャネル領域２１との間に第２のフィールド絶縁膜１４を設けている。

この第２のフィールド絶縁膜１４は、第１のフィールド絶縁膜１３よりも浅く形成される。これにより、図１において実線矢印で示すように、第２のフィールド絶縁膜１４が、ソース側から流れてくる電流を、第１のフィールド絶縁膜１３より下の部分に向けてガイドする。すなわち、よりチャネル領域２１に近い領域で、ソースから流れてきた電流は下方へと向きを変えるため、縦方向に進む距離を短くしつつ、第１のフィールド絶縁膜１３の下を通ってドレイン側に進むことができる。この結果、素子サイズを大きくすることなく、オン抵抗を低減し、電流能力を向上できる。

第１のフィールド絶縁膜１３よりもチャネル領域２１側に設けられる第２のフィールド絶縁膜は１つに限らず、図７に示すように、２つの第２のフィールド絶縁膜１５、１６を設けてもよい。第２のフィールド絶縁膜１５、１６も、ＳＴＩ構造を有し、トレンチ内に埋め込まれた絶縁物である。

第２のフィールド絶縁膜１５は第１のフィールド絶縁膜１３に対してチャネル領域２１側に離間し、第２のフィールド絶縁膜１６は第２のフィールド絶縁膜１５に対してチャネル領域２１側に離間している。

よりチャネル領域２１に近い側に設けられた第２のフィールド絶縁膜１６の方が、その第２のフィールド絶縁膜１６と第１のフィールド絶縁膜１３との間に設けられた第２のフィールド絶縁膜１５よりも浅い。

これにより、本実施形態においても、実線矢印で示すように、よりチャネル領域２１に近い領域で、ソースから流れてきた電流は下方へと向きを変えるため、縦方向に進む距離を短くしつつ、第１のフィールド絶縁膜１３の下を通ってドレイン側に進むことができる。この結果、素子サイズを大きくすることなく、オン抵抗を低減、また電流能力を向上できる。

もちろん、３つ以上の第２のフィールド絶縁膜を設けてもよい。３つ以上の第２のフィールド絶縁膜を設ける場合も、それら複数の第２のフィールド絶縁膜の深さは、第１のフィールド絶縁膜よりも浅く、且つチャネル領域２１側に設けられる第２のフィールド絶縁膜ほど浅くする。

次に、図２（ａ）〜図４（ｂ）を参照して、実施形態に係る半導体装置の製造方法について説明する。

まず、図２（ａ）に示すように、半導体層（もしくは半導体基板）１０の表面上に、レジスト層５０を形成する。

そのレジスト層５０に対して、図２（ｂ）及び図６（ａ）に示すマスク６０を用いて、露光を行う。図６（ａ）は、マスク６０の平面図を示す。

マスク６０には、第１の透過部６０ａと第２の透過部６０ｂが形成されている。第１の透過部６０ａ及び第２の透過部６０ｂは、例えば開口である。第２の透過部６０ｂは、第１の透過部６０ａよりも幅が小さい。

レジスト層５０において、第１の透過部６０ａの下の部分及び第２の透過部６０ｂの下の部分が露光される。レジスト層５０は、例えば露光された部分が現像液に対して可溶となるポジ型である。

したがって、上記露光の後、現像を行うことで、図２（ｃ）に示すように、レジスト層５０に第１の開口５０ａと、第２の開口５０ｂが形成される。第２の開口５０ｂの幅は、第１の開口５０ａの幅よりも小さい。

そして、このレジスト層５０をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法により、半導体層１０の表面側をエッチングする。これにより、図３（ａ）に示すように、第１の開口５０ａの下に第１のトレンチ１１が形成され、第２の開口５０ｂの下に第２のトレンチ１２が形成される。

第２の開口５０ｂの方が第１の開口５０ａに比べて開口幅が小さいため、第２のトレンチ１２の方が第１のトレンチ１１よりも幅が小さくなる。さらに、いわゆるマイクロローディング効果により、幅が狭いトレンチの底部にイオンや活性種が到達しにくくなり、第２のトレンチ１２の方が第１のトレンチ１１よりも浅くなる。

すなわち、レジスト層５０に形成した第１の開口５０ａと第２の開口５０ｂとの開口幅の違いにより、互いに幅及び深さの異なる第１のトレンチ１１と第２のトレンチ１２とを同時に形成することができる。それら２つのトレンチ１１、１２を形成するにあたって、使うマスク６０も１枚で済む。

そして、レジスト層５０を除去した後、第１のトレンチ１１内および第２のトレンチ１２内に絶縁物を埋め込む。これにより、図３（ｂ）に示すように、半導体層１０の表面側に深さの異なる第１のフィールド絶縁膜１３と第２のフィールド絶縁膜１４が形成される。

第１のトレンチ１１と第２のトレンチ１２とは同時に形成され、絶縁物も第１のトレンチ１１内および第２のトレンチ１２内に同時に埋め込まれる。すなわち、深さの異なる第１のフィールド絶縁膜１３と第２のフィールド絶縁膜１４とは、同じ工程で同時に形成される。

次に、図３（ｃ）に示すように、半導体層１０の表面側に、ｐ形のチャネル領域２１、ｎ形のドリフト領域２２、ｎ形の半導体領域２３を形成する。これらは、それぞれ、図示しないマスクを用いたイオン注入法により形成される。

ドリフト領域２２は、第１のフィールド絶縁膜１３及び第２のフィールド絶縁膜１４が形成された領域に形成される。チャネル領域２１とｎ形半導体領域２３は、ドリフト領域２２、第２のフィールド絶縁膜１４及び第１のフィールド絶縁膜１３を挟む。第２のフィールド絶縁膜１４側にチャネル領域２１が形成され、第１のフィールド絶縁膜１３側にｎ形半導体領域２３が形成される。

次に、図３（ｃ）に示す構造の表面上に、ゲート絶縁膜２４を形成する。さらに、ゲート絶縁膜２４上に、ゲート電極材（例えば多結晶シリコン）を形成する。その後、ゲート電極材をパターニングして、図４（ａ）に示すように、ゲート電極２５を形成する。

次に、ゲート電極２５をマスクにしたイオン注入法により、図４（ｂ）に示すように、チャネル領域２１の表面側にソース領域２６を、ｎ形半導体領域２３の表面側にドレイン領域２７を形成する。

その後、図１に示すように、ゲート絶縁膜２４を選択的に除去して、ソース領域２６の表面及びドレイン領域２７の表面を露出させる。そして、ソース領域２６上にソース電極３１を、ドレイン領域２７上にドレイン電極３２を形成する。

また、図５（ａ）〜（ｃ）に示すように、グレーティングマスク７０を利用して、レジスト層５０に対する露光を行ってもよい。図６（ｂ）は、グレーティングマスク７０の平面図を示す。

グレーティングマスク７０には、第１の透過部７０ａと第２の透過部７０ｂが形成されている。第２の透過部７０ｂは、第１の透過部７０ａよりも露光光に対する透過率が低い。また、第２の透過部７０ｂは、第１の透過部７０ａよりも幅が小さい。

レジスト層５０において、第１の透過部７０ａの下の部分及び第２の透過部７０ｂの下の部分が露光される。ここで、第１の透過部７０ａの下のレジスト層５０には、膜厚方向のほぼすべてにわたって露光光が届く。これに対して、第２の透過部７０ｂの下のレジスト層５０には、膜厚方向の途中までしか露光光が届かない。

したがって、上記露光の後、現像を行うと、図５（ｂ）に示すように、レジスト層５０に、第１の開口５０ａと、第１の開口５０ａよりも浅い第２の開口５０ｃが形成される。第１の開口５０ａの底部には半導体層１０の表面が露出し、第２の開口５０ｃの下にはレジスト層５０が残っている。あるいは、第１の開口５０ａの下にレジスト層５０が残るようにしてもよく、この場合には、第１の開口５０ａの下のレジスト層５０の厚さが、第２の開口５０ｃの下のレジスト層５０の厚さより薄くなるようにする。

そして、このレジスト層５０をマスクにして、例えばＲＩＥ法により、半導体層１０の表面側をエッチングする。これにより、図５（ｃ）に示すように、第１の開口５０ａの下に第１のトレンチ１１が形成され、第２の開口５０ｃの下に第２のトレンチ１２が形成される。

第２の開口５０ｃの方が第１の開口５０ａに比べて開口幅が小さいため、第２のトレンチ１２の方が第１のトレンチ１１よりも幅が小さくなる。さらに、第２の開口５０ｃの下にレジスト層５０が残っている、もしくは第２の開口５０ｃの下のレジスト層５０の方が厚いことから、第２のトレンチ１２は第１のトレンチ１１よりも浅くなる。

すなわち、第１のトレンチ１１が形成される部分の上のレジスト層５０の厚さ（厚さゼロも含む）と、第２のトレンチ１２が形成される部分の上のレジスト層５０の厚さとの違いにより、深さの異なる第１のトレンチ１１と第２のトレンチ１２とを同時に形成することができる。また、それら２つのトレンチ１１、１２を形成するにあたって、使うマスク７０も１枚で済む。

そして、レジスト層５０を除去した後、第１のトレンチ１１内および第２のトレンチ１２内に絶縁物を埋め込む。これにより、図３（ｂ）に示すように、半導体層１０の表面側に深さの異なる第１のフィールド絶縁膜１３と第２のフィールド絶縁膜１４が形成される。以降、前述の実施形態と同様に工程が進められる。

本実施形態においても第１のトレンチ１１と第２のトレンチ１２とは同時に形成され、絶縁物も第１のトレンチ１１内および第２のトレンチ１２内に同時に埋め込まれる。すなわち、深さの異なる第１のフィールド絶縁膜１３と第２のフィールド絶縁膜１４とは、同じ工程で同時に形成される。

なお、互いに離間し且つ深さの異なる第１のフィールド絶縁膜１３と第２のフィールド絶縁膜１４とは、それぞれを別の工程で形成することもできる。

例えば、先に、第１のトレンチ１１を形成するためのマスクを用いてレジスト層５０の露光、現像および半導体層１０のＲＩＥを行い、第１のトレンチ１１を形成する。この後、第１のトレンチ１１内に第１の絶縁物を埋め込んで第１のフィールド絶縁膜１３を形成する。

この後、別のマスクを用いたレジスト層５０の露光、現像及び半導体層１０のＲＩＥにより、第１のトレンチ１１よりも浅い第２のトレンチ１２を形成し、その中に第２の絶縁物を埋め込んで第２のフィールド絶縁膜１４を形成する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体層、１１…第１のトレンチ、１２…第２のトレンチ、１３…第１のフィールド絶縁膜、１４〜１６…第２のフィールド絶縁膜、２１…チャネル領域、２２…ドリフト領域、２４…ゲート絶縁膜、２５…ゲート電極、２６…ソース領域、２７…ドレイン領域、３１…ソース電極、３２…ドレイン電極、５０…レジスト層、５０ａ…第１の開口、５０ｂ，５０ｃ…第２の開口、６０，７０…マスク

Claims (5)

1. 半導体層の表面側に、第１のフィールド絶縁膜と、前記第１のフィールド絶縁膜に対して離間し且つ前記第１のフィールド絶縁膜よりも浅い少なくとも１つの第２のフィールド絶縁膜と、を同時に形成する工程と、
   前記半導体層における前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜が形成された領域に、第１導電形のドリフト領域を形成する工程と、
   前記半導体層の表面上に、ゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
   前記半導体層における前記第１のフィールド絶縁膜側の表面に、前記ドリフト領域よりも第１導電形不純物濃度が高い第１導電形のドレイン領域を形成する工程と、
   前記半導体層における前記第２のフィールド絶縁膜側の表面に、第１導電形のソース領域を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜を形成する工程は、
   第１の開口と、前記第１の開口よりも幅が小さい第２の開口とが形成されたレジスト層をマスクにして前記半導体層の表面側をエッチングし、第１のトレンチと、前記第１のトレンチよりも浅い第２のトレンチとを前記半導体層の表面側に同時に形成する工程と、
   前記第１のトレンチ内及び前記第２のトレンチ内に、絶縁物を埋め込む工程と、
   を有することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜を形成する工程は、
   第１の開口と、前記第１の開口よりも幅が小さく且つ浅い第２の開口とが形成されたレジスト層をマスクにして前記半導体層の表面側をエッチングし、第１のトレンチと、前記第１のトレンチよりも浅い第２のトレンチとを前記半導体層の表面側に同時に形成する工程と、
   前記第１のトレンチ内及び前記第２のトレンチ内に、絶縁物を埋め込む工程と、
   を有することを特徴とする請求項１記載の半導体装置の製造方法。
4. 第１導電形のソース領域と、
   前記ソース領域に対して離間して設けられた第１導電形のドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、
   前記チャネル領域と前記ドレイン領域との間に設けられ、前記ドレイン領域よりも第１導電形不純物濃度が低い第１導電形のドリフト領域と、
   前記チャネル領域上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   前記ドリフト領域に設けられた第１のフィールド絶縁膜と、
   前記第１のフィールド絶縁膜に対して離間して、前記第１のフィールド絶縁膜よりも前記チャネル領域側の前記ドリフト領域に設けられ、前記ドリフト領域中における深さが前記第１のフィールド絶縁膜よりも浅い少なくとも１つの第２のフィールド絶縁膜と、
   を備えたことを特徴とする半導体装置。
5. 前記第１のフィールド絶縁膜は、前記ドリフト領域に形成された第１のトレンチ内に埋め込まれた第１の絶縁物であり、
   前記第２のフィールド絶縁膜は、前記ドリフト領域に形成され、前記第１のトレンチよりも浅い第２のトレンチ内に埋め込まれた第２の絶縁物であることを特徴とする請求項４記載の半導体装置。