JP5374867B2 - ソースドライバ、電気光学装置、投写型表示装置及び電子機器 - Google Patents

Description

本発明は、ソースドライバ、電気光学装置、投写型表示装置及び電子機器等に関する。

従来より、携帯電話機や投写型表示装置に用いられる液晶パネル（電気光学装置）として、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルが知られている。

これまで、携帯電話機等の携帯型の電子機器にアクティブマトリクス方式の液晶パネルを採用する際、アクティブマトリクス方式は、低消費電力化が難しいと考えられてきた。しかし、近年では、アクティブマトリクス方式の液晶パネルでも、十分な低消費電力化を実現している。その一方、アクティブマトリクス方式の液晶パネルによる多色化や動画表示に適しているという利点が注目されている。

高精度な画像表示を行うために、一般に、表示装置の駆動信号に対して表示装置の階調特性に応じたガンマ補正が行われる。液晶パネルを例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。
特開平７−３０６６６０号公報

近年、表示画像の高画質化の要求がより一層高まり、電気光学装置のソース線を駆動するソースドライバに対する多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。

また、液晶パネルの画面サイズの拡大化と共に高精細化が進み、１走査ライン当たりの画素数（ドット数）が大幅に増加している。そのため、規定された１水平走査期間内に、複数の階調電圧の中から選択した階調電圧を各画素に印加する必要がある。

しかしながら、１水平走査期間がますます短くなり、規定された時間内に各画素に所望の電位の電圧を与えることが難しくなっている。そのため、ソースドライバにとって、高い階調精度を達成することが非常に困難となっている。

更に、液晶パネルでは、直流成分が長い期間に亘って画素（液晶）に印加されるのを避けるため、ソース線に供給される電圧を、極性反転駆動によって所与の周期で変化させることが行われる。この電圧の変化が大きい程、変化後の電圧レベルの収束に時間を要し、高い階調精度の達成をより困難にしている。

特許文献１には、階調電圧信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。

また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献１に開示されたような各電圧のレベルが高精度の設定される階段状電圧を生成することは困難となる。

以上のような高精細且つ多階調の画像表示に対する要求は、投写型表示装置にも共通している。

本発明の幾つかの態様によれば、階調数が増加しても高い階調精度を達成できるソースドライバ、電気光学装置、投写型表示装置及び電子機器を提供できる。

上記課題を解決するために本発明は、
階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
Ｐ（Ｐは２以上の正の整数）本の階調信号線であって、前記Ｐ本の階調信号線のそれぞれに、対応する階調電圧が供給される、Ｐ本の階調信号線と、
Ｑ（Ｑ≦Ｐ、Ｑは正の整数）本の切替用信号線であって、前記Ｑ本の切替用信号線のそれぞれに、対応する階調電圧が供給される、Ｑ本の切替用信号線と、
前記Ｐ本の階調信号線に供給されたＰ種類の階調電圧のうち１つの階調電圧を前記階調データに基づいて出力する第１のＤＡＣと、
前記Ｑ本の切替用信号線に供給されたＱ種類の階調電圧のうち１つの階調電圧を前記階調データに基づいて出力する第２のＤＡＣと、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するソース線駆動部とを含み、
前記ソース線駆動部が、
１水平走査期間内に、前記第２のＤＡＣの出力に基づいて前記ソース線の第２の駆動信号を生成した後に、前記第１のＤＡＣの出力に基づいて前記ソース線の第１の駆動信号を生成するソースドライバに関係する。

本発明においては、ソース線駆動部の入力に、一旦、衝撃吸収用に設けられた切替用信号線の電圧が供給された後に、階調信号線の電圧が供給される。このため、ソース線駆動部の入力の寄生容量と信号線の寄生容量との間の容量分割が繰り返され、階調電圧を切り替える際の電圧変動の幅を小さくする。従って、本発明によれば、極性反転駆動等により階調電圧を変化させる場合であっても、階調信号線の電圧が変動することなく、安定した電位レベルの状態でソース線駆動部に電圧を供給できる。その結果、高い階調精度を実現するソースドライバを提供できるようになる。

また本発明に係るソースドライバでは、
前記ソース線駆動部が、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するための出力バッファを含み、
前記１水平走査期間内に、バッファ出力期間に前記出力バッファにより前記ソース線を駆動し、該バッファ出力期間後のＤＡＣ出力期間に、前記出力バッファの入力電圧を前記ソース線に供給することができる。

本発明によれば、バッファ出力期間においてソース線の電圧を早期に設定できる。このとき、出力バッファのオフセット等により、ソース線の電圧レベルの精度が低い。そこで、本発明では、ＤＡＣ出力期間において、出力バッファの入力電圧をソース線にそのまま設定する。これにより、本発明によれば、ＤＡＣ出力期間においてソース線の電圧を高精度に設定できる。

また本発明に係るソースドライバでは、
前記バッファ出力期間が、
前記ソース線駆動部が前記第２のＤＡＣの出力に基づいて前記ソース線を駆動する期間と重複してもよい。

本発明によれば、バッファ出力期間では、第２のＤＡＣの出力電圧に基づいてソース線駆動部がソース線を駆動するため、ソース線の電圧を、粗い精度の電圧レベルで早期に安定化させることができる。

また本発明に係るソースドライバでは、
前記ソース線駆動部が前記第１のＤＡＣの出力に基づいて前記ソース線を駆動する期間の開始タイミング後に、前記ＤＡＣ出力期間が開始されてもよい。

本発明によれば、ＤＡＣ出力期間では、第１のＤＡＣからの階調電圧がソース線に供給され、高精度な電圧レベルでソース線の電圧を設定できる。

また本発明に係るソースドライバでは、
前記ソース線駆動部が前記第２のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔ_Ｂにおける１本の前記切替用信号線のインピーダンスをＺ_Ｂ、前記ソース線駆動部が前記第１のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔ_Ａにおける１本の前記階調信号線のインピーダンスをＺ_Ａとした場合、
ｔ_Ａ／ｔ_ＢがＺ_Ａ／Ｚ_Ｂであってもよい。

本発明において、ソース線駆動部の入力ノードの電圧は、該電圧が伝達される信号線の容量成分と抵抗成分とで定まる時定数に従って徐々に変化する。容量成分は、主としてソース線駆動部の入力容量で決まるため、期間ｔ_Ａ、ｔ_Ｂにおける時定数の相違は、インピーダンスＺ_Ａ、Ｚ_Ｂの相違に起因する。従って、本発明によれば、無駄に第２のＤＡＣの出力を用いることなく、できるだけ長い時間、第１のＤＡＣの出力を用いることができ、高い精度で階調電圧をソース線駆動部の入力ノードに与えることが可能となる。

また本発明に係るソースドライバでは、
Ｐが、２^Ｋ（Ｋは２以上の整数）であり、
Ｑが、２^Ｋ−Ｌ（Ｋ＞Ｌ、Ｌは自然数）であってもよい。

本発明によれば、Ｐ、Ｑを２の累乗の数値とすることで、階調データの必要なビットのみを用いて階調電圧の選択処理が可能となるため、階調データのビット分割のみでソースドライバの構成を簡素化できる。更に、ＱをＰより小さい数値とすることで、信号線やＤＡＣのレイアウト面積を削減できる。

また本発明に係るソースドライバでは、
所与の２つの電圧間を抵抗分割した複数の階調電圧を生成する階調電圧発生回路を含み、
各階調信号線に、前記階調電圧発生回路により生成された階調電圧が供給され、
前記切替用信号線のうち少なくとも１つが、バッファ回路により駆動されてもよい。

本発明によれば、階調信号線の電圧を高精度に設定できる。更に、本発明によれば、切替用信号線の電圧をバッファ回路で駆動するため、切替用信号線の電圧を高速に設定できると共に、各階調信号線にバッファ回路を設ける場合に比べてバッファ回路の数を削減できるためレイアウト面積の大幅な増大を抑えることが可能となる。

また本発明は、
階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
Ｐ（Ｐは２以上の正の整数）本の階調信号線であって、前記Ｐ本の階調信号線のそれぞれに、対応する階調信号が供給される、Ｐ本の階調信号線と、
Ｑ（Ｑ≦Ｐ、Ｑは正の整数）本の切替用信号線であって、前記Ｑ本の切替用信号線のそれぞれに、対応する階調信号が供給される、Ｑ本の切替用信号線と、
前記Ｐ本の階調信号線に供給されたＰ種類の階調信号のうち１つの階調信号を前記階調データに基づいて出力する第１のＤＡＣと、
前記Ｑ本の切替用信号線に供給されたＱ種類の階調信号のうち１つ階調信号を前記階調データに基づいて出力する第２のＤＡＣと、
前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するソース線駆動部とを含み、
前記ソース線駆動部が、
１水平走査期間内に、前記第２のＤＡＣの出力に基づいて前記ソース線の第２の駆動信号を生成した後に、前記第１のＤＡＣの出力に基づいて前記ソース線の第１の駆動信号を生成することを特徴とするソースドライバに関係する。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。

また本発明に係る電気光学装置では、
前記複数のゲート線を走査するためのゲートドライバを含むことができる。

また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。

上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できるソースドライバが適用された電気光学装置を提供できる。

また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含む投写型表示装置に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む投写型表示装置に関係する。

上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できるソースドライバが適用された投写型表示装置を提供できる。

また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。

また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に対して階調データを供給する手段とを含む電子機器に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。

上記のいずれかの発明によれば、階調数が増加しても高い階調精度を達成できるソースドライバが適用された電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。

液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。電気光学装置は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の発光素子を用いた装置を含むことができる。

ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、素子容量である液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。素子容量は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含むことができる。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

液晶装置１０は、ソースドライバ（広義には表示ドライバ、更に広義には駆動回路）３０を含む。ソースドライバ３０は、階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。

液晶装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。

液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧（広義には信号）を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。

また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。

液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。ここで、表示コントローラ３８又はホストは、階調データをソースドライバ３０に供給できる。

なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。

また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、ソースドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。

１．１ ゲートドライバ
図３に、図１又は図２のゲートドライバ３２の構成例を示す。

ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。

シフトレジスタ４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。

１．２ ソースドライバ
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。

ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、階調電圧発生回路（広義には基準電圧発生回路、更に広義には基準信号発生回路）５６、ＤＡＣ（Digital/Analog Converter）５８（広義には階調電圧選択回路、更に広義には階調信号選択回路）、ソース線駆動回路（ソース線駆動部）６０を含む。

ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。

Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。

表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。

アドレス制御回路６２は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６２は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。

ロウアドレスデコーダ６４は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ６６は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。

階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６２は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ６８は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。

アドレス制御回路６２は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。

従って、図４において、ロウアドレスデコーダ６４、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ６８、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。

ラインラッチ５４は、表示メモリ５２から読み出された一水平走査分の階調データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。

階調電圧発生回路５６は、各階調電圧（広義には基準電圧、更に広義には基準信号）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。更に、具体的には、階調電圧発生回路５６は、２組の階調電圧群を生成する。階調電圧発生回路５６が生成する一方の組の階調電圧群の各階調電圧は、ＤＡＣ５８に設けられたＰ（Ｐは２以上の正の整数）本の階調信号線の各階調信号線に供給される。階調電圧発生回路５６が生成する他方の組の階調電圧群の各階調電圧は、ＤＡＣ５８に設けられた、電荷移動に伴う衝撃吸収用のＱ（Ｑ≦Ｐ、Ｑは正の整数）本の切替用信号線の各切替用信号線に供給される。

このような階調電圧発生回路５６は、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された２つの抵抗回路（ラダー抵抗回路）を有し、一方の抵抗回路の複数の分割ノードの電圧のうち同時にＰ種類の階調電圧を出力させると共に、他方の抵抗回路の複数の分割ノードの電圧のうち同時にＱ種類の階調電圧を出力させる。

ＤＡＣ５８は、ラインラッチ５４から出力される階調データに対応した階調電圧を、ソース線駆動回路６０の出力である出力線ごとに生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５６によって生成された複数の階調電圧の中から、ラインラッチ５４から出力されたソース線駆動回路６０の１出力線分の階調データに対応した階調電圧を選択し、選択した階調電圧を出力する。

より具体的には、ＤＡＣ５８は、第１及び第２のＤＡＣとしての２つのＤＡＣを有する。一方のＤＡＣは、階調データの全ビットのデータに対応した階調電圧を、Ｐ本の階調信号線に供給されたＰ種類の階調電圧の中から選択する。他方のＤＡＣは、階調データの一部のビットのデータ（より具体的には、上位ビットのデータ）に対応した階調電圧を、Ｑ本の切替用信号線に供給されたＱ種類の階調電圧の中から選択する。

ここで、Ｐが２^Ｋ（Ｋは２以上の整数）であり、Ｑが２^Ｋ−Ｌ（Ｋ＞Ｌ、Ｌは自然数）であることが望ましい。Ｐ、Ｑを２の累乗の数値とすることで、階調データの必要なビットのみを用いて階調電圧の選択処理が可能となるため、階調データのビット分割のみでソースドライバの構成を簡素化できる。更に、ＱをＰより小さい数値とすることで、信号線やＤＡＣのレイアウト面積を削減できる。

ソース線駆動回路６０は、各出力線がＬＣＤパネル２０の各ソース線に接続される複数の出力線を駆動する。より具体的には、ソース線駆動回路６０は、ＤＡＣ５８の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。ソース線駆動回路６０は、出力線毎に設けられた出力回路を含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ回路であり、このボルテージフォロワ回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。

本実施形態では、極性反転駆動等により階調電圧を変化させる場合に、ソース線駆動回路６０の各出力回路の入力を早期に安定化させることで、高い階調精度を実現する。そのため、本実施形態では、ソース線駆動回路６０の各出力回路に入力に、一旦、衝撃吸収用に設けられた切替用信号線の電圧を供給した後に、階調信号線の電圧を供給する。即ち、各出力回路の入力の寄生容量と信号線の寄生容量との間の容量分割を繰り返すことで、階調電圧を切り替える際の電圧変動の幅を小さくする。従って、極性反転駆動等により階調電圧を変化させる場合であっても、階調信号線の電圧が変動することなく、安定した電位レベルの状態でソース線駆動回路６０の各出力回路に電圧を供給できる。その結果、高い階調精度を実現するソースドライバを提供できる。

以下では、Ｋが８であり、Ｌが３であるものとし、階調信号線が２５６（＝２^８）本、切替用信号線が３２（＝２^５）本であるものとして説明するが、階調信号線の本数や切替用信号線の本数に本実施形態が限定されるものではない。

図５に、図４の階調電圧発生回路５６、ＤＡＣ５８、及びソース線駆動回路６０の構成例のブロック図を示す。

図５において、図４と同一部分には同一符号を付し、適宜説明を省略する。

階調電圧発生回路５６は、第１及び第２の階調電圧発生回路５６Ａ、５６Ｂを含む。第１の階調電圧発生回路５６Ａ、５６Ｂには、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給される。第１の階調電圧発生回路５６Ａは、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路を含み、該抵抗回路に設けられた複数の分割ノードの電圧を出力することで２５６種類の階調電圧Ｖ０Ａ〜Ｖ２５５Ａを出力する。第２の階調電圧発生回路５６Ｂは、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路を含み、該抵抗回路に設けられた複数の分割ノードの電圧を出力することで３２種類の階調電圧Ｖ０Ｂ〜Ｖ３１Ｂを出力する。

図６に、図５の階調電圧発生回路５６の動作説明図を示す。

図５の階調電圧発生回路５６のうち第１の階調電圧発生回路５６Ａは、ＬＣＤパネル２０の階調特性に応じて、８ビットの階調データに対応した２５６種類の電圧を補正して階調電圧Ｖ０Ａ〜Ｖ２５５Ａとして出力する。一方、図５の階調電圧発生回路５６のうち第２の階調電圧発生回路５６Ｂは、ＬＣＤパネル２０の階調特性に応じて、８ビットの階調データの上位５ビットのデータに対応した３２種類の電圧を補正して階調電圧Ｖ０Ｂ〜Ｖ３１Ｂとして出力できる。図６では、階調電圧Ｖ０Ｂとして階調電圧Ｖ４Ａ、階調電圧Ｖ１Ｂとして階調電圧Ｖ１２Ａ、階調電圧Ｖ２Ｂとして階調電圧Ｖ２０Ａ、・・・、階調電圧Ｖ３０Ｂとして階調電圧Ｖ２４４Ａ、階調電圧Ｖ３１Ｂとして階調電圧Ｖ２５２Ａが出力される。

なお、図６では、第２の階調電圧発生回路５６Ｂが発生する階調電圧Ｖ０Ｂ〜Ｖ３１Ｂの各階調電圧が、第１の階調電圧発生回路５６Ａが発生する階調電圧Ｖ０Ａ〜Ｖ２５５Ａのいずれか１つであるものとして説明したが、本実施形態ではこれに限定されるものではない。例えば、第２の階調電圧発生回路５６Ｂが発生する階調電圧Ｖ０Ｂ〜Ｖ３１Ｂの各階調電圧が、第１の階調電圧発生回路５６Ａが発生する階調電圧Ｖ０Ａ〜Ｖ２５５Ａのいずれとも異なる電圧であってもよい。

更には、図５では、第１及び第２の階調電圧発生回路５６Ａ、５６Ｂが、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨを用いて複数の階調電圧を発生させるものとして説明したが、本実施形態ではこれに限定されるものではない。例えば、第２の階調電圧発生回路５６Ｂに供給される高電位側電源電圧ＶＤＤＨ及び低電位側電圧ＶＳＳＨの少なくとも１つが別の電圧であってもよい。

図５において、ＤＡＣ５８は、第１及び第２のＤＡＣ５８Ａ、５８Ｂを含む。第１のＤＡＣ５８Ａには、各階調信号線に階調電圧Ｖ０Ａ〜Ｖ２５５Ａの各電圧が供給される２５６本の階調信号線が接続される。第２のＤＡＣ５８Ｂには、各切替用信号線に階調電圧Ｖ０Ｂ〜Ｖ３１Ｂの各電圧が供給される３２本の切替用信号線が接続される。

第１のＤＡＣ５８Ａは、出力線毎に設けられた電圧選択回路ＤＥＣ_１Ａ〜ＤＥＣ_ＮＡを含む。電圧選択回路ＤＥＣ_１Ａ〜ＤＥＣ_ＮＡの各電圧選択回路は、ラインラッチ５４に格納された階調データＤ［７：０］の８ビットのデータに基づいて、２５６本の階調信号線の階調電圧Ｖ０Ａ〜Ｖ２５５Ａの中から１つの階調電圧を出力電圧ＤＡＣＡＯＵＴとして出力する。

第２のＤＡＣ５８Ｂは、出力線毎に設けられた電圧選択回路ＤＥＣ_１Ｂ〜ＤＥＣ_ＮＢを含む。電圧選択回路ＤＥＣ_１Ｂ〜ＤＥＣ_ＮＢの各電圧選択回路は、ラインラッチ５４に格納された階調データＤ［７：０］のうち上位ビットデータＤ［７：３］の５ビットのデータに基づいて、３２本の切替用信号線の階調電圧Ｖ０Ｂ〜Ｖ３１ＢＡの中から１つの階調電圧を出力電圧ＤＡＣＢＯＵＴとして出力する。

ソース線駆動回路６０は、出力線毎に設けられた出力回路ＯＵＴ_１〜ＯＵＴ_Ｎを含む。各出力回路は、第１のＤＡＣ５８Ａからの電圧選択回路の出力電圧ＤＡＣＡＯＵＴ又は第２のＤＡＣ５８Ｂからの電圧選択回路の出力電圧ＤＡＣＢＯＵＴに基づいて、ソース線の駆動信号を生成（ソース線を駆動）する。より具体的には、各出力回路の入力電圧として一旦第１のＤＡＣ５８Ａからの電圧選択回路の出力電圧ＤＡＣＡＯＵＴが設定された後に、該入力電圧として第２のＤＡＣ５８Ｂからの電圧選択回路の出力電圧ＤＡＣＢＯＵＴが設定される。

これにより、出力回路の入力電圧の変動が抑えられ、ソース線に供給される電圧の変動も小さくなって、高い階調精度を実現できるようになる。

図７に、図６のソースドライバの１出力当たりの構成要部を示す。

図７において、図６と同一部分には同一符号を付し、適宜説明を省略する。図７では、図６の構成のうちソース線ＳＬ１を駆動する部分のみを図示している。

図７では、各階調信号線が、第１の階調電圧発生回路５６Ａの抵抗回路に設けられた各分割ノードに、直接、電気的に接続される。また、各切替用信号線が、第２の階調電圧発生回路５６Ｂの抵抗回路に設けられた各分割ノードに、直接、電気的に接続される。こうすることで、階調信号線に与えられる電圧、切替用信号線に与えられる電圧を、それぞれ高精度に設定することができる。

出力回路ＯＵＴ_１は、ボルテージフォロワ接続された演算増幅器ＡＭＰ_１（広義には、出力バッファ）と、第１及び第２のＤＡＣ出力スイッチＤＳＷＡ_１、ＤＳＷＢ_１と、バッファ駆動用スイッチＢＤＳＷ_１と、ＤＡＣ駆動用スイッチＤＤＳＷ_１とを含む。

第１のＤＡＣ出力スイッチＤＳＷＡ_１の一端には、第１のＤＡＣ５８Ａの電圧選択回路ＤＥＣ_１Ａからの出力電圧ＤＡＣＡＯＵＴが供給され、第１のＤＡＣ出力スイッチＤＳＷＡ_１の他端は、演算増幅器ＡＭＰ_１の非反転入力端子に電気的に接続される。第１のＤＡＣ出力スイッチＤＳＷＡ_１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＤＡＣＡ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。

第２のＤＡＣ出力スイッチＤＳＷＢ_１の一端には、第２のＤＡＣ５８Ｂの電圧選択回路ＤＥＣ_１Ｂからの出力電圧ＤＡＣＢＯＵＴが供給され、第２のＤＡＣ出力スイッチＤＳＷＢ_１の他端は、演算増幅器ＡＭＰ_１の非反転入力端子に電気的に接続される。第２のＤＡＣ出力スイッチＤＳＷＢ_１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＤＡＣＢ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。

バッファ駆動用スイッチＢＤＳＷ_１の一端には、演算増幅器ＡＭＰ_１の出力電圧が供給され、バッファ駆動用スイッチＢＤＳＷ_１の他端には、ソース線ＳＬ１と電気的に接続される出力線に接続される。バッファ駆動用スイッチＢＤＳＷ_１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＯＰＡＭＰ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。

ＤＡＣ駆動用スイッチＤＤＳＷ_１の一端には、演算増幅器ＡＭＰ_１の入力電圧が供給され、ＤＡＣ駆動用スイッチＤＤＳＷ_１の他端には、ソース線ＳＬ１と電気的に接続される出力線に接続される。ＤＡＣ駆動用スイッチＤＤＳＷ_１は、ソースドライバ３０の図示しない制御回路において生成された制御信号ＤＡＣ＿ＥＮＢによりオンオフ制御（スイッチ制御）される。

なお、切替用信号線の本数が、階調信号線の本数より少ない場合は、図８に示すように、演算増幅器ＡＭＰ１の入力電圧を早期に安定化させることを目的として、３２本の切替用信号線の少なくとも１つが、ボルテージフォロワ接続された演算増幅器（広義にはバッファ回路）で駆動されてもよい。

この場合、階調信号線は、抵抗回路の分割ノードの電圧がそのまま供給されるため、階調信号線の電圧を高精度に設定できる。そして、切替用信号線の電圧を演算増幅器で駆動するため、切替用信号線の電圧を高速に設定できると共に、各階調信号線に演算増幅器を設ける場合に比べて演算増幅器の数を削減できるためレイアウト面積の大幅な増大を抑えることが可能となる。

なお、図７及び図８では、ソース線ＳＬ１を駆動する部分のみを示したが、ソース線ＳＬ２〜ＳＬＮを駆動する部分についても同様である。

また、図７及び図８において、第１及び第２のＤＡＣ出力スイッチＤＳＷＡ_１、ＤＳＷＢ_１が出力回路ＯＵＴ_１に含まれるものとして説明したが、本実施形態がこれに限定されるものではない。第１及び第２のＤＡＣ出力スイッチＤＳＷＡ_１、ＤＳＷＢ_１が、例えば第１又は第２のＤＡＣ５８Ａ、５８Ｂに含まれてもよい。

図９に、図７の各種制御信号のタイミングの一例を示す。

本実施形態では、１水平走査期間内の駆動期間の前半にバッファ出力期間、該駆動期間の後半にＤＡＣ出力期間が設けられる。図示しない制御回路は、バッファ出力期間に制御信号ＯＰＡＭＰ＿ＥＮＢがＨレベル、ＤＡＣ出力期間に制御信号ＤＡＣ＿ＥＮＢがＨレベルとなるように制御する。制御信号ＯＰＡＭＰ＿ＥＮＢ、ＤＡＣ＿ＥＮＢが同時にＨレベルとなることはない。

これにより、バッファ出力期間では、演算増幅器ＡＭＰ_１がソース線ＳＬ１を駆動し、ＤＡＣ出力期間では、演算増幅器ＡＭＰ_１の入力電圧がソース線ＳＬ１に供給される。即ち、１水平走査期間内に、バッファ出力期間に演算増幅器ＡＭＰ_１によりソース線を駆動し、該バッファ出力期間後のＤＡＣ出力期間に、演算増幅器ＡＭＰ_１の入力電圧をソース線に供給する。

この結果、バッファ出力期間においてソース線ＳＬ１の電圧が早期に設定される。このとき、演算増幅器ＡＭＰ_１のオフセット等により、ソース線ＳＬ１の電圧レベルの精度が、第１の階調電圧発生回路５６Ａで生成された階調電圧の電圧レベルの精度ほど高くない。そこで、ＤＡＣ出力期間では、ＤＡＣ５８で生成された階調電圧が、そのままソース線ＳＬ１に設定される。これにより、ＤＡＣ出力期間においてソース線ＳＬ１の電圧を高精度に設定できる。

また、本実施形態では、ソース線駆動回路６０（演算増幅器ＡＭＰ_１）の入力電圧として、一旦、第２のＤＡＣ５８Ｂからの階調電圧を供給した後に、第１のＤＡＣ５８Ａからの階調電圧を供給する。即ち、ソース線駆動回路６０が、１水平走査期間内に、第２のＤＡＣ５８Ｂの出力に基づいてソース線を駆動した後に、第１のＤＡＣ５８Ａの出力に基づいて該ソース線を駆動する。

そのため、図示しない制御回路は、１水平走査期間内の駆動期間に、まず制御信号ＤＡＣＢ＿ＥＮＢをＨレベルにし、その後、制御信号ＤＡＣＡ＿ＥＮＢをＨレベルにする。制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢが同時にＨレベルとなることはない。

より具体的には、制御回路は、バッファ出力期間が、ソース線駆動回路６０が第２のＤＡＣ５８Ｂの出力に基づいてソース線ＳＬ１を駆動する期間と重複するように、制御信号ＯＰＡＭＰ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢを生成する。これにより、バッファ出力期間では、第２のＤＡＣ５８Ｂの出力電圧に基づいて演算増幅器ＡＭＰ_１がソース線を駆動するため、ソース線の電圧を、粗い精度の電圧レベルで早期に安定化させることができる。

また、制御回路は、ソース線駆動回路６０が第１のＤＡＣ５８Ａの出力に基づいてソース線ＳＬ１を駆動する期間の開始タイミング後に、ＤＡＣ出力期間が開始されるように、制御信号ＤＡＣ＿ＥＮＢ、ＤＡＣＡ＿ＥＮＢを生成する。これにより、ＤＡＣ出力期間では、第１のＤＡＣ５８Ａからの階調電圧がソース線ＳＬ１に供給され、高精度な電圧レベルでソース線の電圧を設定できる。

このように本実施形態によれば、ソース線駆動回路６０の入力電圧として、一旦、第２のＤＡＣ５８Ｂからの階調電圧を供給した後に、第１のＤＡＣ５８Ａからの階調電圧を供給するようにしたので、ソース線駆動回路６０が駆動するソース線の電圧変動を抑えることができるようになる。

なお、本実施形態の構成は図９の構成に限定されるものではなく、ＤＡＣ駆動用スイッチＤＤＳＷ_１を省略された構成であってもよい。

図１０に、本実施形態の説明図を示す。

図１０は、図７又は図８の要部を模式的に示しており、図７又は図８と同一部分には同一符号を付して、適宜説明を省略する。なお、図１０では、第１及び第２のＤＡＣ出力スイッチＤＳＷＡ_１、ＤＳＷＢ_１が、説明の便宜上、出力回路ＯＵＴ_１の外部に設けられているものとする。

図１０では、階調データに基づいて第１のＤＡＣ５８Ａにより選択された１つの階調信号線の電圧が階調電圧Ｖ_Ａ、階調データの上位ビットのデータに基づいて第２のＤＡＣ５８Ｂにより選択された１つの切替用信号線の電圧が階調電圧Ｖ_Ｂであるものとする。そして、階調電圧Ｖ_Ａが供給される階調信号線の寄生容量をＣ_Ａ、階調電圧Ｖ_Ｂが供給される切替用信号線の寄生容量をＣ_Ｂとし、ソース線駆動回路６０の出力回路ＯＵＴ_１（演算増幅器ＡＭＰ_１）の入力ノードの寄生容量をＣ_１とする。

ここで、当該水平走査期間の直前の水平走査期間におけるソース線ＳＬ１の駆動電圧がＶ１であるものとする。本実施形態の比較例として、当該水平走査期間において、単純に、第１のＤＡＣ５８Ａにより選択された電圧でソース線を駆動する場合、出力回路ＯＵＴ_１の入力ノードの電圧がＶ１からＶ_Ａに変化する。即ち、本比較例では、（Ｖ１−Ｖ_Ａ）に対応する電荷の充放電が行われる。このとき、この電圧変化が極性反転駆動等により大きな振幅である場合、該入力ノードと階調信号線との間で大量の電荷の充放電が行われ、入力ノードと階調信号線の電圧レベルが直ぐに収束しない事態が発生する。

これに対して、本実施形態では、この電圧レベルの変動が第２のＤＡＣ５８Ｂに接続される切替用信号線により吸収される。その後、第１のＤＡＣ５８Ａに接続される階調信号線と出力回路ＯＵＴ_１の入力ノードとの間の電荷の充放電が行われるため、上記の場合と比べて電荷の充放電量大幅に削減でき、その結果、入力ノードと階調信号線の電圧レベルを直ぐに収束させることが可能となる。

即ち、まず、出力回路ＯＵＴ_１の入力ノードに第２のＤＡＣ５８Ｂの階調電圧が供給されたとき、寄生容量Ｃ_１、Ｃ_Ｂとの間で電荷の充放電が行われる。

その後、出力回路ＯＵＴ_１の入力ノードに第１のＤＡＣ５８Ａの階調電圧が供給されたとき、寄生容量Ｃ_１、Ｃ_Ａとの間で電荷の充放電が行われる。このとき、寄生容量Ｃ_１には、電圧Ｖ_Ａに近い電圧Ｖ_Ｂに対応する電荷が蓄積されている。そのため、出力回路ＯＵＴ_１の入力ノードに第１のＤＡＣ５８Ａの階調電圧が供給されたときの電荷の充放電量が少なくて済む。

更に本実施形態では、図９に示すように、ソース線駆動回路６０が第２のＤＡＣ５８Ｂの出力に基づいてソース線を駆動する期間ｔ_Ｂにおける１本の切替用信号線（第２のＤＡＣ５８Ｂにより選択された１本の切替用信号線）のインピーダンスをＺ_Ｂ、ソース線駆動回路６０が第１のＤＡＣ５８Ａの出力に基づいてソース線を駆動する期間ｔ_Ａにおける１本の階調信号線（第１のＤＡＣ５８Ａにより選択された１本の階調信号線）のインピーダンスをＺ_Ａとした場合、図示しない制御回路が、ｔ_Ａ／ｔ_ＢがＺ_Ａ／Ｚ_Ｂとなるように、制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢを生成することが望ましい。

ここで、切替用信号線のインピーダンスは、切替用信号線自体の抵抗成分と第２のＤＡＣ５８Ｂのスイッチ素子のオン抵抗成分との和に対応する。また、階調信号線のインピーダンスは、階調信号線自体の抵抗成分と第１のＤＡＣ５８Ａのスイッチ素子のオン抵抗成分との和に対応する。

出力回路ＯＵＴ_１の入力ノードの電圧は、階調電圧発生回路からの容量成分と抵抗成分とで定まる時定数に従って徐々に変化する。容量成分は、主として出力回路ＯＵＴ_１の入力容量で決まるため、期間ｔ_Ａ、ｔ_Ｂにおける時定数の相違は、インピーダンスＺ_Ａ、Ｚ_Ｂの相違に起因する。従って、上記のように制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢを生成することで、無駄に制御信号ＤＡＣＢ＿ＥＮＢをＨレベルに設定することなく、できるだけ長い時間、制御信号ＤＡＣＡ＿ＥＮＢをＨレベルに設定できる。その結果、高い精度で階調電圧を出力回路ＯＵＴ_１の入力ノードに与えることが可能となる。

次に、図７及び図８の第１及び第２のＤＡＣ５８Ａ、５８Ｂ、演算増幅器ＡＭＰ_１の構成例について説明する。

１．２．１ 第１のＤＡＣ
図１１に、図７又は図８の第１のＤＡＣ５８Ａの電圧選択回路ＤＥＣ_１Ａの構成例のブロック図を示す。

図１１では、電圧選択回路ＤＥＣ_１Ａ〜ＤＥＣ_ＮＡのうち電圧選択回路ＤＥＣ_１Ａの構成例を示すが、他の電圧選択回路ＤＥＣ_２Ａ〜ＤＥＣ_ＮＡも電圧選択回路ＤＥＣ_１Ａと同様の構成を有している。

電圧選択回路ＤＥＣ_１Ａは、複数の電圧選択ブロック（１２８個の電圧選択ブロック）を有している。図１１の各電圧選択ブロックは、それぞれ同様の構成を有している。複数の電圧選択ブロックには、電圧ＶＤＤ、ＶＮＬ、ＶＳＳＨ、ＶＰＨ、ＶＤＤＨ、データＤ７〜Ｄ１、反転データＸＤ７〜ＸＤ１、ＸＤＡ、ＸＤＢが入力されている。反転データＸＤ７〜ＸＤ１は、階調データの上位８ビットのデータのうち最下位ビットを除く７ビットのデータＤ７〜Ｄ１を反転したデータである。反転データＸＤＡは、階調データの最下位ビットのデータＤ０が「１」のときにＨレベルとなる。反転データＸＤＢは、階調データの最下位ビットのデータＤ０が「０」のときにＨレベルとなる。

例えば、階調電圧Ｖ０Ａ、Ｖ１Ａの中から１つの電圧を選択する電圧選択ブロックには、データＤ７〜Ｄ１が入力され、階調電圧Ｖ２Ａ、Ｖ３Ａの中から１つの電圧を選択する電圧選択ブロックにはデータＤ７〜Ｄ２、反転データＤ１が入力され、・・・、階調電圧Ｖ２５４Ａ、Ｖ２５５Ａの中から１つの電圧を選択する電圧選択ブロックには、反転データＸＤ７〜ＸＤ１が入力される。

また各電圧選択ブロックには、階調電圧Ｖ０Ａ〜Ｖ２５５Ａのうち隣り合った２つの階調電圧が順番に入力されている。各電圧選択ブロックは、２種類の階調電圧の中から電圧ＳＥＬＡを出力する。

図１２に、図１１の電圧選択ブロックの構成の概要を示す。

電圧選択ブロック２００Ａは、デコーダ２１０Ａ、レベルシフタ２２０Ａ、セレクタ２３０Ａを含む。デコーダ２１０Ａは、反転データｘｄ７〜ｘｄ１、ｘｄａ、ｘｄｂに基づいてスイッチ制御信号を生成する。このスイッチ制御信号は、レベルシフタ２２０Ａによって電圧ＶＤＤＨ及び電圧ＶＳＳＨ間の電圧レベルに変換される。セレクタ２３０Ａは、レベルシフタ２２０Ａによってレベル変換されたスイッチ制御信号に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢの中から電圧ＳＥＬＡを出力する。

図１３に、図１２の電圧選択ブロックの構成例の回路図を示す。

デコーダ２１０Ａは、８個のｐ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ)トランジスタが直列に接続された２組のデコーダ回路を有する。各デコーダ回路の一端には、それぞれ電圧ＶＤＤが供給される。また各デコーダ回路の他端には、ｎ型（第２導電型）のＭＯＳトランジスタが接続される。一方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ１、ｘｄａが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。他方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ１、ｘｄｂが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。

電圧ＶＮＬは、ｎ型のＭＯＳトランジスタの閾値電圧より高い電圧である。この電圧ＶＮＬによりｎ型のＭＯＳトランジスタのドレイン電流を発生させることにより、ｘｄ７〜ｘｄ１、ｘｄａのすべてがＬレベル、或いはｘｄ７〜ｘｄ１、ｘｄｂのすべてがＬレベルのとき、直列に接続されたｐ型の各ＭＯＳトランジスタのソース・ドレイン間に定電流が発生し、レベルシフタ２２０Ａに対してＨレベルの信号を出力できる。

レベルシフタ２２０Ａは、２素子レベルシフタである。更に、レベルシフタ２２０Ａは、ゲートに電圧ＶＰＨが供給されるｐ型のＭＯＳトランジスタを有する。電圧ＶＰＨは、電圧ＶＤＤを基準に、少なくともｐ型のＭＯＳトランジスタの閾値電圧だけ低電位の電圧であり、このｐ型のＭＯＳトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフタ２２０Ａを構成するｎ型のＭＯＳトランジスタがオンとなったときレベルシフタ２２０Ａの出力をＨレベル、該ｎ型のＭＯＳトランジスタがオフとなったときレベルシフタ２２０Ａの出力をＬレベルにすることができる。

セレクタ２３０Ａは、レベルシフタ２２０Ａの出力に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢのいずれかを電圧ＳＥＬＡとして出力する。

１．２．２ 第２のＤＡＣ
図１４に、図７又は図８の第２のＤＡＣ５８Ｂの電圧選択回路ＤＥＣ_１Ｂの構成例のブロック図を示す。

図１４では、電圧選択回路ＤＥＣ_１Ｂ〜ＤＥＣ_ＮＢのうち電圧選択回路ＤＥＣ_１Ｂの構成例を示すが、他の電圧選択回路ＤＥＣ_２Ｂ〜ＤＥＣ_ＮＢも電圧選択回路ＤＥＣ_１Ｂと同様の構成を有している。

電圧選択回路ＤＥＣ_１Ｂは、複数の電圧選択ブロック（１６個の電圧選択ブロック）を有している。図１４の各電圧選択ブロックは、それぞれ同様の構成を有している。複数の電圧選択ブロックには、電圧ＶＤＤ、ＶＮＬ、ＶＳＳＨ、ＶＰＨ、ＶＤＤＨ、データＤ７〜Ｄ４、反転データＸＤ７〜ＸＤ４、ＸＤＡ、ＸＤＢが入力されている。反転データＸＤ７〜ＸＤ４は、階調データの上位５ビットのデータのうち最下位ビットを除く４ビットのデータＤ７〜Ｄ４を反転したデータである。反転データＸＤＡは、階調データの上位５ビットのデータのうちの最下位ビットのデータＤ３が「１」のときにＨレベルとなる。反転データＸＤＢは、階調データの上位５ビットのデータのうちの最下位ビットのデータＤ３が「０」のときにＨレベルとなる。

例えば、階調電圧Ｖ０Ｂ、Ｖ１Ｂの中から１つの電圧を選択する電圧選択ブロックには、データＤ７〜Ｄ４が入力され、階調電圧Ｖ２Ｂ、Ｖ３Ｂの中から１つの電圧を選択する電圧選択ブロックにはデータＤ７〜Ｄ５、反転データＸＤ４が入力され、・・・、階調電圧Ｖ３０Ｂ、Ｖ３１Ｂの中から１つの電圧を選択する電圧選択ブロックには、反転データＸＤ７〜ＸＤ４が入力される。

また各電圧選択ブロックには、階調電圧Ｖ０Ｂ〜Ｖ３１Ｂのうち隣り合った２つの階調電圧が順番に入力されている。各電圧選択ブロックは、２種類の階調電圧の中から電圧ＳＥＬＡを出力する。

図１５に、図１４の電圧選択ブロックの構成の概要を示す。

電圧選択ブロック２００Ｂは、デコーダ２１０Ｂ、レベルシフタ２２０Ｂ、セレクタ２３０Ｂを含む。デコーダ２１０Ｂは、反転データｘｄ７〜ｘｄ４、ｘｄａ、ｘｄｂに基づいてスイッチ制御信号を生成する。このスイッチ制御信号は、レベルシフタ２２０Ｂによって電圧ＶＤＤＨ及び電圧ＶＳＳＨ間の電圧レベルに変換される。セレクタ２３０Ｂは、レベルシフタ２２０Ｂによってレベル変換されたスイッチ制御信号に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢの中から電圧ＳＥＬＡを出力する。

図１６に、図１５の電圧選択ブロックの構成例の回路図を示す。

デコーダ２１０Ｂは、８個のｐ型のＭＯＳトランジスタが直列に接続された２組のデコーダ回路を有する。各デコーダ回路の一端には、それぞれ電圧ＶＤＤが供給される。また各デコーダ回路の他端には、ｎ型のＭＯＳトランジスタが接続される。一方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ４、ｘｄａが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。他方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ７〜ｘｄ４、ｘｄｂが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。

電圧ＶＮＬは、ｎ型のＭＯＳトランジスタの閾値電圧より高い電圧である。この電圧ＶＮＬによりｎ型のＭＯＳトランジスタのドレイン電流を発生させることにより、ｘｄ７〜ｘｄ４、ｘｄａのすべてがＬレベル、或いはｘｄ７〜ｘｄ４、ｘｄｂのすべてがＬレベルのとき、直列に接続されたｐ型の各ＭＯＳトランジスタのソース・ドレイン間に定電流が発生し、レベルシフタ２２０Ｂに対してＨレベルの信号を出力できる。

レベルシフタ２２０Ｂは、２素子レベルシフタである。更に、レベルシフタ２２０Ｂは、ゲートに電圧ＶＰＨが供給されるｐ型のＭＯＳトランジスタを有する。電圧ＶＰＨは、電圧ＶＤＤを基準に、少なくともｐ型のＭＯＳトランジスタの閾値電圧だけ低電位の電圧であり、このｐ型のＭＯＳトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフタ２２０Ｂを構成するｎ型のＭＯＳトランジスタがオンとなったときレベルシフタ２２０Ｂの出力をＨレベル、該ｎ型のＭＯＳトランジスタがオフとなったときレベルシフタ２２０Ｂの出力をＬレベルにすることができる。

セレクタ２３０Ｂは、レベルシフタ２２０Ｂの出力に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢのいずれかを電圧ＳＥＬＡとして出力する。

図１３のセレクタ２３０Ａと図１６のセレクタ２３０Ｂとを比較すると、図１６のセレクタ２３０Ｂを構成するトランジスタのサイズを図１３のセレクタ２３０Ａを構成するトランジスタのサイズより大きくできる。これは、階調信号線の本数より切替用信号線の本数が少ないため、セレクタ２３０Ｂのサイズを大きくしても全体のレイアウト面積の増大への影響が小さいからである。従って、図１１〜図１３に示す第１のＤＡＣ５８Ａが各階調信号線を駆動する能力に比べて、図１４〜図１６に示す第２のＤＡＣ５８Ｂが各切替用信号線を駆動する能力をより高くできる。これにより、レイアウト面積をそれほど大きくすることなく、切替用信号線の電位を高速に設定できる。

１．２．３ 演算増幅器
次に、本実施形態におけるバッファ回路としての演算増幅器ＡＭＰ_１の構成について説明する。

図１７に、図７のボルテージフォロワ接続された演算増幅器ＡＭＰ_１の構成例の回路図を示す。

図１７では出力回路ＯＵＴ_１の演算増幅器ＡＭＰ_１の構成例を示すが、他の出力回路ＯＵＴ_２〜ＯＵＴ_Ｎの演算増幅器も同様の構成を有している。

演算増幅器ＡＭＰ_１は、差動部ＤＩＦ_１と駆動部ＤＲＶ_１とを含む。差動部ＤＩＦ_１は、第１及び第２の差動増幅器ｐＤＩＦ_１、ｎＤＩＦ_１を含む。各差動増幅器は、差動トランジスタ対を有する。

第１の差動増幅器ｐＤＩＦ_１の差動トランジスタ対は、ｐ型のＭＯＳトランジスタにより構成される。この差動トランジスタ対のソースには、基準電圧ＶＲＥＦＰがゲートに供給される電流源トランジスタが接続され、該差動トランジスタ対を構成する各ＭＯＳトランジスタのゲートには、ｎ型ＭＯＳトランジスタにより構成されるカレントミラー回路が接続される。差動トランジスタ対を構成するＭＯＳトランジスタの一方のトランジスタのゲートに、第１又は第２のＤＡＣ５８Ａ、５８Ｂの出力電圧であるＤＡＣ出力電圧ＤＡＣＯＵＴが供給され、他方のＭＯＳトランジスタのゲートに差動増幅器ＡＭＰ_１の出力電圧が供給される。

第２の差動増幅器ｎＤＩＦ_１の差動トランジスタ対は、ｎ型のＭＯＳトランジスタにより構成される。この差動トランジスタ対のソースには、基準電圧ＶＲＥＦＮがゲートに供給される電流源トランジスタが接続され、該差動トランジスタ対を構成する各ＭＯＳトランジスタのゲートには、ｐ型ＭＯＳトランジスタにより構成されるカレントミラー回路が接続される。差動トランジスタ対を構成するＭＯＳトランジスタの一方のトランジスタのゲートに、第１又は第２のＤＡＣ５８Ａ、５８Ｂの出力電圧であるＤＡＣ出力電圧ＤＡＣＯＵＴが供給され、他方のＭＯＳトランジスタのゲートに差動増幅器ＡＭＰ_１の出力電圧が供給される。

駆動部ＤＲＶ_１は、高電位側電源電圧ＡＶＤＤＨと低電位側電源電圧ＡＶＳＳとの間に直列に設けられたｐ型駆動トランジスタとｎ型駆動トランジスタとを有する。ｐ型駆動トランジスタのゲートには、第２の差動増幅器ｎＤＩＦ_１の出力電圧が供給される。ｎ型駆動トランジスタのゲートには、第１の差動増幅器ｐＤＩＦ_１の出力電圧が供給される。

１．２．４ 動作説明図
次に、本実施形態における動作について説明する。

まず、本実施形態における動作を説明する前に、本実施形態の比較例における動作を説明する。本比較例は、上述のように、階調電圧の切替タイミングで、単純に、第１のＤＡＣ５８Ａにより選択された電圧でソース線を駆動する。

図１８に、本実施形態の比較例における動作の一例のタイミング図を示す。

図１８では、１水平走査期間毎に階調データＤ［７：０］が変化するものし、ソース線ＳＬ１の電位レベルの変化、演算増幅器ＡＭＰ_１の出力電圧の電位レベルの変化、ＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルの変化、制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢ、ＤＡＣ＿ＥＮＢ、ＯＰＡＭＰ＿ＥＮＢ、第１のＤＡＣ５８Ａの出力電圧ＤＡＣＡＯＵＴの電位レベルの変化、第２のＤＡＣ５８Ｂの出力電圧ＤＡＣＢＯＵＴの電位レベルの変化を示す。

なお、図１８では、本実施形態との対比を目的として、制御信号ＤＡＣＢ＿ＥＮＢを常時Ｌレベルとすることで、本比較例の動作を実現させている。

図１８に示すように、１水平走査期間内にＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルが所望の電位レベルに安定しないうちに、次に水平走査期間が開始されている。そのため、演算増幅器ＡＭＰ_１の出力電圧、ソース線ＳＬ１の電圧が大きく変動してしまう。

図１９に、本実施形態における動作の一例のタイミング図を示す。

図１９では、図１８と同様に、１水平走査期間毎に階調データＤ［７：０］が変化するものし、ソース線ＳＬ１の電位レベルの変化、演算増幅器ＡＭＰ_１の出力電圧の電位レベルの変化、ＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルの変化、制御信号ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢ、ＤＡＣ＿ＥＮＢ、ＯＰＡＭＰ＿ＥＮＢ、第１のＤＡＣ５８Ａの出力電圧ＤＡＣＡＯＵＴの電位レベルの変化、第２のＤＡＣ５８Ｂの出力電圧ＤＡＣＢＯＵＴの電位レベルの変化を示す。

図１９では、タイミングＴＧ１、ＴＧ２において、第２のＤＡＣ５８Ｂの出力から第１のＤＡＣ５８Ａの出力に切り替わり、図１８と同一の条件ながら、１水平走査期間内にＤＡＣ出力電圧ＤＡＣＯＵＴの電位レベルが所望の電位レベルに安定している。そのため、演算増幅器ＡＭＰ_１の出力電圧、ソース線ＳＬ１の電圧変動がなく、高い階調精度を達成することができる。

２． 電子機器
次に、本実施形態における液晶装置１０（ソースドライバ３０）が適用される電子機器について説明する。

２．１ 投写型表示装置
上述の液晶装置１０を用いて構成される電子機器として、投写型表示装置がある。

図２０に、本実施形態における液晶装置１０が適用された投写型表示装置の構成例のブロック図を示す。

投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。

図２１に、投写型表示装置の要部の概略構成図を示す。

投写型表示装置は、光源８１０、ダイクロイックミラー８１３、８１４、反射ミラー８１５、８１６、８１７、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０、液晶光変調装置８２２、８２３、８２４、クロスダイクロイックプリズム８２５、投写レンズ８２６を含む。光源８１０は、メタルハライド等のランプ８１１とランプの光を反射するリフレクタ８１２とを含む。青色光・緑色光反射のダイクロイックミラー８１３は、光源８１０からの光束のうち赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー８１７で反射されて、赤色光用液晶光変調装置８２２に入射される。一方、ダイクロイックミラー８１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー８１４によって反射され、緑色光用液晶光変調装置８２３に入射される。一方、青色光は第２のダイクロイックミラー８１４も透過する。青色光に対しては、長い光路により光損失を防ぐため、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０を含むリレーレンズ系からなる導光手段８２１が設けられ、これを介して青色光が青色光用液晶光変調装置８２４に入射される。各光変調回路により変調された３つの色光はクロスダイクロイックプリズム８２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。以上のように、投写型表示装置の投写手段が構成される。この投写手段によって合成された光は、投写光学系である投写レンズ８２６によってスクリーン８２７に投写され、画像が拡大されて表示される。

２．２ 携帯電話機
また上述の液晶装置１０を用いて構成される電子機器として、携帯電話機がある。

図２２に、本実施形態における液晶装置１０が適用された携帯電話機の構成例のブロック図を示す。図２２において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。

電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。

図２２では、ホスト９４０又は表示コントローラ３８が、階調データを供給する手段ということができる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における液晶装置の構成の概要を示す図。 本実施形態における液晶装置の他の構成の概要を示す図。 図１又は図２のゲートドライバの構成例のブロック図。 図１又は図２のソースドライバの構成例のブロック図。 図４の階調電圧発生回路、ＤＡＣ、及びソース線駆動回路の構成例のブロック図。 図５の階調電圧発生回路の動作説明図。 図６のソースドライバの１出力当たりの構成要部を示す図。 図６のソースドライバの１出力当たりの構成要部を他の例を示す図。 図７の各種制御信号のタイミングの一例を示す図。 本実施形態の説明図。 図７又は図８の第１のＤＡＣの電圧選択回路の構成例のブロック図。 図１１の電圧選択ブロックの構成の概要を示す図。 図１２の電圧選択ブロックの構成例の回路図。 図７又は図８の第２のＤＡＣの電圧選択回路の構成例のブロック図。 図１４の電圧選択ブロックの構成の概要を示す図。 図１５の電圧選択ブロックの構成例の回路図。 図７のボルテージフォロワ接続された演算増幅器の構成例の回路図。 本実施形態の比較例における動作の一例のタイミング図。 本実施形態における動作の一例のタイミング図。 本実施形態における投写型表示装置の構成例のブロック図。 投写型表示装置の要部の概略構成図。 本実施形態における携帯電話機の構成例のブロック図。

符号の説明

１０ 液晶装置、 ２０ ＬＣＤパネル、 ３０ ソースドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 ５０ Ｉ／Ｏバッファ、
５２ 表示メモリ、 ５４ ラインラッチ、 ５６ 階調電圧発生回路、
５６Ａ 第１の階調電圧発生回路、 ５６Ｂ 第２の階調電圧発生回路、
５８ ＤＡＣ、 ５８Ａ 第１のＤＡＣ、 ５８Ｂ 第２のＤＡＣ、
６０ ソース線駆動回路、 １００ 電源回路、 ＡＭＰ_１ 演算増幅器、
ＢＤＳＷ_１ バッファ駆動用スイッチ、
ＤＡＣ＿ＥＮＢ、ＤＡＣＡ＿ＥＮＢ、ＤＡＣＢ＿ＥＮＢ、ＯＰＡＭＰ＿ＥＮＢ 制御信号、
ＤＤＳＷ_１ ＤＡＣ駆動用スイッチ、
ＤＥＣ_１Ａ〜ＤＥＣ_ＮＡ、ＤＥＣ_１Ｂ〜ＤＥＣ_ＮＢ 電圧選択回路、
ＤＳＷＡ_１ 第１のＤＡＣ出力スイッチ、 ＤＳＷＢ_１ 第２のＤＡＣ出力スイッチ、
ＧＬ１〜ＧＬＭ ゲート線、 ＯＵＴ_１〜ＯＵＴ_Ｎ 出力回路、
ＳＬ１〜ＳＬＮ ソース線

Claims (13)

1. 階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
   Ｐ（Ｐは２以上の正の整数）本の階調信号線であって、前記Ｐ本の階調信号線のそれぞれに、対応する階調電圧が供給される、Ｐ本の階調信号線と、
   Ｑ（Ｑ≦Ｐ、Ｑは正の整数）本の切替用信号線であって、前記Ｑ本の切替用信号線のそれぞれに、対応する階調電圧が供給される、Ｑ本の切替用信号線と、
   前記Ｐ本の階調信号線に供給されたＰ種類の階調電圧のうち１つの階調電圧を前記階調データに基づいて出力する第１のＤＡＣと、
   前記Ｑ本の切替用信号線に供給されたＱ種類の階調電圧のうち１つ階調電圧を前記階調データに基づいて出力する第２のＤＡＣと、
   前記第１又は第２のＤＡＣの出力に基づいて前記ソース線を駆動するための出力バッファを有するソース線駆動部と、
   前記ソース線駆動部の入力と前記第１のＤＡＣの出力との間に設けられる第１のＤＡＣ出力スイッチと、
   前記ソース線駆動部の入力と前記第２のＤＡＣの出力との間に設けられる第２のＤＡＣ出力スイッチと、
   を含み、
   １水平走査期間内におけるバッファ出力期間では、
   前記第２のＤＡＣ出力スイッチがオンになり、
   前記ソース線駆動部は、前記第２のＤＡＣ出力スイッチを介して前記第２のＤＡＣの出力電圧が入力される前記出力バッファにより、前記ソース線を駆動し、
   １水平走査期間内における前記バッファ出力期間の後の期間では、
   前記第２のＤＡＣ出力スイッチがオフになり、前記第１のＤＡＣ出力スイッチがオンになり、
   前記ソース線駆動部は、前記第１のＤＡＣ出力スイッチを介して入力される前記第１のＤＡＣの出力電圧を前記ソース線に供給して、前記ソース線を駆動し、
   前記第１のＤＡＣは、複数の第１の電圧選択ブロックを有し、
   前記第２のＤＡＣは、複数の第２の電圧選択ブロックを有し、
   前記複数の第１の電圧選択ブロックの各第１の電圧選択ブロックには、前記Ｐ種類の階調電圧のうち隣り合った２種類の階調電圧が入力され、前記各第１の電圧選択ブロックは、前記２種類の階調電圧の中から１つの階調電圧を選択する第１のセレクタを有し、
   前記複数の第２の電圧選択ブロックの各第２の電圧選択ブロックには、前記Ｑ種類の階調電圧のうち隣り合った２種類の階調電圧が入力され、前記各第２の電圧選択ブロックは、前記２種類の階調電圧の中から１つの階調電圧を選択する第２のセレクタを有し、
   前記第２のセレクタを構成するトランジスタのサイズは、前記第１のセレクタを構成するトランジスタのサイズよりも大きいことを特徴とするソースドライバ。
2. 請求項１において、
   前記ソース線と前記ソース線駆動部の入力との間に設けられるＤＡＣ駆動用スイッチと、
   前記第１のＤＡＣ出力スイッチ、前記第２のＤＡＣ出力スイッチ、前記ＤＡＣ駆動用スイッチのオンオフ制御を行う制御回路とを含み、
   １水平走査期間内におけるバッファ出力期間では、
   前記制御回路は、
   前記第２のＤＡＣ出力スイッチがオンになり、前記第２のＤＡＣ出力スイッチを介して前記第２のＤＡＣの出力電圧が入力される前記出力バッファにより前記ソース線が駆動され、前記第２のＤＡＣ出力スイッチがオンからオフになった後に前記第１のＤＡＣ出力スイッチがオンになり、前記第１のＤＡＣ出力スイッチを介して前記第１のＤＡＣの出力電圧が入力される前記出力バッファにより前記ソース線が駆動されるように、前記第１のＤＡＣ出力スイッチ、前記第２のＤＡＣ出力スイッチを制御し、
   １水平走査期間内における前記バッファ出力期間の後の期間では、
   前記制御回路は、
   前記第１のＤＡＣ出力スイッチ及び前記ＤＡＣ駆動用スイッチがオンになり、前記第１のＤＡＣ出力スイッチを介して入力される前記第１のＤＡＣの出力電圧が前記ソース線に供給されて前記ソース線が駆動されるように、前記第１のＤＡＣ出力スイッチ、前記ＤＡＣ駆動用スイッチを制御することを特徴とするソースドライバ。
3. 請求項１又は２において、
   前記ソース線駆動部が前記第２のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔＢにおける１本の前記切替用信号線のインピーダンスをＺＢ、前記ソース線駆動部が前記第１のＤＡＣの出力に基づいて前記ソース線を駆動する期間ｔＡにおける１本の前記階調信号線のインピーダンスをＺＡとした場合、
   ｔＡ／ｔＢがＺＡ／ＺＢであることを特徴とするソースドライバ。
4. 請求項１乃至３のいずれかにおいて、
   Ｐが、２Ｋ（Ｋは２以上の整数）であり、
   Ｑが、２Ｋ−Ｌ（Ｋ＞Ｌ、Ｌは自然数）であることを特徴とするソースドライバ。
5. 請求項１乃至４のいずれかにおいて、
   所与の２つの電圧間を抵抗分割した複数の階調電圧を生成する階調電圧発生回路を含み、
   各階調信号線に、前記階調電圧発生回路により生成された階調電圧が供給され、
   前記切替用信号線のうち少なくとも１つが、バッファ回路により駆動されることを特徴とするソースドライバ。
6. 複数のゲート線と、
   複数のソース線と、
   各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
   前記複数のソース線を駆動するための請求項１乃至５のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
7. 請求項６において、
   前記複数のゲート線を走査するためのゲートドライバを含むことを特徴とする電気光学装置。
8. 請求項１乃至５のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。
9. 請求項６乃至８のいずれか記載の電気光学装置と、
   前記電気光学装置に光を入射するための光源と、
   前記電気光学装置から出射される光を投写するための投写手段とを含むことを特徴とする投写型表示装置。
10. 請求項１乃至５のいずれか記載のソースドライバを含むことを特徴とする投写型表示装置。
11. 請求項６乃至８のいずれか記載の電気光学装置を含むことを特徴とする電子機器。
12. 請求項６乃至８のいずれか記載の電気光学装置と、
    前記電気光学装置に対して階調データを供給する手段とを含むことを特徴とする電子機器。
13. 請求項１乃至５のいずれか記載のソースドライバを含むことを特徴とする電子機器。

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