JP5355580B2 - 共振器およびオーバーサンプリングａ／ｄ変換器 - Google Patents

Description

本発明は、共振器に関し、特に、連続時間型オーバーサンプリングΔΣ変換器に好適な共振器に関する。

オーバーサンプリングＡ／Ｄ変換器は通信機器のフロントエンドや音声信号の変換などに広く用いられており、現在の通信、映像、音声信号処理回路に必須の回路技術である。オーバーサンプリングＡ／Ｄ変換器の一つに、積分器や共振器などの連続時間型フィルタを備えた連続時間型ΔΣＡ／Ｄ変換器（CTDS-ADC:Continuous Time Delta-Sigma A/D converter）がある。

一般的なＣＴＤＳ−ＡＤＣでは、入力信号は縦続接続されたｎ個の連続時間型フィルタを通過した後に量子化器によって量子化され、量子化器のデジタル出力はｎ個のＤ／Ａ変換器によってアナログ電流信号に変換されてからｎ個の連続時間型フィルタのそれぞれにフィードバックされる。ＣＴＤＳ−ＡＤＣはアナログ回路部分にスイッチを含まないため低電圧化が可能である。また、サンプリングフィルタを用いた場合に通常必要となる前置フィルタがＣＴＤＳ−ＡＤＣでは不要である。これらの点から、ＣＴＤＳ−ＡＤＣは通信システムへの応用に適しており、近年、応用開発研究が盛んとなっている。

ＣＴＤＳ−ＡＤＣの分解能およびＳＮ特性を向上させるには量子化ノイズ伝達関数の次数を上げる必要がある。しかし、高次の伝達特性を実現するには多くの演算増幅器が必要となり、回路規模および消費電力の点で不利である。そこで、少ない演算増幅器で高次の伝達特性を実現することが求められる。その一例として、図９に示したような、１個の演算増幅器で２次の伝達特性を実現する共振器がある。この共振器は、演算増幅器１０の出力端と反転入力端との間にツインＴ型ノッチフィルタを挿入した構成となっており、抵抗素子Ｒｉｎを介して演算増幅器１０の反転入力端に信号Ｖｉｎが入力され、演算増幅器１０の出力端から信号Ｖｏｕｔを出力する。ツインＴ型ノッチフィルタは、抵抗素子１１および１２ならびに容量素子２３で構成された第１のＴ型フィルタと容量素子２１および２２ならびに抵抗素子１３で構成された第２のＴ型フィルタとで構成される（例えば、特許文献１参照）。ツインＴ型ノッチフィルタの共振周波数では演算増幅器１０の出力端から非反転入力端に信号がフィードバックされなくなるため、演算増幅器１０のフィードバックループは実質的にオープン状態となり、非常に高い利得を得ることができる。また、共振器ではないが、演算増幅器の反転入力端ではなく、第１および第２のＴ型フィルタの中間ノードに信号を入力するようにした２次フィルタが公知である（例えば、特許文献２参照）。
特開平３−２１６５５９号公報 米国特許第４５５３１０３号明細書

上記の２次共振器において、抵抗素子１１〜１３の抵抗値をそれぞれＲ_１，Ｒ_２およびＲ_３とし、容量素子２１〜２３の容量値をＣ_１，Ｃ_２およびＣ_３とすると、共振条件は、
１／Ｒ_３＝１／Ｒ_１＋１／Ｒ_２ かつ Ｃ_３＝Ｃ_１＋Ｃ_２
である。また、伝達関数は次式で表される。ただし、ｓはラプラス演算子である。

この伝達関数において、容量値Ｃ_１および容量値Ｃ_２は分子の１次および０次の係数ならびに分母の０次の係数のいずれにも含まれる。したがって、ｓの１次の項を変更するために容量値Ｃ_１および容量値Ｃ_２の少なくとも一方を変更すると、極周波数およびｓの０次の項も同時に変化してしまう。このように、従来の２次共振器では伝達関数の各係数が相互に関連しているため、所望の伝達特性を実現するのに多大な設計労力が必要となる。また、各種アプリケーションに応じて動的に伝達特性を所望値に変更することも困難である。

上記問題に鑑み、本発明は、１個の演算増幅器を用いて構成された２次共振器の伝達特性を容易に設定および変更できるようにすることを課題とする。

上記課題を解決するために本発明では下記のような手段を講じた。まず、本発明の一態様としての共振器は、非反転入力端がグランドに接続された演算増幅器と、第１のノードと演算増幅器の反転入力端との間に接続された第１の抵抗素子と、第１のノードと演算増幅器の出力端との間に接続された第２の抵抗素子と、第２のノードと演算増幅器の反転入力端との間に接続された第１の容量素子と、第２のノードと演算増幅器の出力端との間に接続された第２の容量素子と、第１のノードとグランドとの間に接続された第３の容量素子と、第２のノードとグランドとの間に接続された第３の抵抗素子と、第１のノードと信号入力端との間に接続された第４の抵抗素子と、第２のノードと信号入力端との間に接続された第４の容量素子と、第１のノードと信号入力端との間に接続された第５の容量素子と、第２のノードとグランドとの間に接続された第６の容量素子とを備えている。好ましくは、第１、第２、および第４の抵抗素子の各抵抗値の逆数総和と、第３の抵抗素子の抵抗値の逆数とを等しくし、かつ、第３および第５の容量素子の各容量値の総和と、第１、第２、第４、および第６の容量素子の各容量値の総和とを等しくする。これによると、伝達関数の各係数を独立して変更することができる。したがって、共振器の伝達特性を容易に設定および変更することができる。

第２および第４の抵抗素子の抵抗値ならびに第４および第５の容量素子の容量値は可変であってもよい。具体的には、第２および第４の抵抗素子は、一端が第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものである。第４の容量素子は、一端が第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである。第５の容量素子は、一端が第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである。これによると、共振条件を満たしつつ伝達関数を動的に変更することができる。

また、上記の共振器は、第１のノードと第２の信号入力端との間に接続され、第２の抵抗素子の１／α倍の抵抗値の第５の抵抗素子と、第２のノードと第２の信号入力端との間に接続され、第２の容量素子のα倍の容量値の第７の容量素子とを備えていてもよい。これによると、加算器を設けることなく二つの入力信号を加算することができる。

第２、第４および第５の抵抗素子の抵抗値ならびに第４および第５の容量素子の容量値は可変であってもよい。具体的には、第２、第４および第５の抵抗素子は、一端が第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものである。第４の容量素子は、一端が第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである。第５の容量素子は、一端が第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである。これによると、二つの入力信号を加算することに加え、共振条件を満たしつつ伝達関数を動的に変更することができる。

一方、本発明の別態様としての共振器は、非反転入力端がグランドに接続された演算増幅器と、第１のノードと演算増幅器の反転入力端との間に接続された第１の抵抗素子と、第１のノードと演算増幅器の出力端との間に接続された第２の抵抗素子と、第２のノードと演算増幅器の反転入力端との間に接続された第１の容量素子と、第２のノードと演算増幅器の出力端との間に接続された第２の容量素子と、第１のノードとグランドとの間に接続された第３の容量素子と、第２のノードとグランドとの間に接続された第３の抵抗素子と、第１のノードと信号入力端との間に接続された第４の抵抗素子と、第２のノードと信号入力端との間に接続された第４の容量素子と、第２のノードと信号入力端との間に接続された第５の抵抗素子と、第１のノードとグランドとの間に接続された第６の抵抗素子とを備えている。好ましくは、第１、第２、第４、および第６の抵抗素子の各抵抗値の逆数総和と、第３および第５の抵抗素子の各抵抗値の逆数総和とを等しくし、かつ、第３の容量素子の容量値と、第１、第２、および第４の容量素子の各容量値の総和とを等しくする。これによると、伝達関数の各係数を独立して変更することができる。したがって、共振器の伝達特性を容易に設定および変更することができる。

第２、第４および第５の抵抗素子の抵抗値ならびに第４の容量素子の容量値は可変であってもよい。具体的には、第２および第４の抵抗素子は、一端が第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものである。第５の抵抗素子は、一端が第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものである。第４の容量素子は、一端が第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである。これによると、共振条件を満たしつつ伝達関数を動的に変更することができる。

また、上記共振器は、第１のノードと第２の信号入力端との間に接続され、第２の抵抗素子の１／α倍の抵抗値の第７の抵抗素子と、第２のノードと第２の信号入力端との間に接続され、第２の容量素子のα倍の容量値の第５の容量素子とを備えていてもよい。これによると、加算器を設けることなく二つの入力信号を加算することができる。

第２、第４、第５および第７の抵抗素子の抵抗値ならびに第４の容量素子の容量値は可変であってもよい。具体的には、第２、第４および第７の抵抗素子は、一端が第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものである。第５の抵抗素子は、一端が第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものである。第４の容量素子は、一端が第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである。これによると、二つの入力信号を加算することに加え、共振条件を満たしつつ伝達関数を動的に変更することができる。

本発明によると、１個の演算増幅器を用いて構成された２次共振器について、設計時に伝達特性を容易に設定することができる。また、動作時に伝達特性を容易に変更することができる。

図１は、本発明の第１の実施形態に係る共振器の構成図である。 図２は、可変抵抗の構成図である。 図３は、可変容量の構成図である。 図４は、図１の共振器を用いたオーバーサンプリングＡ／Ｄ変換器の構成図である。 図５は、本発明の第２の実施形態に係る共振器の構成図である。 図６は、本発明の第３の実施形態に係る共振器の構成図である。 図７は、図６の共振器を用いたオーバーサンプリングＡ／Ｄ変換器の構成図である。 図８は、本発明の第４の実施形態に係る共振器の構成図である。 図９は、従来の共振器の構成図である。

１０ 演算増幅器
１１ 抵抗素子（第１の抵抗素子）
１２ 抵抗素子（第２の抵抗素子）
１３ 抵抗素子（第３の抵抗素子）
１４ 抵抗素子（第４の抵抗素子）
１５ 抵抗素子（第５の抵抗素子）
１６ 抵抗素子（第６の抵抗素子）
１７ 抵抗素子（第７の抵抗素子、第５の抵抗素子）
２１ 容量素子（第１の容量素子）
２２ 容量素子（第２の容量素子）
２３ 容量素子（第３の容量素子）
２４ 容量素子（第４の容量素子）
２５ 容量素子（第５の容量素子）
２６ 容量素子（第６の容量素子）
２７ 容量素子（第７の容量素子、第５の容量素子）
１００ 共振器
１００’共振器
１０１ 中間ノード（第１のノード）
１０２ 中間ノード（第２のノード）
Ｒ 抵抗素子
Ｃ 容量素子

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

《第１の実施形態》
図１は、第１の実施形態に係る共振器の構成を示す。本実施形態に係る共振器において、演算増幅器１０の非反転入力端は接地されており、出力端と反転入力端との間にはツインＴ型ノッチフィルタが挿入されている。演算増幅器１０の出力が共振器の出力信号Ｖｏｕｔである。第１のＴ型フィルタは抵抗素子１１、抵抗素子１２および容量素子２３で構成され、第２のＴ型フィルタは容量素子２１、容量素子２２および抵抗素子１３で構成されている。そして、第１のＴ型フィルタにおける中間ノード１０１には並列接続された抵抗素子１４および容量素子２５を介して信号Ｖｉｎが入力され、第２のＴ型フィルタにおける中間ノード１０２には容量素子２４を介して信号Ｖｉｎが入力される。さらに、中間ノード１０２には一端が接地された容量素子２６が接続されている。

ここで、抵抗素子１１〜１４の抵抗値をそれぞれＲ_１，Ｒ_２，Ｒ_３およびＲ_４とし、容量素子２１〜２６の容量値をＣ_１，Ｃ_２，Ｃ_３，Ｃ_４，Ｃ_５およびＣ_６とすると、共振条件は、
１／Ｒ_１＋１／Ｒ_２＋１／Ｒ_４＝１／Ｒ_３ かつ Ｃ_３＋Ｃ_５＝Ｃ_１＋Ｃ_２＋Ｃ_４＋Ｃ_６
である。すなわち、共振条件は、中間ノード１０１に接続された素子を並列接続した場合の合成アドミタンスと中間ノード１０２に接続された素子を並列接続した場合の合成アドミタンスとが等しいことである。また、容量素子２５および容量素子２６の容量値が等しい場合、伝達関数は次式で表される。

この伝達関数において、抵抗値Ｒ_２は分母の０次の係数にのみ、容量値Ｃ_４は分子の２次の係数にのみ、容量値Ｃ_５は分子の１次の係数にのみ、抵抗値Ｒ_４は分子の０次の係数にのみ含まれる。これは、これら素子値を変更することでこれら４つの係数を互いに独立して変更することができることを意味する。すなわち、本実施形態に係る共振器によると、抵抗値Ｒ_２を調整することで極周波数を任意に設定することができる。また、容量値Ｃ_４、容量値Ｃ_５および抵抗値Ｒ_４を調整することで任意の２次式を作り出すことができる。

伝達関数を動的に変更する場合、上記４つの素子値のみを変更すると共振条件が崩れるおそれがある。そこで、共振条件を満たしつつ伝達関数を動的に変更できるようにするためには、抵抗素子１２、抵抗素子１４、容量素子２４および容量素子２５を次のように構成するとよい。

図２は、抵抗値が可変の抵抗素子１２および抵抗素子１４の構成例を示す。抵抗素子Ｒの一端は中間ノード（抵抗素子１２および抵抗素子１４のいずれの場合も中間ノード１０１）に接続され、他端は信号パス（抵抗素子１２の場合は演算増幅器１０の出力端、抵抗素子１４の場合は信号Ｖｉｎの入力端）およびグランドのいずれか一方に選択的に接続されるようになっている。そして、そのような抵抗素子Ｒが複数個並列接続されている。制御信号ＣＴＬで抵抗素子Ｒの並列接続数を制御することで、抵抗値Ｒ_２および抵抗値Ｒ_４を変更することができる。

図３は、容量値が可変の容量素子２４および２５の構成例を示す。容量素子Ｃの一端は中間ノード（容量素子２４の場合は中間ノード１０２、容量素子２５の場合は中間ノード１０１）に接続され、他端は信号パス（容量素子２４および容量素子２５のいずれの場合も信号Ｖｉｎの入力端）およびグランドのいずれか一方に選択的に接続されるようになっている。そして、そのような容量素子Ｃが複数個並列接続されている。制御信号ＣＴＬで容量素子Ｃの並列接続数を制御することで、容量値Ｃ_４および容量値Ｃ_５を変更することができる。

ここで、抵抗素子Ｒおよび容量素子Ｃの他端が信号パスおよびグランドのいずれに接続されようとも、中間ノード１０１に接続された素子を並列接続した場合の合成アドミタンスおよび中間ノード１０２に接続された素子を並列接続した場合の合成アドミタンスはいずれも同じである。すなわち、抵抗値Ｒ_２、抵抗値Ｒ_４、容量値Ｃ_４および容量値Ｃ_５の変更にかかわらず共振条件は保たれたままである。したがって、共振条件を満たしつつ伝達関数を動的に変更することができる。

本実施形態に係る共振器を用いることで、少ない個数の演算増幅器で高次の伝達特性を有するＣＴＤＳ−ＡＤＣを構成することができる。例えば、５次の積分特性を有するＣＴＤＳ−ＡＤＣの場合、次式で表される伝達特性Ｆ（ｓ）を持つ連続時間型フィルタが必要となる。このような連続時間型フィルタは、１個の１次積分器と２個の図１の共振器を縦続接続することで実現することができる。

図４は、本実施形態に係る共振器を用いたＣＴＤＳ−ＡＤＣの構成を示す。図４において、符号１００は本実施形態に係る共振器、符号１１０は１次積分器、符号１２０は加算器、符号１３０は量子化器、符号１４０はＤ／Ａ変換器（電圧電流変換器）をそれぞれ示す。

なお、図４のＣＴＤＳ−ＡＤＣでは、入力信号を量子化器１３０の入力にフィードフォワードしているが、これは量子化ノイズだけが連続時間型フィルタを通過するようにして連続時間型フィルタに要求される線形特性やダイナミックレンジなどを緩和するためである。その詳細については特開昭６３−３９２１６号公報に開示されている。なお、入力信号を量子化器１３０の入力にフィードフォワードしなくてもよい。

《第２の実施形態》
図５は、第２の実施形態に係る共振器の構成を示す。本実施形態に係る共振器において、演算増幅器１０の非反転入力端は接地されており、出力端と反転入力端との間にはツインＴ型ノッチフィルタが挿入されている。演算増幅器１０の出力が共振器の出力信号Ｖｏｕｔである。第１のＴ型フィルタは抵抗素子１１、抵抗素子１２および容量素子２３で構成され、第２のＴ型フィルタは容量素子２１、容量素子２２および抵抗素子１３で構成されている。そして、第１のＴ型フィルタにおける中間ノード１０１には抵抗素子１４を介して信号Ｖｉｎが入力され、第２のＴ型フィルタにおける中間ノード１０２には並列接続された抵抗素子１５および容量素子２４を介して信号Ｖｉｎが入力される。さらに、中間ノード１０１には一端が接地された抵抗素子１６が接続されている。

ここで、抵抗素子１１〜１６の抵抗値をそれぞれＲ_１，Ｒ_２，Ｒ_３，Ｒ_４，Ｒ_５およびＲ_６とし、容量素子２１〜２４の容量値をＣ_１，Ｃ_２，Ｃ_３およびＣ_４とすると共振条件は、
１／Ｒ_１＋１／Ｒ_２＋１／Ｒ_４＋１／Ｒ_６＝１／Ｒ_３＋１／Ｒ_５ かつ Ｃ_３＝Ｃ_１＋Ｃ_２＋Ｃ_４
である。また、抵抗素子１５および抵抗素子１６の抵抗値が等しい場合、伝達関数は次式で表される。

したがって、本実施形態に係る共振器についても、抵抗値Ｒ_２を調整することで極周波数を任意に設定することができる。また、容量値Ｃ_４、抵抗値Ｒ_５およびＲ_４を調整することで任意の２次式を作り出すことができる。

なお、共振条件を満たしつつ伝達関数を動的に変更するには、抵抗素子１２、抵抗素子１４、抵抗素子１５および容量素子２４を図２および図３に示した可変抵抗および可変容量として適宜構成するとよい。また、図示は省略するが、本実施形態に係る共振器を用いて、図４と類似のＣＴＤＳ−ＡＤＣを構成することができる。

《第３の実施形態》
図６は、第３の実施形態に係る共振器の構成を示す。本実施形態に係る共振器は、第１の実施形態に係る共振器（図１参照）に抵抗素子１７および容量素子２７を追加したものである。抵抗素子１７は中間ノード１０１と信号Ｖｉｎ２の入力端との間に接続され、容量素子２７は中間ノード１０２と信号Ｖｉｎ２の入力端との間に接続されている。

ここで、抵抗素子１７の抵抗値をＲ_２／αとし、容量素子２７の容量値をαＣ_２とすると、共振条件は、
１／Ｒ_１＋（１＋α）／Ｒ_２＋１／Ｒ_４＝１／Ｒ_３ かつ Ｃ_３＋Ｃ_５＝Ｃ_１＋（１＋α）Ｃ_２＋Ｃ_４＋Ｃ_６
である。また、容量素子２５および容量素子２６の容量値が等しい場合、伝達関数は次式で表される。この伝達関数から、信号Ｖｉｎと信号Ｖｉｎ２とが加算されることがわかる。

共振条件を満たしつつ伝達関数を動的に変更するには、抵抗素子１２、抵抗素子１４、抵抗素子１７、容量素子２４および容量素子２５を図２および図３に示した可変抵抗および可変容量として適宜構成するとよい。

本実施形態に係る共振器は二つの入力信号（場合によっては３つ以上の入力信号）を加算することができるため、本実施形態に係る共振器をＣＴＤＳ−ＡＤＣに用いることで、図４のＣＴＤＳ−ＡＤＣにおける加算器１２０を省略することができる。図７は、本実施形態に係る共振器を用いたＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係る共振器１００’は、共振器１００の出力を積分したものに、フィードフォワードした入力信号およびフィードバックした量子化器１３０の出力を加算して量子化器１３０に出力する。したがって、量子化器１３０の前段に加算器は不要であり、回路規模および消費電力を低減することができる。

《第４の実施形態》
図８は、第４の実施形態に係る共振器の構成を示す。本実施形態に係る共振器は、第２の実施形態に係る共振器（図５参照）に抵抗素子１７および容量素子２７を追加したものである。抵抗素子１７は中間ノード１０１と信号Ｖｉｎ２の入力端との間に接続され、容量素子２７は中間ノード１０２と信号Ｖｉｎ２の入力端との間に接続されている。

ここで、抵抗素子１７の抵抗値をＲ_２／αとし、容量素子２７の容量値をαＣ_２とすると、共振条件は、
１／Ｒ_１＋（１＋α）／Ｒ_２＋１／Ｒ_４＋１／Ｒ_６＝１／Ｒ_３＋１／Ｒ_５ かつ Ｃ_３＝Ｃ_１＋（１＋α）Ｃ_２＋Ｃ_４
である。また、抵抗素子１５および抵抗素子１６の抵抗値が等しい場合、伝達関数は次式で表される。この伝達関数から、信号Ｖｉｎと信号Ｖｉｎ２とが加算されることがわかる。

共振条件を満たしつつ伝達関数を動的に変更するには、抵抗素子１２、抵抗素子１４、抵抗素子１５、抵抗素子１７および容量素子２４を図２および図３に示した可変抵抗および可変容量として適宜構成するとよい。また、図示は省略するが、本実施形態に係る共振器を用いて、図７と類似のＣＴＤＳ−ＡＤＣを構成することができる。

本発明に係る共振器およびオーバーサンプリングＡ／Ｄ変換器は伝達特性を容易に変更することができるため、携帯通信機器などに有用である。

Claims (15)

1. 非反転入力端がグランドに接続された演算増幅器と、
   第１のノードと前記演算増幅器の反転入力端との間に接続された第１の抵抗素子と、
   前記第１のノードと前記演算増幅器の出力端との間に接続された第２の抵抗素子と、
   第２のノードと前記演算増幅器の反転入力端との間に接続された第１の容量素子と、
   前記第２のノードと前記演算増幅器の出力端との間に接続された第２の容量素子と、
   前記第１のノードとグランドとの間に接続された第３の容量素子と、
   前記第２のノードとグランドとの間に接続された第３の抵抗素子と、
   前記第１のノードと信号入力端との間に接続された第４の抵抗素子と、
   前記第２のノードと前記信号入力端との間に接続された第４の容量素子と、
   前記第１のノードと前記信号入力端との間に接続された第５の容量素子と、
   前記第２のノードとグランドとの間に接続された第６の容量素子とを備えている
   ことを特徴とする共振器。
2. 請求項１の共振器において、
   前記第１、第２、および第４の抵抗素子の各抵抗値の逆数総和と、前記第３の抵抗素子の抵抗値の逆数とが等しく、かつ、
   前記第３および第５の容量素子の各容量値の総和と、前記第１、第２、第４、および第６の容量素子の各容量値の総和とが等しい
   ことを特徴とする共振器。
3. 請求項１および２のいずれか一つの共振器において、
   前記第２および第４の抵抗素子の抵抗値ならびに前記第４および第５の容量素子の容量値は可変である
   ことを特徴とする共振器。
4. 請求項３の共振器において、
   前記第２および第４の抵抗素子は、一端が前記第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものであり、
   前記第４の容量素子は、一端が前記第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものであり、
   前記第５の容量素子は、一端が前記第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである
   ことを特徴とする共振器。
5. 請求項１および２のいずれか一つの共振器において、
   前記第１のノードと第２の信号入力端との間に接続され、前記第２の抵抗素子の１／α倍の抵抗値の第５の抵抗素子と、
   前記第２のノードと前記第２の信号入力端との間に接続され、前記第２の容量素子のα倍の容量値の第７の容量素子とを備えている
   ことを特徴とする共振器。
6. 請求項５の共振器において、
   前記第２、第４および第５の抵抗素子の抵抗値ならびに前記第４および第５の容量素子の容量値は可変である
   ことを特徴とする共振器。
7. 請求項６の共振器において、
   前記第２、第４および第５の抵抗素子は、一端が前記第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものであり、
   前記第４の容量素子は、一端が前記第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものであり、
   前記第５の容量素子は、一端が前記第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである
   ことを特徴とする共振器。
8. 非反転入力端がグランドに接続された演算増幅器と、
   第１のノードと前記演算増幅器の反転入力端との間に接続された第１の抵抗素子と、
   前記第１のノードと前記演算増幅器の出力端との間に接続された第２の抵抗素子と、
   第２のノードと前記演算増幅器の反転入力端との間に接続された第１の容量素子と、
   前記第２のノードと前記演算増幅器の出力端との間に接続された第２の容量素子と、
   前記第１のノードとグランドとの間に接続された第３の容量素子と、
   前記第２のノードとグランドとの間に接続された第３の抵抗素子と、
   前記第１のノードと信号入力端との間に接続された第４の抵抗素子と、
   前記第２のノードと前記信号入力端との間に接続された第４の容量素子と、
   前記第２のノードと前記信号入力端との間に接続された第５の抵抗素子と、
   前記第１のノードとグランドとの間に接続された第６の抵抗素子とを備えている
   ことを特徴とする共振器。
9. 請求項８の共振器において、
   前記第１、第２、第４、および第６の抵抗素子の各抵抗値の逆数総和と、前記第３および第５の抵抗素子の各抵抗値の逆数総和とが等しく、かつ、
   前記第３の容量素子の容量値と、前記第１、第２、および第４の容量素子の各容量値の総和とが等しい
   ことを特徴とする共振器。
10. 請求項８および９のいずれか一つの共振器において、
    前記第２、第４および第５の抵抗素子の抵抗値ならびに前記第４の容量素子の容量値は可変である
    ことを特徴とする共振器。
11. 請求項１０の共振器において、
    前記第２および第４の抵抗素子は、一端が前記第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものであり、
    前記第５の抵抗素子は、一端が前記第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものであり、
    前記第４の容量素子は、一端が前記第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである
    ことを特徴とする共振器。
12. 請求項８および９のいずれか一つの共振器において、
    前記第１のノードと第２の信号入力端との間に接続され、前記第２の抵抗素子の１／α倍の抵抗値の第７の抵抗素子と、
    前記第２のノードと前記第２の信号入力端との間に接続され、前記第２の容量素子のα倍の容量値の第５の容量素子とを備えている
    ことを特徴とする共振器。
13. 請求項１２の共振器において、
    前記第２、第４、第５および第７の抵抗素子の抵抗値ならびに前記第４の容量素子の容量値は可変である
    ことを特徴とする共振器。
14. 請求項１３の共振器において、
    前記第２、第４および第７の抵抗素子は、一端が前記第１のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものであり、
    前記第５の抵抗素子は、一端が前記第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される抵抗素子が、複数個並列接続されたものであり、
    前記第４の容量素子は、一端が前記第２のノードに接続され、他端が信号パスおよびグランドのいずれか一方に選択的に接続される容量素子が、複数個並列接続されたものである
    ことを特徴とする共振器。
15. 請求項１から１４のいずれか一つの共振器を備えている
    ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。

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