JP5354979B2 - 低密度パリティ検査畳み込み符号（ｌｄｐｃ−ｃｃ）符号化器及びｌｄｐｃ−ｃｃ復号器 - Google Patents

Description

本発明は、ＬＤＰＣ−ＣＣ（Low-Density Parity-Check Convolutional Code、低密度パリティ検査畳み込み符号）符号化器、送信装置及びＬＤＰＣ−ＣＣ復号器に関し、ＬＤＰＣ−ＣＣ符号化を用いて誤り訂正符号化を施すＬＤＰＣ−ＣＣ符号化器及びＬＤＰＣ−ＣＣ復号器に関する。

近年、実現可能な回路規模で高い誤り訂正能力を発揮する誤り訂正符号として、低密度パリティ検査（ＬＤＰＣ：Low-Density Parity-Check）符号に注目が集まっている。ＬＤＰＣ符号は、その誤り訂正能力の高さと、実装の容易さからＩＥＥＥ８０２．１１ｎの高速無線ＬＡＮ（Local Area Networks）システムやデジタル放送システムなどの誤り訂正符号化方式に採用されている。

ＬＤＰＣ符号は低密度な（行列中に含まれる１の要素数が０の要素数に比べて大幅に少ない）パリティ検査行列で定義される誤り訂正符号である。ＬＤＰＣ符号は、検査行列の列数Ｎと等しいブロック長を持つブロック符号である。

しかし、現在の通信システムの多くは、イーサネット（登録商標）のように可変長のパケットやフレームに基づいて通信を行うという特徴がある。このようなシステムにブロック符号であるＬＤＰＣ符号を適用する場合、例えば、可変長なイーサネット（登録商標）のフレームに対して固定長のＬＤＰＣ符号のブロックをどのように対応させるかといった課題が発生する。ＬＤＰＣ符号が採用されている無線ＬＡＮの規格であるＩＥＥＥ８０２．１１ｎでは、送信情報系列にパディングやパンクチャなどを適用して、送信情報系列の長さと、ＬＤＰＣ符号のブロック長の調節を行っている。しかし、パディング、パンクチャにより符号化率の変化や冗長な系列の送信が必要になるという問題がある。

このようなブロック符号のＬＤＰＣ符号（以下「ＬＤＰＣ−ＢＣ：Low-Density Parity-Check Block Code」と標記する）に対して、任意の長さの情報系列に対しての符号化・復号化が可能なＬＤＰＣ−ＣＣの検討が行われている（非特許文献１参照）。

ＬＤＰＣ−ＣＣは、低密度なパリティ検査行列により定義される畳み込み符号である。

図４３に、一例として、符号化率Ｒ＝１／２（＝ｂ／ｃ）のＬＤＰＣ−ＣＣのパリティ検査行列Ｈ_{［０、ｎ］} ^Ｔを示す。

ＬＤＰＣ−ＣＣにおいて、検査行列Ｈ_{［０,ｎ］} ^Ｔの要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）は、０または１をとる。また、検査行列Ｈ_{［０、ｎ］} ^Ｔに含まれるｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）以外の要素は全て０である。同図中、Ｍは、ＬＤＰＣ−ＣＣにおけるメモリ長を表し、ｎは、送信情報系列の長さを表す。図４３に示されるように、ＬＤＰＣ−ＣＣの検査行列は、行列の対角項とその近辺の要素にのみに１が配置されており、行列の左下及び右上の要素はゼロであり、平行四辺形の行列であるという特徴がある。

ここで、符号化率Ｒ＝１／２（＝ｂ／ｃ）の例を示すと、ｈ₁ ⁽⁰⁾（ｔ）＝１，ｈ₂ ⁽⁰⁾（ｔ）＝１であるとき、ＬＤＰＣ−ＣＣの符号化は、図４３の検査行列Ｈ_{［０,ｎ］} ^Ｔに従って、式（１）及び式（２）により行われる。

なお、ｕ_ｔは、送信情報系列を表し、ｖ_1,ｔ，ｖ_2,ｔは送信符号語系列を表す。

図４４に、式（１）及び式（２）を実行するＬＤＰＣ−ＣＣ符号化器の要部構成の一例を示す。図４４に示すように、ＬＤＰＣ−ＣＣ符号化器１０は、シフトレジスタ１１−１〜１１−Ｍ，１４−１〜１４−Ｍ、ウェイト乗算器１２−０〜１２−Ｍ，１３−０〜１３−Ｍ、ｍｏｄ２加算（排他的論理和演算）器１５、ビット数カウンタ１６、及びウェイト制御部１７を備えて構成される。

シフトレジスタ１１−１〜１１−Ｍ，１４−１〜１４−Ｍは、それぞれｖ_1,ｔ-i，ｖ_2,ｔ-i（ｉ＝０，…，Ｍ）を保持するレジスタであり、次の入力が入ってくるタイミングで、保持している値を右隣のシフトレジスタに送出し、左隣のシフトレジスタから送出されてきた値を新たに保持する。

ウェイト乗算器１２−０〜１２−Ｍ，１３−０〜１３−Ｍは、ウェイト制御部１７から出力される制御信号に従って、ウェイト値を０又は１に切り替える。ウェイト制御部１７は、ビット数カウンタ１６から出力されるカウント数と、ウェイト制御部１７内に保持している検査行列に準じたウェイトパターンとに基づいて、そのタイミングにおけるｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）の値をウェイト乗算器１２−０〜１２−Ｍ，１３−０〜１３−Ｍに送出する。ｍｏｄ２加算器１５は、ウェイト乗算器１２−０〜１２−Ｍ，１３−０〜１３−Ｍの出力に対しｍｏｄ２加算を行い、ｖ_2,ｔを算出する。ビット数カウンタ１６は、入力された送信情報系列のビット数をカウントする。

このような構成を採ることで、ＬＤＰＣ−ＣＣ符号化器１０は、検査行列に従ったＬＤＰＣ−ＣＣの符号化を行うことができる。

ＬＤＰＣ−ＣＣ符号化器は、生成行列の乗算を行う符号化器の回路や，後退代入法または前方代入法に基づく演算を行うＬＤＰＣ−ＢＣ符号化器に比べ、非常に簡易な回路で実現できるという特徴がある。また、ＬＤＰＣ−ＣＣは畳み込み符号であるため、送信情報系列を固定長のブロックに区切って符号化する必要がなく、任意の長さの情報系列を符号化できる。

ＬＤＰＣ−ＣＣの復号には、ＬＤＰＣ−ＢＣと同様に検査行列に基づいてSum-productアルゴリズムを適用することができる。そのため、ＢＣＪＲ（Bahl, Cocke, Jeinek, Raviv）アルゴリズムや、ビタビアルゴリズムのような最尤系列推定に基づく復号アルゴリズムを使用する必要がなく、低処理遅延で復号処理を完了できる。さらに、非特許文献１には、平行四辺形の形に１が配置されているという検査行列の形を活かしたパイプライン型の復号アルゴリズムが提案されている。

ＬＤＰＣ−ＣＣとＬＤＰＣ−ＢＣの復号特性を復号器の回路規模が同等になるパラメータで比較した場合、ＬＤＰＣ−ＣＣの復号特性の方が優れると言うことが示されている。（非特許文献１参照）

ＬＤＰＣ−ＣＣにおいて、任意の長さｎで符号化を終了した場合、受信側の復号器において受信符号語系列を復号する際に、Sum-product復号における後部の２Ｍビットの確率伝搬をその他のビットと同等にするためには、ｎ以降の送信情報系列を符号化した符号語及び符号化終了時のシフトレジスタの状態が必要になる。

しかし、送信情報系列を単純に符号化しただけでは、符号化終了時点の符号化器のシフトレジスタの状態が送信情報系列に依存するため、受信側で復号する際にその状態を一意に決定することが難しい。

このような状況で、受信側で受信符号語に基づいて復号処理を行うと、復号後に得られる受信情報系列の終わりの方、特に後部２Ｍビットに誤りが増えるという現象が起こる。

このような誤りを避けるために、符号化の終了状態を一意に決める終端処理（ターミネーション）を送信情報系列に施すことが必要となる。

ＩＥＥＥ８０２．１１ａ準拠の畳み込み符号では、送信情報系列の後部にテイルビットと呼ばれる符号化器のシフトレジスタと同数（６個）の０ビットを付加して符号化することで終端処理を行う。このようにすれば、テイルビットが入力し終わった時点で、符号化器のシフトレジスタの状態をオールゼロにすることができる。なお、テイルビットを入力した際に出力される符号語は、受信側で復号処理を行う際に必要になるので、送信符号語とともに受信側に送信される。

ＬＤＰＣ−ＣＣの場合、式（１）で示したように、符号語ｖ_2,ｔを求めるには、過去のＭ時刻における符号語ｖ_2,ｔ-iが必要になるため、ＬＤＰＣ−ＣＣ符号化器には過去Ｍ時刻の符号語ｖ_2,ｔ-iを保持するシフトレジスタが備えられている。送信情報系列を保持するレジスタは、送信情報系列の終端を長さＭのオールゼロの系列にする（ターミネーション）ことでオールゼロ状態にすることができるが、この終端処理だけでは、符号語ｖ_2,ｔ-iを保持するシフトレジスタをオールゼロ状態にすることが困難であるという問題がある。

非特許文献２において、送信情報系列の後部にオールゼロではないターミネーション系列を付加した後に符号化することで、符号化終了時のシフトレジスタの状態をオールゼロにする終端処理が提案されている。

非特許文献２で提案されている終端処理では、送信符号語系列を式（３）の様に定義する。式（３）は、符号化率Ｒ＝１／２の場合の例である。式（３）において、ｖ_1×2ｎは、長さｎの情報系列を畳み込み符号化することによって得られる、長さ２ｎの符号語系列、ｘ_1×2Ｌは、長さＬのターミネーション系列を符号化することで得られるターミネーション符号語系列、０_1×2Ｍは長さ２Ｍの０系列である。

ここで、ターミネーション系列ｘ_1×2Ｌは、式（４）及び式（５）により決定される。

このようなターミネーション系列を付加した送信符号語系列をＬＤＰＣ−ＣＣ符号化器で符号化することで、シフトレジスタの状態をオールゼロ状態にすることができる。送信側の通信装置はこのようにして終端処理された送信符号語を受信装置に対して送信することで、受信側の復号器は、符号化終了時のシフトレジスタの状態を一意に決定することができ、所望の性能で誤り訂正復号を行う。
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しかしながら、前記従来の構成では、送信するターミネーション系列長として２Ｌビット（Ｌ≧Ｍ）の系列が必要であり、冗長な信号系列を送出することによるオーバーヘッド量の増加や伝送効率の劣化が問題となる。例えば、メモリ長Ｍ＝２００のＬＤＰＣ−ＣＣを使って、８０００ビットの送信情報系列を送信するとき、ターミネーションのために４００ビット以上すなわち送信情報系列の５％以上もの冗長ビットを送信しなければならない。また、ターミネーション系列送信による伝送効率の劣化は、送信情報系列長が短いときや、符号化率が高いとき、メモリ長Ｍが大きいときにより顕著になってくる。

本発明はかかる点に鑑みてなされたものであり、ＬＤＰＣ−ＣＣ符号化・復号化に必要なターミネーション系列の量を削減し、伝送効率の劣化を抑圧しつつ、誤り訂正符号化・復号化を行うことができるＬＤＰＣ−ＣＣ符号化器及びＬＤＰＣ−ＣＣ復号器を提供することを目的とする。

本発明のＬＤＰＣ−ＣＣ符号化器は、複数のシフトレジスタと、前記シフトレジスタの出力にウェイトを乗算する複数のウェイト乗算部と、前記複数のウェイト乗算部の出力を排他的論理和する排他的論理和演算器と、符号化する入力ビットのビット数をカウントするビット数カウンタと、前記ビット数に応じて前記複数のウェイト乗算部のウェイトを制御するウェイト制御部と、を具備する構成を採る。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記ウェイト制御部は、ＬＤＰＣ−ＣＣ検査行列に準じた第１のウェイトパターンと、前記ＬＤＰＣ−ＣＣ検査行列を変形した検査行列に準じた第２のウェイトパターンと、を記憶し、前記入力ビットが情報系列の場合に、前記第１のウェイトパターンを用い、前記入力ビットがターミネーション系列の場合に、前記第２のウェイトパターンを用いる構成を採る。

この構成によれば、ＬＤＰＣ−ＣＣ検査行列を用いたＬＤＰＣ−ＣＣ符号化を行うことができる。また、入力ビットが情報系列とターミネーション系列との場合で、シフトレジスタのウェイト値を切り替えることができるので、入力ビットがターミネーション系列の場合に、送信符号語系列の値に関わらず、送信符号語系列と乗算されるウェイト値を０にして、終端処理を完了することができ、送信するターミネーション系列を削減することができる。

本発明によれば、ＬＤＰＣ−ＣＣ符号化・復号化に必要なターミネーション系列の量を削減し、伝送効率の劣化を抑圧しつつ、誤り訂正符号化・復号化を行うことができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
本実施の形態では、ＬＤＰＣ−ＣＣにおけるターミネーション系列の数を少なくするため、ＬＤＰＣ−ＣＣ検査行列のうち、送信情報系列の後部Ｍビットに対応する行列要素を変形させた検査行列、及び当該検査行列を用いてＬＤＰＣ−ＣＣ符号化する符号化器の構成について説明する。

図１に、ＬＤＰＣ−ＣＣの検査行列の一例を示す。図１の検査行列１００は、メモリ長Ｍ＝５、符号化率１／２、送信情報系列長ｎの場合の例である。なお、図１では、簡単のため、検査行列１００のうち、送信符号語系列の終端部分及びその後に続くターミネーション系列に対応する部分のみを抽出して示している。

検査行列１００において、各行は、送信符号語系列、ターミネーション系列、及びゼロ系列の各ビットに対応する。また、各列ｐ_１、ｐ_２、…、ｐ_１８は、パリティ検査式に相当する。なお、説明を簡単にするため右側の列から順にインデックスを付している。ＬＤＰＣ−ＣＣでは、各列において、１が配置されている行に対応する送信符号語ビットのｍｏｄ２加算結果（排他的論理和演算結果）がゼロになるような符号化が行われる。図１の検査行列１００は、送信符号語系列ｖ_1,ｔ，ｖ_2,ｔに送信情報系列ｕ_ｔがそのままの形で含まれる組織化符号の例であり、送信符号語ビットｖ_1,ｔ，ｖ_2,ｔは、式（１）で表される。

ここで、ターミネーションが必要な理由について説明する。ターミネーションを行わない場合、すなわち、ＬＤＰＣ−ＣＣ検査行列をｖ_2,ｎの行で終了した場合、検査行列は、図２に示すようになる。図２の検査行列２００を用いて、復号側でSum-product復号を行う場合を考える。Sum-product復号では、検査行列２００の行方向には対数尤度比の加算処理による繰り返し符号の復号を行い、列方向には対数尤度比のtanh（・）を取った値の乗算処理による単一パリティ検査符号の復号を行う。このとき、検査行列２００のｖ_2,ｎの行に着目すると、ｖ_2,ｎの行には１が配置されている列が１列（ｐ_１）しかない。ｖ_1,ｎ，ｖ_1,ｎ-1，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4の行についても同様である。このような行では、Sum-product復号における繰り返し符号の復号処理時に十分な符号化ゲインが得られないため、これらの符号語ビットが影響を与える他の符号語ビットの復号特性に対しても悪影響を及ぼしてしまう。この結果、復号後の受信情報系列の後部にビット誤りが多く発生してしまう。

これに対し、送信符号語系列ｖ_1,ｎ，ｖ_2,ｎの後に、ターミネーション系列及びゼロ系列を追加する場合には、図１に示すように、検査行列１００において、ｖ_2,ｎの行には、他のｖ_2,ｘの行と同数だけ１が配置されている列が存在するので、送信符号語系列ｖ_1,ｎ，ｖ_2,ｎをSum-product復号を用いて繰り返し復号する際に、十分な符号化ゲインを得ることができる。

また、符号語ビットｖ_2,ｎを含むパリティ検査方程式（ｐ₆、ｐ₁₁）に含まれるｖ_2,ｎ以外の符号語ビットに対しても、ターミネーション系列及びゼロ系列の付加により、十分な符号化ゲインが得られるようになるため、復号後の受信情報系列の後部にビット誤りが発生することがなくなる。しかし、この場合、２ｎビットの送信符号語系列に加え、２Ｌビット（この例では２Ｍ＝１０ビット）のターミネーション系列を送信する必要があり、伝送効率の劣化が問題となる。

そこで、本実施の形態では、検査行列１００のうち、送信情報系列の後部Ｍビットに対応する行列要素を変形させた検査行列を用いて、ＬＤＰＣ−ＣＣ符号化を行う。以下、詳細に説明する。

図３に、本実施の形態における検査行列３００を示す。図３の検査行列３００は、図１の検査行列１００に対し、ｘ_2,1，ｘ_2,2，ｘ_2,3，ｘ_2,4，ｘ_2,5の符号化に用いるパリティ検査式（ｐ_６，ｐ_７，ｐ_８，ｐ_９，ｐ_１０）の列において、ｖ_2,ｔに対応する行に配置されている１を０に変更したものである。具体的には、検査行列３００は、検査行列１００のｖ_2,ｎ，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4に対応する行における一番右側にある１を０に変更して得られた行列である。なお、検査行列３００のｖ_2,ｎ-5より前の送信符号語ビットに関する行は、検査行列１００と同じである。

検査行列３００では、ｖ_2,ｎ，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4に対応する行における一番右側が０となるため、この検査行列３００を用いた場合、ｘ_2,1，ｘ_2,2，ｘ_2,3，ｘ_2,4，ｘ_2,5の符号化に、ｖ_2,ｔの値が不要となり、送信情報系列ｖ_1,ｔ（＝ｕ_ｔ）及びｘ_1,ｘのみが必要となる。そのため、従来のように、ｖ_1,ｔ，ｖ_2,ｔ双方のシフトレジスタをオールゼロ状態にする必要はなく、ｖ_1,ｔのシフトレジスタのみをオールゼロ状態にするだけでよい。ｖ_1,ｔのシフトレジスタをオールゼロ状態にするためには、従来通り、ｘ_1,1，ｘ_1,2，ｘ_1,3，ｘ_1,4，ｘ_1,5は全て０として符号化器に入力すればよい。

さらに、ｘ_1,1〜ｘ_1,5を全て０にすることを送信側及び受信側で予め取り決めておけば、ｘ_1,1〜ｘ_1,5を実際に受信機に送信する必要はなく、符号化によって得られたｘ_2,ｍのみを送信すればよい。このとき、受信機では、ｘ_1,ｍに対応するビットの対数尤度比（ＬＬＲ：Log-Likelihood Ratio）を∞（無限大）として復号する。

このようにすることで、送信するターミネーション系列を従来の２Ｌビットから少なくともＭビットにまで削減することができる。

例えば、検査行列３００を用いる場合には、ｘ_2,1，ｘ_2,2，ｘ_2,3の３ビットだけを送信すれば、ｖ_1,ｔ，ｖ_2,ｔに関する全てのパリティ検査式に必要な符号語ビットを受信側で得ることができる。これに対し、検査行列１００を用いる場合には、１０ビットのターミネーション系列ｘ_1,1〜ｘ_1,5，ｘ_2,1〜ｘ_2,5を送信する必要しなければならない。つまり、検査行列３００を用いる場合には、ターミネーション系列の送信量を、検査行列１００を用いる場合の３割にまで削減できるようになる。

次に、図３の検査行列３００を用いてＬＤＰＣ−ＣＣ符号化を行うＬＤＰＣ−ＣＣ符号化器の構成を図面を参照しながら説明する。

図４は、本実施の形態におけるＬＤＰＣ−ＣＣ符号化器の要部構成を示すブロック図である。

図４において、ＬＤＰＣ−ＣＣ符号化器４００は、シフトレジスタ４１０−１〜４１０−Ｍ，４４０−１〜４４０−Ｍ、ウェイト乗算器４２０−０〜４２０−Ｍ、４３０−０〜４３０−Ｍ、ｍｏｄ２加算（排他的論理和演算）器４５０、ビット数カウンタ４６０、ウェイト制御部４７０、パンクチャ部４８０を備えて構成される。

シフトレジスタ４１０−１〜４１０−Ｍ，４４０−１〜４４０−Ｍは、それぞれｖ_1,ｔ-i，ｖ_2,ｔ-i（ｉ＝０，…，Ｍ）を保持するレジスタであり、次の入力が入ってくるタイミングで、保持している値を右隣のシフトレジスタに送出し、左隣のシフトレジスタから送出されてきた値を新たに保持する。なお、ｎは、送信情報系列ｕ_ｔの送信情報系列長を表す。

ウェイト乗算器４２０−０〜４２０−Ｍ、４３０−０〜４３０−Ｍは、ウェイト制御部４７０から出力される制御信号に従って、ウェイト値を０又は１に切り替える。

ｍｏｄ２加算器４５０は、ウェイト乗算器４２０−０〜４２０−Ｍ、４３０−０〜４３０−Ｍの出力に対しｍｏｄ２加算を行い、ｖ_2,ｔを算出する。

ビット数カウンタ４６０は、入力された送信情報系列及びターミネーション系列のビット数をカウントし、カウントビット数をウェイト制御部４７０に出力する。

ウェイト制御部４７０は、ビット数カウンタ４６０から出力されるカウントビット数と、送信情報系列長ｎと、ウェイト制御部４７０内に保持している検査行列３００に準じたウェイトパターンに基づいて、そのタイミングにおける検査行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）の値をウェイト乗算器４２０−０〜４２０−Ｍ、４３０−０〜４３０−Ｍに送出する。

図５にウェイト制御部４７０の構成図を示す。ウェイト制御部４７０は、セレクタ４７１，４７４、ウェイトパターン記憶部４７２、及びウェイトパターン記憶部４７３から構成される。

セレクタ４７１は、カウントビット数及び送信情報系列長ｎを入力し、カウントビット数≦送信情報系列長ｎの場合、カウントビット数をウェイトパターン記憶部４７２に送出する。一方、カウントビット数＞送信情報系列長ｎの場合、セレクタ４７１は、カウントビット数をウェイトパターン記憶部４７３に送出する。

ウェイトパターン記憶部４７２は、ウェイトパターン４７５で示されるウェイトパターンを保持しており、カウントビット数の増加に伴い周期的にｈ_ａ1，ｈ_ａ2，ｈ_ａ3，ｈ_ａ4をセレクタ４７４に出力する。なお、ウェイトパターン４７５は、検査行列１００の行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）（ｍ＝０，…，Ｍ）である。

ウェイトパターン記憶部４７３は、ウェイトパターン４７６で示されるウェイトパターンを保持しており、カウントビット数の増加に伴い周期的にｈ_ｂ1、ｈ_ｂ2、ｈ_ｂ3、ｈ_ｂ4をセレクタ４７４に出力する。なお、ウェイトパターン４７６は、検査行列１００の要素を変形した検査行列３００の行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）（ｍ＝０，…，Ｍ）である。

セレクタ４７４は、ウェイトパターン記憶部４７２から入力される行列要素ｈ_ａ1，ｈ_ａ2，ｈ_ａ3，ｈ_ａ4、又は、ウェイトパターン記憶部４７３から入力される行列要素ｈ_ｂ1、ｈ_ｂ2、ｈ_ｂ3、ｈ_ｂ4をウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

すなわち、セレクタ４７４は、セレクタ４７１と連動して、ビット数カウントと送信情報系列長との比較結果に応じて、入力ビットが送信情報系列の場合、ウェイトパターン記憶部４７２に記憶される検査行列１００に準じたウェイトパターン４７５の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。一方、入力ビットがターミネーション系列の場合、セレクタ４７４は、ウェイトパターン記憶部４７３に記憶される検査行列１００を変形した検査行列３００に準じたウェイトパターン４７６の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

パンクチャ部４８０は、送信符号語系列ｖ_1,1〜ｖ_1,ｎ，ｘ_1,1〜ｘ_1,Ｌから、ターミネーション系列ｘ_1,1〜ｘ_1,Ｌをパンクチャする。

以下、上述のように構成されたＬＤＰＣ−ＣＣ符号化器４００の動作について説明する。

送信情報系列ｕ₁〜ｕ_ｎ及びターミネーション系列ｘ_1,1〜ｘ_1,Ｌは、シフトレジスタ４１０−１、ウェイト乗算器４２０−０、及びビット数カウンタ４６０に順次出力されるとともに、送信情報系列ｕ_ｔは、送信符号語系列ｖ_1,ｔとして、パンクチャ部４８０に出力される。

ビット数カウンタ４６０では、入力される送信情報系列ｕ₁〜ｕ_ｎ及びターミネーション系列ｘ_1,1〜ｘ_1,Ｌのビット数がカウントされ、得られたカウントビット数は、ウェイト制御部４７０に出力される。

ウェイト制御部４７０では、カウントビット数と送信情報系列長ｎとの比較結果に応じて、ウェイトパターン４７５又はウェイトパターン４７６のいずれか一方が選択されて、選択されたウェイトパターンの行列要素が、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力される。

具体的には、カウントビット数≦送信情報系列長、つまり、入力ビットが送信情報系列の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、検査行列１００に準じたウェイトパターン４７５の行列要素が出力される。ウェイトパターン４７５は、ｖ_2,ｎ，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4に対応する行の一番右側に１が配置されている従来のＬＤＰＣ−ＣＣ符号化に用いられるパターンと同一のパターンである。

一方、カウントビット数＞送信情報系列長、つまり、入力ビットがターミネーション系列の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、検査行列１００を変形した検査行列３００に準じたウェイトパターン４７６の検査行列が出力される。ウェイトパターン４７６は、ウェイトパターン４７５に対し、ｖ_2,ｎ，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4に対応する行における一番右側の１を０に代えたパターンである。すなわち、図５において、検査行列の行の一番右のｈ₂ ⁽⁵⁾が０のパターンである。検査行列１００の例では、ｈ₂ ⁽¹⁾〜ｈ₂ ⁽⁴⁾が０であるので、ウェイトパターン４７６を用いることにより、ターミネーション系列が入力される場合に、ｖ_2,ｎ，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4と乗算されるウェイト値が０になり、ｘ_2,1，ｘ_2,2，ｘ_2,3，ｘ_2,4，ｘ_2,5の符号化に、ｖ_2,ｎ，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4が用いられなくなる。この結果、ターミネーション時にｖ_2,ｔに関するシフトレジスタ４４０−０〜４４０−Ｍを０にする必要がなくなり、ｖ_2,ｔを０にするための冗長ビットが不要となる。

さらに、パンクチャ部４８０では、送信符号語系列ｖ_1,1〜ｖ_1,ｎ，ｘ_1,1〜ｘ_1,Ｌから、ターミネーション系列ｘ_1,1〜ｘ_1,Ｌがパンクチャされる。このようにすることで、ターミネーション系列を送信することによる伝送効率の劣化を従来方式に比べて削減することができる。

以上のように、本実施の形態では、ＬＤＰＣ−ＣＣ符号化器４００は、複数のシフトレジスタ４１０−１〜４１０−Ｍ，４３０−１〜４３０−Ｍと、シフトレジスタ４１０−１〜４１０−Ｍ，４３０−１〜４３０−Ｍの出力にウェイトを乗算する複数のウェイト乗算器４２０−０〜４２０−Ｍと、ウェイト乗算器４２０−０〜４２０−Ｍの出力をｍｏｄ２加算するｍｏｄ２加算器４５０と、符号化する入力ビットのビット数をカウントするビット数カウンタ４６０と、入力ビットのビット数に応じてウェイト乗算器４２０−０〜４２０−Ｍのウェイトを制御するウェイト制御部４７０と、を備えるようにした。これにより、ＬＤＰＣ−ＣＣ検査行列を用いたＬＤＰＣ−ＣＣ符号化を行うことができる。

また、ウェイト制御部４７０は、ＬＤＰＣ−ＣＣ検査行列１００に準じたウェイトパターン４７５と、ＬＤＰＣ−ＣＣ検査行列１００を変形した検査行列３００に準じたウェイトパターン４７６と、を記憶し、入力ビットが情報系列の場合に、ウェイトパターン４７５を用い、入力ビットがターミネーション系列の場合に、ウェイトパターン４７６を用いるようにした。このようにすることで、送信情報系列ｕ_ｔが入力される場合は、ウェイトパターン４７５を使って送信符号語系列ｖ_1,ｔ，ｖ_2,ｔを取得し、ターミネーション系列ｘ_1,ｍが入力される場合は、ｖ_2,ｔと乗算されるウェイト値を０にするウェイトパターン４７６を使って送信符号語系列ｖ_1,ｔ，ｖ_2,ｔを取得することができるので、送信するターミネーション系列を削減することができる。

また、終端処理のために送信される送信側と受信側とで既知であるゼロ系列（ｘ_1,1〜ｘ_1,Ｌ）をパンクチャするパンクチャ部４８０を設けることで、ターミネーション系列を送信することによる伝送効率の低下を抑圧することができる。

なお、非特許文献２に開示されるターミネーション方法では、ターミネーション系列ｘ_1×2Ｌを求めるために別の回路が必要となるのに対し（非特許文献３参照）、本実施の形態では、このような特別な回路を必要とせずに終端処理を含んだ符号化処理を完了することができる。

（変形例）
図６に、本実施の形態における検査行列の別の例を示す。図６の検査行列５００は、ｘ_2,1，ｘ_2,2，ｘ_2,3，ｘ_2,4，ｘ_2,5の符号化に用いるパリティ検査式（ｐ_６，ｐ_７，ｐ_８，ｐ_９，ｐ_１０）に対応する列において、ｖ_2,ｔに対応する行の一番右に配置されている１を０に変更したものであり、さらに、ｖ_2,ｎ，ｖ_2,ｎ-1，ｖ_2,ｎ-2，ｖ_2,ｎ-3，ｖ_2,ｎ-4に対応する行において、ｘ_2,1，ｘ_2,2，ｘ_2,3，ｘ_2,4，ｘ_2,5の符号化に用いるパリティ検査式（ｐ_６，ｐ_７，ｐ_８，ｐ_９，ｐ_１０）以外の列に新たに１を配置したものである。図６の矢印で示すように、１が配置されている位置を、ｘ_2,1，ｘ_2,2，ｘ_2,3，ｘ_2,4，ｘ_2,5の符号化に用いるパリティ検査式（ｐ_６，ｐ_７，ｐ_８，ｐ_９，ｐ_１０）以外の列に移動した形になる。

このようにすることで、送信するターミネーション系列を従来の２Ｌビットから少なくともＬビットにまで半減することができるという検査行列３００と同様の効果に加え、検査行列５００では、１が配置されている位置を移動した行では、行方向の１の数（行重み）が変わらないので、Sum-product復号における繰り返し符号の復号処理による符号化ゲインを維持することができる。

また、図６の検査行列５００では、１を左に移動する数が行毎に同数でない場合の例を示しているが、この限りではなく、１を行毎に同じ数だけ左に移動するようにしても良い。行毎に左に移動する数が等しい場合には、行毎に左に移動する数が同数でない場合に比べ、ウェイト制御部４７０が保持するウェイトパターンの種類が少なくて済む。

また、ｘ_2,1，ｘ_2,2，ｘ_2,3，ｘ_2,4，ｘ_2,5の符号化に関わる全ての１を移動させたり、一部の行の１のみ移動させて、その他の行の１は０に変更するのみとするなどしたりしても、ターミネーション系列量の削減による伝送効率の劣化の抑圧という本発明の効果を得ることができる。

（実施の形態２）
本実施の形態では、ＬＤＰＣ−ＣＣにおけるターミネーション系列の数を少なくするため、送信情報系列の後部ほど、ＬＤＰＣ−ＣＣ符号化のメモリ長Ｍが小さくなるように設計した検査行列、及び当該検査行列に基づいたＬＤＰＣ−ＣＣ符号化器の構成について説明する。

図７に、本実施の形態における検査行列の一例を示す。図７の検査行列６００は、符号化率Ｒ＝ｂ／ｃ＝１／２、送信情報系列長ｎの場合の例であり、検査行列６００は、送信情報系列ｕ_ｔのインデックスがｎに近づくにつれて、符号化のメモリ長ＭがＭ＝５，４，３の順に小さくなっていく点が、図１の検査行列１００と異なっている。

つまり、図７に示すように、検査行列６００を用いる場合には、送信情報系列ｕ₁〜ｕ_ｎ-4に対しては、メモリ長Ｍ＝５で符号化し、送信符号語系列ｖ_1,1〜ｖ_1,ｎ-4，ｖ_2,1〜ｖ_2,ｎ-4が取得される。送信情報系列ｕ_ｎ-3〜ｕ_ｎ-1に対しては、メモリ長Ｍ＝４で符号化し、送信符号語系列ｖ_1,ｎ-3〜ｖ_1,ｎ-1，ｖ_2,ｎ-3〜ｖ_2,ｎ-1が取得される。送信情報系列ｕ_ｎ及びターミネーション系列ｘ_1,1〜ｘ_1,3に対しては、メモリ長Ｍ＝３で符号化し、ｖ_1,ｎ，ｖ_2,ｎ及びｘ_1,1〜ｘ_1,3，ｘ_2,1〜ｘ_2,3が取得される。

上述したように、ターミネーション系列の長さＬは、Ｌ≧Ｍを満たす必要がある。したがって、ターミネーションを行う時点で符号化器のメモリ長Ｍが小さければ、その分ターミネーション系列長Ｌを短くすることができる。

このように、図７に示す検査行列６００を用いてＬＤＰＣ−ＣＣ符号化を行うことで、ターミネーション系列の長さを従来に比べより短くすることができ、その結果、ターミネーション系列を送信することによる伝送効率の劣化を抑えることができる。

ところで、ＬＤＰＣ−ＣＣでは、メモリ長Ｍが大きければ大きいほど符号化ゲインが得られ、良好な誤り率特性が得られるという特徴がある。そのため、検査行列６００のように、送信符号語系列の後部に行くに従ってメモリ長Ｍを小さくしていくと、後部のビット誤り率が劣化することが予想される。しかし、ＬＤＰＣ−ＣＣでは、適切な終端処理を行うことにより、符号化終了時点のシフトレジスタの値をオールゼロ状態に決定し、ターミネーション系列の後に、復号時にＬＬＲ＝∞とすることができるゼロ系列を仮定できるので、復号後の受信情報系列後部のビット誤り率特性が、その他の部分より良くなるという特徴がある。

そのため、検査行列６００を用いて、送信符号語系列の後部に行くに従ってメモリ長Ｍを小さくするＬＤＰＣ−ＣＣ符号化を行う場合に、復号後の受信情報系列の後部のビット誤り率が低下するという問題が生じない。

次に、図７の検査行列６００を用いてＬＤＰＣ−ＣＣ符号化を行うＬＤＰＣ−ＣＣ符号化器の構成を図面を参照しながら説明する。

図８は、本実施の形態におけるＬＤＰＣ−ＣＣ符号化器の要部構成を示すブロック図である。本実施の形態の説明にあたり、図４と同一構成部分には同一符号を付して説明を省略する。図８のＬＤＰＣ−ＣＣ符号化器７００は、図４のＬＤＰＣ−ＣＣ符号化器４００に対し、パンクチャ部４８０を削除し、ウェイト制御部４７０に代え、ウェイト制御部７１０を備えて構成される。

ウェイト制御部７１０は、ビット数カウンタ４６０から出力されるカウントビット数と、メモリ長切り替えタイミング情報と、ウェイト制御部７１０内に保持している検査行列６００に準じたウェイトパターンとに基づいて、そのタイミングにおける行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）の値をウェイト乗算器４２０−０〜４２０−Ｍ、４３０−０〜４３０−Ｍに送出する。

ここで、メモリ長切り替えタイミング情報とは、検査行列６００のメモリ長Ｍを切り替える送信情報系列のインデックスを表す。例えば、３種類のメモリ長Ｍを使用する場合、メモリ長切り替えタイミング情報は２つの値を取る。つまり、メモリ長として、メモリ長Ｍ＝５，４，３の３種類を用いる場合、メモリ長切り替えタイミング情報は、Ｍ＝５からＭ＝４に切り替えるタイミング情報のインデックスと、Ｍ＝４からＭ＝３に切り替えるタイミング情報のインデックスとを持っている。

図９に、メモリ長ＭがＭ＝５，４，３の３種類を用いる場合のウェイト制御部７１０の構成例を示す。図９のウェイト制御部７１０は、セレクタ７１１、７１５、ウェイトパターン記憶部７１２〜７１４から構成される。以下では、メモリ長Ｍ＝５からＭ＝４に切り替えるタイミングを示すインデックスをメモリ長切り替えタイミング情報１とし、メモリ長Ｍ＝４からＭ＝３に切り替えるタイミングを示すインデックスをメモリ長切り替えタイミング情報２とする。

セレクタ７１１は、カウントビット数及びメモリ長切り替えタイミング情報１，２を入力し、カウントビット数≦メモリ長切り替えタイミング情報１の場合、ビット数カウントをウェイトパターン記憶部７１２に送出する。

一方、カウントビット数＞メモリ長切り替えタイミング情報１、かつ、カウントビット数≦メモリ長切り替えタイミング情報２の場合、セレクタ７１１は、カウントビット数をウェイトパターン記憶部７１３に送出する。

また、セレクタ７１１は、カウントビット数＞メモリ長切り替えタイミング情報２の場合、カウントビット数をウェイトパターン記憶部７１４に送出する。

ウェイトパターン記憶部７１２は、ウェイトパターン７１６で示されるウェイトパターンを保持しており、カウントビット数の増加に伴い周期的にｈ_ａ1，ｈ_ａ2，ｈ_ａ3，ｈ_ａ4をセレクタ７１５に出力する。なお、ウェイトパターン７１６は、メモリ長Ｍ＝５の場合のＬＤＰＣ−ＣＣ検査行列の行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）（ｍ＝０，…，５）である。

ウェイトパターン記憶部７１３は、ウェイトパターン７１７で示されるウェイトパターンを保持しており、ビット数カウントの増加に伴い周期的にｈ_ｂ1，ｈ_ｂ2，ｈ_ｂ3をセレクタ７１５に出力する。なお、ウェイトパターン７１６は、メモリ長Ｍ＝４の場合のＬＤＰＣ−ＣＣ検査行列の行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）（ｍ＝０，…，４）と、ｈ₁ ⁽⁵⁾＝０，ｈ₂ ⁽⁵⁾＝０とである。メモリ長Ｍ＝４の場合、ｈ_ｂ1，ｈ_ｂ2，ｈ_ｂ3のウェイトパターンの要素数は１０であるが、符号化器７００には、メモリ長Ｍ＝５に対応できるよう１２個のウェイト乗算器４２０−０〜４２０−Ｍ、４３０−０〜４３０−Ｍが備えられている。そのため、ウェイトパターン７１７では、ｈ₁ ⁽⁵⁾，ｈ₂ ⁽⁵⁾のウェイト要素が、どのパターンにおいても０となっている。

ウェイトパターン記憶部７１４は、ウェイトパターン７１８で示されるウェイトパターンを保持しており、カウントビット数の増加に伴い周期的にｈ_ｃ1，ｈ_ｃ2，ｈ_ｃ3，ｈ_ｃ4，ｈ_ｃ5，ｈ_ｃ6、ｈ_ｃ7をセレクタ７１５に出力する。なお、ウェイトパターン７１６は、メモリ長Ｍ＝３の場合のＬＤＰＣ−ＣＣ検査行列の行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）（ｍ＝０，…，３）と、ｈ₁ ⁽⁴⁾＝０，ｈ₂ ⁽⁴⁾＝０、ｈ₁ ⁽⁵⁾＝０，ｈ₂ ⁽⁵⁾＝０とである。Ｍ＝４の場合と同様に、ウェイトパターン７１８では、ｈ₁ ⁽⁴⁾，ｈ₂ ⁽⁴⁾，ｈ₁ ⁽⁵⁾，ｈ₂ ⁽⁵⁾のウェイト要素が、どのパターンにおいても０となっている。

セレクタ７１５は、ウェイトパターン記憶部７１２から入力される行列要素ｈ_ａ1，ｈ_ａ2，ｈ_ａ3，ｈ_ａ4、ウェイトパターン記憶部７１３から入力される行列要素ｈ_ｂ1、ｈ_ｂ2、ｈ_ｂ3、又は、ウェイトパターン記憶部７１４から行列要素ｈ_ｃ1，ｈ_ｃ2，ｈ_ｃ3，ｈ_ｃ4，ｈ_ｃ5，ｈ_ｃ6、ｈ_ｃ7をウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

すなわち、セレクタ７１５は、セレクタ７１１と連動して、ビット数カウントとメモリ切り替えタイミング情報１，２との比較結果応じて、ビット数カウント≦メモリ長切り替えタイミング情報１の場合、ウェイトパターン記憶部７１２に記憶されるメモリ長Ｍ＝５の検査行列に準じたウェイトパターン７１６の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

一方、ビット数カウント＞メモリ長切り替えタイミング情報１、かつ、ビット数カウント≦メモリ長切り替えタイミング情報２の場合、セレクタ７１５は、ウェイトパターン記憶部７１３に記憶されるメモリ長Ｍ＝４の検査行列に準じたウェイトパターン７１７の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

また、ビット数カウント＞メモリ長切り替えタイミング情報２の場合、セレクタ７１５は、ウェイトパターン記憶部７１４に記憶されるメモリ長Ｍ＝３の検査行列に準じたウェイトパターン７１８の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

以下、上述のように構成されたＬＤＰＣ−ＣＣ符号化器７００の動作について説明する。

送信情報系列ｕ₁〜ｕ_ｎ及びターミネーション系列ｘ_1,1〜ｘ_1,Ｌは、シフトレジスタ４１０−１、ウェイト乗算器４２０−０、及びビット数カウンタ４６０に順次出力される。

ビット数カウンタ４６０では、入力される送信情報系列ｕ₁〜ｕ_ｎ及びターミネーション系列ｘ_1,1〜ｘ_1,Ｌのビット数がカウントされ、得られたカウントビット数は、ウェイト制御部７１０に出力される。

ウェイト制御部７１０では、カウントビット数とメモリ長切り替えタイミング情報との比較結果に応じて、ウェイトパターン７１６、ウェイトパターン７１７、又はウェイトパターン７１８のいずれか一つが選択されて、選択されたウェイトパターンの行列要素が、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力される。

具体的には、カウントビット数≦メモリ長切り替えタイミング情報１の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、メモリ長Ｍ＝５の検査行列に準じたウェイトパターン７１６の行列要素が出力される。

カウントビット数＞メモリ長切り替えタイミング情報１、かつ、カウントビット数≦メモリ長切り替えタイミング情報２の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、メモリ長Ｍ＝４の検査行列に準じたウェイトパターン７１７の行列要素が出力される。

また、カウントビット数＞メモリ長切り替えタイミング情報２の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、メモリ長Ｍ＝３の検査行列に準じたウェイトパターン７１８の行列要素が出力される。

このようにすることで、送信符号語系列が終端に近づくに従い、送信符号語系列を生成するために必要な過去の送信符号語系列のビット数を少なくすることができる。

以上のように、本実施の形態によれば、ウェイト制御部７１０は、メモリ長が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターン７１６，７１７，７１８を記憶し、入力ビットが情報系列の場合に、情報系列の終部ほど、メモリ長が小さいウェイトパターンを用いるようにした。ターミネーション系列長Ｌは、メモリ長Ｍが小さければ小さいほど、短くすることができるので、情報系列の後部ほど、メモリ長が小さいウェイトパターンを用いるようすることで、ターミネーション系列長Ｌをより短くすることができ、伝送効率の劣化を抑えることができる。

なお、本実施の形態では、送信情報系列の後部に近づくに従って、メモリ長をＭ＝５，４，３の順にメモリ長を１つずつ小さくしていく場合を例に説明したが、これに限るものではなく、任意のメモリ長に減少したり、メモリ長の減少量を任意にした検査行列を用いても、本発明による、ターミネーション系列送信量削減による伝送効率劣化の抑圧という効果を得ることができる。

（実施の形態３）
本実施の形態では、ターミネーション系列の数を少なくしたことによって受信情報系列の後部に発生する伝送誤りを軽減するため、送信情報系列の後部ほど、ＬＤＰＣ−ＣＣ符号化の符号化率が低くなるように設計した検査行列、及び当該検査行列に基づいたＬＤＰＣ−ＣＣ符号化器の構成について説明する。

図１０に、本実施の形態における検査行列の一例を示す。図１０の検査行列８００は、メモリ長Ｍ＝５、送信情報系列長ｎの場合の例であり、検査行列８００は、送信符号語系列ｕ_ｔのインデックスが大きくなるにつれて、符号化率ＲがＲ＝１／２，１／３，１／４の順に低くなっていく点が、従来のＬＤＰＣ−ＣＣ検査行列と異なっている。

つまり、図１０に示すように、検査行列８００を用いる場合には、送信情報ｕ_ｉ〜ｕ_ｉ＋7に対しては、符号化率１／２で符号化し、送信符号語系列ｖ_1，ｉ〜ｖ_1，ｉ＋7，ｖ_2，ｉ〜ｖ_2，ｉ＋7が取得される。送信情報ｕ_ｉ＋8〜ｕ_ｉ＋11に対しては、符号化率１／３で符号化し、送信符号語系列ｖ_1，ｉ＋8〜ｖ_1，ｉ＋11，ｖ_2，ｉ＋8〜ｖ_2，ｉ＋11，ｖ_3，ｉ＋8〜ｖ_3，ｉ＋11が取得される。送信情報ｕ_ｉ＋12〜ｕ_ｉ＋15に対しては、符号化率１／４で符号化し、送信符号語系列ｖ_1，ｉ＋12〜ｖ_1，ｉ＋15，ｖ_2，ｉ＋12〜ｖ_2，ｉ＋15，ｖ_3，ｉ＋12〜ｖ_3，ｉ＋15，ｖ_4，ｉ＋12〜ｖ_4，ｉ＋15が取得される。

このように、図１０に示す検査行列８００を用いてＬＤＰＣ−ＣＣ符号化を行うことで、送信符号語系列の後部に行くにしたがい、符号化率が低いＬＤＰＣ−ＣＣ符号語を生成することができる。符号化率が低いほど、誤り訂正能力が高いので、このようにすることで、全ターミネーション系列を送信しない場合においても、受信情報系列後部に発生するビット誤りを訂正することができるようになる。

次に、図１０の検査行列８００を用いてＬＤＰＣ−ＣＣ符号化を行うＬＤＰＣ−ＣＣ符号化器の構成を図面を参照しながら説明する。

図１１は、本実施の形態におけるＬＤＰＣ−ＣＣ符号化器の要部構成を示すブロック図である。

図１１のＬＤＰＣ−ＣＣ符号化器９００は、シフトレジスタ９１０−１−１〜９１０−ｃ−Ｍ、ウェイト乗算器９２０−１−１−０〜９２０−ｃ−ｃ−Ｍ、ｍｏｄ２加算器９３０−１〜９３０−ｃ−１、ビット数カウンタ９４０、ウェイト制御部９５０を備えて構成される。

ＬＤＰＣ−ＣＣ符号化器９００において、シフトレジスタ、ウェイト乗算器、及びビット数カウンタ、及びウェイト制御部は、従来及び上述の実施の形態１〜２のシフトレジスタ、ウェイト乗算器、及びビット数カウンタ、及びウェイト制御部と同様であるため説明を省略する。

ウェイト制御部９５０は、ビット数カウンタ９４０から出力されるカウントビット数と、符号化率切り替えタイミング情報と、ウェイト制御部９５０内に保持している検査行列に準じたウェイトパターンとに基づいて、そのタイミングにおける検査行列要素ｈ_1,2 ^(m)（ｔ），ｈ_2,2 ^(m)（ｔ），…，ｈ_ｃ,ｃ ^(m)（ｔ）の値をウェイト乗算器９２０−１−１−０〜９２０−ｃ−ｃ−Ｍに送出する。

ここで、符号化率切り替えタイミング情報とは、検査行列８００の符号化率Ｒを切り替える送信情報系列のインデックスを表す。例えば、３種類の符号長Ｒを使用する場合、符号長切り替えタイミング情報は２つの値を持つ。つまり、符号長Ｒ＝１／２，１／３，１／４を用いる場合、Ｒ＝１／２からＲ＝１／３に切り替えるタイミング情報のインデックスと、及び、Ｒ＝１／３からＲ＝１／４に切り替えるタイミング情報のインデックスを持っている。

ウェイト制御部９５０の構成及びウェイトパターン切り替え処理は、ウェイト制御部７１０と同様であるので、説明を省略する。

以上のように、本実施の形態では、ウェイト制御部９５０は、符号化率が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを複数記憶し、入力ビットが情報系列の場合に、情報系列の終端ほど、符号化率が低いウェイトパターンを用いるようにした。符号化率が低いほど、誤り訂正能力が高いので、このようにすることで、ターミネーション系列を削減した場合においても、受信情報系列の後部に発生するビット誤りを訂正しつつ、伝送効率の劣化を抑えることができる。

（実施の形態４）
本実施の形態では、ＬＤＰＣ−ＣＣにおけるターミネーション系列の数を少なくするため、ＬＤＰＣ−ＣＣ符号化後にターミネーション系列の一部のビットをパンクチャしてターミネーション系列の量を削減するターミネーション系列パンクチャ部を備える送信装置について説明する。

図１２は、本実施の形態における送信装置の要部構成を示すブロック図である。図１２の送信装置１０００は、ＬＤＰＣ−ＣＣ符号化部１０１０、ターミネーション系列パンクチャ部１０２０、インタリーブ部１０３０、変調部１０４０、制御情報生成部１０５０、無線部１０６０、及び送信アンテナ１０７０を備えて構成される。

ＬＤＰＣ−ＣＣ符号化部１０１０は、送信情報系列にターミネーション系列が付加された入力系列に対し、ＬＤＰＣ−ＣＣ符号化処理を行い、符号化後の送信符号語系列をターミネーション系列パンクチャ部１０２０に出力する。

ターミネーション系列パンクチャ部１０２０は、送信符号語系列のうち、ターミネーション系列に対しパンクチャを行い、パンクチャ後のターミネーション系列をインタリーブ部１０３０に出力する。パンクチャ処理については、後述する。

インタリーブ部１０３０は、送信符号語系列に対して、系列の順序の並び替え処理（インタリーブ）を行い、インタリーブ後の送信符号語系列を変調部１０４０に出力する。

変調部１０４０は、インタリーブ後の送信符号語系列を、ＰＳＫ（Phase Shift Keying），ＱＡＭ（Quadrature Amplitude Modulation）などの変調方式で変調し、変調後の送信変調シンボル系列を無線部１０６０に出力する。

制御情報生成部１０５０は、送信側と受信側との間で信号を送受信するために必要な制御情報を生成し、変調部１０４０に送出する。制御情報としては、変調方式や送信情報系列長、時間・周波数同期のためのプリアンブル信号などがある。

無線部１０６０は、送信変調シンボル系列に対して、Ｄ／Ａ（Digital to Analog）変換、周波数変換、ＲＦ（Radio Frequency）フィルタ処理などの無線変調処理を行い、送信ＲＦ信号を生成し、送信アンテナ１０７０を介して送信する。

以下、上述のように構成された送信装置１０００の動作について主にターミネーション系列パンクチャ部１０２０のパンクチャ処理を中心に説明する。なお、以下では、ＬＤＰＣ−ＣＣ符号化部１０１０におけるＬＤＰＣ−ＣＣ符号化率をＲ＝ｂ／ｃとして説明する。

ＬＤＰＣ−ＣＣ符号化部１０１０において、送信情報系列ｕ_ｉ（ｉ＝１，…，ｎ）にターミネーション系列が付加された入力系列に対し、ＬＤＰＣ−ＣＣ符号化処理が施され、送信符号語系列［ｖ_ｋ，ｉ ｘ_ｋ，ｊ］が取得される。ここで、ｋ＝１，…，ｃ、ｊ＝１，…，Ｌであり、Ｌは、ターミネーション系列の系列長を表す。ＬＤＰＣ−ＣＣの符号化方法については、非特許文献１及び非特許文献２に記述されているので、説明を省略する。

ターミネーション系列パンクチャ部１０２０では、ＬＤＰＣ−ＣＣ符号化部１０１０から出力される送信符号語系列［ｖ_ｋ，ｉ ｘ_ｋ，ｊ］のうち、ターミネーション系列に相当するｘ_ｋ，ｊに対し、パンクチャ処理が施される。

図１３に、ターミネーション系列パンクチャ部１０２０が実施するパンクチャの一例を示す。図１３は、符号化率Ｒ＝１／２（ｂ＝１，ｃ＝２）の場合の例を示し、上段はｘ_1,1〜ｘ_1,Ｌを示し、下段はｘ_2,1〜ｘ_2,Ｌを示し、左から右の順に各系列がターミネーション系列パンクチャ部１０２０に入力される。図１３において、斜線が記されているビットｘ_ｋ，ｊが、ターミネーション系列パンクチャ部１０２０においてパンクチャされるビットを表している。図１３に示すように、本実施の形態では、ターミネーション系列パンクチャ部１０２０は、ターミネーション系列の前方部のビットに対してはパンクチャの頻度を少なくし、ターミネーション系列の後方部のビットに対してはパンクチャの頻度を多くする。

ＬＤＰＣ−ＣＣ符号化では、ターミネーション系列の前方部ほど送信情報系列に近いので、ターミネーション系列の前方部に比べ後方部は、送信符号語系列ｖ_ｋ，ｉへ与える影響が小さい。したがって、ターミネーション系列パンクチャ部１０２０が、ターミネーション系列の後部ほどパンクチャするビットの割合を多くすることによって、パンクチャによる受信情報系列の誤り率特性の劣化を抑えつつ、ターミネーション系列送信量を削減することができる。

パンクチャ後の送信符号語系列は、インタリーブ部１０３０によってインタリーブされ、変調部１０４０によって、インタリーブ後の送信符号語系列、制御情報に対し変調が施される。変調後の変調シンボル系列は、無線部１０６０によって、無線変調処理が施され、送信ＲＦ信号は、送信アンテナ１０７０を介して送信される。

以上のように、本実施の形態では、送信装置１０００は、ＬＤＰＣ−ＣＣ符号化後の系列に含まれるターミネーション系列をパンクチャするターミネーション系列パンクチャ部１０２０を備え、ターミネーション系列パンクチャ部１０２０は、ターミネーション系列の後部ほどパンクチャするビットの割合を多くするようにした。

ターミネーション系列の前方部のビットに対してはパンクチャの頻度が少ないパンクチャパターンを用い、ターミネーション系列の後方部のビットに対しては、パンクチャの頻度が多いパンクチャパターンを用いるようにすることで、復号時に送信符号語系列ｖ_ｋ，ｉへの影響が比較的小さいビット、つまり、ターミネーション系列の後方部のビットが優先的にパンクチャされるようになるので、パンクチャによる受信情報系列の誤り率特性の劣化を抑えつつ、ターミネーション系列送信量の削減を行うことができる。

なお、ターミネーション系列パンクチャ部１０２０におけるパンクチャパターンは、図１３に示すパターンに限られるものではなく、ターミネーション系列の前方部のビットに比べ、後方部のビットに対するパンクチャの頻度が多い他のパンクチャパターンを用いても、本発明の効果を享受できる。

（実施の形態５）
本実施の形態では、送信するターミネーション系列の数を少なくしたことによって発生する伝送誤りを、一部または全部のターミネーション系列を再送することによって補償する機能を備えた送信装置及び受信装置について説明する。

図１４は、本実施の形態における送信装置の要部構成を示すブロック図である。本実施の形態の説明にあたり、図１２と同一構成部分には同一符号を付して説明を省略する。図１４の送信装置１１００は、図１２の送信装置１０００に対し、バッファ１１１０，１１２０、受信アンテナ１１３０、応答信号検出部１１４０、再送制御部１１５０、及び送信系列選択部１１６０を追加した構成を採る。

バッファ１１１０は、ターミネーション系列パンクチャ部１０２０によってパンクチャされたパンクチャ後の送信符号語系列を蓄積する。一方、バッファ１１２０は、ターミネーション系列パンクチャ部１０２０でパンクチャしたパンクチャビット系列を蓄積する。

応答信号検出部１１４０は、受信アンテナ１１３０を介して受信した受信信号から、後述する通信相手の受信装置１２００から通知される応答信号を検出し、検出した応答信号を再送制御部１１５０に送出する。

再送制御部１１５０は、応答信号に基づいて、再送制御情報を作成する。具体的には、再送制御部１１５０は、応答信号に基づいて、以下の４つのカテゴリの再送制御情報を作成する。

（０）再送制御情報「０」：再送無し
（１）再送制御情報「１」：全送信符号語系列再送
（２）再送制御情報「２」：パンクチャ後送信符号語系列再送
（３）再送制御情報「３」：パンクチャビット系列再送

なお、応答信号と再送制御情報との対応については、後述する。再送制御部１１５０は、再送制御情報を、送信系列選択部１１６０及び制御情報生成部１０５０に出力する。

送信系列選択部１１６０は、再送制御部１１５０から出力される再送制御情報に応じて、インタリーブ部１０３０に出力する送信符号語系列を選択する。具体的には、送信系列選択部１１６０は、再送制御情報「０」の場合、ターミネーション系列パンクチャ部１０２０から出力される新たな送信符号語系列をインタリーブ部１０３０に送出する。

また、送信系列選択部１１６０は、再送制御情報「１」の場合、バッファ１１１０及びバッファ１１２０に蓄積されている系列から、ターミネーション系列パンクチャ部１０２０においてパンクチャされる前の送信符号語系列を再生し、再生した送信符号語系列をインタリーブ部１０３０に送出する。

また、送信系列選択部１１６０は、再送制御情報「２」の場合、バッファ１１１０に蓄積されているパンクチャ後の送信符号語系列をインタリーブ部１０３０に送出する。

また、送信系列選択部１１６０は、再送制御情報「３」の場合、バッファ１１２０に蓄積されているパンクチャビット系列を送信符号語系列としてインタリーブ部１０３０に送出する。

図１５は、本実施の形態における受信装置の要部構成を示すブロック図である。図１５の受信装置１２００は、受信アンテナ１２０１、無線部１２０２、直交復調部１２０３、チャネル変動推定部１２０４、制御情報検波部１２０５、対数尤度演算部１２０６、デインタリーブ部１２０７、ターミネーション系列デパンクチャ部１２０８、Sum-product復号部１２０９、バッファ１２１０、誤り検出部１２１１、応答信号生成部１２１２、及び送信アンテナ１２１３を備えて構成される。

受信アンテナ１２０１は、送信装置１１００から送信される送信ＲＦ信号を受信し、無線部１２０２に送出する。

無線部１２０２は、ＲＦフィルタ処理、周波数変換、Ａ／Ｄ（Analog to Digital）変換などの無線復調処理を行い、無線復調処理後のベースバンド信号を直交復調部１２０３に送出する。

直交復調部１２０３は、Ｉチャネル，Ｑチャネルそれぞれのベースバンド信号を検出し、チャネル変動推定部１２０４、制御情報検波部１２０５、及び対数尤度演算部１２０６に送出する。

チャネル変動推定部１２０４は、ベースバンド信号に含まれる既知信号を用いて、送信装置１１００と受信装置１２００との間の無線伝搬路におけるチャネル変動を推定する。

制御情報検波部１２０５は、ベースバンド信号に含まれる制御情報を検出し、検出した制御情報を対数尤度演算部１２０６に送出する。また、制御情報検波部１２０５は、制御情報に含まれる再送制御情報を検出し、検出した再送制御情報をターミネーション系列デパンクチャ部１２０８及びバッファ１２１０に送出する。

対数尤度演算部１２０６は、ベースバンド信号を用いて、各符号語ビットの対数尤度比を求め、得られた対数尤度比をデインタリーブ部１２０７に送出する。

デインタリーブ部１２０７は、送信装置１０００のインタリーブ部１０３０で行った並び替え処理の逆の処理を用いて、対数尤度比の系列の順序を元の並び順に並び替え、並び替え後の対数尤度比をターミネーション系列デパンクチャ部１２０８に送出する。

ターミネーション系列デパンクチャ部１２０８は、制御情報検波部１２０５から出力される再送制御情報に応じて、デインタリーブ部１２０７から出力される対数尤度比に対しデパンクチャを行う。デパンクチャ処理については、後述する。

Sum-product復号部１２０９は、ターミネーション系列デパンクチャ部１２０８から出力される対数尤度比系列を用いてSum-product復号を行い、Sum-product復号終了時の対数尤度比系列をバッファ１２１０に送出する。また、Sum-product復号部１２０９は、Sum-product復号終了時の対数尤度比系列を用いて硬判定により受信符号語系列を取得し、得られた受信符号語系列を誤り検出部１２１１に送出する。

誤り検出部１２１１は、Sum-product復号部１２０９から出力される受信符号語系列に対して、ＬＤＰＣ−ＣＣ検査行列を用いてパリティ検査を行い、誤りを検出する。なお、誤り検出部１２１１は、送信情報系列長ｎをメモリ長Ｍ毎に分割したグループ毎に誤り検出する。グループ毎の誤り検出処理については、後述する。

誤り検出部１２１１は、誤り検出の結果、誤りが検出されなかった場合、受信符号語系列の中の受信情報系列のみを受信系列として出力する。

応答信号生成部１２１２は、誤り検出部１２１１から出力される誤り検出情報に応じて応答信号を生成する。例えば、誤り検出情報が「誤りなし」を示す場合、応答信号生成部１２１２は、正しく受信できたことを送信装置１１００に知らせるため、ＡＣＫ信号を生成する。

一方、誤り検出情報が「誤り有り」を示す場合、応答信号生成部１２１２は、正しく受信していないことを送信装置１１００に知らせるため、ＮＡＣＫ信号を生成する。

なお、応答信号生成部１２１２は、グループ毎の誤り検出の結果から、受信符号語系列全体にわたって誤りが発生している場合や、受信符号語系列の前方や中央付近のグループにのみ誤りが発生している場合には、送信符号語系列全体の再送を要求するＮＡＣＫ：ｔｙｐｅ−Ｉ、若しくは、ターミネーション系列パンクチャ後の送信符号語系列の再送を要求するＮＡＣＫ：ｔｙｐｅ−ＩＩを生成する。また、応答信号生成部１２１２は、受信符号語系列の後方のグループにのみ誤りが発生している場合には、ターミネーション系列パンクチャ部１０２０によりパンクチャされたビット系列のみの再送を要求するＮＡＣＫ：ｔｙｐｅ−ＩＩＩを生成する。

送信アンテナ１２１３は、応答信号生成部１２１２から出力されるＡＣＫ、又はＮＡＣＫ信号を送信装置１１００に送信する。

以下、上述のように構成された送信装置１１００及び受信装置１２００の動作について、主に再送及び復号処理を中心に説明する。

送信装置１１００から送信された送信ＲＦ信号は、受信装置１２００の受信アンテナ１２０１を介して受信され、無線部１２０２によって、無線復調処理が施される。無線復調処理後の信号は、直交復調部１２０３でベースバンド信号に復調される。

制御情報検波部１２０５では、ベースバンド信号に含まれる制御情報が検出される。また、制御情報検波部１２０５では、制御情報に含まれる再送制御情報が検出される。

対数尤度演算部１２０６では、ベースバンド信号から、送信された各符号語ビットの対数尤度比が求められ、デインタリーブ部１２０７において、送信装置１１００でのインタリーブ部１０３０で行った並び替え処理の逆の処理を用いて、対数尤度比の系列の順序が並び替えられる。

ターミネーション系列デパンクチャ部１２０８では、制御情報検波部１２０５から出力される再送制御情報の種類に応じて対数尤度比がデパンクチャされる。

（０）再送制御情報「０」の場合
ターミネーション系列デパンクチャ部１２０８は、ターミネーション系列パンクチャ部１０２０でパンクチャされたビットの位置に相当する位置にＬＬＲ＝０を挿入して対数尤度比系列を生成（デパンクチャ）する。ターミネーション系列デパンクチャ部１２０８は、デパンクチャ後の対数尤度比系列をSum-product復号部１２０９に送出する。再送制御情報「０」の場合、後述の再送制御情報「１」〜「３」の場合と異なり、ターミネーション系列デパンクチャ部１２０８は、バッファ１２１０に蓄積されている対数尤度比系列を用いずに、対数尤度比系列をデパンクチャする。

（１）再送制御情報「１」の場合
バッファ１２１０は、蓄積している過去の対数尤度比系列をターミネーション系列デパンクチャ部１２０８に送出する。ターミネーション系列デパンクチャ部１２０８は、デインタリーブ部１２０７から出力される対数尤度比系列とバッファ１２１０から出力される対数尤度比系列とを合成した後、合成後の対数尤度比系列をSum-product復号部１２０９に送出する。

（２）再送制御情報「２」の場合
バッファ１２１０は、蓄積している過去の対数尤度比系列をターミネーション系列デパンクチャ部１２０８に送出する。ターミネーション系列デパンクチャ部１２０８は、デインタリーブ部１２０７から出力される対数尤度比系列を、再送制御情報「０」の場合と同様にデパンクチャし、デパンクチャ後の対数尤度比系列とバッファ１２１０から出力される対数尤度比系列とを合成した後、合成後の対数尤度比系列をSum-product復号部１２０９に送出する。

（３）再送制御情報が「３」の場合
バッファ１２１０は、蓄積している過去の対数尤度比系列をターミネーション系列デパンクチャ部１２０８に送出する。ターミネーション系列デパンクチャ部１２０８は、バッファ１２１０から出力される対数尤度比系列のうち、ターミネーション系列パンクチャ部１０２０でパンクチャされたビット位置に相当する位置のＬＬＲを、デインタリーブ部１２０７から出力される対数尤度比系列に挿入して対数尤度比系列を生成（デパンクチャ）する。ターミネーション系列デパンクチャ部１２０８は、デパンクチャ後の対数尤度比系列をSum-product復号部１２０９に送出する。

Sum-product復号部１２０９は、ターミネーション系列デパンクチャ部１２０８から出力される対数尤度比系列を用いてSum-product復号を行う。Sum-product復号部１２０９は、Sum-product復号終了時の対数尤度比系列をバッファ１２１０に送出する。また、Sum-product復号部１２０９は、Sum-product復号終了時の対数尤度比系列を硬判定した受信符号語系列を誤り検出部１２１１に送出する。

誤り検出部１２１１は、Sum-product復号部１２０９から出力される、受信符号語系列に対して、ＬＤＰＣ−ＣＣ検査行列を用いてパリティ検査を行い、誤り検出する。なお、ＬＤＰＣ−ＣＣパリティ検査は、受信符号語系列が式（６）を満たすかどうかで行う。

式（６）を用いてＬＤＰＣ−ＣＣパリティ検査を行うことで、誤り検出部１２１１は、送信情報系列長ｎをメモリ長Ｍ毎に分割したグループ毎に誤り検出することができる。したがって、グループ毎の誤り検出結果を比較することにより、受信符号語系列のうち、どの箇所に誤りが多いか検出することができる。

このように、ＬＤＰＣ−ＣＣパリティ検査では、誤りが検出された位置がわかるので、誤りが検出された位置から、その誤りが、ターミネーション系列をパンクチャしたことによるものかどうかを識別することができる。したがって、誤りが、ターミネーション系列をパンクチャしたことによるものである場合には、後述する応答信号生成部１２１２において、パンクチャされたビットのみの再送要求を示す応答信号（ＮＡＣＫ：Ｔｙｐｅ−ＩＩＩ）を生成することにより、再送による伝送効率の低下を抑えることができる。

誤り検出部１２１１は、グループ毎のパリティ検査結果を誤り検出情報として応答信号生成部１２１２に出力する。なお、誤り検出情報の例として、ベクトルＥ＝［ｅ₁，ｅ₂，…，ｅ_Ｊ-1，ｅ_Ｊ］を使うことができる。ここで、Ｊは誤り検出を行ったグループ数であり、ｉ番目のグループ（ｉ＝１，…，Ｊ）でパリティ検査を満たし誤りが検出されない場合、ｅ_ｉ＝０とし、誤りが検出された場合、ｅ_Ｊ＝１とする。

応答信号生成部１２１２は、誤り検出部１２１１から出力される誤り検出情報に応じて応答信号を生成する。具体的には、ベクトルＥがオールゼロベクトルの場合、誤りが検出されなかったとして、応答信号生成部１２１２は、ＡＣＫ信号を生成する。また、ベクトルＥに１つ以上の１の値をとる要素が含まれる場合、誤りが検出されたとして、応答信号生成部１２１２は、ＮＡＣＫ信号を生成する。

なお、応答信号生成部１２１２は、ベクトルＥの要素が１となる位置より、受信符号語系列のどのあたりに誤りが発生しているかをグループ単位で推定することができる。受信符号語系列全体にわたって誤りが発生している場合や、受信符号語系列の前方や中央付近のグループにのみ誤りが発生している場合、応答信号生成部１２１２は、全送信符号語系列の再送を要求するＮＡＣＫ：ｔｙｐｅ−Ｉ、若しくは、ターミネーション系列パンクチャ後の送信符号語系列の再送を要求するＮＡＣＫ：ｔｙｐｅ−ＩＩを生成する。また、応答信号生成部１２１２は、受信符号語系列の後方のグループにのみ誤りが発生している場合、ターミネーション系列パンクチャ部１０２０によりパンクチャされたビットのみの再送を要求するＮＡＣＫ：ｔｙｐｅ−ＩＩＩを生成する。

応答信号生成部１２１２から出力されるＡＣＫ、又はＮＡＣＫ信号は、送信アンテナ１２１３を介して送信装置１１００に送信される。

送信装置１１００のＬＤＰＣ−ＣＣ符号化部１０１０では、送信情報系列ｕ_ｉ（ｉ＝１，…，ｎ）に対して、ターミネーションを含むＬＤＰＣ−ＣＣ符号化処理が施され、送信符号語系列［ｖ_ｋ，ｉ ｘ_ｋ，ｊ］が取得される。ターミネーション系列パンクチャ部１０２０では、ＬＤＰＣ−ＣＣ符号化部１０１０から出力された送信符号語系列［ｖ_ｋ，ｉ ｘ_ｋ，ｊ］のうち、ターミネーション系列に相当するｘ_ｋ，ｊに対し、パンクチャ処理が施される。

パンクチャ後の送信符号語系列は、バッファ１１１０及び送信系列選択部１１６０に出力される。また、パンクチャされたパンクチャビット系列は、バッファ１１２０に出力される。

応答信号検出部１１４０では、受信アンテナ１１３０を介して受信された受信信号から、受信装置１２００から送信される応答信号が検出され、再送制御部１１５０では、応答信号に応じて、再送制御情報が次のように生成される。

（１）応答信号がＡＣＫの場合、再送制御情報「０」が作成される。
（２）応答信号がＮＡＣＫ：ｔｙｐｅ−Ｉの場合、再送制御情報「１」が作成される。
（３）応答信号がＮＡＣＫ：ｔｙｐｅ−ＩＩの場合、再送制御情報「２」が作成される。
（４）応答信号がＮＡＣＫ：ｔｙｐｅ−ＩＩＩの場合、再送制御情報「３」が作成される。

送信系列選択部１１６０では、再送制御部１１５０から出力される再送制御情報に基づいて、送信符号語系列が選択される。

具体的には、再送制御情報「０」の場合、ターミネーション系列パンクチャ部１０２０から出力される新たな送信符号語系列が選択される。また、再送制御情報「１」の場合、ターミネーション系列をパンクチャする前の送信符号語系列が選択される。また、再送制御情報「２」の場合、バッファ１１１０に蓄積されているパンクチャ後の送信符号語系列が選択される。また、再送制御情報「３」の場合、バッファ１１２０に蓄積されているパンクチャビット系列が送信符号語系列として選択される。

このようにすることで、受信装置１２００の誤り検出部１２１１で誤りが検出された場合において、誤りに影響を与える系列のみが再送されるようになるので、再送による伝送効率の低下を抑圧することができる。

選択された送信符号語系列は、インタリーブ部１０３０によってインタリーブされ、変調部１０４０によって、インタリーブ後の送信符号語系列、制御情報に対し変調が施される。なお、制御情報は、受信装置１２００が、どのような信号が送信されたかを判別できるようにするため、再送制御情報を含んでいる。

以上のように、本実施の形態によれば、送信装置１１００は、ターミネーション系列パンクチャ部１０２０がパンクチャしたターミネーション系列を蓄積するバッファ１１２０を備え、通信相手の受信装置１２００から再送要求が通知された場合に、バッファ１１２０に蓄積されたターミネーション系列を送信するようにした。ＬＤＰＣ−ＣＣパリティ検査では、誤りが検出された位置がわかるので、誤りが検出された位置から、その誤りが、ターミネーション系列をパンクチャしたことによるものかどうかを識別することができる。したがって、誤りがターミネーション系列をパンクチャしたことによるものである場合には、ターミネーション系列パンクチャ部１０２０がパンクチャしたビットのみを再送することにより、再送による伝送効率の低下を抑えることができる。

なお、本実施の形態では、図１３で示されるパンクチャパターンを用いた送信装置を例に挙げて説明したが、これに限るものではなく、その他の任意のパンクチャパターンを用いた場合においても、本実施の形態で説明した効果を得ることができる。

また、ターミネーション系列パンクチャ部１０２０が、ターミネーション系列を全てパンクチャするパンクチャパターンを用い、送信装置１１００は、初回送信時には、ターミネーション系列を全く送信しないようにしても良い。このようにすることで、ターミネーション系列を送信することによる伝送効率の低下を回避することができる。その場合に、受信装置１２００からＮＡＣＫ：ｔｙｐｅ−ＩＩＩが送信されてきたら、初回送信時に送信しなかったターミネーション系列を送信するようにすることで、本実施の形態で説明した効果を得ることができる。

また、本実施の形態では、再送制御情報「０」〜「３」、また、応答信号をＡＣＫ、ＮＡＣＫ：ｔｙｐｅ−Ｉ〜ｔｙｐｅ−ＩＩＩとした例を用いて説明したが、この限りではなく、ビット誤りが、ターミネーション系列をパンクチャしたことによって発生したものかどうかが判別でき、そのことを送信装置１１００に通知できる応答信号を送出する他の方法を用いても、本発明の効果を得ることができる。

また、本実施の形態では、送信装置１１００が、再送制御情報「１」又は「２」の場合、バッファ１１１０及びバッファ１１２０に蓄積されている送信符号語系列を再送する場合について説明したが、再送系列を再度ＬＤＰＣ−ＣＣ符号化部１０１０により符号化して送信するようにしても良い。図１６にこの場合の送信装置の構成図を示す。なお、図１６の送信装置の説明にあたり、図１４と同一構成部分には同一符号を付して説明を省略する。

図１６の送信装置１３００は、図１４の送信装置１１００に対し、バッファ１３１０及びＬＤＰＣ−ＣＣ符号化部１０１０に代え、バッファ１３１０及びＬＤＰＣ−ＣＣ符号化部１３２０を追加した構成を採る。

バッファ１３１０は、送信情報系列を蓄積する。また、バッファ１３１０は、再送制御部１１５０から再送制御情報「０」が出力される場合、蓄積されている送信情報系列をクリアし、新規の送信情報系列を蓄積するとともに、新規の送信情報系列をＬＤＰＣ−ＣＣ符号化部１３２０に送出する。また、バッファ１３１０は、再送制御情報「１」又は「２」の場合、蓄積されている送信情報系列をＬＤＰＣ−ＣＣ符号化部１３２０に送出する。なお、再送制御情報が「３」の場合、バッファ１３１０は、蓄積している送信情報系列をそのまま蓄積する。

ＬＤＰＣ−ＣＣ符号化部１３２０は、送信情報系列に対し任意の符号化率でＬＤＰＣ−ＣＣ符号化を行う。ここで、ＬＤＰＣ−ＣＣ符号化部１３２０は、初回の送信時と再送時とで異なる符号化率を用いてＬＤＰＣ−ＣＣ符号化を行うようにしてもよい。これにより、受信装置１２００から再送制御情報「１」又は「２」の再送要求があった場合、再送時に、同一の送信情報系列に対し、誤り訂正能力が高い異なる符号化率でＬＤＰＣ−ＣＣ符号化を施すことができる。

なお、バッファ１３１０は、再送制御情報「０」の場合、蓄積する送信情報系列を新規な送信情報系列に更新する際、新規の送信情報系列の順序を並び替えて蓄積するようにしても良い。ＬＤＰＣ−ＣＣでは、ターミネーション系列をパンクチャした場合に発生する誤りが、送信情報系列の後方のビットに集中する。したがって、バッファ１３１０が、送信情報系列の順序を並び替えて蓄積することにより、再送時に、初回送信時と異なる送信情報ビットが送信情報系列の後方に位置するようになるので、再送時においてビット誤りが発生する確率を減少させることができる。送信情報系列の順序を並び替える方法としては、例えば、送信情報系列の後から順に並び替えるなどの方法がある。このようにすることで、初回送信時に送信情報系列の後方でＬＤＰＣ−ＣＣ符号化され送信されたビットが、再送時には前方でＬＤＰＣ−ＣＣ符号化され送信されるようなるので、初回送信時に誤りの影響を受けやすい後方のビットが正しく受信される割合が高くなる。

（実施の形態６）
本実施の形態では、送信するターミネーション系列の数を少なくしたことによって受信情報系列の後部に発生する伝送誤りを、送信情報系列の後部のビットをあらかじめ別に符号化しておき、その符号化利得によって軽減する機能を備えた送信装置及び受信装置の構成について説明する。

図１７は、本実施の形態における送信装置の要部構成を示すブロック図である。本実施の形態の説明にあたり、図１２と同一構成部分には同一符号を付して説明を省略する。図１７の送信装置１４００は、図１２の送信装置１０００に対し、情報系列分割部１４１０、外符号化部１４２０、及び並び替え部１４３０をさらに追加した構成を採る。

情報系列分割部１４１０は、送信情報系列を前方と後方とに分割することにより２つの系列を取得する。例えば、情報系列分割部１４１０は、ｎビットの送信情報系列を、送信情報系列の前方からＫビットと残りのｎ−Ｋビットとに分割する。情報系列分割部１４１０は、分割後のＫビットの送信情報系列を並び替え部１４３０に出力するとともに、分割後のｎ−Ｋビットの送信情報系列を外符号化部１４２０に出力する。

外符号化部１４２０は、情報系列分割部１４１０で分割されたｎ−Ｋビットの送信情報系列に対し外符号化を施す。このようにすることで、送信情報系列の後方のｎ−Ｋビットに対して外符号化が施されるので、ターミネーション系列の数を少なくすることにより、受信情報系列の後部に発生する伝送誤りを、外符号化の符号化利得により軽減することができるようになる。

外符号化の符号化方式としては、ターミネーションの必要がないブロック符号が好ましく、例えば、情報系列長ｎ−ＫビットのＬＤＰＣ−ＢＣを適用する。外符号化部１４２０は、外符号化後の送信情報系列を並び替え部１４３０に出力する。

並び替え部１４３０は、情報系列分割部１４１０からの送信情報系列と、外符号化部１４２０からの外符号化語の送信情報系列とを入力し、これら送信情報系列の順序を並び替える。並び替えの順序としては、外符号化部１４２０により生成されたパリティ系列を、外符号化部１４２０に入力した送信情報系列より前方に優先的に配置する。

上述したように、ＬＤＰＣ−ＣＣでは、ターミネーション系列をパンクチャした場合に発生する誤りが、受信符号語系列の後方のビットに集中する。したがって、並び替え部１４３０が、外符号化部１４２０により生成したパリティ系列を、前方に優先的に配置するようにすることで、当該パリティ系列が誤る割合が軽減されるようになり、外符号化利得を向上させることができるようになる。

並び替え部１４３０は、インタリーブした送信情報系列をＬＤＰＣ−ＣＣ符号化部１０１０に送出する。

図１８は、本実施の形態における受信装置の要部構成を示すブロック図である。本実施の形態の説明にあたり、図１５と同一構成部分には同一符号を付して説明を省略する。図１８の受信装置１５００は、図１５の受信装置１２００に対し、応答信号生成部１２１２及び送信アンテナ１２１３を削除し、並び替え部１５０１、受信情報系列分割部１５０２、及び外符号復号部１５０３をさらに追加した構成を採る。

並び替え部１５０１は、Sum-product復号部１２０９によって復号された受信情報系列を、送信装置１４００における並び替え部１４３０と逆の規則で並び替え、並び替え後の受信情報系列を受信情報系列分割部１５０２に送出する。

受信情報系列分割部１５０２は、送信装置１４００における情報系列分割部１４１０と同じ規則で、並び替え部１５０１から出力される受信情報系列を２つの受信情報系列に分割する。受信情報系列分割部１５０２は、分割後のＫビットの情報系列を誤り検出部１２１１に送出し、分割後の残りの受信情報系列を外符号復号部１５０３に送出する。

外符号復号部１５０３は、分割後の受信情報系列に対し外符号の復号処理を行う。例えば、外符号化部１４２０において外符号として情報系列長ｎ−ＫビットのＬＤＰＣ−ＢＣが適用された場合、Sum-product復号やビリーフ伝搬（Belief Propagation：ＢＰ）復号を用いてＬＤＰＣ−ＢＣ復号を行う。外符号復号部１５０３は、復号後の受信情報系列を誤り検出部１２１１に送出する。

以上のように、本実施の形態では、情報系列分割部１４１０は、送信情報系列を前方と後方とに分割することにより２つの系列を取得し、外符号化部１４２０は、送信情報系列の後方のビットに対し、外符号化を施すようにした。これにより、ＬＤＰＣ−ＣＣ符号化部１０１０がターミネーション系列を削減したことにより受信情報系列の後部に誤りが発生した場合に、外符号によって当該誤りを訂正することができるので、受信品質の劣化を抑圧することができる。さらに、外符号化は、送信情報系列全体に行うのではなく、ターミネーション系列削減により誤りが発生しやすい送信情報系列の後部にのみ施すので、連接符号化による符号化率の低下を抑えることができる。さらに、外符号化を施した後に、並び替え部１４３０を設け、外符号化によって得られた外符号語系列の一部を送信情報系列の前方に優先的に配置することで、外符号化の符号化利得を向上することができる。

なお、以上の説明では、情報系列分割部１４１０が、送信情報系列を、送信情報系列の先頭から連続してＫビット抽出する場合について説明したが、送信情報系列の任意の位置から連続してＫビット抽出する、又は、ランダムにＫビットを抽出し、残りのｎ−Ｋビットを外符号化部１４２０に出力するようにしても良い。このようにしても、送信情報系列のうち連続したｎ−Ｋビット、又は、ランダムなｎ−Ｋビットに対し外符号化が施されるので、バースト的に発生する誤りを訂正することができる。

また、以上の説明では、並び替え部１４３０は、外符号化部１４２０により生成されパリティ系列を、外符号化部１４２０に入力した送信情報系列より前に優先的に配置する場合について説明したが、これに限るものではない。例えば、並び替え部１４３０は、情報系列分割部１４１０から出力される外符号化されていない送信情報系列と、外符号化部１２２０により外符号化された送信情報系列とが混在するように並び替えるようにしても良い。このようにすることで、外符号化が施されたビットが、送信符号語系列の後部以外にも配置されるようになるので、外符号化利得をさらに向上させることができる。

なお、本実施の形態における受信装置の別の要部構成のブロック図を図１９に示す。図１９の受信装置１６００は、図１８の受信装置１５００に対し、受信情報系列結合部１６０１をさらに備える構成を採る。

受信情報系列結合部１６０１は、受信情報系列分割部１５０２から出力される受信情報系列と、外符号復号部１５０３から出力される外符号化復号後の受信情報系列とを結合して、受信情報系列を取得し、得られた受信情報系列を誤り検出部１２１１及びSum-product復号部１２０９に出力する。

このようにすることで、Sum-product復号部１２０９は、外符号の復号結果を反映させた受信情報系列を用いながら、再度内符号であるＬＤＰＣ−ＣＣの復号を行うことができるので、内符号の復号と外符号の復号とを反復して実行することにより、復号利得が向上し、受信情報系列に含まれる誤りの数を減らすことができる。

さらに、誤り検出部１２１１の誤り検出結果を用いて、受信情報系列のうち、誤りが検出された部分にのみ誤り訂正復号を行う場合には、反復復号による演算回数を削減することができる。また、誤り検出部１２１１の誤り検出結果から、誤りなく受信できた情報系列が確定されるので、そのビットの受信尤度を＋∞または−∞にすることで内符号及び外符号の復号利得を向上することができる。

（実施の形態７）
実施の形態４から実施の形態６では、ターミネーション系列に対しパンクチャを施す場合について説明した。本実施の形態では、ＬＤＰＣ−ＣＣ符号化により得られた送信符号語系列に適するパンクチャを施す送信装置及びパンクチャ方法について説明する。

図２０は、本実施の形態において用いられるＬＤＰＣ−ＣＣ検査行列の構成を示す図である。図２０は、図４３と異なり、Ｈ^Ｔでなく、検査行列Ｈの構成を示している。送信符号語ベクトルをｖで表すと、Ｈｖ＝０の関係式が成立する。

本実施の形態におけるパンクチャ方法の説明にあたり、先ず、一般的なパンクチャ方法を、上記送信符号語系列ｖに適用した場合の課題について説明する。一般的なパンクチャ方法については、例えば、非特許文献４に記載されている。なお、以下では、ＬＤＰＣ−ＣＣが、符号化率Ｒ＝１／２、（１７７，１３１）の畳み込み符号を用いて構成される場合を例に説明する。

図２１は、一般的なパンクチャ方法を説明するための図である。同図において、ｖ_1,t，ｖ_2,t（ｔ＝１，２，…）は、送信符号語系列ｖを示す。一般的なパンクチャ方法では、送信符号語系列ｖは、複数のブロックに分けられ、各ブロックに対し同一のパンクチャパターンが用いられて、送信符号語ビットが間引かれる。

図２１は、送信符号語系列ｖが、６ビットごとにブロックに分けられ、すべてのブロックに対し、同一のパンクチャパターンが用いられて、一定の割合で送信符号語ビットが間引かれる様子を示している。同図において、丸印で囲まれたビットがパンクチャされるビット（送信しないビット）を示し、すべてのブロック１〜ブロック５に対し、パンクチャ後の符号化率が３／４となるように、ｖ_2、1，ｖ_2,3，ｖ_2,4，ｖ_2,6，ｖ_2,7，ｖ_2,9，ｖ_2,10，ｖ_2,12，ｖ_2,13，ｖ_2,15を選択し、パンクチャする（送信しないビットとする）。

次に、ＬＤＰＣ−ＣＣを用いた符号化により得られた送信符号語系列に、図２１に示すような一般的なパンクチャを施した場合の受信側（復号側）の影響を考える。なお、以下では、受信側（復号側）においてＢＰ復号を用いる場合について検討する。ＢＰ復号では、ＬＤＰＣ−ＣＣの検査行列に基づいて復号処理を行う。図２２に、送信符号語系列ｖとＬＤＰＣ−ＣＣ検査行列Ｈとの対応を示す。図２２において、丸印で囲まれたビットは、パンクチャにより間引かれる送信符号語ビットである。この結果、検査行列Ｈにおいて、四角枠で囲まれた１に対応するビットが、送信符号語系列に含まれなくなる。この結果、ＢＰ復号を行う際、四角枠で囲まれた１に対応するビットに対しては、初期の対数尤度比が存在しないので、対数尤度比が０に設定されることになる。

ＢＰ復号では行演算と列演算とを反復して行う。したがって、初期の対数尤度比が存在しない（対数尤度比が０の）ビット（図２２において四角枠で囲まれた１に対応するビット）が、同一行に２つ以上含まれると、当該行では、列演算により初期の対数尤度比が存在しない（対数尤度比が０の）ビットの対数尤度比が更新されるまで、当該行の行演算単独では、対数尤度比が更新されないことになる。すなわち、行演算単独では信頼度が伝搬されず、信頼度を伝搬させるためには、行演算と列演算とを反復する必要がある。したがって、このような行が多数存在すると、ＢＰ復号において反復処理数に制限があるような場合には、信頼度が伝搬されず、受信品質の劣化を招く原因となる。図２２に示す例では、行１７１０は、行演算単独では信頼度が伝搬されない行、つまり、受信品質の劣化を招く原因となる行となる。

これに対し、本実施の形態におけるパンクチャ方法を用いる場合、行演算単独で信頼度が伝搬されない行数を削減することができる。本実施の形態では、受信側（復号側）における、送信符号語ビットの処理単位ごとに、第１のパンクチャパターンと、第１のパンクチャパターンに比べより多くのビットを間引く第２のパンクチャパターンとを用いて、送信符号語ビットをパンクチャする。以下、図２３及び図２４を用いて説明する。

図２３は、本実施の形態におけるパンクチャ方法を説明するための図である。図２１と同様に、ｖ_1,ｔ，ｖ_2,ｔ（ｔ＝１，２，…）は、送信符号語系列ｖを示す。なお、以下では、図２１と同様に、１ブロックが６ビットから構成される場合について説明する。また、受信側（復号側）における送信符号語ビットの処理単位が、ブロック１〜ブロック５であるとする。図２３に示す例では、先頭のブロック１に対しては、パンクチャを行わない第１のパンクチャパターンが用いられ、ブロック２〜ブロック５に対しては、パンクチャを行う第２のパンクチャパターンが用いられ、この結果、ｖ_2,1，ｖ_2,3，ｖ_2,4，ｖ_2,6，ｖ_2,7，ｖ_2,9，ｖ_2,10，ｖ_2,12，ｖ_2,13，ｖ_2,15がパンクチャされる様子が示されている。このように、本実施の形態では、符号化率が異なるパンクチャパターンを用いて、送信符号語ビットの処理単位内で、間引かれるビット数が少ない範囲を設けるようにする。

図２４に、この場合の送信符号語系列ｖとＬＤＰＣ−ＣＣ検査行列Ｈとの対応を示す。図２４では、同一行に四角枠で囲まれた１を２つ以上含む行が３行発生しているものの、図２２の場合に比べ、その行数が削減されたことがわかる。これは、ブロック１に対してパンクチャを施さないようにしたことによる。

このように、パンクチャを行わないブロックを設けることにより、ＢＰ復号時の受信品質の劣化を招く原因となる行数を削減することができる。この結果、行１７２０までの行では、初期に対数尤度が存在し、ＢＰ復号において、信頼度が確実に更新され、更新後の信頼度が、行１７２０に伝搬していくので、受信品質の劣化を抑えることができるようになる。このように、畳み込み符号（ＬＤＰＣ−ＣＣ）の検査行列の構造の特徴から、反復復号を複数回行うことにより、行演算単独で得られる行の信頼度が、順次、伝播し、パンクチャによる受信品質の劣化を抑えることができる。また、行演算単独では信頼度が伝搬されない行数が削減されるので、信頼度を伝搬させるために必要な反復回数を低減することができるようになる。

ところで、図２３に示す例では、パンクチャされないブロックが設けられることにより、送信される送信符号語ビットは増加し、伝送速度が低下する。しかし、第１のパンクチャパターンが用いられるビット数Ｎと、第２のパンクチャパターンが用いられるビット数Ｍとの間に、Ｎ＜＜Ｍの関係が成り立つようにすれば、伝送速度の低下を抑えつつ、受信品質を向上することができる。図２３は、Ｎ＝６，Ｍ＝２４の例であり、追加送信符号語ビット数は２ビットと少ないのにもかかわらず、行演算単独では対数尤度を伝搬されない行数を６行から３行に減らすことができる。

以下、本実施の形態における送信装置の構成について説明する。図２５は、本実施の形態における送信装置の要部構成を示すブロック図である。本実施の形態の説明にあたり、図１２と同一構成部分には同一符号を付して説明を省略する。図２０の送信装置１８００は、図１２の送信装置１０００に対し、ターミネーション系列パンクチャ部１０２０に代え、パンクチャ部１８１０を備えて構成される。なお、パンクチャ部１８１０は、第１パンクチャ部１８１１、第２パンクチャ部１８１２、及び、切り替え部１８１３を備えて構成される。

パンクチャ部１８１０は、送信情報系列及びターミネーション系列からなる送信符号語系列に対しパンクチャを行い、パンクチャ後の送信符号語系列をインタリーブ部１０３０に出力する。

具体的には、パンクチャ部１８１０は、第１のパンクチャパターンと、第１のパンクチャパターンより多くのビットを間引く第２のパンクチャパターンとを用いて、送信符号語系列をパンクチャする。第１のパンクチャパターンと第２のパンクチャパターンとは、パンクチャするビットの割合が異なる。パンクチャ部１８１０は、例えば、図２６に示すようなパンクチャパターンを用いて、送信符号語系列をパンクチャする。図２６において、（Ｎ＋Ｍ）ビットは、受信側（復号側）における処理単位である。

第１パンクチャ部１８１１は、第１のパンクチャパターンを用いて、送信符号語系列に対しパンクチャを行う。第２パンクチャ部１８１２は、第２のパンクチャパターンを用いて、送信符号語系列に対しパンクチャを行う。

図２６のパンクチャパターンを用いる場合、第１パンクチャ部１８１１は、受信側（復号側）の処理単位の先頭からＮビットの送信符号語系列に対してはパンクチャを行わず、第１パンクチャ部１８１１に入力される送信符号語系列を切り替え部１８１３に出力する。第２パンクチャ部１８１２は、（Ｎ＋１）〜（Ｎ＋Ｍ）ビットの送信符号語系列に対してパンクチャを行い、パンクチャ後の送信符号語系列を切り替え部１８１３に出力する。

なお、第１パンクチャ部１８１１及び第２パンクチャ部１８１２は、制御情報生成部１０５０からの制御情報に基づいて、送信符号語系列にパンクチャを施すか否か決定するようにしてもよい。切り替え部１８１３は、制御情報生成部１０５０からの制御情報に応じて、第１パンクチャ部１８１１から出力される送信符号語系列、又は、第２パンクチャ部１８１２から出力される送信符号語系列の一方をインタリーブ部１０３０に出力する。

以下、上述のように構成された送信装置１８００の動作について主にパンクチャ部１８１０のパンクチャ処理を中心に説明する。なお、以下では、ＬＤＰＣ−ＣＣ符号化部１０１０が、符号化率Ｒ＝１／２、（１７７，１３１）の畳み込み符号を用いて、ＬＤＰＣ−ＣＣ符号化を施す場合を例に説明する。

ＬＤＰＣ−ＣＣ符号化部１０１０において、送信情報系列ｕ_ｔ（ｔ＝１，…，ｎ）に対し、ＬＤＰＣ−ＣＣ符号化処理が施され、ｖ＝（ｖ_1,t，ｖ_2,t）が取得される。組織化符号の場合、ｖ_1,tは送信情報系列ｕ_ｔであり、ｖ_2,tはパリティを示す。パリティｖ_2,tは、送信情報系列ｖ_1,t及び図２４の各行の検査式に基づいて求められる。

パンクチャ部１８１０によって、符号化率Ｒ＝１／２の送信符号語系列ｖに対し、パンクチャ処理が施される。例えば、パンクチャ部１８１０によって、図２３に示すパンクチャが用いられる場合、ブロック１に対しては、パンクチャが施されず、ブロック２〜ブロック５に対しては、所定の間隔で規則的にビットが間引かれる。つまり、ブロック２に対しては、ｖ_2,4，ｖ_2,6のビットが間引かれ、ブロック３に対しては、ｖ_2,7，ｖ_2,9のビットが間引かれ、ブロック４に対しては、ｖ_2,10，ｖ_2,12が間引かれ、ブロック５に対しては、ｖ_2,13，ｖ_2,15が間引かれる。このようにして、ブロック２〜ブロック５に対して、符号化率Ｒ＝３／４の送信符号語系列が取得される。

パンクチャ後の送信符号語系列は、インタリーブ部１０３０、変調部１０４０、無線部１０６０、及び、送信アンテナ１０７０を介して、受信側（復号側）に送信される。このとき、図２３に示すパンクチャパターンが用いられる場合には、ｖ_2,4，ｖ_2,6，ｖ_2,7，ｖ_2,9，ｖ_2,10，ｖ_2,12，ｖ_2,13，ｖ_2,15は、送信されないことになる。

このように、図２３に示すパンクチャパターンが用いられる場合には、所定の周期ごとに、パンクチャを行わないブロックが発生する。図２３に示すように、ブロック１に対してはパンクチャを行わないようにすることにより、図２１の一般的なパンクチャ方法を用いた場合には送信されなかったｖ_2、1，ｖ_2,3が、送信されることになる。このようにすることで、ＢＰ復号を用いたとき行演算単独では信頼度が伝搬されない行は、図２４の行１７２０に示される３行となる。図２１と図２３との比較から分かるように、送信ビットを２ビット追加することにより、行演算単独では信頼度が伝搬されない行数が６行から３行に削減される。この結果、対数尤度が初期に存在する行数が増加し、ＢＰ復号により、初期の信頼度が確実に更新されるようになり、さらに、この信頼度が、図２４の行１７２０に伝搬するようになる。

以後、畳み込み符号（ＬＤＰＣ−ＣＣ）の検査行列の構造の特徴から、複数回反復復号を行うことで、検査行列の先頭に多く存在する信頼度が、順次、伝播するようになり、パンクチャによる受信品質の劣化を抑えることができる。

図２３の例では、送信されることになった増加ビット数は２ビットと少ないので、伝送速度の低下は小さく、かつ、受信品質の劣化を抑えることができる。なお、このような効果が得られるのは、ＬＤＰＣ−ＣＣが図３１のように、検査行列において、１の存在する場所が平行四辺形の範囲に集中する型を採るという特徴によるものである。したがって、ＬＤＰＣ−ＢＣの場合に適用しても、同様の効果を得ることができる可能性は低い。

このように、パンクチャしないブロックを設けることにより、ＢＰ復号時に悪影響を与える行数を削減することができる。このとき、伝送効率を考慮すると、パンクチャしないブロックを構成するビットＭと、パンクチャの対象となるブロックを構成するビットＮとの間に、Ｎ＜＜Ｍの関係が成りたつことが重要である。Ｎ＜＜Ｍとすることにより、伝送効率の劣化を抑えつつ、受信品質の劣化を抑圧することができる。

なお、第２のパンクチャパターンが適用されるブロック２〜ブロック５に対し、パンクチャ部１８１０は、ランダムにパンクチャするのでなく、所定の規則に従って、パンクチャするようにするとよい。ランダムにパンクチャする場合に比べ、所定の規則に従ってパンクチャする場合には、パンクチャ演算処理が簡易になる。

（他のパンクチャパターン）
パンクチャ部１８１０が用いるパンクチャパターンは図２６に限られない。例えば、パンクチャ部１８１０が、図２７に示すように、パンクチャ部１８１０は、第１のパンクチャパターンとして符号化率Ｒ１＝２／３のパンクチャパターンを用い、第２のパンクチャパターンとして符号化率Ｒ２＝５／６のパンクチャパターンを用いるようにしてもよい。

また、図２８Ａ，図２８Ｂに示すように、ｎ個のフレームを受信側（復号側）における処理単位として、パンクチャを施すようにしてもよい。図２８Ａに示すように、ｎフレーム（ｎは、１以上の整数）の先頭からＮビットに対しては、パンクチャを行わない第１のパンクチャパターンを用い、（Ｎ＋１）〜（Ｎ＋Ｍ）ビットに対しては、パンクチャを行う第２のパンクチャパターンを用いるようにしてもよい。

また、図２８Ｂに示すように、ｎフレームの先頭からＮビットに対しては、符号化率Ｒ１＝２／３の第１のパンクチャパターンを用い、（Ｎ＋１）〜（Ｎ＋Ｍ）ビットに対しては、符号化率Ｒ２＝５／６の第２のパンクチャパターンを用いるようにしてもよい。

また、図２９Ａ，図２９Ｂに示すように、受信側（復号側）における処理単位の後部ほどパンクチャにより間引かれるビットが少なくなるようなパターンを用いるようにしてもよい。受信側（復号側）における処理単位の後部ほどパンクチャにより間引かれるビット数が少なくなるようにすることにより、ＢＰ復号において、受信品質の向上が図れる。

なお、図２６の場合と同様に、第１のパンクチャパターンが用いられるビット数Ｎと、第２のパンクチャパターンが用いられるビット数Ｍとの間に、Ｎ＜＜Ｍの関係が成り立つようにすれば、伝送速度の低下を抑えつつ、受信品質を向上することができる。

また、図３０Ａに示すように、受信側（復号側）における処理単位であるｎ個のフレーム（ｎは、１以上の整数）の先頭からＮ１ビットに対しては、パンクチャを行わない第１のパンクチャパターンを用い、（Ｎ１＋１）〜（Ｎ１＋Ｍ）ビットに対しては、パンクチャを行う第２のパンクチャパターンを用い、（Ｎ１＋Ｍ＋１）〜（Ｎ１＋Ｍ＋Ｎ２）ビットに対しては、パンクチャを行わない第１のパンクチャパターンを用いるようにしてもよい。

また、図３０Ｂに示すように、受信側（復号側）における処理単位であるｎ個のフレーム（ｎは、１以上の整数）の先頭からＮ１ビットに対しては符号化率Ｒ１＝２／３の第１のパンクチャパターンを用い、（Ｎ１＋１）〜（Ｎ１＋Ｍ）ビットに対しては、符号化率Ｒ２＝５／６の第２のパンクチャパターンを用い、（Ｎ１＋Ｍ＋１）〜（Ｎ１＋Ｍ＋Ｎ２）ビットに対しては、符号化率Ｒ１＝２／３の第１のパンクチャパターンを用いるようにしてもよい。

パンクチャにより間引かれるビット数が少ない第１のパンクチャパターンが、受信側（復号側）における処理単位に１箇所用いられる場合に比べ（図２８及び図２９参照）、２箇所用いられる場合には（図３０参照）、信頼度が高い検査行が増えるため、ＢＰ復号の際の収束速度が速く、少ない反復回数で復号結果を得ることができる。

なお、上記処理単位にパンクチャにより間引かれるビット数が少ない第１のパンクチャパターンが用いられる箇所は、２箇所に限られず、３箇所以上でもよい。

また、上記処理単位にパンクチャにより間引かれるビット数が少ない第１のパンクチャパターンが用いられる箇所が２箇所以上のときも、第１のパンクチャパターンが用いられるビット数の総数Ｎと、第２のパンクチャパターンが用いられるビット数の総数Ｍとの間に、Ｎ＜＜Ｍの関係が成り立つようにすれば、伝送速度の低下を抑えつつ、受信品質を向上することができる。

なお、図２８、図２９、及び図３０には、ｎフレームに対し、第１のパンクチャパターン及び第２のパンクチャパターンを用いる場合について説明したが、ｎは、１以上の整数であればよく、１フレームの場合にも適用できる。

以下では、復号処理タイミングとの関係を考慮して、ＬＤＰＣ−ＣＣ符号化により得られた送信符号語系列に対し適したパンクチャパターンについて検討する。

図３１は、復号処理タイミングを説明するための図である。図３１において、受信データ系列は、それぞれ、ｎフレーム（例えば、ｎ個のＯＦＤＭ（Orthogonal Frequency Division Multiplexing）シンボル：ＯＦＤＭシンボルとは、ＯＦＤＭ方式が、３２サブキャリアで構成されており、各サブキャリアごとに変調信号を構成する場合、全キャリア（３２サブキャリア）で構成されるシンボルをいう。）から構成される。この受信データ系列長は、受信側（復号側）における処理単位であり、当該ｎフレーム（又は、ｎ個のＯＦＤＭシンボル）が、１つのまとまりとして、上位層のレイヤに受け渡される。一般的に、上位層のレイヤが次のｎフレームのデータを取り込むまでにタイムラグが生じるため、図３１のｔ３，ｔ６，ｔ９のタイミング、つまり、ｎフレームの最後部を受信したタイミングを、ＢＰ復号を行う期間の最後とするのが現実的である。

ＬＤＰＣ−ＣＣは、畳み込み符号の性質を有するため、ｔ２のタイミングから、ＢＰ復号により推定されたデータが有効なデータ（正しい可能性が高いデータ）とするためには、ｔ２のタイミングより前にＢＰ復号を開始する必要がある。例えば、図３１に示す例では、ｔ２〜ｔ５の間にＢＰ復号により得られた推定データを有効なデータとするために、ｔ１〜ｔ６の間、ＢＰ復号を行う必要がある。同様に、ｔ５〜ｔ８の間に得られた推定データを有効なデータとするために、ｔ４〜ｔ９の間、ＢＰ復号を行う必要がある。

このような復号処理タイミングを考慮した場合、例えば、ｎフレームから成る受信データ系列の後部に、パンクチャにより間引かれるビット数が少なくなるようなパンクチャを施すようにする、と、ＢＰ復号処理期間において、前方と後方の双方に、信頼度が伝搬される行が含まれるようになるので、効率的に、信頼度を伝搬させることができるようになる。

以上のように、本実施の形態によれば、パンクチャ部１８１０は、送信符号語ビットの処理単位ごとに、第１のパンクチャパターンと、第１のパンクチャパターンに比べより多くのビットを間引く第２のパンクチャパターンとを用いて、送信符号語ビットをパンクチャするようにした。

送信符号語系列に対し、一定の割合でパンクチャを施すのでなく、パンクチャ後の符号化率が異なる第１及び第２のパンクチャパターンを用いることにより、ＢＰ復号による復号特性の劣化を抑えることができるようになる。

パンクチャを行う限り、受信品質の劣化の要因となる行が発生してしまうものの、本実施の形態におけるパンクチャ方法のように、伝送速度の低下を抑圧しつつ、受信品質の劣化を抑える方法は、パフォーマンスのよいシステムを構築する上で非常に重要となる。

なお、第１及び第２のパンクチャパターンは、各々、同一の複数のサブパターンから構成されるようにしてもよい。すなわち、図２３に示すように、ブロック２〜ブロック５それぞれに対し、同一のサブパンクチャパターンを用いるようにして、規則的に送信符号語ビットを間引くようにしてもよい。これにより、パンクチャ演算処理をより簡易することができる。

また、符号化率が小さい第１のパンクチャパターンは、ｎフレームの最後部に必ずしも配置する必要はなく、図３１から分かるように、ｔ１〜ｔ３，ｔ４〜ｔ６，ｔ７〜ｔ９の間に設けるようにすればよい。また、ｔ１〜ｔ３，ｔ４〜ｔ６，ｔ７〜ｔ９の期間は、ＢＰ復号処理期間と、有効データが得られる期間との関係によって特定されるため、ＢＰ復号処理期間が変わる場合には、第１のパンクチャパターンを配置するのに適する位置も変動する。

なお、以上の説明では、一例として、畳み込み符号に対しＢＰ復号を行う場合のパンクチャ方法について説明したが、これに限ったものではなく、本発明のパンクチャ方法は、非特許文献１、非特許文献５〜非特許文献７で記述されているような、時不変ＬＤＰＣ−ＣＣ、時変ＬＤＰＣ−ＣＣの場合に対しても、同様に実施することができる。

（実施の形態８）
本実施の形態では、送信情報系列の先頭部及び後部ほど、ＬＤＰＣ−ＣＣ符号化のメモリ長Ｍが小さくなるように設計した検査行列、及び当該検査行列に基づいたＬＤＰＣ−ＣＣ符号化器の構成について説明する。このような構成にすることで、符号化の開始時及び終了時の符号化器の状態数を少なくすることができる。そのため、例えば、非特許文献８に記載のｔａｉｌ−ｂｉｔｉｎｇによるターミネーションを用いる場合に、符号化・復号時において考慮すべき状態数を減少させることができるため、符号化器・復号器の構成が簡易になる。

図３２に、本実施の形態における検査行列の一例を示す。図３２の検査行列１９００は、符号化率Ｒ＝ｂ／ｃ＝１／２、送信情報系列長ｎの場合の例である。検査行列１９００は、送信情報系列ｕ_ｔのインデックスが１に近い部分及びｎに近い部分において、符号化のメモリ長Ｍ１が、その他の部分のメモリ長Ｍ２に比べ小さい点が、図１の検査行列１００と異なっている。

なお、検査行列１９００は、Ｍ１＝３，Ｍ２＝５の例を示しているが、Ｍ１及びＭ２の値はこれに限るものではなく、Ｍ１＜Ｍ２の関係を満たしていればよい。特に、Ｍ１＜＜Ｍ２である場合は、ｔａｉｌ−ｂｉｔｉｎｇの状態数を少なくし、かつ、ターミネーションに関わる部分以外のビットにおけるＬＤＰＣ−ＣＣの拘束長を長くすることができるので、好ましい。また、メモリ長の数を３つ以上とし、送信情報系列ｕ_ｔのインデックスが１に近い部分及びｎに近い部分ほど、メモリ長が段階的に小さくなるようにしても良い。

図３２に示すように、検査行列１９００を用いる場合には、送信情報系列ｕ₁〜ｕ_５に対しては、メモリ長Ｍ１＝３で符号化し、送信符号語系列ｖ_1、1〜ｖ_1、５、ｖ_2、1〜ｖ_2、５が取得される。送信情報系列ｕ_６〜ｕ_ｎ-５に対しては、メモリ長Ｍ２＝５で符号化し、送信符号語系列ｖ_1、6〜ｖ_1、ｎ-５、ｖ_2、6〜ｖ_2、ｎ-５が取得される。また、送信情報系列ｕ_ｎ−４〜ｕ_ｎに対しては、メモリ長Ｍ１＝３で符号化し、送信符号語系列、ｖ_{1、ｎ−４}〜ｖ_1、ｎ、ｖ_{2、ｎ−４}〜ｖ_2、ｎが取得される。

非特許文献８に記載されているように、符号化の初期状態及び終了状態の数は、符号化器のメモリ長の２乗となる。したがって、初期状態及び終了状態の符号化に関わる符号化器のメモリ長Ｍ１を小さくすれば、ｔａｉｌ−ｂｉｔｉｎｇに関わる状態数を少なくすることができる。

このように、図３２に示す検査行列１９００を用いてＬＤＰＣ−ＣＣ符号化を行うことにより、符号化器の初期状態及び終了状態の数を少なくすることができ、その結果、符号化・復号に関わる演算量及び処理遅延を少なくすることができる。

ところで、ＬＤＰＣ−ＣＣでは、メモリ長Ｍが大きければ大きいほど、符号化ゲインが得られ、良好な誤り率特性が得られるという特徴がある。そのため、検査行列１９００では、ターミネーションに関わる部分以外のメモリ長を大きくすることで、符号化ゲインを獲得することができる。

次に、図３２の検査行列１９００を用いてＬＤＰＣ−ＣＣ符号化を行うＬＤＰＣ−ＣＣ符号化器の構成を、図面を参照しながら説明する。

図３３は、本実施の形態におけるＬＤＰＣ−ＣＣ符号化器の要部構成を示すブロック図である。本実施の形態の説明にあたり、図４と同一構成部分には同一符号を付して説明を省略する。図３３のＬＤＰＣ−ＣＣ符号化器２０００は、図４のＬＤＰＣ−ＣＣ符号化器４００に対し、パンクチャ部４８０を削除し、ウェイト制御部４７０に代え、ウェイト制御部２０１０を備えて構成される。

ウェイト制御部２０１０は、ビット数カウンタ４６０から出力されるカウントビット数と、メモリ長切り替えタイミング情報と、ウェイト制御部２０１０内に保持している検査行列１９００に準じたウェイトパターンとに基づいて、メモリ長切り替えタイミングにおける行列要素ｈ₁ ^(m)（ｔ）、ｈ₂ ^(m)（ｔ）の値をウェイト乗算器４２０−０〜４２０−Ｍ、４３０−０〜４３０−Ｍに送出する。ここで、Ｍ＞Ｍ１である。

ここで、メモリ長切り替えタイミング情報とは、検査行列１９００のメモリ長Ｍを切り替える送信情報系列のインデックスを表す。例えば、図３２に示される検査行列１９００の場合、送信情報系列の先頭部及び後部に対してはＭ１＝３を用いて符号化し、それ以外の部分に対してはＭ２＝５を用いて符号化するので、メモリ長切り替えタイミング情報は２つの値を取る。つまり、メモリ長として、メモリ長Ｍ１＝３、Ｍ２＝５の２種類を用いる場合、メモリ長切り替えタイミング情報は、Ｍ１＝３からＭ２＝５に切り替えるタイミング情報のインデックスと、Ｍ２＝５からＭ１＝３に切り替えるタイミング情報のインデックスとを持っている。

図３４に、メモリ長ＭがＭ１＝３、Ｍ２＝５の２種類を用いる場合のウェイト制御部２０１０の構成例を示す。図３４のウェイト制御部２０１０は、セレクタ２０１１，２０１５、ウェイトパターン記憶部２０１２，２０１３を備える。以下では、メモリ長Ｍ１＝３からＭ２＝５に切り替えるタイミングを示すインデックスをメモリ長切り替えタイミング情報１とし、メモリ長Ｍ２＝５からＭ１＝３に切り替えるタイミングを示すインデックスをメモリ長切り替えタイミング情報２とする。

セレクタ２０１１は、カウントビット数及びメモリ長切り替えタイミング情報１，２を入力し、カウントビット数≦メモリ長切り替えタイミング情報１の場合、ビット数カウントをウェイトパターン記憶部２０１２に送出する。

一方、カウントビット数＞メモリ長切り替えタイミング情報１、かつ、カウントビット数≦メモリ長切り替えタイミング情報２の場合、セレクタ２０１１は、カウントビット数をウェイトパターン記憶部２０１３に送出する。

また、セレクタ２０１１は、カウントビット数＞メモリ長切り替えタイミング情報２の場合、カウントビット数をウェイトパターン記憶部２０１２に送出する。

ウェイトパターン記憶部２０１２は、ウェイトパターン２０１６で示されるウェイトパターンを保持しており、カウントビット数の増加に伴い周期的にｈ_ａ1，ｈ_ａ2，ｈ_ａ3，ｈ_ａ4をセレクタ２０１５に出力する。なお、ウェイトパターン２０１６は、メモリ長Ｍ１＝３の場合のＬＤＰＣ−ＣＣ検査行列の行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）（ｍ＝０、…、３）である。メモリ長Ｍ１＝３の場合、ｈ_ｂ1，ｈ_ｂ2，ｈ_ｂ3のウェイトパターンの要素数は８であるが、ＬＤＰＣ−ＣＣ符号化器２０００は、メモリ長Ｍ２＝５に対応できるよう１２個のウェイト乗算器４２０−０〜４２０−Ｍ（Ｍ＝５），４３０−０〜４３０−Ｍ（Ｍ＝５）を備える。そのため、ウェイトパターン２０１６では、ｈ₁ ⁽⁴⁾，ｈ₂ ⁽⁴⁾，ｈ₁ ⁽⁵⁾，ｈ₂ ⁽⁵⁾のウェイト要素が、どのパターンにおいても０となっている。

ウェイトパターン記憶部２０１３は、ウェイトパターン２０１７で示されるウェイトパターンを保持しており、ビット数カウントの増加に伴い周期的にｈ_ｂ1，ｈ_ｂ2，ｈ_ｂ3をセレクタ２０１５に出力する。なお、ウェイトパターン２０１７は、メモリ長Ｍ２＝５の場合のＬＤＰＣ−ＣＣ検査行列の行列要素ｈ₁ ^(m)（ｔ），ｈ₂ ^(m)（ｔ）（ｍ＝０，…，５）である。

セレクタ２０１５は、ウェイトパターン記憶部２０１２から入力される行列要素ｈ_ａ1，ｈ_ａ2，ｈ_ａ3，ｈ_ａ4、及び、ウェイトパターン記憶部２０１３から入力される行列要素ｈ_ｂ1，ｈ_ｂ2，ｈ_ｂ3をウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

すなわち、セレクタ２０１５は、セレクタ２０１１と連動して、ビット数カウントとメモリ切り替えタイミング情報１，２との比較結果応じて、ビット数カウント≦メモリ長切り替えタイミング情報１の場合、ウェイトパターン記憶部２０１２に記憶されるメモリ長Ｍ１＝３の検査行列に準じたウェイトパターン２０１６の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

一方、ビット数カウント＞メモリ長切り替えタイミング情報１、かつ、ビット数カウント≦メモリ長切り替えタイミング情報２の場合、セレクタ２０１５は、ウェイトパターン記憶部２０１３に記憶されるメモリ長Ｍ２＝５の検査行列に準じたウェイトパターン２０１７の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

また、ビット数カウント＞メモリ長切り替えタイミング情報２の場合、セレクタ２０１５は、ウェイトパターン記憶部２０１２に記憶されるメモリ長Ｍ１＝３の検査行列に準じたウェイトパターン２０１６の行列要素を、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力する。

以下、上述のように構成されたＬＤＰＣ−ＣＣ符号化器２０００の動作について説明する。

シフトレジスタ４１０−１〜４１０−Ｍの状態がＳ１にセットされ、シフトレジスタ４４０−１〜４４０−Ｍの状態がＳ２にセットされている。状態Ｓ１，Ｓ２は、送信系列によって決まる。送信情報系列ｕ₁〜ｕ_ｎは、シフトレジスタ４１０−１、ウェイト乗算器４２０−０、及びビット数カウンタ４６０に順次出力される。

ビット数カウンタ４６０では、入力される送信情報系列ｕ₁〜ｕ_ｎ及びターミネーション系列ｘ_1、1〜ｘ_1、Ｌのビット数がカウントされ、得られたカウントビット数は、ウェイト制御部２０１０に出力される。

ウェイト制御部２０１０では、カウントビット数とメモリ長切り替えタイミング情報との比較結果に応じて、ウェイトパターン２０１６、ウェイトパターン２０１７のいずれか一つが選択されて、選択されたウェイトパラメーターの行列要素がウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍに出力される。

具体的には、カウントビット数≦メモリ長切り替えタイミング情報１の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、メモリ長Ｍ１＝３の検査行列に準じたウェイトパターン２０１６の行列要素が出力される。

カウントビット数＞メモリ長切り替えタイミング情報１、かつ、カウントビット数≦メモリ長切り替えタイミング情報２の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、メモリ長Ｍ２＝５の検査行列に準じたウェイトパターン２０１７の行列要素が出力される。

また、カウントビット数＞メモリ長切り替えタイミング情報２の場合、ウェイト乗算器４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍには、メモリ長Ｍ１＝３の検査行列に準じたウェイトパターン２０１６の行列要素が出力される。

このようにすることで、送信情報系列の先頭部及び後部の符号化に関わるメモリ長を小さくすることができ、結果的に符号化器の初期状態及び終了状態の状態数を削減することができる。

以上のように、本実施の形態によれば、ウェイト制御部２０１０は、メモリ長が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターン２０１６，２０１７を記憶し、入力ビットが情報系列の場合に、情報系列の先頭部及び後部では、メモリ長が小さいウェイトパターンを用いるようにした。符号化器の初期状態及び終了状態の状態数は、メモリ長Ｍが小さければ小さいほど、少なくすることができるので、符号化・復号にかかる演算量及び処理遅延時間を小さくすることができる。

なお、本実施の形態では、送信情報系列の先頭部及び後部では、メモリ長Ｍ１＝３を用いて符号化し、その他の部分では、メモリ長Ｍ２＝５を用いて符号化する場合を例に説明したが、これに限るものではなく、送信情報系列の先頭部及び後部において用いるメモリ長Ｍ１を３未満の任意のメモリ長に設定したり、メモリ長Ｍ２からメモリ長Ｍ１への減少量を任意とする検査行列を用いても、本発明による、符号化器の初期状態・終了状態の数を少なくするという効果を得ることができる。

（実施の形態９）
本実施の形態では、複数の多項式から構成されるＬＤＰＣ−ＣＣの符号化において、複数の多項式のうち、メモリ長が最小となる多項式を用いて符号化処理を開始し、メモリ長が最小となる多項式を用いて符号化処理を終了するように設計したＬＤＰＣ−ＣＣ符号化器の構成について説明する。このような構成にすることで、符号化の開始時及び終了時の符号化器の状態数を少なくすることができるので、符号化・復号にかかる演算量及び処理遅延時間を小さくすることができる。

図３５に、本実施の形態における検査行列２１００を示す。検査行列２１００は、多項式の数が２、すなわち、時変周期２のＬＤＰＣ−ＣＣを定義する検査行列である。検査行列２１００の各行は、検査多項式に対応し、各列は、符号語ビットに対応する。２つの多項式はそれぞれ、式（７−１）、式（７−２）で与えられる。

以下、式（７−１）で与えられる多項式を第１の多項式ｐ１、式（７−２）で与えられる多項式を第２の多項式ｐ２と呼ぶ。

第１の多項式ｐ１のメモリ長は、Ｍｄ１＝１６、Ｍｐ１＝１７である。ここで、添字のｄ、ｐは、情報ビット、パリティビットを示す。また、第２の多項式ｐ２のメモリ長は、Ｍｄ２＝１７、Ｍｐ２＝１９である。すなわち、第１の多項式ｐ１と第２の多項式ｐ２とでは、第１の多項式ｐ１の方が、いずれのメモリ長も小さい。

実施の形態８で述べたように、メモリ長が小さいほど、符号化器の状態数が少なくなるので、状態数を少なくするためには、メモリ長が小さい多項式を使って符号化を開始し、メモリ長が小さい多項式を使って符号化を終了することが望ましい。

このとき、第１の多項式ｐ１で符号化を開始することにより、符号化の開始時にメモリ長の小さい多項式を使って符号化することができる。一方、時変周期２であって、２つの多項式が交互に用いられる場合には、符号化する情報ビットの数によって、符号化の終了時の多項式が変わる。そのため、必ずしもメモリ長の小さい多項式を使って符号化処理を終了することができるとは限らない。

そこで、本実施の形態では、多項式調節部２２１０を設け、メモリ長の小さい多項式で符号化が必ず終了するようにした。

図３６に、本実施の形態における送信装置の要部構成を示す。図３６の送信装置２２００は、図１２の送信装置１０００に、多項式調節部２２１０を更に追加した構成を採る。

多項式調節部２２１０は、送信情報ビット数Ｎｄａｔａと、ＬＤＰＣ−ＣＣの多項式の数Ｎｐｏｌｙとを用いて、調節ビット数Ｎａｄｊを求める。

図３７に、多項式調節部２２１０の構成を示す。多項式調節部２２１０は、調節ビット数計算部２２１１、既知ビット生成部２２１２及び既知ビット追加部２２１３を備える。

ここで、ＬＤＰＣ−ＣＣ符号化部１０１０は、メモリ長が最小の多項式ｐ１を用いてＬＤＰＣ−ＣＣの符号化を開始する。

したがって、符号化する情報ビットのインデックスをＮｉ（＝１，２，・・・，Ｎｄａｔａ）とすると、Ｎｉ％Ｎｐｏｌｙ＝１を満たすインデックスを持つ情報ビットは、多項式ｐ１が用いられて符号化される。ここで、「％」は、除算の余りを求める演算子を表す。

調節ビット数計算部２２１１は、送信情報ビット数Ｎｄａｔａと多項式の数Ｎｐｏｌｙとから、（Ｎｄａｔａ＋Ｎａｄｊ）％Ｎｐｏｌｙ＝１となる最小の調節ビット数Ｎａｄｊを求め、求めた調節ビット数Ｎａｄｊを既知ビット生成部２２１２に送出する。

既知ビット生成部２２１２は、調節ビット数Ｎａｄｊ個の既知ビットを生成する。既知ビットとしては、送信側と受信側とで既知のビット系列であれば任意のビット系列を使うことができる。例えば、既知ビット生成部２２１２は、Ｎａｄｊ個の既知ビットとして、オールゼロ系列などを使うことができる。既知ビット生成部２２１２は、生成した既知ビットを既知ビット追加部２２１３に送出する。

既知ビット追加部２２１３は、Ｎａｄｊ個の既知ビットを送信情報ビット系列の後部に追加し、ＬＤＰＣ−ＣＣ符号化部１０１０に送出する。

このように、本実施の形態では、多項式調節部２２１０が、既知の調節ビットを挿入することにより、メモリ長が最小の多項式ｐ１を用いて確実に符号化の開始・終了することができる。

なお、調節ビット数計算部２２１１は、調節ビット数Ｎａｄｊを制御情報生成部１０５０に送出する。このようにすることで、Ｎａｄｊが、制御情報に含まれて送信されるので、Ｎａｄｊを受信側に伝えることができる。なお、受信側に伝える情報は、Ｎａｄｊでなくても、受信側でＮａｄｊを計算するために必要な情報だけでも良く、例えば、Ｎｄａｔａ％Ｎｐｏｌｙ、又は、送信情報ビット数及び多項式の数でもよい。

なお、本実施の形態では、多項式の数が２、すなわち、時変周期が２の場合について説明したが、これに限るものではなく、多項式の数が３以上の場合にも、同様に適用することが可能である。

また、本実施の形態では、メモリ長が最小となる多項式が１つだけの場合を例に挙げて説明したが、メモリ長が最小となる多項式が複数であっても良い。例えば、全多項式数が５で、各メモリ長Ｍｐ１〜Ｍｐ５が、Ｍｐ１＝１６、Ｍｐ２＝１８、Ｍｐ３＝１６、Ｍｐ４＝２０及びＭｐ５＝１９の場合、Ｎｉ％Ｎｐｏｌｙ＝１の場合には、多項式ｐ１が使われ、Ｎｉ％Ｎｐｏｌｙ＝３の場合には、多項式Ｐ３が使われることになるので、多項式調節部２２１０が、（Ｎｄａｔａ＋Ｎａｄｊ）％Ｎｐｏｌｙ＝１又は３となる最小のＮａｄｊを求めるようにしても良い。

また、本実施の形態における多項式調節部２２１０は、送信情報系列の後部に既知ビットを追加することで、符号化の開始時・終了時に用いられる多項式をメモリ長の小さい多項式とする場合について説明したが、多項式調節部２２１０の構成及び動作は、これに限るものではない。

図３８に、多項式調節部２２１０の別の構成例を示す。図３８の多項式調節部２２１０は、剰余計算部２２１４及び多項式指示信号生成部２２１５を備える。

剰余計算部２２１４は、送信情報ビット数Ｎｄａｔａ及び多項式の数Ｎｐｏｌｙから、Ｎｒｅｍ＝（Ｎｄａｔａ）％Ｎｐｏｌｙで与えられる剰余Ｎｒｅｍを計算する。剰余計算部２２１４は、計算した剰余Ｎｒｅｍを多項式指示信号生成部２２１５に送出する。

多項式指示信号生成部２２１５は、剰余Ｎｒｅｍから多項式指示信号を生成する。多項式指示信号は、以下のように生成する。例えば、時変周期が２であり、Ｎｐｏｌｙ＝２の場合を考える。２つの多項式ｐ１及び多項式ｐ２が、式（７−１）、式（７−２）の場合、多項式ｐ１の方がメモリ長が小さいので、ＬＤＰＣ−ＣＣ符号化器１０１０は、多項式ｐ１を用いて符号化を開始する。

したがって、剰余Ｎｒｅｍ＝１の場合、Ｎｄａｔａ番目の送信情報ビットは、多項式ｐ１が用いられ符号化される。一方、剰余Ｎｒｅｍ＝０の場合、Ｎｄａｔａ番目の送信情報ビットは、多項式ｐ２が用いられ符号化される。

符号化開始時に加え、終了時においても、メモリ長の小さい多項式を用いて符号化すると、状態数を少なくすることができる。そのため、Ｎｒｅｍ＝１の場合、多項式指示信号生成部２２１５は、最終ビットを多項式ｐ１を用いて符号化するという指示信号をＬＤＰＣ−ＣＣ符号化器１０１０に出力する。

なお、ＬＤＰＣ−ＣＣ符号化器１０１０は、多項式ｐ１を用いて符号化を開始し、以降、多項式を切り替えながら符号化を行うので、最終ビットにおいてＮｒｅｍ＝１の場合、特に指示信号がなくても、最終ビットは、多項式ｐ１が用いられて符号化される。そのため、多項式指示信号生成部２２１５が、指示信号を出力しないようにしてもよい。

一方、最終ビットにおいてＮｒｅｍ＝０の場合、メモリ長の大きい多項式ｐ２が用いられて符号化されることになる。そのため、これを避けるために、多項式指示信号生成部２２１５は、最終ビットを多項式ｐ１を用いて符号化するという指示信号をＬＤＰＣ−ＣＣ符号化器１０１０に出力する。この結果、ＬＤＰＣ−ＣＣ符号化に使用される多項式は、「ｐ１，ｐ２，ｐ１，ｐ２，・・・，ｐ１，ｐ２，ｐ１，ｐ１」の順序になる。

このようにすることで、多項式調節部２２１０は、ＬＤＰＣ−ＣＣ符号化器１０１０が、最終ビットの符号化に必ずメモリ長の短い多項式を用いるように指示することができるので、符号化の開始時及び終了時の状態数を少なくすることができ、符号化・復号に要する演算量及び処理遅延時間を小さくすることができる。

なお、以上の説明では、時変周期２、すなわち多項式の数が２の場合を例に挙げたが、これに限るものではなく、多項式の数が３以上の場合であっても本実施の形態を適用することができる。

また、以上の説明では、最小のメモリ長を与える多項式が１つの場合を例に挙げたが、これに限るものではなく、最小のメモリ長を与える多項式の数が２つ以上の場合であっても良い。この場合、多項式指示信号生成部２２１５は、最小のメモリ長の多項式のいずれかで符号化が終了するように多項式指示信号を生成し、ＬＤＰＣ−ＣＣ符号化器１０１０に送出する。

（実施の形態１０）
本実施の形態では、実施の形態１等で説明した、複数のウェイトパターンを切り替えて符号化されたＬＤＰＣ−ＣＣ符号語を復号する復号器について説明する。なお、以下では、図３に示す検査行列に準じた複数のウェイトパターンを切り替えて符号化されたＬＤＰＣ−ＣＣ符号語を復号する場合を例に説明する。

図３９に、本実施の形態における受信装置の要部構成を示す。なお、図３９の受信装置２３００において、図１５の受信装置１２００と同一の構成については、同一の符号を付してその説明を省略する。図３９の受信装置２３００は、受信アンテナ１２０１、無線部１２０２、直交復調部１２０３、チャネル変動推定部１２０４、制御情報検波部１２０５、対数尤度演算部１２０６、デインタリーブ部１２０７及びsum-product復号部２３１０を主に備える。

sum-product復号部２３１０は、デインタリーブ部１２０７から送出される受信対数尤度比と制御情報検波部１２０５から送出される送信情報系列長とを入力とし、sum-product復号を行い、復号結果を得る。

図４０に、sum-product復号部２３１０の構成を示す。sum-product復号部２３１０は、記憶部２３１１、行処理演算部２３１２、列処理演算部２３１３及び切替部２３１４を備える。なお、記憶部２３１１、行処理演算部２３１２及び列処理演算部２３１３は、行列処理演算部２３１５を構成する。

記憶部２３１１は、受信対数尤度比、行処理によって得られる外部値α_mn、及び、列処理によって得られる事前値β_mnを保持する。

行処理演算部２３１２は、必要な事前値β_mnを記憶部２３１１から読み込み、ＬＤＰＣ−ＣＣの検査行列Ｈの行方向のウェイトパターンにしたがって行処理演算を行う。ウェイトパターンは、切り替えタイミング情報に基づいて切り替えられる。行処理演算部２３１２は、行処理演算において、事前値β_mnを用いて単一パリティ検査符号の復号を行い、外部値α_mnを求める。

第ｍ番目の行の処理を説明する。

Ｈ_ｍｎ＝１を満たす全ての組（ｍ、ｎ）に対して、次の更新式（８）を利用して外部値α_mnを更新する。

ここで、Φ（ｘ）は、Ｇａｌｌａｇｅｒのｆ関数と呼ばれ、次式で定義される。

列処理演算部２３１３は、必要な外部値α_mnを記憶部２３１１から読み込み、ＬＤＰＣ−ＣＣの検査行列Ｈの列方向のウェイトパターンにしたがって列演算処理を行う。ウェイトパターンは、切り替えタイミング情報に基づいて切り替えられる。

列処理演算部２３１３は、列処理演算において、入力対数尤度比λ_nと外部値α_mnとを用いて繰り返し符号の復号を行い、事前値β_mnを求める。

第ｍ番目の列の処理を説明する。

Ｈ_ｍｎ＝１を満たす全ての組（ｍ、ｎ）に対して、次の更新式（１０）を利用してβ_mnを更新する。ただし、ｑ＝１の場合のみ、α_ｍｎ＝０として計算する。

切替部２３１４は、ウェイトパターン切り替えタイミングに基づいて、行処理演算部２３１２及び列処理演算部２３１３のウェイトパターンを切り替える。なお、ウェイトパターン切り替えタイミングは、外部より入力される構成としても良いし、切替部２３１４の内部で生成する構成としても良い。図４０は、切替部２３１４が、受信対数尤度比及び送信情報系列長ｎを入力し、受信対数尤度比をカウントし、当該カウント値と送信情報系列長ｎを用いて、ウェイトパターン切り替えタイミングを計算する構成を示している。

図４１に、行処理演算部２３１２の構成を示す。行処理演算部２３１２は、セレクタ２３１２−１，２３１２−２、第１演算部２３１２−３、及び第２演算部２３１２−４を備える。

セレクタ２３１２−１，２３１２−２は、切り替えタイミング情報に基づいて、事前値の送信先及び外部値の受信先を切り替える。

第１演算部２３１２−３は、ウェイトパターン４７５に基づいた行処理演算を行う。ウェイトパターン４７５は、符号化側のウェイト制御部４７０のウェイトパターン記憶部４７２が備えるパターンである。また、第２演算部２３１２−４は、ウェイトパターン４７６に基づいた行処理演算を行う。ウェイトパターン４７６は、符号化側のウェイト制御部４７０のウェイトパターン記憶部４７３が備えるパターンである。

図４２に、列処理演算部２３１３の構成を示す。列処理演算部２３１３は、セレクタ２３１３−１，２３１３−２、第１演算部２３１３−３及び第２演算部２３１３−４を備える。セレクタ２３１３−１，２３１３−２は、切り替えタイミング情報に基づいて、事前値の送信先及び外部値の受信先を切り替える。

第１演算部２３１３−３は、ウェイトパターン２３１３−５に基づいた列処理演算を行う。また、第２演算部２３１３−４は、ウェイトパターン２３１３−６に基づいた列処理演算を行う。ウェイトパターン２３１３−５及びウェイトパターン２３１３−６は、符号化側のウェイト制御部４７０が保持する図３の検査行列に準じたウェイトパターンである。

切替部２３１４は、受信対数尤度比のカウント値Ｃが、Ｃ＜２ｎでは、ウェイトパターン４７５を用いることを指示する切り替えタイミング情報を生成し、２ｎ＋１≦Ｃ＜２（ｎ＋５）では、ウェイトパターン４７６を用いることを指示するウェイト切り替えタイミング情報を生成し、２ｎ＋１１≦Ｃ以上では、ウェイトパターン４７５を用いることを指示するウェイト切り替えタイミング情報を生成する。

また、切替部２３１４は、受信対数尤度比のカウント値ＣがＣ＜２（ｎ−５）では、ウェイトパターン２３１３−５を用いることを指示する切り替えタイミング情報を生成し、２（ｎ−５）≦Ｃ＜２ｎでは、ウェイトパターン２３１３−６を用いることを指示する切り替えタイミング情報を生成し、２ｎ≦Ｃでは、ウェイトパターン２３１３−５を用いることを指示する切り替えタイミング情報を生成する。

このようにして生成した切り替えタイミング情報を、切替部２３１４は、行処理演算部２３１２及び列処理演算部２３１３に出力する。これにより、行処理演算部２３１２及び列処理演算部２３１３は、符号化側において用いられたＬＤＰＣ−ＣＣ検査行列に準じて復号処理を施すことができるようになる。

sum-product復号部２３１０は、行処理及び列処理を所定の回数だけ繰り返した後、事後対数尤度比を得る。

以上のように、本実施の形態における受信装置は、sum-product復号部２３１０を備え、sum-product復号部２３１０は、切り替えタイミング情報により、行処理演算、列処理演算に使用するウェイトパターンを切り替える構成とした。このようにすることで、実施の形態１で説明した、ウェイトパターンを切り替えて符号化した符号語のsum-product復号を実現することができる。

なお、本実施の形態では、図３で示した検査行列で定義されるＬＤＰＣ−ＣＣについて説明を行ったが、これに限るものではなく、例えば他のメモリ長、ウェイトパターンのＬＤＰＣ−ＣＣであってもよい。

また、本実施の形態では、実施の形態１における符号化器に対応した受信装置及び復号器について説明したが、これに限るものではなく、例えば実施の形態２における符号化器に対しても、切り替えタイミング情報及びウェイトパターンをそれに応じたものに変更することにより、実施の形態２で説明した符号化器に対応する受信装置及び復号器を構成することができる。

本発明は上記すべての実施の形態に限定されず、種々変更して実施することが可能である。例えば、上記実施の形態では、主に、符号化器及び送信装置で実現する場合について説明しているが、これに限られるものではなく、電灯線通信装置で実現する場合においても適用可能である。

また、この符号化方法及び送信方法をソフトウェアとして行うことも可能である。例えば、上記符号化方法及び通信方法を実行するプログラムを予めＲＯＭ（Read Only Memory）に格納しておき、そのプログラムをＣＰＵ（Central Processor Unit）によって動作させるようにしても良い。

また、上記符号化方法及び送信方法を実行するプログラムをコンピュータで読み取り可能な記憶媒体に格納し、記憶媒体に格納されたプログラムをコンピュータのＲＡＭ（Random Access Memory）に記録して、コンピュータをそのプログラムにしたがって動作させるようにしても良い。

また、本発明は、無線通信に限らず、電灯線通信（ＰＬＣ：Power Line Communication）、可視光通信、光通信においても有用であることは言うまでもない。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、複数のシフトレジスタと、前記シフトレジスタの出力にウェイトを乗算する複数のウェイト乗算部と、前記複数のウェイト乗算部の出力をｍｏｄ２加算するｍｏｄ２加算器と、符号化する入力ビットのビット数をカウントするビット数カウンタと、前記ビット数に応じて前記複数のウェイト乗算部のウェイトを制御するウェイト制御部と、を具備する構成を採る。

この構成によれば、ＬＤＰＣ−ＣＣ検査行列を用いたＬＤＰＣ−ＣＣ符号化を行うことができる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記ウェイト制御部は、ＬＤＰＣ−ＣＣ検査行列に準じた第１のウェイトパターンと、前記ＬＤＰＣ−ＣＣ検査行列を変形した検査行列に準じた第２のウェイトパターンと、を記憶し、前記入力ビットが情報系列の場合に、前記第１のウェイトパターンを用い、前記入力ビットがターミネーション系列の場合に、前記第２のウェイトパターンを用いる構成を採る。

この構成によれば、入力ビットが情報系列とターミネーション系列との場合で、シフトレジスタのウェイト値を切り替えることができるので、入力ビットがターミネーション系列の場合に、送信符号語系列の値に関わらず、送信符号語系列と乗算されるウェイト値を０にして、終端処理を完了することができ、送信するターミネーション系列を削減することができる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列の各行の一番右の１を０に変えた検査行列に準じたウェイトパターンである構成を採る。

この構成によれば、入力ビットがターミネーション系列の場合に、送信符号語系列の値に関わらず、送信符号語系列と乗算されるウェイト値を０にすることができ、送信するターミネーション系列を削減することができる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列の各行の一番右の１を、ターミネーション系列のパリティ検査に用いられない列に左シフトして得られる検査行列に準じたウェイトパターンである構成を採る。

この構成によれば、ターミネーション系列復号時に、行方向の１の数（行重み）が変わらないので、Sum-product復号における繰り返し符号の復号処理による符号化ゲインを維持することができる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列の各行の一番右の１を、行ごとに同じ数だけ左にシフトして得られる検査行列に準じたウェイトパターンである構成を採る。

この構成によれば、記憶するウェイトパターンの種類が少なくなる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列のうち、検査ビットに対応する行の１を０に変えて得られる検査行列に準じたウェイトパターンである構成を採る。

この構成によれば、送信符号語系列の値に関わらず、送信符号語系列と乗算されるウェイト値を０にすることができ、送信するターミネーション系列を大幅に削減することができる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記入力ビットがターミネーション系列の場合に、前記ターミネーション系列のシステマティックビットをパンクチャするパンクチャ部、をさらに具備する構成を採る。

この構成によれば、ターミネーション系列を、例えば、受信側とで既知であるゼロ系列とした場合に、当該ゼロ系列をパンクチャすることで、伝送効率の低下を抑圧することができる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記ウェイト制御部は、メモリ長が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを複数記憶し、前記入力ビットが情報系列の場合に、前記情報系列の後部ほど、メモリ長が小さい前記ウェイトパターンを用いる構成を採る。

この構成によれば、情報系列の終部ほど、メモリ長を小さくして、ターミネーション系列長をより短くすることができ、伝送効率の劣化を抑えることができる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記ウェイト制御部は、符号化率が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを複数記憶し、前記入力ビットが情報系列の場合に、前記情報系列の終端ほど、符号化率が低い前記ウェイトパターンを用いる構成を採る。

この構成によれば、情報系列の終部ほど、符号化率を低くすることができるので、ターミネーション系列を削除した場合においても、終端処理における誤り耐性を強化することができる。

本発明の送信装置の一つの態様は、入力ビットに対しＬＤＰＣ−ＣＣ符号化を施すＬＤＰＣ−ＣＣ符号化手段と、ＬＤＰＣ−ＣＣ符号化後の系列に含まれるターミネーション系列をパンクチャするターミネーション系列パンクチャ手段と、を具備する構成を採る。

この構成によれば、ターミネーション系列送信量を削減することができ、伝送効率の低下を抑圧することができる。

本発明の送信装置の一つの態様は、前記ターミネーション系列パンクチャ手段は、前記ターミネーション系列の後部ほど、パンクチャするビットの割合を多くする構成を採る。

この構成によれば、ＬＤＰＣ−ＣＣ符号化の終端処理において、送信符号語系列への影響度が少ないターミネーション系列の後部を優先的にパンクチャすることができるので、受信情報系列の誤り率特性の劣化を抑えつつ、ターミネーション系列送信量を削減することができる。

本発明の送信装置の一つの態様は、前記ターミネーション系列パンクチャ手段は、前記ターミネーション系列を全てパンクチャする構成を採る。

この構成によれば、送信側と受信側との間でターミネーション系列を既知とした場合に、ターミネーション系列送信量を大幅に削減することができる。

本発明の送信装置の一つの態様は、前記ターミネーション系列パンクチャ手段がパンクチャしたターミネーション系列を蓄積する第１のバッファ、をさらに具備し、通信相手から再送要求が通知された場合に、前記第１のバッファに蓄積されたターミネーション系列を送信する構成を採る。

この構成によれば、ＬＤＰＣ−ＣＣパリティ検査により、誤りが検出された位置がターミネーション系列の位置であると識別された場合に、パンクチャしたターミネーション系列のみを再送することができるので、再送による伝送効率の低下を抑えることができる。

本発明の送信装置の一つの態様は、前記ＬＤＰＣ−ＣＣ符号化手段の前段に前記入力ビットを蓄積する第２のバッファ、をさらに具備する構成を採る。

この構成によれば、再送要求時に、同一の送信情報系列に対し、例えば誤り訂正能力が高い異なる符号化率でＬＤＰＣ−ＣＣ符号化を施し送信することができ、通信相手の受信装置で正しく受信される割合を高くすることができる。

本発明の送信装置の一つの態様は、前記第２のバッファは、前記入力ビットの順序を後ろから順に並び替える構成を採る。

この構成によれば、入力ビットの順序を並び替える蓄積するようにすることで、再送時に、初回送信時とは異なる系列順序で送信されるようになるので、初回送信時に誤りの影響を受けたビットが再度誤る割合を減らすことができる。

本発明の送信装置の一つの態様は、前記第２のバッファは、前記入力ビットの順序を後ろから順に並び替える構成を採る。

この構成によれば、初回送信時に誤りの影響を受けやすい後方部のビットが、再送時には前方部でＬＤＰＣ−ＣＣ符号化されるようになるので、再送時に、同一のビットが誤る確率を減少させることができる。

本発明の送信装置の一つの態様は、情報系列を２つに分割することにより第１及び第２の情報系列を取得する情報系列分割手段と、前記第２の情報系列を符号化する外符号化手段と、前記第１の情報系列と、外符号化後の前記第２の情報系列の順序を並び替える並び替え手段と、をさらに具備し、前記ＬＤＰＣ−ＣＣ符号化手段は、前記並び替え手段からの出力ビットに対しＬＤＰＣ−ＣＣ符号化を施す構成を採る。

この構成によれば、情報系列を前方と後方とに分割することにより２つの系列を取得した場合に、終端処理において誤りの影響を受けやすい後方の情報系列に外符号化を施すことができるので、受信情報系列の後部に誤りが発生した場合において、当該誤りを訂正することができ、受信品質の劣化を抑圧することができる。

本発明の送信装置の一つの態様は、前記外符号化手段は、低密度パリティ検査ブロック符号（ＬＤＰＣ−ＢＣ）化を行う構成を採る。

この構成によれば、外符号化に用いる回路規模を小さくしつつ、高い誤り訂正能力を得ることができる。

本発明の送信装置の一つの態様は、前記並び替え手段は、前記第１の情報系列および符号化後の前記第２の情報系列を、前記外符号化手段によって得られるパリティ系列を優先的に前方に配置するように並び替える構成を採る。

この構成によれば、外符号化によって得られた外符号語系列の一部を送信情報系列の前方に優先的に配置することができるので、外符号化の符号化利得を向上することができる。

本発明の送信装置の一つの態様は、入力ビットに対しＬＤＰＣ−ＣＣ符号化を施し送信符号語ビットを生成するＬＤＰＣ−ＣＣ符号化手段と、受信側における、前記送信符号語ビットの処理単位ごとに、第１のパンクチャパターンと、前記第１のパンクチャパターンに比べより多くのビットを間引く第２のパンクチャパターンとを用いて、前記送信符号語ビットをパンクチャするパンクチャ手段と、を具備する構成を採る。

本発明の送信装置の一つの態様は、前記パンクチャ手段は、前記送信符号語ビットの処理単位の先頭に、前記第１のパンクチャパターンを用いる構成を採る。

これらの構成によれば、受信側（復号側）においてＢＰ復号時に用いる検査行列において、悪影響を与える行数を削減することができるので、受信品質の劣化を抑圧することができる。

本発明の送信装置の一つの態様は、前記パンクチャ手段は、前記送信符号語ビットの処理単位の後部に、前記第１のパンクチャパターンを用いる構成を採る。

この構成によれば、ＢＰ復号処理期間の前方と後方の双方に、信頼度が伝搬される検査行列の行が含まれるようになるので、効率的に、信頼度を伝搬させることができるようになる。

本発明の送信装置の一つの態様は、前記パンクチャ手段は、受信側におけるＢＰ（Belief Propagation）復号処理単位時間と、前記送信符号語ビットの処理単位とのタイミングに基づいて、前記第１のパンクチャパターンが用いられる前記送信符号語ビットが、前記ＢＰ復号処理単位時間内に、複数含まれるように、前記送信符号語ビットの処理単位に、前記第１のパンクチャパターンと前記第２のパンクチャパターンとを割り当てる構成を採る。

この構成によれば、ＢＰ復号処理期間に、信頼度が伝搬される検査行列の行により復号することができる範囲が多くなるので、効率的に、信頼度を伝搬させることができるようになる。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記ウェイト制御部は、メモリ長が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを複数記憶し、前記入力ビットの先頭部および前記入力ビットの後部の符号化ほど、メモリ長が小さい前記ウェイトパターンを用いる構成を採る。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記ウェイト制御部は、複数の多項式に準じたウェイトパターンを複数記憶し、前記入力ビットの第１ビット目の符号化に、前記複数の多項式のうちメモリ長が最小の多項式に準じた前記ウェイトパターンを用い、前記入力ビットの最終ビットの符号化に、前記複数の多項式のうちメモリ長が最小の多項式に準じた前記ウェイトパターンを用いる構成を採る。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記入力ビットの数及び前記多項式の数に応じた数の既知ビットを、前記入力ビットの後部に付加する調節ビット付加部、をさらに具備する構成を採る。

本発明のＬＤＰＣ−ＣＣ符号化器の一つの態様は、前記ウェイト制御部は、前記入力ビットの最終ビットの符号化に、前記複数の多項式のうちメモリ長が最小のＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを用いる構成を採る。

これらの構成によれば、ＬＤＰＣ−ＣＣの符号化の開始時及び終了時の状態数を少なくすることができ、符号化・復号に要する演算量及び処理遅延時間を小さくすることができる。

本発明のＬＤＰＣ−ＣＣ復号器の一つの態様は、低密度パリティ検査畳み込み符号（ＬＤＰＣ−ＣＣ：Low-Density Parity-Check Convolutional Codes）を復号するＬＤＰＣ−ＣＣ復号器であって、ＬＤＰＣ−ＣＣ検査行列に準じた複数のウェイトパターンを備える行列演算器と、ウェイトパターン切り替えタイミングに基づいて前記複数のウェイトパターンを切り替える切替部と、を具備する構成を採る。

この構成によれば、ＬＤＰＣ−ＣＣ検査行列を用いた符号化されたＬＤＰＣ−ＣＣ符号語を当該ＬＤＰＣ−ＣＣ検査行列に準じて復号することができる。

本発明のＬＤＰＣ−ＣＣ復号器の一つの態様は、前記切替部は、受信対数尤度比の数をカウントし、当該カウント値と送信情報系列長とを用いて、前記ウェイトパターン切り替えタイミングを算出するウェイト切り替えタイミング計算部、を具備する構成を採る。

この構成によれば、ＬＤＰＣ−ＣＣ検査行列のウェイトパターンが切り替わるような場合においても、当該ＬＤＰＣ−ＣＣ検査行列に準じてＬＤＰＣ−ＣＣ符号語を復号することができる。

本発明にかかる低密度パリティ検査畳み込み符号（ＬＤＰＣ−ＣＣ）符号化器及び送信装置は、ＬＤＰＣ−ＣＣ符号化・復号化に必要なターミネーション系列の量を削減し、伝送効率の劣化を抑圧しつつ、誤り訂正符号化・復号化を行うことができ、ＬＤＰＣ−ＣＣ符号化を用いて誤り訂正符号化を施すＬＤＰＣ−ＣＣ符号化器及びＬＤＰＣ−ＣＣ復号器などに有用である。

従来のターミネーション系列を付加した場合のＬＤＰＣ−ＣＣ符号の検査行列の一例を示す図 従来のターミネーション系列を付加しない場合のＬＤＰＣ−ＣＣ符号の検査行列の一例を示す図 本発明の実施の形態１における検査行列の一例を示す図 実施の形態１におけるＬＤＰＣ−ＣＣ符号化器の構成を示すブロック図 実施の形態１におけるウェイト制御部の構成を示すブロック図 実施の形態１における検査行列の別の例を示す図 本発明の実施の形態２における検査行列の例を示す図 実施の形態２におけるＬＤＰＣ−ＣＣ符号化器の構成を示すブロック図 実施の形態２におけるウェイト制御部の構成を示すブロック図 本発明の実施の形態３における検査行列の例を示す図 実施の形態３におけるＬＤＰＣ−ＣＣ符号化器の構成を示すブロック図 本発明の実施の形態４における送信装置の要部構成を示すブロック図 実施の形態４におけるパンクチャの一例を説明するための図 本発明の実施の形態５における送信装置の要部構成を示すブロック図 実施の形態５における受信装置の要部構成を示すブロック図 実施の形態５における送信装置の別の要部構成を示すブロック図 本発明の実施の形態６における送信装置の要部構成を示すブロック図 実施の形態６における受信装置の要部構成を示すブロック図 実施の形態６における受信装置の別の要部構成を示すブロック図 本実施の形態７におけるＬＤＰＣ−ＣＣ検査行列の構成を示す図 一般的なパンクチャ方法を説明するための図 一般的なパンクチャ方法による送信符号語系列ｖとＬＤＰＣ−ＣＣ検査行列Ｈとの対応を示す図 実施の形態７におけるパンクチャ方法を説明するための図 実施の形態７におけるパンクチャ方法による送信符号語系列ｖとＬＤＰＣ−ＣＣ検査行列Ｈとの対応を示す図 実施の形態７における送信装置の別の要部構成を示すブロック図 実施の形態７におけるパンクチャパターンの一例を示す図 実施の形態７における別のパンクチャパターンを示す図 実施の形態７における別のパンクチャパターンを示す図 実施の形態７における別のパンクチャパターンを示す図 実施の形態７における別のパンクチャパターンを示す図 復号処理タイミングを説明するための図 本発明の実施の形態８における検査行列の一例を示す図 実施の形態８におけるＬＤＰＣ−ＣＣ符号化器の構成を示すブロック図 実施の形態８におけるウェイト制御部の構成を示すブロック図 本発明の実施の形態９における検査行列の一例を示す図 実施の形態９における送信装置の構成を示すブロック図 実施の形態９における多項式調節部の構成を示すブロック図 実施の形態９における多項式調節部の別の構成を示すブロック図 本発明の実施の形態１０における受信装置の構成を示すブロック図 実施の形態１０におけるsum-product復号部の構成を示すブロック図 実施の形態１０における行処理演算部の構成を示すブロック図 実施の形態１０における列処理演算部の構成を示すブロック図 従来のＬＤＰＣ−ＣＣ符号の検査行列の一例を示す図 従来のＬＤＰＣ−ＣＣ符号化器の要部構成の一例を示す図

符号の説明

１００，２００，３００，５００，６００，８００ 検査行列
４００，７００，９００，１０１０，１３２０ ＬＤＰＣ−ＣＣ符号化器
４１０−１〜４１０−Ｍ，４４０−１〜４４０−Ｍ，９１０−１−１〜９１０−ｃ−Ｍ シフトレジスタ
４２０−０〜４２０−Ｍ，４３０−０〜４３０−Ｍ，９２０−１−１−０〜９２０−ｃ−ｃ−Ｍ ウェイト乗算器
４５０，９３０−１〜９３０−ｃ−１ ｍｏｄ２加算器
４６０，９４０ ビット数カウンタ
４７０，７１０，９５０，２０１０ ウェイト制御部
４７１，４７４，７１１，７１５，２０１１，２０１５，２３１２−１，２３１２−２，２３１３−１，２３１３−２ セレクタ
４７２，４７３，７１２，７１３，７１４，２０１２，２０１３ ウェイトパターン記憶部
４８０ パンクチャ部
１０００，１１００，１３００，１４００，１８００，２２００ 送信装置
１０２０ ターミネーション系列パンクチャ部
１０３０ インタリーブ部
１０４０ 変調部
１０５０ 制御情報生成部
１０６０ 無線部
１０７０，１２１３ 送信アンテナ
１１１０，１１２０，１２１０，１３１０ バッファ
１１３０，１２０１ 受信アンテナ
１１４０ 応答信号検出部
１１５０ 再送制御部
１１６０ 送信系列選択部
１２００，１５００，１６００，２３００ 受信装置
１２０２ 無線部
１２０３ 直交復調部
１２０４ チャネル変動推定部
１２０５ 制御情報検波部
１２０６ 対数尤度演算部
１２０７ デインタリーブ部
１２０８ ターミネーション系列デパンクチャ部
１２０９ Sum-product復号部
１２１１ 誤り検出部
１２１２ 応答信号生成部
１４１０ 情報系列分割部
１４２０ 外符号化部
１４３０，１５０１ 並び替え部
１５０２ 受信情報系列分割部
１５０３ 外符号復号部
１６０１ 受信情報系列結合部
１８１０ パンクチャ部
１８１１ 第１パンクチャ部
１８１２ 第２パンクチャ部
１８１３ 切り替え部
２２１０ 多項式調節部
２２１１ 調節ビット数計算部
２２１２ 既知ビット生成部
２２１３ 既知ビット追加部
２２１４ 剰余計算部
２２１５ 多項式指示信号生成部
２３１０ sum-product復号部
２３１１ 記憶部
２３１２ 行処理演算部
２３１３ 列処理演算部
２３１４ 切替部
２３１２−３，２３１３−３ 第１演算部
２３１２−４，２３１３−４ 第２演算部
２３１５ 行列処理演算部

Claims (14)

1. 複数のシフトレジスタと、
   前記シフトレジスタの出力にウェイトを乗算する複数のウェイト乗算部と、
   前記複数のウェイト乗算部の出力を排他的論理和する排他的論理和演算器と、
   符号化する入力ビットのビット数をカウントするビット数カウンタと、
   前記ビット数に応じて前記複数のウェイト乗算部のウェイトを制御するウェイト制御部と、
   を具備し、
   前記ウェイト制御部は、ＬＤＰＣ−ＣＣ検査行列に準じた第１のウェイトパターンと、前記ＬＤＰＣ−ＣＣ検査行列を変形した検査行列に準じた第２のウェイトパターンと、を記憶し、前記入力ビットが情報系列の場合に、前記第１のウェイトパターンを用い、前記入力ビットがターミネーション系列の場合に、前記第２のウェイトパターンを用いる、
   低密度パリティ検査畳み込み符号（ＬＤＰＣ−ＣＣ：Low-Density Parity-Check Convolutional Codes）符号化器。
2. 前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列の各行の一番右の１を、行ごとに同じ数だけ左シフトして得られる検査行列に準じたウェイトパターンである
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
3. 前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列の各行の一番右の１を０に変えた検査行列に準じたウェイトパターンである
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
4. 前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列の各行の一番右の１を、ターミネーション系列のパリティ検査に用いられない列に左シフトして得られる検査行列に準じたウェイトパターンである
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
5. 前記第２のウェイトパターンは、前記ＬＤＰＣ−ＣＣ検査行列のうち、検査ビットに対応する行の１を０に変えて得られる検査行列に準じたウェイトパターンである
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
6. 前記入力ビットがターミネーション系列の場合に、前記ターミネーション系列のシステマティックビットをパンクチャするパンクチャ部、をさらに具備する
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
7. 前記ウェイト制御部は、メモリ長が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを複数記憶し、
   前記入力ビットが情報系列の場合に、前記情報系列の後部ほど、メモリ長が小さい前記ウェイトパターンを用いる
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
8. 前記ウェイト制御部は、符号化率が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを複数記憶し、
   前記入力ビットが情報系列の場合に、前記情報系列の終端ほど、符号化率が低い前記ウェイトパターンを用いる
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
9. 前記ウェイト制御部は、メモリ長が異なるＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを複数記憶し、
   前記入力ビットの先頭部および前記入力ビットの後部の符号化ほど、メモリ長が小さい前記ウェイトパターンを用いる
   請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
10. 前記ウェイト制御部は、複数の多項式に準じたウェイトパターンを複数記憶し、
    前記入力ビットの第１ビット目の符号化に、前記複数の多項式のうちメモリ長が最小の多項式に準じた前記ウェイトパターンを用い、前記入力ビットの最終ビットの符号化に、前記複数の多項式のうちメモリ長が最小の多項式に準じた前記ウェイトパターンを用いる
    請求項１に記載のＬＤＰＣ−ＣＣ符号化器。
11. 前記入力ビットの数及び前記多項式の数に応じた数の既知ビットを、前記入力ビットの後部に付加する調節ビット付加部、をさらに具備する
    請求項１０に記載のＬＤＰＣ−ＣＣ符号化器。
12. 前記ウェイト制御部は、前記入力ビットの最終ビットの符号化に、前記複数の多項式のうちメモリ長が最小のＬＤＰＣ−ＣＣ検査行列に準じたウェイトパターンを用いる
    請求項１０に記載のＬＤＰＣ−ＣＣ符号化器。
13. 低密度パリティ検査畳み込み符号（ＬＤＰＣ−ＣＣ：Low-Density Parity-Check Convolutional Codes）を復号するＬＤＰＣ−ＣＣ復号器であって、
    ＬＤＰＣ−ＣＣ検査行列に準じた複数のウェイトパターンを備える行列演算器と、
    ウェイトパターン切り替えタイミングに基づいて前記複数のウェイトパターンを切り替える切替部と、
    を具備するＬＤＰＣ−ＣＣ復号器。
14. 前記切替部は、受信対数尤度比の数をカウントし、当該カウント値と送信情報系列長とを用いて、前記ウェイトパターン切り替えタイミングを算出するウェイト切り替えタイミング計算部、を具備する
    請求項１３に記載のＬＤＰＣ−ＣＣ復号器。

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