JP5352500B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に大電流のスイッチングを行う出力トランジスタを有する半導体装置に関する。

大電流のスイッチングを行うパワー半導体装置では、出力端子に接続される負荷に短絡が生じた場合又は不具合が生じた場合に出力トランジスタに流れる電流を制限することが行われている。パワー半導体装置では、出力トランジスタに流れる電流を制限することで半導体装置が破壊することを防止する。そこで、出力トランジスタに流れる電流の制限方法の一例が特許文献１に開示されている。

図５に、特許文献１に開示された半導体装置を、所謂ハイサイド・スイッチ（負荷よりも高電位側に半導体装置に接続された構成）として用いた応用例を示す。図５に示した半導体装置２００では、負荷ＲＬに負荷電流を供給する出力トランジスタ２０２に対して、検出トランジスタ２０３と検出抵抗Ｒ２０４との直列回路が並列に接続され、出力トランジスタ２０２に流れる出力電流（負荷電流）にほぼ比例した検出電流が出力トランジスタ２０３及び検出抵抗Ｒ２０４に流れる。出力トランジスタ２０２及び検出トランジスタ２０３のそれぞれのゲート・ソース間には、保護トランジスタ２０４が接続され、当該保護トランジスタ２０４のゲートは、検出トランジスタ２０３と検出抵抗Ｒ２０４間のノードに接続される。

入力端子ＩＮから、出力トランジスタ２０２をオン／オフする制御信号２０５が入力される。この応用例では、出力トランジスタ２０２にＮチャネル型のトランジスタを用いたハイサイド・スイッチとしているので、オン時の制御信号２０５の電圧Ｖｉｎは、チャージポンプ等（図示せず）により電源端子ＶＢの電圧よりも昇圧された電圧となる。

出力トランジスタ２０２に流れる出力電流が増加し、それに伴って検出トランジスタ２０３及び検出抵抗Ｒ２０４に流れる検出電流が増加すると、検出抵抗Ｒ２０４の両端に現れる電圧（保護トランジスタ２０４のゲート・ソース間電圧Ｖｇｓ２０４）が上昇する。Ｖｇｓ２０４が保護トランジスタ２０４の閾値電圧を超えると、保護トランジスタ２０４がオンし、出力トランジスタ２０２のゲート・ソース間電圧を引き下げるので、出力電流が減少する。これに伴い、検出電流が減少するため、Ｖｇｓ２０４が減少するように負帰還がかかり、平衡状態となったところで出力電流が制限される。

これにより、図５に記載の半導体装置２００では、出力トランジスタ２０２に過電流が流れた場合に、出力トランジスタ２０２（及び検出トランジスタ２０３）のゲートに印加される制御電圧を制限する電流制限機能を有する。

しかし、この半導体装置２００では、以下に説明するように、検出抵抗Ｒ２０４や保護トランジスタ２０４の製造ばらつきによる抵抗値や閾値電圧のばらつきにより、制限されるべき電流（出力トランジスタ２０２に流れる出力電流）がばらついてしまうという問題がある。

まず、図５に示す半導体装置２００の電流制限動作を説明する。出力トランジスタ２０２の通電電流をＩ２０２、検出トランジスタ２０３の通電電流をＩ２０３とすると、検出抵抗Ｒ２０４の電圧降下により厳密にはずれるが、概ね（１）式の関係がある。なお、（１）式では、出力トランジスタ２０２と検出トランジスタ２０３の面積比を１０００：１とした。

ここで、電流が制限される条件は、検出抵抗Ｒ２０４の電圧降下が保護トランジスタ２０４の閾値以上となった場合である。つまり、電流制限動作が開始される検出電流Ｉ２０３と保護トランジスタ２０４の閾値電圧Ｖｔ２０４との関係は、（２）式により求まる。なお、（２）式におけるＲ２０４は、検出抵抗Ｒ２０４の抵抗値を示す。

そして、上記（１）、（２）式より、出力トランジスタ２０２の制限電流の電流値Ｉ２０２は（３）式によって求まる。

（３）式より、保護トランジスタ２０４の閾値電圧Ｖｔ２０４及び検出抵抗Ｒ２０４の抵抗値のばらつきにより、制限される出力電流Ｉ２０２の電流値のばらつきが大きくなることがわかる。例えばＶｔ２０４が±３０％、Ｒ２０４が±３０％ばらつくと電流値Ｉ２０２は経験的に±４２％ばらつく。

一方、特許文献２には、出力トランジスタのゲートを定電流駆動することにより、制限される出力電流のばらつきを抑制する技術が開示されている。

図６に示すように、半導体装置１００は、所謂ローサイド・スイッチ（負荷よりも低電位側に半導体装置が接続された構成）である。この半導体装置１００では、出力端子ＯＵＴが負荷ＲＬを介して電源に接続され、接地端子ＧＮＤには接地電位が供給される。そして、出力トランジスタ１０２と検出トランジスタ１０３とは並列接続される。また、ＮＭＯＳトランジスタ１０７は、検出トランジスタ１０３と直列接続される。ＮＭＯＳトランジスタ１０８は、ＮＭＯＳトランジスタ１０７とカレントミラーを構成する。さらに、ＮＭＯＳトランジスタ１０９は、ゲートとドレインが接続されたダイオード接続構成となっており、検出トランジスタ１０３及び出力トランジスタ１０２の両ゲート間に接続される。このダイオード接続されたＮＭＯＳトランジスタ１０９は、検出トランジスタ１０３のゲート・ソース間電圧と出力トランジスタ１０２のゲート・ソース間電圧を揃えるために接続されている。つまり、検出トランジスタ１０３に直列接続されたＮＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０９の両方の閾値電圧が等しければ、出力トランジスタ１０２と検出トランジスタ１０３の両方のゲート・ソース間電圧は等しくなるので、検出トランジスタ１０３は出力トランジスタ１０２に流れる出力電流を正確に検出できる。また、定電流源１０６が検出トランジスタ１０３のゲートとダイオード接続されたＮＭＯＳトランジスタ１０９に接続され、検出トランジスタ１０３及び出力トランジスタ１０２を定電流駆動する。

特開２００５−２６０６５８号公報 特開２００１−１６８６９７号公報

ところで、半導体装置１００の構成を、所謂ハイサイド・スイッチとして用いようとすると、図７のような回路構成になると考えられる。半導体装置１００ａの電源端子ＶＢには電源電圧Ｖｃｃが印加され、出力端子ＯＵＴは負荷ＲＬに接続される。また、出力トランジスタ１０２のゲートには、オン信号として、チャージポンプ等（図示せず）により電源電圧Ｖｃｃよりも昇圧された電圧を印加する必要がある。

しかしここで、発明者は、半導体装置１００ａを単一基板にモノリシックに集積しようとしたとき、重大な問題が生じることに気づいた。以下にその問題を説明する。

図７に示す構成を実現するためにはＮＭＯＳトランジスタ１０７〜１０９を横型ＮＭＯＳトランジスタにより構成する必要がある。問題は、横型ＮＭＯＳトランジスタで形成されたＮＭＯＳトランジスタ１０９に生じる。そこで、出力トランジスタ１０２と横型ＮＭＯＳトランジスタ１０９の構造を示す半導体装置１００ａの断面図を図８に示す。なお、図８では、ＮＭＯＳトランジスタのドレインが形成される不純物領域にＤの符号を付し、ソースが形成される不純物領域にＳの符号を付し、ゲート電極にＧの符号を付し、バックゲートが形成される不純物領域にＢの符号を付した。

出力トランジスタ１０２は縦型トランジスタであるので、Ｎ^＋型半導体基板Ｎ^＋（ｓｕｂ）及びＮ⁻エピタキシャル層Ｎ⁻（ｅｐｉ）が出力トランジスタ１０２のドレイン領域となる。横型ＮＭＯＳトランジスタは、Ｎ⁻エピタキシャル層内に形成されたＰウェルの中に形成され、Ｐウェルの中にソース領域Ｓ及びドレイン領域ＤとなるＮ^＋領域と、バックゲートコンタクト領域ＢとなるＰ^＋領域が形成される。ＮＭＯＳトランジスタ１０９のドレイン領域Ｄとゲート電極Ｇは共通接続されるとともに、図７に示した定電流源１０６及び検出トランジスタ１０３のゲートに接続される。ＮＭＯＳトランジスタ１０９のソース領域Ｓとバックゲートコンタクト領域Ｂは共通接続され、出力トランジスタ１０２のゲート電極Ｇに接続される。

出力トランジスタ１０２のゲートは、通常、電源端子ＶＢの電圧の２倍以上に昇圧された電圧で駆動されるので、ＮＭＯＳトランジスタ１０９のバックゲートコンタクト領域Ｂには、その昇圧電圧が印加されることになる。ここで、図８を参照すると、ＮＭＯＳトランジスタ１０９のバックゲートコンタクト領域Ｂに昇圧電圧が印加された場合、ＮＭＯＳトランジスタ１０９のＰウェルとＮ⁻型エピタキシャル層との間に形成される寄生ダイオード１１０が導通状態となり、回路動作に不具合が生じる。つまり、出力トランジスタ１０２のゲートに印加されるべき昇圧電圧が、寄生ダイオード１１０を介してＮ^＋型半導体基板（出力トランジスタ１０２のドレイン）に流れてしまうため、出力トランジスタ１０２のゲートの電圧が昇圧されなくなる。また、寄生ダイオード１１０に大きな電流が流れて、破壊される恐れもある。

本発明にかかる半導体装置の一態様は、駆動信号入力端子に制御端子が接続され、電源端子に第１の端子が接続され、出力端子に第２の端子が接続される出力トランジスタと、前記出力トランジスタの前記制御端子に制御端子が共通接続され、前記電源端子に第１の端子が接続され、前記出力トランジスタに流れる出力電流に比例する検出電流を生成する検出トランジスタと、前記検出トランジスタの第２の端子と前記出力端子との間に接続され、前記検出電流に基づき検出電圧を生成する検出電圧生成部と、前記出力トランジスタの前記制御端子に第１の端子が接続され、前記出力端子に第２の端子が接続され、前記検出電圧が予め設定された閾値電圧に達すると前記出力トランジスタの前記制御端子から前記出力端子に電流を引き抜く保護トランジスタと、前記保護トランジスタに電流が流れる状態において前記出力トランジスタに流れる出力電流を設定する制限設定電流を生成し、当該制限設定電流を前記保護トランジスタの閾値電圧のばらつき及び前記検出電流に対する前記検出電圧のばらつきに応じて変換した制限電流を生成し、前記制限電流を前記保護トランジスタの前記第１の端子に供給する制限電流生成回路と、を有する。

本発明にかかる半導体装置によれば、制限電流生成回路が出力トランジスタに流れる出力電流の制限値を設定する制限設定電流を生成する。そして、制限電流生成回路は、制限設定電流を保護トランジスタの閾値電圧のばらつき及び検出電流に対する検出電圧のばらつきに応じて変換した制限電流を生成する。具体的には、保護トランジスタの閾値電圧のばらつきと同じ方向にシフトする閾値電圧ばらつきを有する補償トランジスタと、検出電圧を生成する検出抵抗の抵抗値のばらつきと同じ方向にシフトする抵抗値ばらつきを有する補償抵抗を、制限電流生成回路に設けることによって、保護トランジスタに流れる電流を決定する制限電流を、保護トランジスタの閾値電圧のばらつき及び検出抵抗の抵抗値のばらつきを反映するように変換する。つまり、制限電流をこれらのばらつきに応じて補正する。これにより、出力トランジスタの出力電流は、保護トランジスタの閾値電圧のばらつき及び検出抵抗の抵抗値のばらつきによらず一定の電流値に制限される。

本発明にかかる半導体装置によれば、保護トランジスタの閾値電圧のばらつき及び検出電流に対する検出電圧のばらつきによらず、出力トランジスタに流れる出力電流の制限値を一定に保つことができる。

実施の形態１にかかる半導体装置１の回路図である。 実施の形態２にかかる半導体装置２の回路図である。 実施の形態３にかかる半導体装置３の回路図である。 実施の形態３にかかる半導体装置３の変形例となる半導体装置４を示す回路図である。 特許文献１に記載の半導体装置をハイサイド・スイッチとして用いた応用例である半導体装置２００の回路図である。 特許文献２に記載の半導体装置１００の回路図である。 半導体装置１００をハイサイド・スイッチとして用いた応用例である半導体装置１００ａの回路図である。 図７に示す半導体装置１００ａの課題を説明するための部分断面図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる半導体装置１の回路図を示す。図１に示すように、半導体装置１は、出力トランジスタ１１、検出トランジスタ１２、保護トランジスタ１３、検出電圧生成部（例えば、検出抵抗Ｒ１０）、制限電流生成回路１４、チャージポンプ回路２１を有する。そして、半導体装置１は、電源端子ＶＢを介して電源１０から電源電圧ＶＣＣが供給され、接地端子から接地電圧ＧＮＤが供給され、当該電源電圧ＶＣＣ及び接地電圧ＧＮＤに基づき動作する。また、出力端子ＯＵＴと接地端子との間には負荷ＲＬが接続され、半導体装置１は、当該負荷ＲＬを駆動する。さらに、半導体装置１は、制御信号入力端子ＩＮを有し、制御信号２０に基づき出力トランジスタ１１のオン／オフを切り替える。

また、本発明にかかる実施の形態では回路を主にＭＯＳトランジスタを用いて構成する。そこで、トランジスタの第１の端子をドレインとし、第２の端子をソースとし、制御端子をゲートとする。

出力トランジスタ１１は、ドレインが電源端子ＶＢに接続され、ソースが出力端子ＯＵＴに接続される。また、出力トランジスタ１１のゲートには制御信号入力端子ＩＮから入力されたオン信号に基づいて、チャージポンプ回路２１により電源電圧Ｖｃｃよりも商圧されたゲート電圧が与えられる。出力トランジスタ１１は、Ｎ型半導体基板上に形成されたＮチャネル縦型ＭＯＳトランジスタである。

検出トランジスタ１２は、出力トランジスタ１１とゲートが共通接続され、電源端子ＶＢにドレインが接続され、ソースが検出抵抗Ｒ１０の一端に接続される。そして、検出トランジスタ１２は、出力トランジスタ１１に流れる電流（以下、出力電流と称す）に比例した検出電流Ｉ１２を生成する。なお、検出トランジスタ１２は、出力トランジスタ１１と同一プロセスで形成され、サイズが異なる（例えば、トランジスタセルの数が異なる）Ｎチャネル縦型ＭＯＳトランジスタである。

検出電圧生成部は、本実施の形態では検出抵抗Ｒ１０により構成する。検出抵抗Ｒ１０は、検出トランジスタ１２のソースと出力端子ＯＵＴとの間に接続される。そして、検出抵抗Ｒ１０は、検出電流Ｉ１２に基づき検出電圧（保護トランジスタ１３のゲート・ソース間電圧Ｖｇｓ１３に相当する電圧）を生成する。

保護トランジスタ１３は、出力トランジスタ１１のゲートにドレインが接続され、出力端子ＯＵＴにソースが接続される。また、保護トランジスタ１３のゲートは、検出抵抗Ｒ１０と検出トランジスタ１２のソース間ノードに接続される。保護トランジスタ１３は、検出電圧が予め設定された閾値電圧（例えば、保護トランジスタ１３の閾値電圧）に達すると、オンして、出力トランジスタ１１のゲートから出力端子ＯＵＴに電流を引き抜く。保護トランジスタ１３は、横型のＮＭＯＳトランジスタにより形成される。

制限電流生成回路１４は、保護トランジスタ１３に電流が流れる状態において、出力トランジスタ１１のゲートを定電流駆動するための定電流を生成する回路であり、保護トランジスタ１３の閾値電圧値のばらつき及び検出抵抗Ｒ１０の抵抗値のばらつきを相殺する回路を備えている。なお、本実施の形態では、出力トランジスタ１１のゲートに駆動信号として昇圧電圧が供給されるため、制限電流生成回路１４において制限電流Ｉ１８を出力する制限電流出力端子に逆流電流が流れ込むことを防止するための逆流防止素子を備える。本実施の形態では、逆流防止素子は、アノードが制限電流生成回路１４に接続され、カソードが出力トランジスタ１１のゲート（又は、例えば、チャージポンプ回路２１の出力端子）に接続されたダイオードＤ１０である。

制限電流生成回路１４は、電流源１５、補償抵抗Ｒ１１、補償トランジスタ１６、第１のカレントミラー回路を有する。

電流源１５は、制限設定電流Ｉ１５を生成する。電流源１５は、一端が電源端子ＶＢに接続され、他端が補償抵抗Ｒ１１の一端に接続される。制限設定電流Ｉ１５は、出力トランジスタ１１の出力電流Ｉ１１が過電流と判断される状態で検出トランジスタ１２に流れる検出電流Ｉ１２の電流値に対応した電流値が設定される。また、出力トランジスタ１１の出力電流Ｉ１１が過電流と判断される状態では、保護トランジスタ１３に電流が流れるが、制限設定電流Ｉ１５は、この状態で保護トランジスタ１３に流れる電流Ｉ１３の電流値を設定する。

補償抵抗Ｒ１１は、電流源１５と接地端子との間に設けられる。また、補償抵抗Ｒ１１は、検出抵抗Ｒ１０と同一プロセスで形成される。したがって、検出抵抗Ｒ１０と補償抵抗Ｒ１１の製造ばらつきは互いに等しくなるため、両方の抵抗値は同じ方向にシフトする。

補償トランジスタ１６は、補償抵抗Ｒ１１及び制限設定電流Ｉ１５により生成される電圧がゲートに供給され、接地端子にソースが接続される。また、補償トランジスタ１６のドレインは、第１のカレントミラー回路に接続される。補償トランジスタ１６は、保護トランジスタ１３と同一プロセスにより形成される。したがって、保護トランジスタ１３と補償トランジスタ１６の製造ばらつきは互いに等しくなるため、両方の閾値電圧は同じ方向にシフトする。

第１のカレントミラー回路は、ＰＭＯＳトランジスタ１７（第１のＰＭＯＳトランジスタ）、ＰＭＯＳトランジスタ１８（第２のＰＭＯＳトランジスタ）により構成される。ＰＭＯＳトランジスタ１７のドレインは、補償トランジスタ１６のドレインと接続される。ＰＭＯＳトランジスタ１７のゲートは、ＰＭＯＳトランジスタ１７のドレインと接続される。ＰＭＯＳトランジスタ１７のソースは、電源端子ＶＢに接続される。ＰＭＯＳトランジスタ１８のゲートは、ＰＭＯＳトランジスタ１７のゲートと共通接続される。ＰＭＯＳトランジスタ１８のソースは、電源端子ＶＢに接続される。ＰＭＯＳトランジスタ１８のドレインは、制限電流生成回路１４の出力端子であって、ダイオードＤ１０のアノードに接続される。

ＰＭＯＳトランジスタ１７、１８は、同一プロセスで形成される。したがって、ＰＭＯＳトランジスタ１７、１８の製造ばらつきは互いに等しくなるため、両方に流れる電流値は同じ方向にシフトする。つまり、第１のカレントミラー回路は、補償トランジスタ１６に流れる電流Ｉ１６をＰＭＯＳトランジスタ１７に流し、ＰＭＯＳトランジスタ１７に流れる電流Ｉ１６に比例した電流（ＰＭＯＳトランジスタ１７、１８を同一サイズとすれば、電流Ｉ１６と同じ電流）を制限電流Ｉ１８として出力する。つまり、第１のカレントミラー回路は、補償トランジスタ１６に流れる電流Ｉ１６に基づき制限電流Ｉ１８を生成する。

つまり、検出抵抗Ｒ１０の両端の電圧のばらつきと補償抵抗Ｒ１１の両端の電圧のばらつきは同じ方向にシフトするため、保護トランジスタ１３のゲート・ソース間電圧Ｖｇｓ１３と補償トランジスタ１６のゲート・ソース間電圧Ｖｇｓ１６は同じ方向にシフトする。また、保護トランジスタ１３の閾値電圧のばらつきと、補償トランジスタ１６の閾値電圧のばらつきも同じ方向にシフトする。従って、検出抵抗Ｒ１０の抵抗値や保護トランジスタ１３の閾値電圧がばらついても、補償抵抗Ｒ１１及び補償トランジスタ１６により、そのばらつきを制限電流Ｉ１８に反映させることで、保護トランジスタ１３の電流制限動作のばらつきを抑制することができる。つまり、検出抵抗Ｒ１０及び保護トランジスタ１３の電気的特性の変動分を、補償抵抗Ｒ１１及び補償トランジスタ１６により制限電流Ｉ１８からキャンセルすることで、出力電流Ｉ１１の電流制限動作を一定にすることができる。

ここで、電流制限動作のばらつきを最も小さくし易い条件は、検出抵抗Ｒ１０と抵抗Ｒ１１、保護トランジスタ１３と補償トランジスタ１６、ＰＭＯＳトランジスタ１７とＰＭＯＳトランジスタ１８とを、それぞれ、互いに同一サイズとした場合である。しかし、同一プロセスで形成すれば、サイズが異なっていても、電気的特性のばらつきは互いに同じ方向にシフトするので、所望の電流値や抵抗値を得るように適宜サイズを変更しても効果が得られる。

チャージポンプ回路２１は、電源電圧ＶＣＣを昇圧して駆動信号を生成して駆動信号入力端子に供給する。図１に示したチャージポンプ回路２１は、２倍昇圧回路の一例である。より具体的には、クロック生成回路３０、ＰＭＯＳトランジスタ３１、ダイオードＤ３１、Ｄ３２、コンデンサＣ３１を有する。

クロック生成回路３０は、リングオシレータと、バッファ部とを有する。リングオシレータは、奇数個の反転回路によりクロック信号を生成する。バッファ部は、リングオシレータにより生成されたクロック信号をコンデンサＣ３１の一端に供給する。なお、図１に示したクロック生成回路３０は、具体的な一例である。

リングオシレータは、ＮＡＮＤ回路３２、インバータ３３、３４、抵抗Ｒ３１、コンデンサＣ３２により構成される。ＮＡＮＤ回路３２は、第１、第２の入力端子を有する。そして、ＮＡＮＤ回路３２は、第１の入力端子に制御信号２０が入力され、第２の入力端子が抵抗Ｒ３１の一端と接続される。制御信号２０は、ハイレベルである場合に、出力トランジスタ１１をオンするもの（ハイアクティブ）とする。このとき、ＮＡＮＤ回路３２は、制御信号２０がハイレベルである状態でインバータとして機能する。また、ＮＡＮＤ回路３２は、制御信号２０がロウレベルである場合、出力をロウレベルに固定する。そして、ＮＡＮＤ回路３２、インバータ３３、３４は直列に接続される。インバータ３４の出力は、抵抗Ｒ３１の他端と接続されると共にバッファ部の入力に接続される。コンデンサＣ３２は、一端が抵抗Ｒ３１の一端に接続され、他端がバッファ部の初段に配置されるインバータ３５の出力端子に接続される。リングオシレータは、ＮＡＮＤ回路３２、インバータ３３、３４の遅延時間及び抵抗Ｒ３１とコンデンサＣ３２により設定される時定数に基づきクロック信号の周波数を設定する。

バッファ部はインバータ３５、３６を有する。インバータ３５の入力端子は、リングオシレータの出力端子（つまり、インバータ３４の出力端子）に接続される。インバータ３６の入力端子は、インバータ３５の出力端子に接続される。また、インバータ３６の出力端子は、コンデンサＣ３２の一端に接続される。つまり、バッファ部は、リングオシレータにより生成されたクロック信号によりコンデンサＣ３２の一端の電圧を上昇及び下降させる。

ＰＭＯＳトランジスタ３１は、ソースが電源端子ＶＢに接続され、ドレインがダイオードＤ３１のアノードに接続される。また、ＰＭＯＳトランジスタ３１のゲートには制御信号２０の反転信号が与えられる。ダイオードＤ３１は、カソードがコンデンサＣ３２の他端に接続される。ダイオードＤ３２のアノードは、ダイオードＤ３１のカソード及びコンデンサＣ３２の他端に接続される。ダイオードＤ３２のカソードは、チャージポンプ回路２１の出力端子となる。

チャージポンプ回路２１は、制御信号２０がハイレベルである状態で、リングオシレータによりクロック信号を生成する。また、制御信号２０がハイレベルである場合、ＰＭＯＳトランジスタ３１のゲート電圧はロウレベルとなるため、ＰＭＯＳトランジスタ３１が導通状態となる。そして、クロック信号がロウレベルである状態でコンデンサＣ３２に電荷を蓄積し、クロック信号がハイレベルである状態でコンデンサＣ３２に蓄積された電荷を出力トランジスタ１１のゲートに転送する。これにより、出力トランジスタ１１のゲートに形成される寄生コンデンサに電源電圧ＶＣＣよりも高い電圧を有する昇圧電圧が発生する。この昇圧電圧が出力トランジスタ１１のゲートに印加される駆動信号となる。

なお、図１に示す半導体装置１では、制御信号２０がロウレベルとなったときに出力トランジスタ１１をオフさせるため、出力トランジスタ１１のゲート電圧をロウレベルにするＮＭＯＳトランジスタ２３が設けられる。ＮＭＳＯトランジスタ２３は、ソースが接地端子に接続され、ドレインがチャージポンプ回路２１の出力端子（又は出力トランジスタ１１のゲート）に接続される。また、ＮＭＯＳトランジスタ２３のゲートには制御信号２０をインバータ２２により反転した信号が与えられる。つまり、ＮＭＳＯトランジスタ２３は、チャージポンプ回路２１が出力トランジスタ１１のゲートに昇圧電圧を与えている状態（制御信号２０がハイレベルの状態）ではオフし、チャージポンプ回路２１が停止している状態（制御信号２０がロウレベルの状態）ではオンする。これにより、半導体装置１では、制御信号２０がロウレベルの状態では、出力トランジスタ１１のゲートにロウレベル（例えば、接地電圧）を与えることで出力トランジスタ１１を遮断状態とする。

続いて、半導体装置１の動作について説明する。半導体装置１は、動作状態、停止状態、保護状態の３つの動作状態を有する。そこで、以下の説明では、動作状態における半導体装置１についてそれぞれ説明する。

まず、動作状態について説明する。負荷ＲＬに電力を供給する（出力トランジスタ１１をオンする）場合、ハイレベルの制御信号２０が制御信号入力端子ＩＮに入力される。そして、チャージポンプ回路２１が出力トランジスタ１１のゲートに駆動信号として昇圧電圧を生成する。出力トランジスタ１１は、この昇圧電圧に基づき導通状態となる。そして、出力端子ＯＵＴがほぼ電源電圧ＶＣＣとなる。そのため、検出トランジスタ１２のソース・ドレイン間の電圧差及び検出抵抗Ｒ１０の両端の電圧差は実質的に０Ｖとなる。つまり、動作状態において保護トランジスタ１３のソース・ゲート間電圧Ｖｇｓ１３は実質的に０Ｖとなり、保護トランジスタ１３は遮断状態となる。

次いで、停止状態について説明する。負荷ＲＬへの電力供給を停止する（出力トランジスタ１１をオフする）場合、ロウレベルの制御信号２０が制御信号入力端子ＩＮに入力される。そして、チャージポンプ回路２１が昇圧動作を停止し、ＮＭＯＳトランジスタ２３が導通状態となる。これにより、出力トランジスタ１１のゲート電圧は接地電圧となるため、出力トランジスタ１１は、遮断状態となる。また、出力端子ＯＵＴから電流が出力されないため、出力端子ＯＵＴは実質的に接地電圧となる。また、出力トランジスタ１１に電流が流れないため、検出トランジスタ１２にも電流Ｉ１２は流れず、検出抵抗Ｒ１０の両端の電圧差は実質的に０Ｖとなる。つまり、停止状態において保護トランジスタ１３のソース・ゲート間電圧Ｖｇｓ１３は実質的に０Ｖとなり、保護トランジスタ１３は遮断状態となる。

次いで、保護状態について説明する。保護状態とは、出力トランジスタ１１に過電流が流れたことが検出された場合の状態であって、出力トランジスタ１１に流れる出力電流Ｉ１１が所定の電流値に制限されている状態をいうものとする。また、過電流が流れている状態とは、例えば、負荷ＲＬに短絡が生じるなどの故障状態になった場合に出力端子ＯＵＴの電圧が極端に低下することに起因して出力トランジスタ１１のソース・ドレイン間の電圧差が大きくなり、出力トランジスタ１１に流れる出力電流Ｉ１１が過大になる状態をいうものとする。

つまり、保護状態に移行する直前の状態では、出力端子ＯＵＴの電圧が低下することにより、出力トランジスタ１１のゲート・ソース間の電圧差が大きくなるため、出力電流Ｉ１１が増大する。検出トランジスタ１２に流れる検出電流Ｉ１２は、出力トランジスタ１１に流れる出力電流Ｉ１１に比例した電流値を有する。例えば、出力トランジスタ１１と検出トランジスタ１２のサイズ（セル数）比が１０００：１と仮定すると、出力電流Ｉ１１と検出電流Ｉ１２との関係は（４）式で求めることができる。

そして、検出電流Ｉ１２は、検出抵抗Ｒ１０に流れる。このとき、検出抵抗Ｒ１０の両端には、検出電圧Ｖｇｓ１３＝Ｉ１２×Ｒ１０が生成される。この検出電圧Ｖｇｓ１３が保護トランジスタ１３の閾値電圧Ｖｔｎ１３に達すると保護トランジスタ１３が導通状態となる。そして、保護トランジスタ１３は、電流Ｉ１３として制限電流生成回路１４が出力する制限電流Ｉ１８を流す。即ち、電流Ｉ１３＝制限電流Ｉ１８となった状態で電流制限動作が行われる。ここで、電流Ｉ１３は、（５）式で求められる。なお、（５）式において、βは保護トランジスタ１３のコンダクタンス定数であり、Ｗ１３は保護トランジスタ１３のゲート幅であり、Ｌ１３は保護トランジスタ１３のゲート長であり、Ｖｇｓ１３は保護トランジスタ１３のゲート・ソース間電圧であり、Ｖｔｎ１３は保護トランジスタ１３の閾値電圧である。

また、制限電流Ｉ１８は、制限電流生成回路１４が制限設定電流Ｉ１５に基づき制するものであり、（６）式によって求めることができる。なお、（６）式において、βは補償トランジスタ１６のコンダクタンス定数であり、Ｗ１６は補償トランジスタ１６のゲート幅であり、Ｌ１６は補償トランジスタ１６のゲート長であり、Ｖｇｓ１６は補償トランジスタ１６のゲート・ソース間電圧であり、Ｖｔｎ１６は補償トランジスタ１６の閾値電圧である。ここで、説明を簡単にするため、（６）式では、ＰＭＯＳトランジスタ１７、１８により構成される第１のカレントミラーのミラー比を１：１と仮定している。

ここで、保護トランジスタ１３と補償トランジスタ１６のトランジスタサイズを同一と仮定すると、（５）、（６）式より、（７）式が導き出される。

そして、（４）、（７）式から、半導体装置１における制限設定電流Ｉ１５と出力電流Ｉ１１の関係は、（８）式により求めることができることがわかる。

ここで、検出抵抗Ｒ１０と補償抵抗Ｒ１１は、同一プロセスで形成されているため、製造ばらつきがあっても、それぞれ抵抗値は同じ方向にシフトするため、Ｒ１１／Ｒ１０は同じ比率となる。そのため、Ｒ１１／Ｒ１０は製造ばらつきの影響を受けない値となるため、（８）式から、出力電流Ｉ１１の制限値のばらつきは制限設定電流Ｉ１５のばらつきのみに依存することがわかる。

ここで、出力電流Ｉ１１が制限設定電流Ｉ１５により制限されている保護状態における回路動作について補足する。保護状態では、保護トランジスタ１３のソース・ゲート間電圧Ｖｇｓ１３は、電流Ｉ１３の値が制限電流Ｉ１８の値に等しくなったところで平衡状態となる。この状態では、出力トランジスタ１１のソース・ゲート間電圧は保護トランジスタ１３のソース・ドレイン間電圧により制限され、この状態で出力電流Ｉ１１は制限されている。検出トランジスタ１２に流れる検出電流Ｉ１２は、出力電流Ｉ１１に比例するため、検出Ｉ１２も制限されている（この例では１／１０００になる）。検出抵抗Ｒ１０に流れる検出電流Ｉ１２により、保護トランジスタ１３のソース・ゲート間電圧Ｖｇｓ１３は、Ｖｇｓ１３＝Ｉ１２×Ｒ１０となっている。

ここで、依然として過電流状態ではあるが、負荷の短絡の程度が多少改善したとすると、出力端子ＯＵＴの電位が上昇し、出力電流Ｉ１１は減少する。検出電流Ｉ１２が出力電流Ｉ１１に比例して減少するため、保護トランジスタ１３のソース・ゲート間電圧Ｖｇｓ１３は小さくなる。よって、保護トランジスタ１３に流れる電流Ｉ１３は減少し、保護トランジスタ１３のドレイン電位（つまり、出力トランジスタ１１及び検出トランジスタ１２のゲート電位）は上昇する。従って、出力電流Ｉ１１は増加し、検出電流Ｉ１２も増加して、電流Ｉ１３が制限電流Ｉ１８と等しくなったところで平衡状態となる。つまり、保護状態においては、出力トランジスタ１１に流れる出力電流Ｉ１１は、制限電流Ｉ１８の大きさと出力端子ＯＵＴの電位に応じて制限される。

半導体装置１では、保護トランジスタ１３と補償トランジスタ１６とは同一プロセスで形成されていることから、その閾値電圧は同じ比率で変動する特性を有する。そのため、保護トランジスタ１３の閾値電圧Ｖｔｎ１３が増減した場合には、補償トランジスタ１６の閾値電圧Ｖｔｎ１６も保護トランジスタ１３の閾値電圧Ｖｔｎ１３と同様に増減する。また、検出抵抗Ｒ１０と補償抵抗Ｒ１１も同一プロセスで形成されていることから、それらの抵抗値も同様に増減する。従って、制限電流Ｉ１８は、当該閾値電圧の増減及び当該抵抗値の増減に応じて増減する。従って、制限電流Ｉ１８の電流値は、制限設定電流Ｉ１５から保護トランジスタ１３の閾値電圧Ｖｔｎ１３及びゲート・ソース間電圧Ｖｇｓ１３の変動を差し引くように設定されるので、出力電流Ｉ１１の電流制限動作は一定に保たれる。つまり、電流制限動作中の出力電流Ｉ１１の変動要因は、制限設定電流Ｉ１５のみとなる。

上記説明よりわかるように、実施の形態１にかかる半導体装置１では、出力トランジスタ１１の電流制限値を設定する制限電流Ｉ１８の電流値を、保護トランジスタ１３の閾値電圧及び検出抵抗Ｒ１０の抵抗値のばらつきに応じて補正する。つまり、制限電流生成回路１４内に、保護トランジスタ１３の閾値電圧及び検出抵抗Ｒ１０の抵抗値のばらつきと同じ方向にシフトする閾値電圧及び抵抗値のばらつきを有する補償トランジスタ１６及び補償抵抗Ｒ１１を設けることによって、（８）式からわかるように、保護状態における出力電流Ｉ１１（電流制限値）が、これらの閾値電圧及び抵抗値のばらつきの影響を受けないようにしている。これにより、出力トランジスタ１１の電流制限値のばらつきを抑制することができる。

例えば制限設定電流Ｉ１５は±３０％ばらつくことを考えた場合、（８）式から、出力トランジスタ１１の電流制限値のばらつきは±３０％となり、従来技術（例えば、図５に示す半導体装置２００）の±４２％のばらつきに比べ小さなばらつき量を実現することができる。

ところで、図７に示した半導体装置１００ａの回路構成によれば、仮に、ＮＭＯＳトランジスタ１０７、１０８、１０９を、同一プロセスで形成したとすれば、これらのトランジスタの製造ばらつきは互いに等しくなるはずである。従って、ＮＭＯＳトランジスタ１０７の閾値電圧ばらつきがＮＭＯＳトランジスタ１０９の閾値電圧ばらつきでキャンセルされ、電流制限動作ばらつきが小さくなる可能性がある。

しかし、図８を参照して説明したように、この回路構成では、ハイサイド・スイッチとしての機能に支障が生じる。つまり、半導体装置１００ａでは、横型ＮＭＯＳトランジスタ１０９を形成するＰウェルとＮ⁻エピタキシャル層間に形成される寄生ダイオード１１０に、ＮＭＯＳトランジスタ１０９のバックゲートコンタクト領域Ｂ（Ｐ^＋）とＮ型半導体基板（Ｎ^＋（ｓｕｂ））を介して高い順方向電圧が印加されるため、この寄生ダイオードがオンすることが重大な問題を引き起こす。

これに対して、本発明の半導体装置１では、横型ＮＭＯＳトランジスタで形成される保護トランジスタ１３及び補償トランジスタ１６のバックゲートの電位は、Ｎ型半導体基板の電位（電源端子ＶＢの電位）よりも低い電位である。従って、保護トランジスタ１３及び補償トランジスタ１６を形成するＰウェルとＮ⁻エピタキシャル層間に形成される寄生ダイオードに対して、順方向電圧が印加されることはない。従って、この寄生ダイオードはオンしないため、上述の半導体装置１００ａのような問題は生じない。

実施の形態２
実施の形態２にかかる半導体装置２の回路図を図２に示す。図２に示すように、半導体装置２は、実施の形態１にかかる半導体装置１の検出電圧生成部と制限電流生成回路の構成を別の構成に変えたものである。具体的には、検出抵抗Ｒ１０に代えてＮＭＯＳトランジスタ４３（第１のトランジスタ）が用いられ、補償抵抗Ｒ１１に代えてＮＭＯＳトランジスタ１９（第２のトランジスタ）が用いられる。また、半導体装置２では、半導体装置１に対して、ＮＭＯＳトランジスタ４３に流れる電流Ｉ４３を生成するための第２のカレントミラー回路（後述）及びＮＭＯＳトランジスタ４２（第３のトランジスタ）が追加される。ＮＭＯＳトランジスタ１９、第２のカレントミラー回路は、制限電流生成回路１４に追加されるものであり、これらの素子が追加された制限電流生成回路には符号として１４ａを付した。また、ＮＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ４２は、第３のカレントミラー回路を構成しており、これが検出電圧生成部を構成する。なお、実施の形態２にかかる半導体装置２の説明において実施の形態１にかかる半導体装置１と同じ構成要素については同じ符号を付して説明を省略する。

ＮＭＯＳトランジスタ１９は、そのドレインとゲートがダイオード接続され、電流源１５に接続されるとともに、補償トランジスタ１６とカレントミラー接続される。ＮＭＯＳトランジスタ１９と補償トランジスタ１６とは、第４のカレントミラー回路を構成する。つまり、制限設定電流Ｉ１５は、ＮＭＯＳトランジスタ１９に与えられ、ＮＭＯＳトランジスタ１９とカレントミラー接続される補償トランジスタ１６は、制限設定電流Ｉ１５に比例した電流Ｉ１６を出力する。例えば、ＮＭＯＳトランジスタ１９と補償トランジスタ１６とによるカレントミラー回路のミラー比が１：１ならば、電流Ｉ１６は制限設定電流Ｉ１５と等しい値となる。

第２のカレントミラー回路は、ＰＭＯＳトランジスタ１７（第１のＰＭＯＳトランジスタ）及びＰＭＯＳトランジスタ４１（第３のＰＭＯＳトランジスタ）により構成される。ここで、ＰＭＯＳトランジスタ１７は、半導体装置１においても用いられていたものであり、ＰＭＯＳトランジスタ４１は、新たに追加されたものである。第２のカレントミラー回路は、ミラー比が１：１である場合、補償トランジスタ１６に流れる電流Ｉ１６を第３のトランジスタ（例えばＮＭＯＳトランジスタ４２）に供給する。なお、ＰＭＯＳトランジスタ１７、４１は、同一プロセスで形成される。

ＮＭＯＳトランジスタ４２は、ＮＭＯＳトランジスタ４３とカレントミラー回路を構成する。また、ＮＭＯＳトランジスタ４２は、ソースが出力端子ＯＵＴに接続され、ドレインがＰＭＯＳトランジスタ４１のドレインに接続され、ゲートがＮＭＯＳトランジスタ４２のドレインと接続される。

ＮＭＯＳトランジスタ４３は、ドレインが検出トランジスタ１２のソースに接続され、ソースが出力端子ＯＵＴに接続され、ゲートがＮＭＯＳトランジスタ４２のゲートと共通接続される。すなわち、ＮＭＯＳトランジスタ４３は、制限電流Ｉ１８に対応するように生成された電流Ｉ４１（ＰＭＯＳトランジスタ４１の出力電流）により検出電圧生成部を構成するＮＭＯＳトランジスタ４３に流れる電流Ｉ４３の電流値を設定する。なお、ＮＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ１９、補償トランジスタ１６、及び保護トランジスタ１３は、同一プロセスで形成されるＮＭＯＳトランジスタである。

つまり、半導体装置２では、検出電圧生成部として、電流Ｉ４１（例えば、電流Ｉ１８に対応した電流）により検出電流Ｉ１２の電流値を設定する第３のカレントミラー回路（例えば、ＮＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４３により構成される）を用いる。電流Ｉ４１は、第２のカレントミラー回路により、電流Ｉ１６に基づいて設定され、電流Ｉ４３は、第３のカレントミラー回路により、電流Ｉ４１に基づいて設定される。従って、電流Ｉ４３は、電流Ｉ１６に基づいて設定される。検出電圧（保護トランジスタ１３ゲート・ソース電圧Ｖｇｓ）は、検出電流Ｉ１２と電流Ｉ１３が一致するところで平衡状態となる。また、半導体装置２は、制限電流生成回路１４ａは、第４のカレントミラー回路により、制限設定電流Ｉ１５に基づいて電流Ｉ１６を設定する。従って、制限電流Ｉ１８及び電流Ｉ４３は、いずれも制限設定電流１５のミラー電流として設定される。これにより、出力電流Ｉ１１の電流制限動作は、保護トランジスタ１３に流れる電流Ｉ１３と検出トランジスタ１２に流れる検出電流Ｉ１２が、それぞれ制限電流Ｉ１８及び電流Ｉ４３に一致した状態で平衡状態となる。つまり、第１〜第４のカレントミラー回路のミラー比を全て１：１とすると、半導体装置２によれば、上記（８）式における（Ｒ１１／Ｒ１０）の項がなくなることがわかる。

次いで、実施の形態２にかかる半導体装置２の動作について説明する。半導体装置２の通常状態及び停止状態の動作は、半導体装置１と実質的に同じであるため説明を省略する。半導体装置２では、保護状態において、保護トランジスタ１３に制限電流Ｉ１８が流れる。また、半導体装置２では、保護状態における検出電流Ｉ１２の電流値がＮＭＯＳトランジスタ４３に流れる電流Ｉ４３により設定される。この電流Ｉ４３は、制限電流Ｉ１８に比例して変動する電流Ｉ４１と等価な電流である。すなわち、半導体装置２では、保護状態における出力電流Ｉ１１の電流値が、検出電流Ｉ１２と電流４３が等しく、制限電流Ｉ１８と電流Ｉ１３が等しい平衡状態となるように設定される。また、半導体装置２では、制限電流生成回路１４ａにおいて制限電流Ｉ１８の変動が制限設定電流Ｉ１５の変動のみに比例する構成となっている。つまり、半導体装置２では、電流Ｉ１６、電流Ｉ４１、制限電流Ｉ１８及び電流Ｉ４３は制限設定電流Ｉ１５の変動のみに依存して設定される。言い換えると、保護状態における半導体装置２の出力電流Ｉ１１は、実施の形態１において説明した（８）式における（Ｒ１１／Ｒ１０）の項がなくなった条件を満たす。

また、半導体装置２では、保護トランジスタ１３、ＮＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ４２、補償トランジスタ１６及びＮＭＯＳトランジスタ１９の閾値電圧ばらつきは、全て同じ方向にシフトするので、互いの閾値電圧ばらつきが相殺される。また、ＰＭＯＳトランジスタ１７、４１、１８の閾値電圧ばらつきも、全て同じ方向にシフトするので、互いの閾値電圧ばらつきが相殺される。従って、制限電流Ｉ１８及び電流Ｉ４３は、制限設定電流Ｉ１５により設定されるので、保護状態において保護トランジスタ１３に流れる電流Ｉ１３と検出トランジスタ１２に流れる検出電流Ｉ１２は制限設定電流Ｉ１５により設定されることになる。従って、保護状態における出力電流Ｉ１１は、制限設定電流Ｉ１５により制限されることになり、出力電流Ｉ１１の制限値のばらつきが抑制される。

上記説明より、実施の形態２にかかる半導体装置２においても、保護状態において出力電流Ｉ１１の制限値は（８）式における（Ｒ１１／Ｒ１０）の項がなくなった条件により設定される。このことから、半導体装置２においても、半導体装置１と同様に、出力電流Ｉ１１の制限値を保護トランジスタ１３のばらつきによらず一定に保つことが可能である。

実施の形態３
実施の形態３にかかる半導体装置３の回路図を図３に示す。図３に示すように、半導体装置３は、半導体装置２にチャージポンプ起動制御回路５０を追加したものである。チャージポンプ起動制御回路５０は、出力トランジスタ１１のゲートの電圧に基づきチャージポンプ回路２１に駆動信号の生成の開始を指示する。

チャージポンプ起動制御回路５０は、ＰＭＯＳトランジスタ５１、５４、ＮＭＯＳトランジスタ５２、５３を有する。ここで、ＰＭＯＳトランジスタ５１、５４は、ＰＭＯＳトランジスタ１７、１８、４１と同一プロセスで形成されるものである。また、ＮＭＯＳトランジスタ５２、５３は、保護トランジスタ１３等と同一のプロセスで形成されるものを用いる。

ＰＭＯＳトランジスタ５１は、ＰＭＯＳトランジスタ１７とカレントミラー接続される。ＰＭＯＳトランジスタ５４は、ソースが電源端子ＶＢに接続され、ゲートがＰＭＯＳトランジスタ１８のドレインに接続される。ＮＭＯＳトランジスタ５２は、ソースが接地端子に接続され、ドレインがＰＭＯＳトランジスタ５１のドレインに接続されと共にＮＭＯＳトランジスタ５２のゲートに接続される。ＮＭＯＳトランジスタ５３は、ゲートがＮＭＯＳトランジスタ５２のゲートと共通接続され、ソースが接地端子に接続され、ドレインがＰＭＯＳトランジスタ５４のドレインに接続される。そして、チャージポンプ起動制御回路５０の出力端子は、ＮＭＯＳトランジスタ５３のドレインとＰＭＯＳトランジスタ５４のドレインとの接続ノードである。チャージポンプ起動制御回路５０の出力端子は、出力端子の電圧によりチャージポンプ回路２１の動作を制御するチャージポンプ起動制御信号の論理レベルを設定する。

また、半導体装置３は、チャージポンプ起動制御回路５０が出力するチャージポンプ起動制御信号と制御信号２０との２つの信号に応じてチャージポンプ回路２１の動作を制御するためにＮＯＲ回路２４を有する。ＮＯＲ回路２４の第１の入力端子には、インバータ２２により反転された制御信号２０が入力され、第２の入力端子には、チャージポンプ起動制御信号が入力される。そして、ＮＯＲ回路２４は、制御信号２０がハイレベル（ハイアクティブの場合。ローアクティブの場合、インバータ２２は不要）かつチャージポンプ起動制御信号がロウレベルの場合にのみチャージポンプ回路２１に動作開始を指示する信号（ハイレベルの信号）をチャージポンプ回路２１に与える。

ここで、チャージポンプ回路２１に動作指示を与えるための半導体装置３の動作について説明する。まず、制御信号２０がハイレベルになると、ＮＭＯＳトランジスタ２３が遮断状態となる。そして、出力トランジスタ１１のゲートに制限電流生成回路１４ａが制限電流Ｉ１８を供給する。これにより、出力トランジスタ１１のゲートの電圧が上昇する。このとき、ＰＭＯＳトランジスタ１８のドレインの電圧は出力トランジスタ１１のゲートの電圧よりもダイオードＤ１０の順方向電圧だけ高い値となる。つまり、制限電流Ｉ１８の供給開始直後の状態では、出力トランジスタ１１のゲート電圧が低いため、ＰＭＯＳトランジスタ１８のドレインの電圧はＰＭＯＳトランジスタ５４を導通状態とする。つまり、出力トランジスタ１１のゲートの電圧が十分に上昇するまでは、チャージポンプ起動制御回路はチャージポンプ起動制御信号をハイレベルとする。

そして、出力トランジスタ１１のゲートの電圧の上昇に伴いＰＭＯＳトランジスタ１８のドレインの電圧が上昇し、出力トランジスタ１１のゲートの電圧がＰＭＯＳトランジスタ５４を遮断状態とする電圧に達すると、ＰＭＯＳトランジスタ５４が遮断状態となる。これにより、チャージポンプ起動制御信号がロウレベルとなる。このチャージポンプ起動制御信号のロウレベルへの切り替わりに応じてＮＯＲ回路２４の出力信号がハイレベルに遷移する。そして、チャージポンプ回路２１が起動し、昇圧電圧の生成が開始される。

ここで、半導体装置３においてチャージポンプ回路２１が起動するまでの時間ｔ１は、（９）式によって求めることができる。なお、（９）式において、Ｃｏｘは出力トランジスタのゲート容量を示し、Ｖｏｕｔは出力端子ＯＵＴの電圧を示す。

上記において説明したチャージポンプ起動制御回路５０は、図１に示す半導体装置１に対しても追加することができる。そこで、半導体装置１にチャージポンプ起動制御回路５０を追加した半導体装置４の回路図を図４に示す。半導体装置４においても、チャージポンプ起動制御回路５０の動作は、半導体装置３と実質的に同じであるため、説明を省略する。しかし、半導体装置４では、チャージポンプ回路２１が起動するまでの時間が半導体装置３とは異なる。半導体装置４では、チャージポンプ回路２１が起動するまでの時間ｔ２は（１０）式で求めることができる。

また、半導体装置３、４では、チャージポンプ起動制御回路５０により保護状態においてチャージポンプ回路２１の動作を停止させる。保護状態では、制限電流生成回路１４、１４ａから制限電流Ｉ１８が出力されるが、この制限電流Ｉ１８は保護トランジスタ１３を介してほぼ全てが出力端子ＯＵＴに排出される。そのため、出力トランジスタ１１のゲート電圧は、出力電圧と電源電圧ＶＣＣの中間的な電圧となる。そのため、ＰＭＯＳトランジスタ１８のドレイン電圧が動作状態よりも低下する。つまり、保護状態では、ＰＭＯＳトランジスタ５４が導通状態となり、チャージポンプ起動制御信号がハイレベルになる。そして、チャージポンプ起動制御信号がハイレベルの状態ではチャージポンプ回路２１は停止状態となる。保護状態において、チャージポンプ回路２１が停止状態になると、チャージポンプ回路２１が出力トランジスタ１１の保護動作に影響を及ぼさなくなる。また、保護状態にあるときにチャージポンプ回路２１を停止することで、チャージポンプ回路２１による電力消費を抑制することができる。

上記説明より、チャージポンプ起動制御回路５０を用いることで、チャージポンプ回路２１が起動するまでの時間を制限電流Ｉ１８の電流値によって制御することができる。なお、（９）、（１０）式より、チャージポンプ起動制御回路５０は、実施の形態２にかかる半導体装置２に追加した方が、起動時間を算出するための変数が少なくより効果的であることがわかる。また、半導体装置３、４ともに、チャージポンプ起動制御回路５０は、出力トランジスタ１１の出力電流Ｉ１１が制限される保護状態において、ＰＭＯＳトランジスタ５４を導通状態とすることでチャージポンプ起動制御信号をハイレベルに遷移させ、チャージポンプ回路２１の動作を停止させることができる。このようにチャージポンプ回路２１を保護状態において停止させることで、出力トランジスタ１１のゲートの電圧がチャージポンプ回路２１の影響を受けることがないため、保護状態における出力電流Ｉ１１の制限動作をより精度よく行うことができる。加えて、保護状態にあるときにチャージポンプ回路２１を停止することで、チャージポンプ回路２１による電力消費を抑制することができる。

本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の実施の形態では、出力トランジスタ、検出トランジスタ、保護トランジスタおよび補償トランジスタにＮチャネル型ＭＯＳＦＥＴを用いた例を示したが、これらにＰチャネル型ＭＯＳＦＥＴを用いた回路に対しても、本発明の趣旨に従って適用することができる。また、図１〜図４に示したチャージポンプ回路２１は、２倍昇圧回路の一例であり、他の回路や３倍以上の昇圧電圧を生成する回路としても良い。さらに、図３、図４に示したチャージポンプ起動制御回路５０の構成は、チャージポンプ起動制御回路５０の構成の一例であり他の構成によっても実現することが可能である。

１〜４ 半導体装置
４ 半導体装置
１０ 電源
１１ 出力トランジスタ
１２ 検出トランジスタ
１３ 保護トランジスタ
１４、１４ａ 制限電流生成回路
１５ 電流源
１６ 補償トランジスタ
１７、１８、３１、４１、５１、５４ ＰＭＯＳトランジスタ
１９ ＮＭＯＳトランジスタ
２０ 制御信号
２１ チャージポンプ回路
２２、３３〜３６ インバータ
２３、４２、４３、５２、５３ ＮＭＯＳトランジスタ
２４ ＮＯＲ回路
３０ クロック生成回路
３２ ＮＡＮＤ回路
４３ ＮＭＯＳトランジスタ
５０ チャージポンプ起動制御回路
Ｃ３１、Ｃ３２ コンデンサ
Ｄ１０、Ｄ３１、Ｄ３２ ダイオード
Ｉ１１ 出力電流
Ｉ１２ 検出電流
Ｉ１５ 制限設定電流
Ｉ１８ 制限電流
Ｒ１０ 検出抵抗
Ｒ１１ 補償抵抗
Ｒ３１ 抵抗
ＲＬ 負荷

Claims (17)

1. 駆動信号入力端子に制御端子が接続され、電源端子に第１の端子が接続され、出力端子に第２の端子が接続される出力トランジスタと、
   前記出力トランジスタの前記制御端子に制御端子が共通接続され、前記電源端子に第１の端子が接続され、前記出力トランジスタに流れる電流をモニタして出力電流に比例する検出電流を生成する検出トランジスタと、
   前記検出トランジスタの第２の端子と前記出力端子との間に接続される検出抵抗を有し、前記検出電流に基づき検出電圧を生成する検出電圧生成部と、
   前記出力トランジスタの前記制御端子に第１の端子が接続され、前記出力端子に第２の端子が接続され、前記検出電圧が予め設定された閾値電圧に達すると前記出力トランジスタの前記制御端子から前記出力端子に電流を引き抜く保護トランジスタと、
   前記保護トランジスタに電流が流れる状態において前記出力トランジスタに流れる出力電流を設定する制限電流を前記保護トランジスタの前記第１の端子に供給する制限電流生成回路と、
   を有し、
   前記制限電流生成回路は、
   電流源と、
   前記電流源と接地端子との間に設けられた補償抵抗と、
   前記補償抵抗と前記電流源との接続ノードに生成される電圧が制御端子に供給され、前記接地端子に第２の端子が接続される補償トランジスタと、
   前記補償トランジスタに流れる電流に基づき前記制限電流を生成する第１のカレントミラー回路と、
   を有する半導体装置。
2. 前記検出抵抗及び前記補償抵抗の抵抗値は、互いに同一の方向に特性がシフトする製造ばらつきを有し、前記保護トランジスタ及び前記補償トランジスタの閾値電圧は、互いに同一の方向に特性がシフトする製造ばらつきを有する、請求項１に記載の半導体装置。
3. 前記保護トランジスタ及び前記補償トランジスタは、横型のＮＭＯＳトランジスタである請求項１又は２に記載の半導体装置。
4. 前記検出抵抗及び前記補償抵抗は、それぞれのサイズが互いに等しく、前記前記保護トランジスタ及び前記補償トランジスタは、それぞれのサイズが互いに等しい請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記検出抵抗は、第１の端子が前記検出トランジスタの前記第２の端子に接続され、第２の端子が前記出力端子に接続された第１のトランジスタにより構成され、
   前記補償抵抗は、制御端子と第１の端子が前記接続ノードに接続され、第２の端子が前記接地端子に接続された第２のトランジスタにより構成され、前記第２のトランジスタは前記補償トランジスタとともに第４のカレントミラー回路を構成し、
   前記検出電圧生成部は、更に、前記第１のトランジスタとともに第３のカレントミラー回路を構成する第３のトランジスタを有し、
   前記制限電流生成回路は、更に、前記第３のトランジスタに流れる電流を前記補償トランジスタに流れる電流に基づいて生成する第２のカレントミラー回路を有する請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記保護トランジスタ、前記補償トランジスタ及び前記第１乃至第３のトランジスタは、互いに同一の方向に特性がシフトする製造ばらつきを有する請求項５に記載の半導体装置。
7. 前記保護トランジスタ、前記補償トランジスタ及び前記第１乃至第３のトランジスタは、横型のＮＭＯＳトランジスタである請求項５又は６に記載の半導体装置。
8. 前記保護トランジスタ、前記補償トランジスタ及び前記第１乃至第３のトランジスタは、それぞれのサイズが互いに等しい請求項５乃至７のいずれか１項に記載の半導体装置。
9. 前記第２のカレントミラー回路は、
   前記第１のＰＭＯＳトランジスタと、
   第１端子が前記電源端子に接続され、制御端子が前記第１のＰＭＯＳトランジスタの前記制御端子に接続され、第２端子に前記第３のトランジスタの制御端子及び第２端子が接続された第３のＰＭＯＳトランジスタを有する請求項５乃至８のいずれか１項に記載の半導体装置。
10. 前記第１乃至第３のＰＭＯＳトランジスタは、それぞれのサイズが互いに等しい請求項９に記載の半導体装置。
11. 前記第１のカレントミラー回路は、
    第１端子が前記電源端子に接続され、制御端子及び第２端子が前記補償トランジスタの前記第２端子に共通接続された第１のＰＭＯＳトランジスタと、
    第１端子が前記電源端子に接続され、制御端子が前記第１のＰＭＯＳトランジスタの前記制御端子に接続され、第２端子に前記制限電流を生成する第２のＰＭＯＳトランジスタと、
    を有する請求項１乃至１０のいずれか１項に記載の半導体装置。
12. 前記第１及び第２のＰＭＯＳトランジスタは、それぞれのサイズが互いに等しい請求項１１に記載の半導体装置。
13. 電源電圧を昇圧して駆動信号を生成して前記駆動信号入力端子に供給するチャージポンプ回路と、
    前記出力トランジスタの前記制御端子の電圧に基づき前記チャージポンプ回路に前記駆動信号の生成の開始を指示するチャージポンプ起動制御信号を出力するチャージポンプ起動制御回路と、
    を備える請求項１乃至１２のいずれか１項に記載の半導体装置。
14. 前記制限電流生成回路において前記制限電流を出力する制限電流出力端子に逆流電流が流れ込むことを防止する逆流防止素子を備える請求項１３に記載の半導体装置。
15. 前記逆流防止素子は、ポリシリコンダイオードである請求項１４に記載の半導体装置。
16. 前記第１の端子はドレイン端子であり、前記第２の端子はソース端子であり、前記制御端子は、ゲート端子である請求項１乃至１５のいずれか１項に記載の半導体装置。
17. 前記出力トランジスタ及び前記検出トランジスタは、縦型ＮＭＯＳトランジスタである請求項１乃至１６のいずれか１項に記載の半導体装置。

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