JP5321126B2 - アナログスイッチ回路 - Google Patents

Description

本発明は、アナログスイッチ回路に関する。

アナログスイッチ回路は、アナログ信号のスイッチングに用いられる。アナログ信号の信号経路で用いられるアナログスイッチ回路の特性として、スイッチのオン抵抗が信号波形に歪みを与えないことが重要である。

特開２００８−３５１５３号公報には、オン抵抗を一定に保つ回路が開示されている。しかし、この回路は、周波数が低い信号には効果を発揮しない。また、ゲート及びソース／ドレイン間電圧を１／２ＶＤＤまでしかかけられないために、オン抵抗を十分に下げることができないといった問題がある。

下記の非特許文献１には、サンプリングスイッチのオン抵抗を一定に保つブートストラップ回路が開示されている。しかし、オン／オフを繰り返すため連続動作できず、アナログスイッチとしての使用に適さない。すなわち、周波数の低い連続信号に対応した構成ではなく、アナログスイッチとして実用的ではない。

特開２００８−３５１５３号公報

IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.34 NO.5,MAY 1999 "A 1.5-V,10-bit, 14.3-MS/s CMOS Pipeline Analog to Digital Converter "

本発明の目的は、入力信号電圧が変化する場合にも、オン抵抗の変動によって入力信号波形に生ずる歪みを低減し、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができるアナログスイッチ回路を提供することである。

本発明の一観点によれば、ソース端子が第１のスイッチ端子に接続され、ドレイン端子が第２のスイッチ端子に接続される第１の電界効果トランジスタと、第１の容量と、第２の容量と、前記第１の容量の一方の端子に直流電圧を入力し、前記第１の容量の他方の端子に基準電圧を入力するための第１のスイッチ回路と、前記第１の容量及び前記第２の容量を並列に接続するための第２のスイッチ回路と、前記第１の電界効果トランジスタのゲート端子とソース端子との間に前記第２の容量を接続するための第３のスイッチ回路と、第３の容量と、前記第３の容量の一方の端子に前記直流電圧を入力し、前記第３の容量の他方の端子に前記基準電圧を入力するための第４のスイッチ回路と、前記第２の容量及び前記第３の容量とを並列に接続するための第５のスイッチ回路と、を有することを特徴とするアナログスイッチ回路が提供される。

第１の電界効果トランジスタのゲート端子及びソース端子間電圧を一定値に保つことができるので、第１の電界効果トランジスタのオン抵抗を一定値に保つことができる。また、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができる。これにより、入力信号電圧が変化する場合にも、入力信号波形に生ずる歪みを低減することができる。

トランスファゲートのアナログスイッチ回路の構成を示す回路図である。 図１のトランスファゲートのオン抵抗特性を示すグラフである。 本発明の第１の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 図４（Ａ）〜（Ｃ）は図３のアナログスイッチ回路の動作を説明するための回路図である。 本発明の第２の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第３の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第４の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第５の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第６の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第７の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第８の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第９の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第１０の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 本発明の第１１の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 図１４のアナログスイッチ回路の動作例を示すタイミングチャートである。 図１５のタイミングチャートの一部の拡大図である。 本発明の第１２の実施形態によるアナログスイッチ回路の構成例を示す回路図である。 図１７のアナログスイッチ回路の動作例を示すタイミングチャートである。 本発明の第１３の実施形態によるアナログスイッチ回路の構成例を示す回路図である。

（参考技術）
図１は、トランスファゲートのアナログスイッチ回路の構成を示す回路図である。ｎチャネル電界効果トランジスタ１０１は、ソースが第１のスイッチ端子ＩＮ＿Ａに接続され、ドレインが第２のスイッチ端子ＩＮ＿Ｂに接続される。スイッチ素子１０３は、ｎチャネル電界効果トランジスタ１０１のゲート及び基準電位ノード間に接続される。スイッチ素子１０４は、ｎチャネル電界効果トランジスタ１０１のゲート及び直流電圧ノード間に接続される。ｐチャネル電界効果トランジスタ１０２は、ソースが第１のスイッチ端子ＩＮ＿Ａに接続され、ドレインが第２のスイッチ端子ＩＮ＿Ｂに接続される。スイッチ素子１０５は、ｐチャネル電界効果トランジスタ１０２のゲート及び基準電位ノード間に接続される。スイッチ素子１０６は、ｐチャネル電界効果トランジスタ１０２のゲート及び直流電圧ノード間に接続される。

スイッチ素子１０４及び１０５がオンし、スイッチ素子１０３及び１０６がオフすると、トランジスタ１０１及び１０２がオンし、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間をアナログ信号が通過する。

また、スイッチ素子１０４及び１０５がオフし、スイッチ素子１０３及び１０６がオンすると、トランジスタ１０１及び１０２がオフし、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間をアナログ信号が通過できない。

図２は、図１のトランスファゲートのオン抵抗特性を示すグラフである。横軸は通過するアナログ信号の電圧Ｖｄを示し、縦軸はトランスファゲートのオン抵抗Ｒｏｎを示す。２個の破線は、トランジスタ１０１及び１０２のオン抵抗特性を示す。実線は、トランスファゲートのオン抵抗特性を示し、２個の破線の合成特性として表わされる。トランスファゲートのオン特性は、アナログ信号の電圧Ｖｄに対して一定値ではなく、特に中間電圧付近において高くなる。これでは、アナログ信号の電圧Ｖｄが連続的に変化した際に、アナログ信号の波形に歪みが生じてしまう。

以下、入力信号電圧Ｖｄが変化する場合にも、オン抵抗Ｒｏｎの変動によって入力信号波形に生ずる歪みを低減することができる実施形態を説明する。

（第１の実施形態）
図３は、本発明の第１の実施形態によるアナログスイッチ回路の構成例を示す回路図である。第１の電界効果トランジスタＭＮは、ｎチャネル電界効果トランジスタであり、ソースが第１のスイッチ端子ＩＮ＿Ａに接続され、ドレインが第２のスイッチ端子ＩＮ＿Ｂに接続される。第１の容量ＣＰ及び第２の容量ＣＡは、電荷を充電するための容量である。第１のスイッチ素子Ｓ１ＨＰは、直流電源ＶＤＤの直流電圧ノード及び第１の容量ＣＰの第１の端子間に接続される。第２のスイッチ素子Ｓ１ＬＰは、直流電源ＶＤＤの基準電位ノード（例えばグランド電位ノード）及び第１の容量ＣＰの第２の端子間に接続される。第３のスイッチ素子Ｓ１ＨＳは、第１の容量ＣＰの第１の端子及び第２の容量ＣＡの第１の端子間に接続される。第４のスイッチ素子Ｓ１ＬＳは、第１の容量ＣＰの第２の端子及び第２の容量ＣＡの第２の端子間に接続される。第５のスイッチ素子Ｓ２ＨＳは、第２の容量ＣＡの第１の端子及び第１の電界効果トランジスタＭＮのゲート間に接続される。第６のスイッチ素子Ｓ２ＬＳは、第２の容量ＣＡの第２の端子及び第１の電界効果トランジスタＭＮのソース間に接続される。第７のスイッチ素子Ｓ２ＨＧは、第１の電界効果トランジスタＭＮのゲート及び基準電位ノード間に接続される。

第１のスイッチ素子Ｓ１ＨＰ及び第２のスイッチ素子Ｓ１ＬＰは、第１のスイッチ回路を構成し、直流電源ＶＤＤの直流電圧ノードと基準電位ノードとの間に第１の容量ＣＰを接続するためのスイッチ回路である。

第３のスイッチ素子Ｓ１ＨＳ及び第４のスイッチ素子Ｓ１ＬＳは、第２のスイッチ回路を構成し、第１の容量ＣＰ及び第２の容量ＣＡを並列に接続するためのスイッチ回路である。

第５のスイッチ素子Ｓ２ＨＳ及び第６のスイッチ素子Ｓ２ＬＳは、第３のスイッチ回路を構成し、第１の電界効果トランジスタＭＮのゲートとソースとの間に第２の容量ＣＡを接続するためのスイッチ回路である。

図４（Ａ）〜（Ｃ）は、図３のアナログスイッチ回路の動作を説明するための回路図である。まず、図４（Ａ）及び（Ｂ）を参照しながら、アナログスイッチ回路のオン状態の動作を説明する。図４（Ａ）において、スイッチ素子Ｓ１ＨＰ，Ｓ１ＬＰ，Ｓ２ＨＳ及びＳ２ＬＳがオンし、スイッチ素子Ｓ１ＨＳ，Ｓ１ＬＳ及びＳ２ＨＧがオフする。すると、第１の容量ＣＰには、直流電源ＶＤＤの直流電圧が充電される。次に、図４（Ｂ）において、スイッチ素子Ｓ１ＨＰ，Ｓ１ＬＰ及びＳ２ＨＧがオフし、スイッチ素子Ｓ１ＨＳ，Ｓ１ＬＳ，Ｓ２ＨＳ及びＳ２ＬＳがオンする。すると、第２の容量ＣＡは、第１の容量ＣＰの電圧を充電する。第１の電界効果トランジスタＭＮのゲートおよびソース間には、第１の容量ＣＰ及び第２の容量ＣＡの直流電圧が供給される。その後、図４（Ａ）のスイッチ素子の状態と図４（Ｂ）のスイッチ素子の状態とを交互に繰り返す。

これにより、第１の電界効果トランジスタＭＮは、オンし、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間をアナログ信号が通過する。第１の電界効果トランジスタＭＮは、ゲート及びソース間電圧が一定値に維持され、オン抵抗も一定値を維持する。第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間を通過するアナログ信号の電圧にかかわらず、第１の電界効果トランジスタＭＮのオン抵抗が一定値になるので、通過するアナログ信号の波形の歪みを防止することができる。また、アナログ信号が低周波数であっても、アナログスイッチ回路は動作するので、アナログスイッチ回路は広帯域のアナログ信号を通過させることができる。

以上のように、スイッチ素子Ｓ１ＨＰ及びＳ１ＬＰの組みはほぼ同時に動作し、スイッチ素子Ｓ１ＨＳ及びＳ１ＬＳの組みはほぼ同時に動作する。また、各組みは同時にオンになることがない。図４（Ａ）に示すように、スイッチ素子Ｓ１ＨＰ及びＳ１ＬＰをオン、スイッチ素子Ｓ１ＨＳ及びＳ１ＬＳをオフにし、第１の容量ＣＰに充電する。次に、図４（Ｂ）に示すように、スイッチ素子Ｓ１ＨＰ及びＳ１ＬＰをオフ、スイッチ素子Ｓ１ＨＳ及びＳ１ＬＳをオンにし、第１の容量ＣＰの電荷を第２の容量ＣＡに充電する。スイッチ素子Ｓ２ＨＳ及びＳ２ＬＳがオンのため、第１の電界効果トランジスタＭＮのゲート電位は、（第１のスイッチ端子ＩＮ＿Ａの電位＋第２の容量ＣＡに充電された電位）になる。また、第１の電界効果トランジスタＭＮのソース電位は、第１のスイッチ端子ＩＮ＿Ａの電位と同じになる。そのため、第１の電界効果トランジスタＭＮのゲート及びソース間電圧は、第２の容量ＣＡに充電された電圧で一定になる。第１の電界効果トランジスタＭＮのバイアス電圧が一定になるため、第１の電界効果トランジスタＭＮのオン抵抗は一定になる。第１の電界効果トランジスタＭＮのオン抵抗を一定にすることにより、通過するアナログ信号の低歪み特性を実現することができる。

次に、図４（Ｃ）を参照しながら、アナログスイッチ回路のオフ状態の動作を説明する。スイッチ素子Ｓ１ＨＰ，Ｓ１ＬＰ，Ｓ１ＨＳ，Ｓ１ＬＳ及びＳ２ＨＧがオンし、スイッチ素子Ｓ２ＨＳ及びＳ２ＬＳがオフする。第１の電界効果トランジスタＭＮは、ゲートが基準電位ノードと同じ電位になり、ソースが第１のスイッチ端子ＩＮ＿Ａと同じ電位になる。これにより、第１の電界効果トランジスタＭＮは、オフし、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間のアナログ信号を遮断する。

（第２の実施形態）
図５は、本発明の第２の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態では、第１の電界効果トランジスタＭＮがｐチャネル電界効果トランジスタである場合を説明する。以下、本実施形態が第１の実施形態と異なる点を説明する。

ｐチャネル電界効果トランジスタＭＮは、ソースが第１のスイッチ端子ＩＮ＿Ａに接続され、ドレインが第２のスイッチ端子ＩＮ＿Ｂに接続される。第３のスイッチ素子Ｓ１ＨＳは、第１の容量ＣＰの第１の端子及び第２の容量ＣＡの第２の端子間に接続される。第４のスイッチ端子Ｓ１ＬＳは、第１の容量ＣＰの第２の端子及び第２の容量ＣＡの第１の端子間に接続される。第５のスイッチ素子Ｓ２ＨＳは、第２の容量ＣＡの第１の端子及びｐチャネル電界効果トランジスタＭＮのゲート間に接続される。第６のスイッチ素子Ｓ２ＬＳは、第２の容量ＣＡの第２の端子及びｐチャネル電界効果トランジスタＭＮのソース間に接続される。第７のスイッチ素子Ｓ２ＨＧは、ｐチャネル電界効果トランジスタＭＮのゲート及び直流電源ＶＤＤの直流電圧ノード間に接続される。

本実施形態のアナログスイッチ回路の動作は、第１の実施形態と同様である。アナログスイッチ回路のオン状態では、ｐチャネル電界効果トランジスタＭＮのゲートには、ソースに対して直流電源ＶＤＤの直流電圧分低い電位が第２の容量ＣＡから供給される。これにより、ｐチャネル電界効果トランジスタＭＮは、オンする。ｐチャネル電界効果トランジスタＭＮのバイアス電圧が一定になるため、ｐチャネル電界効果トランジスタＭＮのオン抵抗は一定になる。ｐチャネル電界効果トランジスタＭＮのオン抵抗を一定にすることにより、通過するアナログ信号の低歪み特性を実現することができる。本実施形態は、第１の実施形態と同様の効果を得ることができる。

また、アナログスイッチ回路のオフ状態では、第７のスイッチ素子Ｓ２ＨＧがオンする。ｐチャネル電界効果トランジスタＭＮは、ゲートが直流電源ＶＤＤの直流電圧と同じ電位になり、ソースが第１のスイッチ素子ＩＮ＿Ａと同じ電位になる。これにより、ｐチャネル電界効果トランジスタＭＮは、オフする。

（第３の実施形態）
図６は、本発明の第３の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第１の実施形態のアナログスイッチ回路に対して、第２の実施形態のアナログスイッチ回路を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

第２の電界効果トランジスタＭＰは、ｐチャネル電界効果トランジスタであり、ソースが第１のスイッチ端子ＩＮ＿Ａに接続され、ドレインが第２のスイッチ端子ＩＮ＿Ｂに接続される。第３の容量ＣＰ２及び第４の容量ＣＡ２は、電荷を充電するための容量である。第７のスイッチ素子Ｓ３ＨＰは、直流電源ＶＤＤの直流電圧ノード及び第３の容量ＣＰ２の第１の端子間に接続される。第８のスイッチ素子Ｓ３ＬＰは、直流電源ＶＤＤの基準電位ノード（例えばグランド電位ノード）及び第３の容量ＣＰ２の第２の端子間に接続される。第９のスイッチ素子Ｓ３ＨＳは、第３の容量ＣＰ２の第１の端子及び第４の容量ＣＡ２の第２の端子間に接続される。第１０のスイッチ素子Ｓ３ＬＳは、第３の容量ＣＰ２の第２の端子及び第４の容量ＣＡ２の第１の端子間に接続される。第１１のスイッチ素子Ｓ４ＨＳは、第４の容量ＣＡ２の第１の端子及び第２の電界効果トランジスタＭＰのゲート間に接続される。第１２のスイッチ素子Ｓ４ＬＳは、第４の容量ＣＡ２の第２の端子及び第２の電界効果トランジスタＭＰのソース間に接続される。第１３のスイッチ素子Ｓ４ＨＧは、第２の電界効果トランジスタＭＰのゲート及び直流電源ＶＤＤの直流電圧ノード間に接続される。

本実施形態は、第１及び第２の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。

（第４の実施形態）
図７は、本発明の第４の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第１の実施形態のアナログスイッチ回路に対して、第６のスイッチ素子Ｓ２ＬＳを削除し、面積を低減するものである。第２の容量ＣＡの第２の端子は、第１の電界効果トランジスタＭＮのソースに直接接続される。本実施形態は、第１の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。

（第５の実施形態）
図８は、本発明の第５の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第１の実施形態のアナログスイッチ回路に対して、第５のスイッチ素子Ｓ２ＨＳを削除し、面積を低減するものである。第２の容量ＣＡの第１の端子は、第１の電界効果トランジスタＭＮのゲートに直接接続される。本実施形態は、第１の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。

（第６の実施形態）
図９は、本発明の第６の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第３の実施形態のアナログスイッチ回路に対して、第１の容量ＣＰ及び第３の容量ＣＰ２を共通化し、面積を低減するものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

本実施形態が第１の実施形態に対して追加される素子を説明する。第２の電界効果トランジスタＭＰは、ｐチャネル電界効果トランジスタであり、ソースが第１のスイッチ端子ＩＮ＿Ａに接続され、ドレインが第２のスイッチ端子ＩＮ＿Ｂに接続される。第３の容量ＣＡ２は、電荷を充電するための容量である。第８のスイッチ素子Ｓ３ＨＳは、第１の容量ＣＰの第１の端子及び第３の容量ＣＡ２の第２の端子間に接続される。第９のスイッチ素子Ｓ３ＬＳは、第１の容量ＣＰの第２の端子及び第３の容量ＣＡ２の第１の端子間に接続される。第１０のスイッチ素子Ｓ４ＨＳは、第３の容量ＣＡ２の第１の端子及び第２の電界効果トランジスタＭＰのゲート間に接続される。第１１のスイッチ素子Ｓ４ＬＳは、第３の容量ＣＡ２の第２の端子及び第２の電界効果トランジスタＭＰのソース間に接続される。第１２のスイッチ素子Ｓ４ＨＧは、第２の電界効果トランジスタＭＰのゲート及び直流電源ＶＤＤの直流電圧ノード間に接続される。

アナログスイッチのオン動作中は、第２の容量ＣＡ及び第３の容量ＣＡ２が基準電位ノードに繋がらないように構成すれば、第１の容量ＣＰから第２の容量ＣＡ及び第３の容量ＣＡ２の両方に充電できる。

以上のように、第２の電界効果トランジスタＭＰは、第１の電界効果トランジスタＭＮとは逆極性の電界効果トランジスタである。第８のスイッチ素子Ｓ３ＨＳ及び第９のスイッチ素子Ｓ３ＬＳは、第４のスイッチ回路を構成し、第１の容量ＣＰ及び第３の容量ＣＡ２を並列に接続するためのスイッチ回路である。第１０のスイッチ素子Ｓ４ＨＳ及び第１１のスイッチ素子Ｓ４ＬＳは、第５のスイッチ回路を構成し、第２の電界効果トランジスタＭＰのゲートとソースとの間に第３の容量ＣＡ２を接続するためのスイッチ回路である。本実施形態は、第３の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。

（第７の実施形態）
図１０は、本発明の第７の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第１の実施形態のアナログスイッチ回路に対して、検出回路１００１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。検出回路１００１は、第１の電界効果トランジスタＭＮのゲート及びソース間電圧を検出し、第１の電界効果トランジスタのゲート及びソース間電圧に応じて第１のスイッチ回路（第１のスイッチ素子Ｓ１ＨＰ及び第２のスイッチ素子Ｓ１ＬＰ）及び第２のスイッチ回路（第３のスイッチ素子Ｓ１ＨＳ及び第４のスイッチ素子Ｓ１ＬＳ）を制御する。具体的には、検出回路１００１は、図４（Ｂ）の状態において第１の電界効果トランジスタＭＮのゲート及びソース間電圧が閾値未満になると、図４（Ａ）の状態に第１のスイッチ回路（第１のスイッチ素子Ｓ１ＨＰ及び第２のスイッチ素子Ｓ１ＬＰ）及び第２のスイッチ回路（第３のスイッチ素子Ｓ１ＨＳ及び第４のスイッチ素子Ｓ１ＬＳ）を制御し、その後に図４（Ｂ）の状態に第１のスイッチ回路（第１のスイッチ素子Ｓ１ＨＰ及び第２のスイッチ素子Ｓ１ＬＰ）及び第２のスイッチ回路（第３のスイッチ素子Ｓ１ＨＳ及び第４のスイッチ素子Ｓ１ＬＳ）を制御する。これにより、第１の容量ＣＰ及び第２の容量ＣＡの充電動作を最適化することができる。また、省消費電流及び第２の容量ＣＡのサイズを最適化することができ、面積を低減することができる。また、第２の容量ＣＡを充電する頻度を減らすことができ、消費電力を低減することができる。また、本実施形態は、第１の実施形態と同様の効果を得ることができる。

（第８の実施形態）
図１１は、本発明の第８の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第１の実施形態のアナログスイッチ回路を複数設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。第１の電界効果トランジスタＭＮは、第１のアナログスイッチである。第２の電界効果トランジスタＭＮ３は、第２のアナログスイッチである。第３の電界効果トランジスタＭＮ４は、第３のアナログスイッチである。

本実施形態が第１の実施形態に対して追加される素子を説明する。第２の電界効果トランジスタＭＮ３は、ｎチャネル電界効果トランジスタであり、ソースが第３のスイッチ端子ＩＮ＿Ａ３に接続され、ドレインが第４のスイッチ端子ＩＮ＿Ｂ３に接続される。第３の容量ＣＡ３は、電荷を充電するための容量である。第８のスイッチ素子Ｓ３ＨＰは、第１の容量ＣＰの第１の端子及び第３の容量ＣＡ３の第１の端子間に接続される。第９のスイッチ素子Ｓ３ＬＰは、第１の容量ＣＰの第２の端子及び第３の容量ＣＡ３の第２の端子間に接続される。第１０のスイッチ素子Ｓ３ＨＳは、第３の容量ＣＡ３の第１の端子及び第２の電界効果トランジスタＭＮ３のゲート間に接続される。第１１のスイッチ素子Ｓ３ＬＳは、第３の容量ＣＡ３の第２の端子及び第２の電界効果トランジスタＭＮ３のソース間に接続される。第１２のスイッチ素子Ｓ３ＨＧは、第２の電界効果トランジスタＭＮ３のゲート及び基準電位ノード間に接続される。

第８のスイッチ素子Ｓ３ＨＰ及び第９のスイッチ素子Ｓ３ＬＰは、第４のスイッチ回路を構成し、第１の容量ＣＰ及び第３の容量ＣＡ３を並列に接続するためのスイッチ回路である。第１０のスイッチ素子Ｓ３ＨＳ及び第１１のスイッチ素子Ｓ３ＬＳは、第５のスイッチ回路を構成し、第２の電界効果トランジスタＭＮ３のゲートとソースとの間に第３の容量ＣＡ３を接続するためのスイッチ回路である。第２の電界効果トランジスタＭＮ３がオンすると、第３のスイッチ端子ＩＮ＿Ａ３及び第４のスイッチ端子ＩＮ＿Ｂ３間をアナログ信号が通過する。

第３の電界効果トランジスタＭＮ４は、ｎチャネル電界効果トランジスタであり、ソースが第５のスイッチ端子ＩＮ＿Ａ４に接続され、ドレインが第６のスイッチ端子ＩＮ＿Ｂ４に接続される。第４の容量ＣＡ４は、電荷を充電するための容量である。第１３のスイッチ素子Ｓ４ＨＰは、第１の容量ＣＰの第１の端子及び第４の容量ＣＡ４の第１の端子間に接続される。第１４のスイッチ素子Ｓ４ＬＰは、第１の容量ＣＰの第２の端子及び第４の容量ＣＡ４の第２の端子間に接続される。第１５のスイッチ素子Ｓ４ＨＳは、第４の容量ＣＡ４の第１の端子及び第３の電界効果トランジスタＭＮ４のゲート間に接続される。第１６のスイッチ素子Ｓ４ＬＳは、第４の容量ＣＡ４の第２の端子及び第３の電界効果トランジスタＭＮ４のソース間に接続される。第１７のスイッチ素子Ｓ４ＨＧは、第３の電界効果トランジスタＭＮ４のゲート及び基準電位ノード間に接続される。

第１３のスイッチ素子Ｓ４ＨＰ及び第１４のスイッチ素子Ｓ４ＬＰは、第６のスイッチ回路を構成し、第１の容量ＣＰ及び第４の容量ＣＡ４を並列に接続するためのスイッチ回路である。第１５のスイッチ素子Ｓ４ＨＳ及び第１６のスイッチ素子Ｓ４ＬＳは、第７のスイッチ回路を構成し、第３の電界効果トランジスタＭＮ４のゲートとソースとの間に第４の容量ＣＡ４を接続するためのスイッチ回路である。第３の電界効果トランジスタＭＮ４がオンすると、第５のスイッチ端子ＩＮ＿Ａ４及び第６のスイッチ端子ＩＮ＿Ｂ４間をアナログ信号が通過する。

以上、３個のアナログスイッチを設ける例を説明したが、同様に４個以上のアナログスイッチを設けることができる。複数のアナログスイッチは、それぞれ独立にオン／オフを制御することができる。また、複数のアナログスイッチについて、第１の容量ＣＰを共通化することができるので、第１の容量ＣＰの数を減らし、第１のスイッチ素子Ｓ１ＨＰ及び第２のスイッチ素子Ｓ１ＬＰの数を減らし、面積を低減することができる。

（第９の実施形態）
図１２は、本発明の第９の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第１の実施形態のアナログスイッチ回路に対して、可変直流電源ＶＤＤを設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。可変直流電源ＶＤＤの直流電圧ノードは第１のスイッチ素子Ｓ１ＨＰを介して第１の容量ＣＰの第１の端子に接続され、可変直流電源ＶＤＤの基準電位ノードは第２のスイッチ素子Ｓ１ＬＰを介して第１の容量ＣＰの第２の端子に接続される。可変直流電源ＶＤＤは、可変直流電圧を供給する。可変直流電源ＶＤＤは、直流電圧及び０Ｖを第１の電界効果トランジスタＭＮのゲートに供給することができるので、図３の第５のスイッチ素子Ｓ２ＨＳ及び第７のスイッチ素子Ｓ２ＨＧを削除し、面積を低減することができる。第２の容量ＣＡの第１の端子は、直接第１の電界効果トランジスタＭＮのゲートに接続される。スイッチ素子Ｓ１ＨＰ及びＳ１ＨＳをオンし、可変直流電源ＶＤＤが０Ｖを第１の電界効果トランジスタＭＮのゲートに供給することにより、アナログスイッチ回路をオフ状態にすることができる。アナログスイッチ回路のオン状態は、第１の実施形態と同様である。この回路の動作の詳細は、後に図１４を参照しながら説明する。また、可変直流電源ＶＤＤは、第１の電界効果トランジスタＭＮのゲート電圧を可変にすることができるので、第１の電界効果トランジスタＭＮの抵抗を制御することができる。これにより、第１の電界効果トランジスタＭＮを可変抵抗として機能させることができる。

（第１０の実施形態）
図１３は、本発明の第１０の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第１の実施形態のアナログスイッチ回路に対して、第８のスイッチ素子ＳＢＳ及び第９のスイッチ素子ＳＢＧを追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。第８のスイッチ素子ＳＢＳは、第１の電界効果トランジスタＭＮのバックゲート及びソース間に接続される。第９のスイッチ素子ＳＢＧは、第１の電界効果トランジスタＭＮのバックゲート及び基準電位ノード間に接続される。第８のスイッチ素子ＳＢＳ及び第９のスイッチ素子ＳＢＧは、バックゲートスイッチ回路を構成し、第１の電界効果トランジスタＭＮのバックゲートをソース又は基準電位ノードに接続するためのスイッチ回路である。第１の電界効果トランジスタＭＮがオン状態の時には、第８のスイッチ素子ＳＢＳをオンにし、第９のスイッチ素子ＳＢＧをオフにする。また、第１の電界効果トランジスタＭＮがオフ状態の時には、第８のスイッチ素子ＳＢＳをオフにし、第９のスイッチ素子ＳＢＧをオンにする。第１の電界効果トランジスタＭＮは、ゲート及びソース間電圧が一定でも、ゲート及びバックゲート間電圧の影響でオン抵抗が僅かに変化する。第１の電界効果トランジスタＭＮがオンの時、バックゲートの電位を第１のスイッチ端子ＩＮ＿Ａの電位と同じにすることにより、この影響を除去することができる。上記のバックゲート効果の影響を除去することにより、第１の電界効果トランジスタＭＮのオン抵抗をより一定に保つことができ、信号の歪み特性をより低減することができる。

（第１１の実施形態）
図１４は本発明の第１１の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、図１５は図１４のアナログスイッチ回路の動作例を示すタイミングチャートであり、図１６は図１５のタイミングチャートの一部の拡大図である。本実施形態は、第９の実施形態のアナログスイッチ回路のより具体的な例を示す。以下、本実施形態が第９の実施形態と異なる点を説明する。

ｎチャネル電界効果トランジスタＭ５は、図１２の第１のスイッチ素子Ｓ１ＨＰに対応し、ゲートが信号線ｃに接続され、バックゲートが信号線ｇ２に接続され、ソースが信号線ｇ１に接続され、ドレインが第１の容量ＣＰの第１の端子ｃｐｔに接続される。信号線ｇ１は、可変直流電源ＶＤＤに接続される。

ｎチャネル電界効果トランジスタＭ６は、図１２の第２のスイッチ素子Ｓ１ＬＰに対応し、ゲートが信号線ｂに接続され、バックゲートが基準電位ノード（グランド電位ノード）に接続され、ソースが基準電位ノードに接続され、ドレインが第１の容量ＣＰの第２の端子ｃｐｂに接続される。

ｎチャネル電界効果トランジスタＭ３は、図１２の第３のスイッチ素子Ｓ１ＨＳに対応し、ゲートが信号線ｄに接続され、バックゲートが信号線ｇ２に接続され、ソースが第１の容量ＣＰの第１の端子ｃｐｔに接続され、ドレインが第２の容量ＣＡの第１の端子ｓｗｇに接続される。

ｎチャネル電界効果トランジスタＭ４は、図１２の第４のスイッチ素子Ｓ１ＬＳに対応し、ゲートが信号線ａに接続され、バックゲートが基準電位ノードに接続され、ソースが第１の容量ＣＰの第２の端子ｃｐｂに接続され、ドレインが第２の容量ＣＡの第２の端子ｓｗｗに接続される。

ｎチャネル電界効果トランジスタＭ２は、図１２の第６のスイッチ素子Ｓ２ＬＳに対応し、ゲートが第２の容量ＣＡの第１の端子ｓｗｇに接続され、バックゲートがソースに接続され、ソースが第２の容量ＣＡの第２の端子ｓｗｗに接続され、ドレインが第１のスイッチ端子ＩＮ＿Ａに接続される。

第１の電界効果トランジスタＭＮは、ｎチャネル電界効果トランジスタであり、ゲートが第２の容量ＣＡの第１の端子ｓｗｇに接続され、バックゲートが第２の容量ＣＡの第２の端子ｓｗｗに接続され、ソースが第１のスイッチ端子ＩＮ＿Ａに接続され、ドレインが第２のスイッチ端子ＩＮ＿Ｂに接続される。

図１５において、電位Ｇはグランド電位（基準電位）を示し、電圧Ｖは可変直流電源ＶＤＤの正の直流電源電圧を示し、電圧２Ｖは２×Ｖの電圧を示す。ステート０及び１０はアナログスイッチ回路のオフ状態を示し、ステート１〜９はアナログスイッチ回路のオン状態を示す。

まず、ステート０について説明する。信号線ｇ１及びｇ２がグランド電位Ｇである。信号線ｃが電圧Ｖであるので、トランジスタＭ５がオンする。また、信号線ｄが電圧Ｖであるので、トランジスタＭ３がオンする。第２の容量ＣＡの第１の端子ｓｗｇ及びトランジスタＭＮのゲートはグランド電位になる。また、信号線ａが電圧Ｖであるので、トランジスタＭ４がオンする。また、信号線ｂが電圧Ｖであるので、トランジスタＭ６がオンする。第２の容量ＣＡの第２の端子ｓｗｗは、グランド電位になる。トランジスタＭ２及びＭＮがオフする。これにより、トランジスタＭＮは、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間のアナログ信号を遮断する。

ステート１〜９は、アナログスイッチ回路のオン状態を示す。ステート１では、信号線ａがグランド電位Ｇになる。次に、ステート２では、信号線ｇ１が電圧Ｖになる。次に、ステート３では、信号線ｇ２が電圧Ｖになる。次に、ステート４では、信号線ｃ及びｄが電圧２Ｖになる。上記のステート１〜４及び、６〜９は、トランジスタＭ３及びＭ５の耐圧が電圧Ｖである場合にトランジスタＭ３及びＭ５を破壊しないために必要なステートである。もし、トランジスタＭ３及びＭ５の耐圧が電圧２Ｖである場合には、ステート１〜４及び、６〜９は不要である。また、その時、信号線ｇ２を０Ｖ（ＧＮＤ）にしてもよい。同様に、信号線ｃ及びｄは０〜２Ｖ間で動作させてもよい。

次に、ステート５では、図１６の示すように、信号線ａに信号φ２が供給され、信号線ｂに信号φ１が供給される。信号線ｃには、信号φ１に電圧Ｖが加算された信号φ１＋Ｖが供給される。信号線ｄには、信号φ２に電圧Ｖが加算された信号φ２＋Ｖが供給される。信号φ１及びφ２は、相互に逆相の信号であり、共にハイレベルになることを禁止して共にローレベルとなるハイレベル禁止期間Ｔ１を有する。これにより、トランジスタＭ５及びＭ６がオンし、トランジスタＭ３及びＭ４がオフする図４（Ａ）の状態と、トランジスタＭ５及びＭ６がオフし、トランジスタＭ３及びＭ４がオンする図４（Ｂ）の状態とを交互に繰り返す。図４（Ａ）及び（Ｂ）の状態を交互に繰り返すことにより、第１の実施形態と同様に、第１の電界効果トランジスタＭＮは、オンし、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間のアナログ信号を通過させる。また、第１の電界効果トランジスタＭＮは、ゲート及びソース間電圧が一定になり、オン抵抗が一定になるので、信号の歪みを低減することができる。

次に、アナログスイッチ回路をオン状態からオフ状態に移行するためにステート６〜９を行う。ステート６〜９は、上記のステート１〜４の逆動作を行う。まず、ステート６では、信号線ｃ及びｄが電圧２Ｖになる。次に、ステート７では、信号線ｃ及びｄが電圧Ｖになる。次に、ステート８では、信号線ｇ２がグランド電位Ｇになる。次に、ステート９では、信号線ｇ１がグランド電位Ｇになる。

次に、ステート１０では、ステート０と同じ状態になり、アナログスイッチ回路をオフ状態にする。

以上のように、本実施形態は、信号線ａ，ｂ，ｃ，ｄ，ｇ１，ｇ２により、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間のスイッチング動作をするアナログスイッチ回路である。

まず、ステート０及び１０のスイッチオフ時の動作を説明する。まず、スイッチがオフの時の各電位は、ａ＝ｂ＝ｃ＝ｄ＝Ｖ、ｇ１＝ｇ２＝Ｇとする。このとき、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６は全てオンとなり、第２の容量ＣＡの第１の端子ｓｗｇ及び第２の端子ｓｗｗはグランド電位Ｇに短絡される。したがって、トランジスタＭＮ及びＭ２は共にオフとなり、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間はオフである。また、容量ＣＰ及びＣＡは、共に放電されている。

次に、スイッチオン時の動作を説明する。ステート５のスイッチがオンの時の各電位は、ａ＝φ２，ｂ＝φ１，ｃ＝φ１＋Ｖ，ｄ＝φ２＋Ｖ，ｇ１＝ｇ２＝Ｖとする。信号φ１及びφ２は、同時にハイレベルになることのないノンオーバーラップクロックとする。信号φ１がハイレベル、信号φ２がローレベルの時、トランジスタＭ５及びＭ６がオンし、第１の容量ＣＰに充電される。また、信号φ１がローレベル、信号φ２がハイレベルの時、トランジスタＭ３及びＭ４がオンし、第１の容量ＣＰの電圧を第２の容量ＣＡに充電する。信号φ１とφ２による動作を交互に繰り返すことにより、第２の容量ＣＡに電荷を保存し続け、第１の端子ｓｗｇの電位＝（第２の端子ｓｗｗの電位＋Ｖ）に維持される。また、第１の端子ｓｗｇにより、トランジスタＭ２がオンし、第１のスイッチ端子ＩＮ＿Ａの電位＝第２の端子ｓｗｗの電位となることにより、トランジスタＭＮのゲート及びソース間電圧は連続的にＶとなり、バイアス条件一定で、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間はオンし続ける。本実施形態は、第９の実施形態と同様の効果を得ることができる。

（第１２の実施形態）
図１７は本発明の第１２の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、図１８は図１７のアナログスイッチ回路の動作例を示すタイミングチャートである。本実施形態は、第１１の実施形態のアナログスイッチ回路に対して、トランジスタＭ３’〜Ｍ６’を及び容量ＣＰ’を追加したものである。以下、本実施形態が第１１の実施形態と異なる点を説明する。

図１４において、信号線ｄの信号φ２＋Ｖは、トランジスタＭ３のゲート及びドレイン間容量及びトランジスタＭＮのゲート及びソース間容量を介して、第１のスイッチ端子ＩＮ＿Ａに漏洩する。すなわち、トランジスタＭ３のオン／オフ時に発生する電荷再配分により、メインスイッチとなるトランジスタＭＮのゲート及びソース間電圧がわずかだが変動する。これがスイッチの信号パスに漏洩する。本実施形態では、この課題を解決するためのアナログスイッチ回路を説明する。

第３の容量ＣＰ’は、電荷を充電するための容量である。ｎチャネル電界効果トランジスタＭ５’は、ｎチャネル電界効果トランジスタＭ５に対応し、ゲートが信号線ｃ’に接続され、バックゲートが信号線ｇ２に接続され、ソースが信号線ｇ１に接続され、ドレインが第３の容量ＣＰ’の第１の端子に接続される。

ｎチャネル電界効果トランジスタＭ６’は、ｎチャネル電界効果トランジスタＭ６に対応し、ゲートが信号線ｂ’に接続され、バックゲートが基準電位ノードに接続され、ソースが基準電位ノードに接続され、ドレインが第３の容量ＣＰ’の第２の端子に接続される。

ｎチャネル電界効果トランジスタＭ３’は、ｎチャネル電界効果トランジスタＭ３に対応し、ゲートが信号線ｄ’に接続され、バックゲートが信号線ｇ２に接続され、ソースが第３の容量ＣＰ’の第１の端子に接続され、ドレインが第２の容量ＣＡの第１の端子ｓｗｇに接続される。

ｎチャネル電界効果トランジスタＭ４’は、ｎチャネル電界効果トランジスタＭ４に対応し、ゲートが信号線ａ’に接続され、バックゲートが基準電位ノードに接続され、ソースが第３の容量ＣＰ’の第２の端子に接続され、ドレインが第２の容量ＣＡの第２の端子ｓｗｗに接続される。

図１８において、信号線ｇ２，ｇ１，ｃ，ｄ，ａ，ｂは、図１５のものと同じである。信号線ｃ’，ｄ’，ａ’，ｂ’は、それぞれ、ステート５を除いて、信号線ｃ，ｄ，ａ，ｂと同じ信号になる。ステート５では、信号線ｃ’，ｄ’，ａ’，ｂ’は、それぞれ信号線ｃ，ｄ，ａ，ｂに対して逆相になる。すなわち、ステート５では、信号線ｃには信号φ１＋Ｖが供給され、信号線ｄには信号φ２＋Ｖが供給され、信号線ａには信号φ２が供給され、信号線ｂには信号φ１が供給され、信号線ｃ’には信号φ２＋Ｖが供給され、信号線ｄ’には信号φ１＋Ｖが供給され、信号線ａ’には信号φ１が供給され、信号線ｂ’には信号φ２が供給される。信号φ１及びφ２は、同時にハイレベルになることはないノンオーバーラップの逆相信号である。

本実施形態は、第１１の実施形態の信号線ａ，ｂ，ｃ，ｄに加えて、信号線ａ’，ｂ’，ｃ’，ｄ’を用いて、第１のスイッチ端子ＩＮ＿Ａ及び第２のスイッチ端子ＩＮ＿Ｂ間のスイッチング動作をするアナログスイッチ回路である。信号線ａ’，ｂ’，ｃ’，ｄ’は、ステート５以外では信号線ａ，ｂ，ｃ，ｄと同一に信号であるが、ステート５では信号線ａ，ｂ，ｃ，ｄと逆相の信号になる。

本実施形態では、トランジスタＭ３及びＭ３’が交互にオン／オフするため、電荷再分配の効果は相殺される。したがって、信号パスへのクロック漏洩を抑えることができる。

以上のように、信号線ｄの信号φ２＋Ｖと信号線ｄ’の信号φ１＋Ｖとは逆相信号であるため、相互に打ち消し合う。すなわち、トランジスタＭ３及びＭ３’の動作が相互に打ち消し合う。これにより、トランジスタＭＮのゲート及びソース間電圧の変動を防止し、通過する信号の歪みをより低減することができる。

また、信号φ１及びφ２のデューティ比を５０％程度にすることにより、クロック周期の半分毎にステート５のチャージポンプが動作するため、第２の容量ＣＡを第１の容量ＣＰ及び第３の容量ＣＰ’に交互に接続することができる。これにより、充電周期を半分にすることができるので、本実施形態は第１１の実施形態に対して容量ＣＰ及びＣＡの容量値を約半分にすることができる。また、本実施形態は、第１１の実施形態と同様の効果を得ることができる。

（第１３の実施形態）
図１９は、本発明の第１３の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、第１２の実施形態の上位概念のアナログスイッチ回路を示す。本実施形態は、第１の実施形態に対して、スイッチ素子Ｓ１ＨＳ’，Ｓ１ＬＳ’，Ｓ１ＨＰ’，Ｓ１ＬＰ’及び容量ＣＰ’を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

第３の容量ＣＰ’は、電荷を充電するための容量である。第８のスイッチ素子Ｓ１ＨＰ’は、図１７のトランジスタＭ５’に対応し、直流電源ＶＤＤの直流電圧ノード及び第３の容量ＣＰ’の第１の端子間に接続される。第９のスイッチ素子Ｓ１ＬＰ’は、図１７のトランジスタＭ６’に対応し、直流電源ＶＤＤの基準電位ノード及び第３の容量ＣＰ’の第２の端子間に接続される。第１０のスイッチ素子Ｓ１ＨＳ’は、図１７のトランジスタＭ３’に対応し、第３の容量ＣＰ’の第１の端子及び第２の容量ＣＡの第１の端子間に接続される。第１１のスイッチ素子Ｓ１ＬＳ’は、図１７のトランジスタＭ４’に対応し、第３の容量ＣＰ’の第２の端子及び第２の容量ＣＡの第２の端子間に接続される。

第８のスイッチ素子Ｓ１ＨＰ’及び第９のスイッチ素子Ｓ１ＬＰ’は、第４のスイッチ回路を構成し、直流電源ＶＤＤの直流電圧ノードと基準電位ノードとの間に第３の容量ＣＰ’を接続するためのスイッチ回路である。第１０のスイッチ素子Ｓ１ＨＳ’及び第１１のスイッチ素子Ｓ１ＬＳ’は、第５のスイッチ回路を構成し、第２の容量ＣＡ及び第３の容量ＣＰ’を並列に接続するためのスイッチ回路である。本実施形態の動作は、第１２の実施形態と同様である。

本実施形態は、第１の容量ＣＰに対して逆相で充電される第３の容量ＣＰ’を用いることにより、トランジスタＭＮのゲート及びソース間に漏れこむクロック信号を相殺し、信号ラインへの漏洩を改善することができる。

第１の実施形態では、第３のスイッチ素子Ｓ１ＨＳのオン／オフ時に発生する電荷再配分により、メインスイッチとなるトランジスタＭＮのゲート及びソース間電圧がわずかだが変動する。これがスイッチの信号パスに漏洩する。本実施形態では、この漏洩の削減することができる。

信号線ａ’，ｂ’，ｃ’，ｄ’は、ステート５では信号線ａ，ｂ，ｃ，ｄに対して逆相の信号を供給することにより、スイッチ素子Ｓ１ＨＰ’，Ｓ１ＬＰ’，Ｓ１ＨＳ’，Ｓ１ＬＳ’は、スイッチ素子Ｓ１ＨＰ，Ｓ１ＬＰ，Ｓ１ＨＳ，Ｓ１ＬＳに対して、オン／オフ動作が逆になる。これにより、電荷再配分の効果を相殺し、信号パスへのクロック漏洩を抑えることができる。また、クロック周期の半分毎にステート５のチャージポンプが動作するため、本実施形態は第１の実施形態に対して容量ＣＰ，ＣＰ’，ＣＡの容量値を約半分にすることができるので、チップ面積の縮小にも効果がある。また、本実施形態は、第１２の実施形態と同様の効果を得ることができる。

以上のように、第１〜第１３の実施形態によれば、第１の電界効果トランジスタＭＮのゲート及びソース間電圧を一定値に保つことができるので、第１の電界効果トランジスタＭＮのオン抵抗を一定値に保つことができる。また、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができる。これにより、入力信号電圧が変化する場合にも、入力信号波形に生ずる歪みを低減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

ＶＤＤ 直流電源
Ｓ１ＨＰ 第１のスイッチ素子
Ｓ１ＬＰ 第２のスイッチ素子
Ｓ１ＨＳ 第３のスイッチ素子
Ｓ１ＬＳ 第４のスイッチ素子
Ｓ２ＨＳ 第５のスイッチ素子
Ｓ２ＬＳ 第６のスイッチ素子
Ｓ２ＨＧ 第７のスイッチ素子
ＭＮ 第１の電界効果トランジスタ
ＣＰ 第１の容量
ＣＡ 第２の容量
ＩＮ＿Ａ 第１のスイッチ端子
ＩＮ＿Ｂ 第２のスイッチ端子

Claims (10)

1. ソース端子が第１のスイッチ端子に接続され、ドレイン端子が第２のスイッチ端子に接続される第１の電界効果トランジスタと、
   第１の容量と、
   第２の容量と、
   前記第１の容量の一方の端子に直流電圧を入力し、前記第１の容量の他方の端子に基準電圧を入力するための第１のスイッチ回路と、
   前記第１の容量及び前記第２の容量を並列に接続するための第２のスイッチ回路と、
   前記第１の電界効果トランジスタのゲート端子とソース端子との間に前記第２の容量を接続するための第３のスイッチ回路と、
   第３の容量と、
   前記第３の容量の一方の端子に前記直流電圧を入力し、前記第３の容量の他方の端子に前記基準電圧を入力するための第４のスイッチ回路と、
   前記第２の容量及び前記第３の容量とを並列に接続するための第５のスイッチ回路と、
   を有することを特徴とするアナログスイッチ回路。
2. 第１の端子に直流電圧が入力される第１のスイッチ素子と、
   第１の端子に基準電圧が入力される第２のスイッチ素子と、
   第１の端子に前記第１のスイッチ素子の第２の端子が接続される第３のスイッチ素子と、
   第１の端子に前記第２のスイッチ素子の第２の端子が接続される第４のスイッチ素子と、
   第１の端子に前記第３のスイッチ素子の第２の端子が接続される第５のスイッチ素子と、
   第１の端子に前記第４のスイッチ素子の第２の端子が接続される第６のスイッチ素子と、
   第１の端子に前記第３のスイッチ素子の第２の端子が接続される第７のスイッチ素子と、
   第１の端子に前記第４のスイッチ素子の第２の端子が接続される第８のスイッチ素子と、
   第１の端子に前記第７のスイッチ素子の第２の端子が接続され、第２の端子に前記第１のスイッチ素子の第１の端子が接続される第９のスイッチ素子と、
   第１の端子に前記第８のスイッチ素子の第２の端子が接続され、第２の端子に前記第２のスイッチ素子の第１の端子が接続される第１０のスイッチ素子と、
   第１の端子に前記第１のスイッチ素子の第２の端子が接続され、第２の端子に前記第２のスイッチ素子の第２の端子が接続される第１の容量と、
   第１の端子に前記第３のスイッチ素子の第２の端子が接続され、第２の端子に前記第４のスイッチ素子の第２の端子が接続される第２の容量と、
   第１の端子に前記第７のスイッチ素子の第２の端子が接続され、第２の端子に前記第８のスイッチ素子の第２の端子が接続される第３の容量と、
   第１の端子に前記基準電圧が入力される第１１のスイッチ素子と、
   ソース端子に前記第６のスイッチ素子の第２の端子が接続され、ゲート端子に前記第５のスイッチ素子の第２の端子と前記第１１のスイッチ素子の第２の端子が接続される第１のＭＯＳトランジスタと、
   を有することを特徴とするアナログスイッチ回路。
3. 第１の端子に第１の信号が入力され、ゲート端子に第２の信号が入力され、バックゲート端子に第３の信号が入力される第１のＭＯＳトランジスタと、
   第１の端子に基準電圧が入力され、ゲート端子に第４の信号が入力される第２のＭＯＳトランジスタと、
   第１の端子に前記第１のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に第５の信号が入力され、バックゲート端子に前記第３の信号が入力される第３のＭＯＳトランジスタと、
   第１の端子に前記第２のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に第６の信号が入力される第４のＭＯＳトランジスタと、
   第１の端子に前記第４のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に前記第３のＭＯＳトランジスタの第２の端子が接続される第５のＭＯＳトランジスタと、
   ゲート端子に前記第３のＭＯＳトランジスタの第２の端子が接続され、バックゲート端子に前記第４のＭＯＳトランジスタの第２の端子が接続され、ソース端子に前記第５のＭＯＳトランジスタの第２の端子が接続される第６のＭＯＳトランジスタと、
   第１の端子に前記第１の信号が入力され、ゲート端子に第７の信号が入力され、バックゲート端子に前記第３の信号が入力される第７のＭＯＳトランジスタと、
   第１の端子に前記基準電圧が入力され、ゲート端子に第８の信号が入力される第８のＭＯＳトランジスタと、
   第１の端子に前記第７のＭＯＳトランジスタの第２の端子が接続され、第２の端子に前記第３のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に第９の信号が入力され、バックゲート端子に前記第３の信号が入力される第９のＭＯＳトランジスタと、
   第１の端子に前記第８のＭＯＳトランジスタの第２の端子が接続され、第２の端子に前記第４のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に第１０の信号が入力される第１０のＭＯＳトランジスタと、
   第１の端子に前記第１のＭＯＳトランジスタの第２の端子が接続され、第２の端子に前記第２のＭＯＳトランジスタの第２の端子が接続される第１の容量と、
   第１の端子に前記第３のＭＯＳトランジスタの第２の端子が接続され、第２の端子に前記第４のＭＯＳトランジスタの第２の端子が接続される第２の容量と、
   第１の端子に前記第７のＭＯＳトランジスタの第２の端子が接続され、第２の端子に前記第８のＭＯＳトランジスタの第２の端子が接続される第３の容量と、
   を有することを特徴とするアナログスイッチ回路。
4. 前記第１の容量は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオン状態となる場合に前記第１の信号に応じた電荷が充電され、
   前記第３の容量は、前記第７のＭＯＳトランジスタと前記第８のＭＯＳトランジスタがオン状態となる場合に前記第１の信号に応じた電荷が充電され、
   前記第２の容量は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオフ状態、且つ前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタがオン状態である場合に前記第１の容量の電荷に基づいて充電され、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオフ状態、且つ前記第９のＭＯＳトランジスタと前記第１０のＭＯＳトランジスタがオン状態である場合に、前記第３の容量の電荷に基づいて充電されることを特徴とする請求項３に記載のアナログスイッチ回路。
5. 前記第１の信号及び前記第３の信号は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオン状態、且つ前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタがオフ状態である場合、もしくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオフ状態、且つ前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタがオン状態である場合に、高電位側電源電圧に固定され、
   前記第２の信号は、前記第４の信号に前記高電位側電源電圧が加算された信号であり、
   前記第５の信号は、前記第６の信号に前記高電位側電源電圧が加算された信号であり、
   前記第７の信号は、前記第８の信号に前記高電位側電源電圧が加算された信号であり、
   前記第９の信号は、前記第１０の信号に前記高電位側電源電圧が加算された信号であることを特徴とする請求項３又は請求項４に記載のアナログスイッチ回路。
6. 前記第１ないし第１０のＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項３〜５のいずれか１項に記載のアナログスイッチ回路。
7. 第１の端子に第１の信号が入力され、ゲート端子に第２の信号が入力され、バックゲート端子に第３の信号が入力される第１のＭＯＳトランジスタと、
   第１の端子に基準電圧が入力され、ゲート端子に第４の信号が入力される第２のＭＯＳトランジスタと、
   第１の端子に前記第１のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に第５の信号が入力され、バックゲート端子に前記第３の信号が入力される第３のＭＯＳトランジスタと、
   第１の端子に前記第２のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に第６の信号が入力される第４のＭＯＳトランジスタと、
   第１の端子に前記第４のＭＯＳトランジスタの第２の端子が接続され、ゲート端子に前記第３のＭＯＳトランジスタの第２の端子が接続される第５のＭＯＳトランジスタと、
   ゲート端子に前記第３のＭＯＳトランジスタの第２の端子が接続され、バックゲート端子に前記第４のＭＯＳトランジスタの第２の端子が接続され、ソース端子に前記第５のＭＯＳトランジスタの第２の端子が接続される第６のＭＯＳトランジスタと、
   第１の端子に前記第１のＭＯＳトランジスタの第２の端子が接続され、第２の端子に前記第２のＭＯＳトランジスタの第２の端子が接続される第１の容量と、
   第１の端子に前記第３のＭＯＳトランジスタの第２の端子が接続され、第２の端子に前記第４のＭＯＳトランジスタの第２の端子が接続される第２の容量と、
   を有し、
   前記第１の容量は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオン状態である場合に前記第１の信号に応じた電荷が充電され、
   前記第２の容量は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオフ状態、且つ前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタがオン状態である場合に前記第１の容量の電荷に基づいて充電され、
   前記第１の信号及び前記第３の信号は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオン状態、且つ前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタがオフ状態である場合、又は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタがオフ状態、且つ前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタがオン状態である場合に、高電位側電源電圧に固定され、
   前記第２の信号は、前記第４の信号に前記高電位側電源電圧が加算された信号であり、
   前記第５の信号は、前記第６の信号に前記高電位側電源電圧が加算された信号であることを特徴とするアナログスイッチ回路。
8. 前記第１ないし第６のＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項７に記載のアナログスイッチ回路。
9. 第１の端子に直流電圧が入力される第１のスイッチ素子と、
   第１の端子に基準電圧が入力される第２のスイッチ素子と、
   第１の端子に前記第１のスイッチ素子の第２の端子が接続される第３のスイッチ素子と、
   第１の端子に前記第２のスイッチ素子の第２の端子が接続される第４のスイッチ素子と、
   第１の端子に前記第３のスイッチ素子の第２の端子が接続される第５のスイッチ素子と、
   第１の端子に前記第４のスイッチ素子の第２の端子が接続される第６のスイッチ素子と、
   第１の端子に前記第１のスイッチ素子の第２の端子が接続され、第２の端子に前記第２のスイッチ素子の第２の端子が接続される第１の容量と、
   第１の端子に前記第３のスイッチ素子の第２の端子が接続され、第２の端子に前記第４のスイッチ素子の第２の端子が接続される第２の容量と、
   ソース端子に前記第６のスイッチ素子の第２の端子が接続され、ゲート端子に前記第５のスイッチ素子の第２の端子が接続される第１のＭＯＳトランジスタと、
   ソース端子に前記第１のＭＯＳトランジスタのドレイン端子が接続され、ドレイン端子に前記第１のＭＯＳトランジスタのソース端子が接続される第２のＭＯＳトランジスタと、
   第１の端子に前記第２のＭＯＳトランジスタのゲート端子が接続される第７のスイッチ素子と、
   第１の端子に前記第７のスイッチ素子の第２の端子が接続され、第２の端子に前記第１の容量の第２の端子が接続される第８のスイッチ素子と、
   第１の端子に前記第２のトランジスタのドレイン端子が接続される第９のスイッチ素子と、
   第１の端子に前記第９のスイッチ素子の第２の端子が接続され、第２の端子に前記第１の容量の第１の端子が接続される第１０のスイッチ素子と、
   を有し、
   前記第１の容量は、前記第１のスイッチ素子と前記第２のスイッチ素子がオン状態となる場合に前記直流電圧に応じた電荷が充電され、
   前記第２の容量は、前記第１のスイッチ素子と前記第２のスイッチ素子がオフ状態、且つ前記第３のスイッチ素子と前記第４のスイッチ素子がオン状態である場合に前記第１の容量の電荷に基づいて充電され、
   前記第３の容量は、前記第１のスイッチ素子と前記第２のスイッチ素子がオフ状態、且つ前記第８のスイッチ素子と前記第１０のスイッチ素子がオン状態である場合に前記第１の容量の電荷に基づいて充電されることを特徴とするアナログスイッチ回路。
10. 前記第１のＭＯＳトランジスタのゲート端子に第１の端子が接続され、第２の端子に前記基準電圧が入力される第１１のスイッチ素子と、
    前記第２のＭＯＳトランジスタのゲート端子に第１の端子が接続され、第２の端子に前記直流電圧が入力される第１２のスイッチ素子と、
    を有し、
    前記第１のＭＯＳトランジスタは、前記第１１のスイッチ素子がオン状態、且つ前記第５及び前記第６のスイッチ素子がオフ状態である場合に、オフ状態となり、
    前記第２のＭＯＳトランジスタは、前記第１２のスイッチ素子がオン状態、且つ前記第７及び前記第９のスイッチ素子がオフ状態である場合に、オフ状態となる
    ことを特徴とする請求項９に記載のアナログスイッチ回路。

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