JP5318933B2 - ラッチ回路、分周回路及びｐｌｌ周波数シンセサイザ - Google Patents

Description

本発明は、ラッチ回路に関する。また、ラッチ回路を用いた分周回路及びＰＬＬ周波数シンセサイザに関する。

ラジオやテレビのチューナー、携帯電話、コードレス電話等の電波を取り扱う装置には周波数シンセサイザが局部発振器として広く用いられている。この周波数シンセサイザとは、電子的な高周波合成を用いた無線通信機の発振回路のことであり、現代の周波数シンセサイザの殆どは、フェーズロックループ(PLL:Phase-locked loop)方式を採用している。

ＰＬＬでは、基準周波数となる入力信号と、電圧に応じて周波数が変化する電圧制御発振器(VCO:Voltage Controlled Oscillator)出力のフィードバック信号との位相差をそのＶＣＯに入力することにより、入力信号の位相と出力信号の位相とを同期させる。

ＰＬＬ周波数シンセサイザは、位相比較回路、ループフィルタ、ＶＣＯ、及び分周回路を備える構成をしている。ＰＬＬ周波数シンセサイザでは、入力信号とＶＣＯからの出力信号を分周回路を介して分周させた信号とを位相比較回路が比較することにより、ＶＣＯからの出力信号の周波数は、入力信号の周波数がＮ倍されたものとなる。前記したＮが整数の場合は、整数分周（Ｉｎｔｅｇｅｒ−Ｎ）型ＰＬＬと呼ばれ、このような分周回路は例えばパルススワロー方式で構成される。また、このようなＰＬＬに使用される分周回路は２つの分周周波数が出力できる可変分周回路およびカウンタ回路にて構成される。

図８は、従来技術に基づく分周回路及び当該分周回路を構成するラッチ回路の回路図である。

図８（ａ）は、従来技術に基づく分周回路を構成するラッチ回路の回路図である。図８（ａ）に示すように、当該ラッチ回路は、ゲートとドレインとが交互に接続されたクロスカップル構成を有する第１及び第２のＮＭＯＳトランジスタ９１及び９２と、差動間にドレイン接続された第３及び第４のＮＭＯＳトランジスタ９３及び９４と、ソース接地された第５及び第６のＰＭＯＳトランジスタ９５及び９６のドレインが上記差動間に接続されており、ＰＭＯＳトランジスタ９５及び９６のゲートに入力信号ＩＮが入力される構成をしている。

図８（ｂ）は、従来技術に基づく分周回路の回路図である。図８（ｂ）に示すように、上記ラッチ回路を縦続接続し、２段目のラッチ回路を１段目に位相反転接続することにより、入力信号ＩＮの周波数を２分周した周波数を有する信号を出力する分周回路を構成している。

Behzad Razavi, Kwing F Lee, and Ran H. Yan;"Design of High-Speed, Low-Power Frequency Dividers and Phase-Locked Loops in Deep Submicron CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30. NO. 2, FEBRUARY 1995 p101-109

図８（ａ）に記載のラッチ回路は、入力信号ＩＮが入力されることにより、第５及び第６のＰＭＯＳトランジスタ９５及び９６が同時に駆動するため、例えば、入力信号ＩＮがＬｏｗになる場合、つまりＰＭＯＳトランジスタがＯＮになる場合、ＮＭＯＳトランジスタ９１、９２、９３、及び９４の何れかもＯＮになるため、ラッチ回路全体に貫通電流が流れてしまう。このため、入力信号ＩＮがＬｏｗになるたびに、ＰＭＯＳトランジスタ９５及び９６が完全に導通して電流が多く流れるため、消費電力が大きくなるという問題があった。また、送受信回路の高周波化に伴い、分周回路の高速化の必要性が増している。

本発明は、上記課題に鑑みて為されたものであり、その目的は、駆動時の消費電力を低減すると共に、高速化が可能なラッチ回路を実現することにある。

上記の課題を解決するために、本発明に係るラッチ回路は、分周回路用のラッチ回路であって、第１の電圧源に接続されたソース、第１の出力ノードに接続されたドレイン、及び第２の出力ノードに接続されたゲートを有する第１のトランジスタと、上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタと、上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノードに接続されたゲートを有する第３のトランジスタと、上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノードに接続されたゲートを有する第４のトランジスタと、上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノードに接続されたゲートを有する第５のトランジスタと、を備えていることを特徴としている。

上記のように構成されたラッチ回路によれば、第３の入力ノードにクロック信号が入力される第５のトランジスタがＯＮになる際、上記第１及び第２の出力ノードの各電位が中間電位になるため、従来に比べラッチ回路全体に流れる貫通電流を低減させる。それ故、ラッチ回路全体にて消費される消費電力を低減させる。また、クロック信号が入力されることが主な役割である第５のトランジスタは、第１、第２、第３、及び第４のトランジスタよりも小さく設計し、差動間に接続される寄生容量を低減させることができるため、ラッチ回路の高速化が可能である。

また、本発明に係る分周回路は、請求項１に記載のラッチ回路を２つ備えており、上記ラッチ回路は、２段に亘り縦続接続されており、２段目のラッチ回路の第１及び第２の出力ノードが１段目のラッチ回路の第２及び第１の入力ノードにそれぞれ接続されている、ことを特徴としている。

上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を２分周にした周波数を有する信号を出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。

また、本発明に係る分周回路は、請求項１に記載のラッチ回路を４つ備えており、上記ラッチ回路は、４段に亘り縦続接続されており、４段目のラッチ回路の第１及び第２の出力ノードが１段目のラッチ回路の第２及び第１の入力ノードにそれぞれ接続されている、ことを特徴としている。

上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を４分周にした周波数を有する信号を出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。

また、本発明に係る分周回路は、請求項１に記載のラッチ回路を６つ備えており、上記ラッチ回路は、６段に亘り縦続接続されており、１段目、３段目、及び５段目のラッチ回路の第３の入力ノードには、第１のクロック信号が入力され、２段目、４段目、及び６段目のラッチ回路の第３の入力ノードには、第２のクロック信号が入力され、４段目のラッチ回路の第２の出力ノードの出力信号と、６段目のラッチ回路の第２の出力ノードの出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノードの出力信号と、６段目のラッチ回路の第１の出力ノードの出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路と、外部から供給される制御信号の値に応じて、４段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、４段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノードに入力する信号として選択するセレクタと、を更に備えていることを特徴としている。

上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を４分周または５分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。

また、本発明に係る分周回路は、請求項４に記載の分周回路と、上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路と、外部から供給される制御信号の値に応じて、上記２分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記セレクタとは異なる第２のセレクタと、を備えていることを特徴としている。

上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を８分周、９分周、または１０分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。

また、本発明に係る分周回路は、請求項１に記載のラッチ回路を６つ備えており、上記ラッチ回路は、６段に亘り縦続接続されており、１段目、３段目、及び５段目のラッチ回路の第３の入力ノードには、第１のクロック信号が入力され、２段目、４段目、及び６段目のラッチ回路の第３の入力ノードには、第２のクロック信号が入力され、４段目のラッチ回路の第２の出力ノードの出力信号と、６段目のラッチ回路の第２の出力ノードの出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノードの出力信号と、６段目のラッチ回路の第１の出力ノードの出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路と、外部から供給される制御信号の値に応じて、６段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、６段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノードに入力する信号として選択するセレクタと、を更に備えていることを特徴としている。

上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を５分周または６分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。

また、本発明に係る分周回路は、請求項６に記載の分周回路と、上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路と、外部から供給される制御信号の値に応じて、上記２分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記セレクタとは異なる第２のセレクタと、を備えていることを特徴としている。

上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を１０分周、１１分周、または１２分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。

上記分周回路を用いたＰＬＬ周波数シンセサイザも本発明の範疇に含まれる。

以上のように、本発明に係るラッチ回路は、分周回路用のラッチ回路であって、第１の電圧源に接続されたソース、第１の出力ノードに接続されたドレイン、及び第２の出力ノードに接続されたゲートを有する第１のトランジスタと、上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタと、上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノードに接続されたゲートを有する第３のトランジスタと、上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノードに接続されたゲートを有する第４のトランジスタと、上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノードに接続されたゲートを有する第５のトランジスタと、を備えていることを特徴としている。

上記のように構成されたラッチ回路によれば、ラッチ回路全体にて消費される消費電力を低減させることができ、ラッチ回路を高速駆動させることができる。

本発明の一実施形態に係るラッチ回路を説明するための図であり、（ａ）は実施形態に係るラッチ回路の回路図を示しており、（ｂ）は、当該ラッチ回路の回路記号を示しており、（ｃ）は当該ラッチ回路の真理値表を示している。 本発明の一実施形態に係る分周回路を説明するための図であり、（ａ）は一実施形態に係る分周回路の回路図を示しており、（ｂ）は、当該分周回路のタイミングチャートを示しており、（ｃ）は当該分周回路の真理値表を示している。 本発明の一実施形態に係る分周回路を説明するための図であり、（ａ）は一実施形態に係る分周回路の回路図を示しており、（ｂ）は、当該分周回路のタイミングチャートを示している。 本発明の一実施形態に係る分周回路の回路図である。 本発明の一実施形態に係る分周回路の回路図である。 本発明の一実施形態に係る分周回路の回路図である。 本発明の一実施形態に係る分周回路の回路図である。 従来技術を説明するための図であり、（ａ）は従来技術に基づくラッチ回路の回路図を示しており、（ｂ）は、従来技術に基づく分周回路の回路図を示している。

〔実施形態１〕
（ラッチ回路１）
本発明の第１の実施形態に係るラッチ回路１について、図１を参照しつつ以下に説明する。

図１（ａ）は、本発明の第１の実施形態に係るラッチ回路１の回路図である。図１（ａ）に示すように、ラッチ回路１は、ゲートとドレインが交互に接続されたクロスカップル構成を有する第１及び第２のトランジスタ１０及び１２と、ソースが接地され、差動間にドレインが接続された第３及び第４のトランジスタ１４及び１６と、上記差動間にソースとドレインが接続され、ゲートにクロック信号ＩＮが入力される第５のトランジスタ１８とを備えている。

より具体的には、ラッチ回路１は、第１の電圧源に接続されたソース、第１の出力ノード（Ｑ−）に接続されたドレイン、及び第２の出力ノード（Ｑ＋）に接続されたゲートを有する第１のトランジスタ１０と、上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタ１２と、上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノード（Ｄ−）に接続されたゲートを有する第３のトランジスタ１４と、上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノード（Ｄ＋）に接続されたゲートを有する第４のトランジスタ１６と、上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノード（ＩＮ）に接続されたゲートを有する第５のトランジスタ１８とを備えている。

第５のトランジスタ１８は、第１から第４のトランジスタ１０、１２、１４、及び１６に比べ小型のものを使用することができる。従って、ラッチ回路１の差動間（第１及び第２の出力ノードＱ１−及びＱ１＋）における寄生容量を低減できるため、上記の構成によればラッチ回路１を高速化させることができる。

本実施形態においては、図１（ａ）に示すように、ラッチ回路１は、第１及び第２のトランジスタ１０及び１２がＰＭＯＳであり電圧源（第１の電圧源）側に配置され、第３、第４、及び第５のトランジスタ１４、１６、及び１８がＮＭＯＳであるＣＭＯＳ構造をしているが、本発明はこれに限定されるものではない。例えば、第１及び第２のトランジスタ１０及び１２がＮＭＯＳであり接地（第２の電圧源）側に配置され、第３、第４、及び第５のトランジスタ１４、１６、及び１８がＰＭＯＳであるＣＭＯＳ構造をしていてもよい。また、第５のトランジスタ１８は、第１及び第２のトランジスタ１０及び１２を電圧源側に配置するか、接地側に配置するかに関わらず、ＰＭＯＳ及びＮＭＯＳのどちらを用いてもよい。

図１（ｂ）は、ラッチ回路１の回路記号を示している。図１（ｂ）の回路記号に示されたＤ−、Ｄ＋、ＩＮ、Ｑ−、Ｑ＋は、それぞれ、上述の第１の入力ノード、第２の入力ノード、第３の入力ノード、第１の出力ノード、及び第２の出力ノードを表している。

（ラッチ回路１の動作特性）
ラッチ回路１の真理値表を図１（ｃ）に示す。

ラッチ回路１の動作特性について具体的に説明すれば、以下のとおりである。

（Ａ）クロック信号ＩＮがＨｉｇｈ状態（１）、かつ、第１の入力ノードＤ−がＬｏｗ状態（０）であり第２の入力ノードＤ＋がＨｉｇｈ状態（１）である場合、つまり、第５
のトランジスタがＯＮ、かつ、第３のトランジスタ１４がＯＦＦであり第４のトランジスタ１６がＯＮである場合は、ゲートにクロック信号ＩＮが入力された第５のトランジスタ１８のドレイン及びソースは中間電位になる。つまり、第１及び第２の出力ノードＱ−及びＱ＋は中間電位になる。それ故に、第１、第２、第４、及び第５のトランジスタ１０、１２、１６、及び１８がＯＮになり、第３のトランジスタ１４のみがＯＦＦになる。

（Ｂ）クロック信号ＩＮがＬｏｗ状態（０）、かつ、第１の入力ノードＤ−がＬｏｗ状態（０）であり第２の入力ノードＤ＋がＨｉｇｈ状態（１）である場合、つまり、第５のトランジスタがＯＦＦ、かつ、第３のトランジスタ１４がＯＦＦであり、第４のトランジスタ１６がＯＮである場合は、第５のトランジスタ１８のドレイン及びソースは、それぞれ第３及び第４のトランジスタ１４及び１６の状態に従って、それぞれＬｏｗ状態（０）及びＨｉｇｈ状態（１）になる。つまり、第１の出力ノードＱ−はＨｉｇｈ状態（１）になり、第２の出力ノードＱ＋はＬｏｗ状態（０）になる。それ故に、第１及び第４のトランジスタ１０及び１６がＯＮになり、第２、第３、及び第５のトランジスタ１２、１４、及び１８がＯＦＦになる。

（Ｃ）クロック信号ＩＮがＨｉｇｈ状態（１）、かつ、第１の入力ノードＤ−がＨｉｇｈ状態（１）であり第２の入力ノードＤ＋がＬｏｗ状態（０）である場合、つまり、第５のトランジスタがＯＮ、かつ、第３のトランジスタ１４がＯＮであり第４のトランジスタ１６がＯＦＦである場合は、（Ａ）の場合と同様に、ゲートにクロック信号ＩＮが入力された第５のトランジスタ１８のドレイン及びソースは中間電位になる。つまり、第１及び第２の出力ノードＱ−及びＱ＋は中間電位になる。それ故に、第１、第２、第３、及び第５のトランジスタ１０、１２、１４、及び１８がＯＮになり、第４のトランジスタ１６のみがＯＦＦになる。

（Ｄ）クロック信号ＩＮがＬｏｗ状態（０）、かつ、第１の入力ノードＤ−がＨｉｇｈ状態（１）であり第２の入力ノードＤ＋がＬｏｗ状態（０）である場合、つまり、第５のトランジスタがＯＦＦ、かつ、第３のトランジスタ１４がＯＮであり、第４のトランジスタ１６がＯＦＦである場合は、第５のトランジスタ１８のドレイン及びソースは、それぞれ第３及び第４のトランジスタ１４及び１６の状態に従って、それぞれＨｉｇｈ状態（１）及びＬｏｗ状態（０）になる。つまり、第１の出力ノードＱ−はＬｏｗ状態（０）になり、第２の出力ノードＱ＋はＨｉｇｈ状態（１）になる。それ故に、第２及び第３のトランジスタ１２及び１４がＯＮになり、第１、第４、及び第５のトランジスタ１０、１６、及び１８がＯＦＦになる。

上述のように、クロック信号ＩＮがＨｉｇｈ状態（１）になると、ラッチ回路１の第５のトランジスタ１８がＯＮ状態になり、ラッチ回路１の差動間（例えば、第１及び第２の出力ノードＱ−及びＱ＋）は中間電位となる。これにより、ラッチ回路１の第５のトランジスタ１８がＯＮ状態であるときにラッチ回路１に流れる貫通電流は、中間電位を伴わない従来のラッチ回路を流れる貫通電流に比べて小さくなる。つまり、本発明の一実施形態に係るラッチ回路１における消費電力は、従来のラッチ回路における消費電力に比べて低減される。

また、クロック信号ＩＮによるＯＮ／ＯＦＦにのみ関連する第５のトランジスタ１８は、第１、第２、第３、及び第４のトランジスタ１０、１２、１４、及び１６よりも小さく設計することができるため、上記差動間における寄生容量成分を抑制することができ、高速駆動することが可能である。

（分周回路２）
次に、本発明の第１の実施形態に係る分周回路２について、図２を参照しつつ以下に説明する。

図２（ａ）は、本実施形態に係る分周回路２の構成を、図１（ｂ）の回路記号を用いている。図２（ａ）に示すように、分周回路２は、２つのラッチ回路２２及び２４を備えている。ここで、２つのラッチ回路２２及び２４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図２（ａ）に示すように、分周回路２は、１段目のラッチ回路２２の第１の出力ノードＱ１−及び第２の出力ノードＱ１＋が、２段目のラッチ回路２４の第１の入力ノードＤ２−及び第２の入力ノードＤ２＋にそれぞれ接続されている。

これ以降、この接続の方法を縦続接続と呼ぶことにする。つまり、ｎを１以上の整数とする場合に、ｎ段目のラッチ回路の第１の出力ノードＱｎ−及び第２の出力ノードＱｎ＋が、（ｎ＋１）段目のラッチ回路の第１の入力ノードＤ（ｎ＋１）−及び第２の入力ノードＤ（ｎ＋１）＋にそれぞれ接続されている状態を縦続接続と呼ぶことにする。

また、分周回路２は、２段目のラッチ回路２４の第２及び第１の出力ノードＱ２＋及びＱ２−が、１段目のラッチ回路２２の第１及び第２の入力ノードＤ１−及びＤ１＋にそれぞれフィードバックされて接続されている。つまり、２段目のラッチ回路２４の第２及び第１の出力ノードＱ２＋及びＱ２−からの出力信号ＯＵＴ２＋及びＯＵＴ２−が、１段目のラッチ回路２２の第１及び第２の入力ノードＤ１−及びＤ１＋に入力される。

これ以降、この接続の方法を位相反転接続と呼ぶことにする。つまり、ｍを２以上の整数とし、ｍ個のラッチ回路が縦続接続されている場合に、最後段のラッチ回路の第２の出力ノードＱｍ＋が１段目のラッチ回路の第１の入力ノードＤ１−に接続され、最後段のラッチ回路の第１の出力ノードＱｍ−が１段目のラッチ回路の第２の入力ノードＤ１＋に接続されている状態を位相反転接続と呼ぶことにする。

（分周回路２の動作特性）
図２（ａ）に示すように、ラッチ回路２２及び２４には、互いに逆位相のクロック信号ＩＮ＋及びＩＮ−がそれぞれ入力されている。クロック信号ＩＮ＋及びＩＮ−は、具体的には、Ｌｏｗ状態（０）及びＨｉｇｈ状態（１）、または、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れかをとる信号である。ラッチ回路２２及び２４の各出力ノードＱ１＋、Ｑ１−、Ｑ２＋、及びＱ２−における電位に関するタイミングチャートを図２（ｂ）に示す。

図２（ｂ）に示すように、クロック信号ＩＮ＋及びＩＮ−と出力信号ＯＵＴ＋及びＯＵＴ−とを比較すると、出力信号ＯＵＴ＋及びＯＵＴ−の周期は、クロック信号ＩＮ＋及びＩＮ−の周期に比べて２倍になっている。つまり、出力信号ＯＵＴ＋及びＯＵＴ−の周波数は、クロック信号ＩＮ＋及びＩＮ−の周波数に比べて１／２倍になる。従って、分周回路２は分周数が２である２分周回路として機能する。

なお、分周回路２は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路２も駆動時の消費電力を低減できる高速化された分周回路である。

〔実施形態２〕
（分周回路３）
次に、本発明の第２の実施形態に係る分周回路３について、図３を参照しつつ以下に説明する。

図３（ａ）は、本実施形態に係る分周回路３の構成を、図１（ｂ）の回路記号を用いて示したものである。図３（ａ）に示すように、分周回路３は、４つのラッチ回路２２、２４、３２、及び３４を備えている。ここで、４つのラッチ回路２２、２４、３２、及び３４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図３（ａ）に示すように、分周回路３において、４つのラッチ回路２２、２４、３２、及び３４をこの順番に従って４段に縦続接続されており、更に移送反転接続されている。

（分周回路３の動作特性）
図３（ａ）に示すように、ラッチ回路２２及び３２にはクロック信号ＩＮ＋が入力され、ラッチ回路２４及び３４にはクロック信号ＩＮ−が入力されている。クロック信号ＩＮ＋及びＩＮ−は、具体的には、互いに逆位相であり、Ｌｏｗ状態（０）及びＨｉｇｈ状態（１）、または、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れかをとる信号である。ラッチ回路２２、２４、３２、及び３４の各出力ノードＱ１＋、Ｑ１−、Ｑ２＋、Ｑ２−、Ｑ３＋、Ｑ３−、Ｑ４＋、及びＱ４−の電位を示すタイミングチャートは図３（ｂ）に示すとおりである。

図３（ｂ）に示すように、クロック信号ＩＮ＋及びＩＮ−と出力信号ＯＵＴ３＋及びＯＵＴ３−とを比較すると、出力信号ＯＵＴ３＋及びＯＵＴ３−の周期は、クロック信号ＩＮ＋及びＩＮ−の周期に比べて４倍になっている。つまり、出力信号ＯＵＴ３＋及びＯＵＴ３−の周波数は、クロック信号ＩＮ＋及びＩＮ−の周波数に比べて１／４倍になる。従って、分周回路３は分周数が４である４分周回路として機能する。

なお、分周回路３は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路３も駆動時の消費電力を低減できる高速化された分周回路である。

〔実施形態３〕
（分周回路４）
次に、本発明の第３の実施形態に係る分周回路４について、図４を参照しつつ以下に説明する。

図４は、本実施形態に係る分周回路３の構成を、図１（ｂ）の回路記号を用いて示したものである。図４に示すように、分周回路４は、６つのラッチ回路２２、２４、３２、３４、４２、及び４４を備えている。ここで、６つのラッチ回路２２、２４、３２、３４、４２、及び４４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図４に示すように、６つのラッチ回路２２、２４、３２、３４、４２、及び４４をこの順番に従って６段に縦続接続された構成をしている。

また、図４に示すように、分周回路４は、論理回路４６及びセレクタ４８を更に備えている。

（論理回路４６）
図４に示すように、論理回路４６には以下の（ｉ）及び（ｉｉ）が入力信号として入力される。
（ｉ）４段目のラッチ回路３４の第１及び第２の出力ノードＱ４−及びＱ４＋からの出力信号ＯＵＴＱ４−及びＯＵＴＱ４＋
（ｉｉ）６段目のラッチ回路４４の第１及び第２の出力ノードＱ６−及びＱ６＋からの出力信号ＯＵＴＱ６−及びＯＵＴＱ６＋
論理回路４６は、上記の（ｉ）及び（ｉｉ）の入力信号の内、入力信号ＯＵＴＱ４＋及びＯＵＴＱ６＋に関して否定論理和（ＮＯＲ）をとり、否定論理和をとった信号を第１の出力信号として出力する。また、ＯＵＴＱ４−及びＯＵＴＱ６−に関して否定論理積（ＮＡＮＤ）をとり、否定論理積をとった信号を第２の出力信号として出力する。この論理回路４６から出力された第１及び第２の出力信号がセレクタ４８に入力される。

（セレクタ４８）
図４に示すように、セレクタ４８には、以下の（ｉｉｉ）及び（ｉｖ）が入力信号として入力される。
（ｉｉｉ）（ｉ）の位相反転信号
（ｉｖ）論理回路４６からの出力信号
セレクタ４８は、制御信号＃１の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第１の出力ノードＱ４−の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃１の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第２の出力ノードＱ４＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１−に入力する信号として選択する機能を有している。

（分周回路４の動作特性）
制御信号＃１の値に応じて、セレクタ４８が上記（ｉｉｉ）を選択した場合、出力信号ＯＵＴ４＋及びＯＵＴ４−の周期は、クロック信号ＩＮ＋及びＩＮ−の周期に比べ４倍になる。つまり、出力信号ＯＵＴ４＋及びＯＵＴ４−の周波数は、クロック信号ＩＮ＋及びＩＮ−の周波数に比べて１／４倍になる。従って、制御信号＃１の値に応じて、セレクタ４８が上記（ｉｉｉ）を選択した場合は、分周回路４は分周数が４である４分周回路として機能する。

また、制御信号＃１の値に応じて、セレクタ４８が上記（ｉｖ）を選択した場合、出力信号ＯＵＴ４＋及びＯＵＴ４−の周期は、クロック信号ＩＮ＋及びＩＮ−の周期に比べ５倍になる。つまり、出力信号ＯＵＴ４＋及びＯＵＴ４−の周波数は、クロック信号ＩＮ＋及びＩＮ−の周波数に比べて１／５倍になる。従って、制御信号＃１の値に応じて、セレクタ４８が上記（ｉｖ）を選択した場合は、分周回路４は分周数が５である５分周回路として機能する。

このように、分周回路４は、分周数を４および５から選択可能な可変分周回路として機能する。

なお、分周回路４は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路４も駆動時の消費電力を低減できる高速化された分周回路である。

〔実施形態４〕
（分周回路５）
次に、本発明の第４の実施形態に係る分周回路５について、図５を参照しつつ以下に説明する。

図５は、本実施形態に係る分周回路５の構成を、図１（ｂ）の回路記号を用いて示したものである。図５に示すように、分周回路５は、実施形態３で説明した分周回路４、２分周回路５０、及びセレクタ５６を備えている。

２分周回路５０は、図５に示すように、２つのラッチ回路５２及び５４がこの順番に従って２段に縦続接続されている。ラッチ回路５２及び５４は、何れもラッチ回路１と同様の構成を有している。ただし、これは本実施形態を限定するものではなく、入力信号を２分周できるものであれば何れの回路を２分周回路５０として用いてもよい。

図５に示すように、２分周回路５０を構成しているラッチ回路５２は、分周回路４の２段目のラッチ回路２４の第２の出力ノードＱ２＋からの出力信号ＯＵＴＱ２＋が入力信号として入力されるように、分周回路４と接続されている。また、同じく２分周回路５０を構成しているラッチ回路５４は、分周回路４の２段目のラッチ回路２４の第１の出力ノードＱ２−からの出力信号ＯＵＴＱ２−が入力信号として入力されるように、分周回路４と接続されている。

（セレクタ５６）
セレクタ５６には、図５に示すように、以下の（ｖ）及び（ｖｉ）が入力信号として入力される。
（ｖ）２分周回路５０の２段目のラッチ回路５４の第１及び第２の出力ノードＱ８−及びＱ８＋からの出力信号ＯＵＴ５−及びＯＵＴ５＋
（ｖｉ）分周数設定信号＃２
セレクタ５６は、後述する制御信号＃３の値に応じて、上記の（ｖ）または（ｖｉ）の何れか一方を選択すると共に、セレクタ５６からの出力信号として出力する。そして、このセクレタ５６から出力された出力信号はセクレタ４８に対する制御信号＃４として機能する。

制御信号＃３は、各時刻において、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。その為、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖ）を選択し、Ｌｏｗ状態（０）のときに（ｖｉ）を選択するようにセレクタ５６を予め設定しておけば、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖ）が選択され、Ｌｏｗ状態（０）のときに（ｖｉ）が選択され、それぞれセレクタ５６から出力される。セレクタ５６から出力された信号は、セレクタ４８に対する制御信号＃４として機能する。

なお、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖｉ）を選択し、Ｌｏｗ状態（０）のときに（ｖ）を選択するようにセレクタ５６を予め設定してもよい。この場合は、制御信号＃３がＨｉｇｈ状態（１）のときに（ｖｉ）が選択され、Ｌｏｗ状態（０）のときに（ｖ）が選択され、それぞれセレクタ５６から出力される。セレクタ５６から出力された信号は上記と同様にセレクタ４８に対する制御信号＃４として機能する。

上記の（ｖｉ）分周数設定信号＃２は、具体的には分周回路５の後段に配置されたカウンタ回路（図示なし）からの出力信号であり、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。そして、分周数設定信号＃２が所望の分周数（例えば、８分周数）を有する信号になるように、当該カウンタ回路を予め設定しておけばよい。

（セレクタ４８）
図４に示すように、セレクタ４８には、以下の（ｉｉｉ）及び（ｉｖ）が入力信号として入力される。
（ｉｉｉ）（ｉ）の位相反転信号
（ｉｖ）論理回路４６からの出力信号
セレクタ４８は、制御信号＃４の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第１の出力ノードＱ４−の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃４の値に応じて、上記（ｉｉｉ）の内の４段目のラッチ回路３４の第２の出力ノードＱ４＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１−に入力する信号として選択する機能を有している。

（分周回路５の動作特性）
分周回路５の動作特性について、具体的に以下に説明する。

セレクタ５６において、制御信号＃３の値に応じて、８分周設定信号である上記（ｖｉ）が出力され、セレクタ４８に対する制御信号＃４となる場合、セレクタ４８において、上記（ｉｉｉ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２−は、それぞれクロック信号ＩＮ＋及びＩＮ−が４分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ５＋及びＯＵＴ５−は、このクロック信号が４分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ−が８分周された信号として出力される。従って、制御信号＃３の値に応じて８分周設定信号がセレクタ５６から出力され、この制御信号＃４の値に応じて上記（ｉｉｉ）が選択されセレクタ４８から出力された場合、分周回路５は８分周回路として機能する。

セレクタ５６において、制御信号＃３の値に応じて、１０分周設定信号である上記（ｖｉ）が出力され、セレクタ４８に対する制御信号＃４となる場合、セレクタ４８において、上記（ｉｖ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２−は、それぞれクロック信号ＩＮ＋及びＩＮ−が５分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ５＋及びＯＵＴ５−は、このクロック信号が５分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ−が１０分周された信号として出力される。従って、制御信号＃３の値に応じて１０分周設定信号がセレクタ５６から出力され、この制御信号＃４の値に応じて上記（ｉｖ）が選択されセレクタ４８から出力された場合、分周回路５は１０分周回路として機能する。

セレクタ５６において、制御信号＃３の値に応じて、上記（ｖ）が出力され、セレクタ４８に対する制御信号＃４となる場合、セレクタ４８において、上記（ｉｉ）及び（ｉｖ）が交互に出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２−は、それぞれクロック信号ＩＮ＋及びＩＮ−が４分周された信号及び５分周された信号が交互に出力された信号である。その為、２分周回路５０の出力信号ＯＵＴ５＋及びＯＵＴ５−も、ラッチ回路５２及び５４への入力信号ＯＵＴＱ２及び＋ＯＵＴＱ２−と同様に４分周された信号及び５分周された信号が交互に出力された信号となる。従って、制御信号＃３の値に応じて上記（ｖ）がセレクタ５６から出力され、この制御信号＃４の値に応じて上記（ｉｉｉ）及び（ｉｖ）がセレクタ４８から交互に出力される場合、分周回路５は９分周回路として機能する。

このように、分周回路５は、分周数を８、９、及び１０から選択可能な可変分周回路として機能する。

なお、分周回路５は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路５も駆動時の消費電力を低減できる高速化された分周回路である。

〔実施形態５〕
（分周回路６）
次に、本発明の第５の実施形態に係る分周回路６について、図６を参照しつつ以下に説明する。

図６は、本実施形態に係る分周回路６の構成を、図１（ｂ）の回路記号を用いて示したものである。図６に示すように、分周回路６は、６つのラッチ回路２２、２４、３２、３４、４２、及び４４を備えている。ここで、６つのラッチ回路２２、２４、３２、３４、４２、及び４４は、何れも、図１（ａ）に示したラッチ回路１と同様の構成を有している。また、図６に示すように、６つのラッチ回路２２、２４、３２、３４、４２、及び４４をこの順番に従って６段に縦続接続された構成をしている。

また、図６に示すように、分周回路６は、論理回路４６及びセレクタ６２を更に備えている。なお、論理回路４６に関しては、実施形態３において用いられている論理回路４６と同一であるため、その説明については省略する。

（セレクタ６２）
図６に示すように、セレクタ６２には、以下の（ｉｖ）及び（ｖｉｉ）が入力信号として入力される。
（ｉｖ）論理回路４６からの出力信号
（ｖｉｉ）（ｉｉ）の位相が反転された信号
セレクタ６２は、制御信号＃５の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第１の出力ノードＱ６−の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃５の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第２の出力ノードＱ６＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１−に入力する信号として選択する機能を有している。

（分周回路６の動作特性）
制御信号＃５の値に応じて、セレクタ６２が上記（ｉｖ）を選択した場合、出力信号ＯＵＴ６＋及びＯＵＴ６−の周期は、クロック信号ＩＮ＋及びＩＮ−の周期に比べ５倍になる。つまり、出力信号ＯＵＴ６＋及びＯＵＴ６−の周波数は、クロック信号ＩＮ＋及びＩＮ−の周波数に比べて１／５倍になる。従って、制御信号＃５の値に応じて、セレクタ６２が上記（ｉｖ）を選択した場合は、分周回路６は分周数が５である５分周回路として機能する。

また、制御信号＃５の値に応じて、セレクタ６２が上記（ｖｉｉ）を選択した場合、出力信号ＯＵＴ６＋及びＯＵＴ６−の周期は、クロック信号ＩＮ＋及びＩＮ−の周期に比べ６倍になる。つまり、出力信号ＯＵＴ６＋及びＯＵＴ６−の周波数は、クロック信号ＩＮ＋及びＩＮ−の周波数に比べて１／６倍になる。従って、制御信号＃５の値に応じて、セレクタ６２が上記（ｖｉｉ）を選択した場合は、分周回路６は分周数が６である６分周回路として機能する。

このように、分周回路６は、分周数を５または６から選択可能な可変分周回路として機能する。

なお、分周回路６は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路６も駆動時の消費電力を低減できる高速化された分周回路である。

〔実施形態６〕
（分周回路７）
次に、本発明の第６の実施形態に係る分周回路７について、図７を参照しつつ以下に説明する。

図７は、本実施形態に係る分周回路７の構成を、図１（ｂ）の回路記号を用いて示したものである。図７に示すように、分周回路７は、実施形態５で説明した分周回路６、２分周回路５０、及びセレクタ７２を備えている。

２分周回路５０は、図７に示すように、２つのラッチ回路５２及び５４がこの順番に従って２段に縦続接続されている。ラッチ回路５２及び５４は、何れもラッチ回路１と同様の構成を有している。ただし、これは本実施形態を限定するものではなく、入力信号を２分周できるものであれば何れの回路を２分周回路５０として用いてもよい。

図７に示すように、２分周回路５０を構成しているラッチ回路５２は、分周回路６の２段目のラッチ回路２４の第２の出力ノードＱ２＋からの出力信号ＯＵＴＱ２＋が入力信号として入力されるように、分周回路６と接続されている。また、同じく２分周回路５０を構成しているラッチ回路５４は、分周回路６の２段目のラッチ回路２４の第１の出力ノードＱ２−からの出力信号ＯＵＴＱ２−が入力信号として入力されるように、分周回路６と接続されている。

（セレクタ７２）
セレクタ７２は、図７に示すように、以下の（ｖｉｉｉ）及び（ｉｘ）が入力信号として入力される。
（ｖｉｉｉ）２分周回路５０の２段目のラッチ回路５４の第１及び第２の出力ノードＱ８−及びＱ８＋からの出力信号ＯＵＴ８−及びＯＵＴ８＋
（ｉｘ）分周数設定信号＃６
セレクタ７２は、後述する制御信号＃７の値に応じて、上記の（ｖｉｉｉ）または（ｉｘ）の何れか一方を選択した後、セレクタ７２からの出力信号として出力する。そして、このセクレタ７２から出力された出力信号はセクレタ６２に対する制御信号＃８として機能する。

制御信号＃７は、各時刻において、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。その為、制御信号＃７がＨｉｇｈ状態（１）のときに（ｖｉｉｉ）を選択し、Ｌｏｗ状態（０）のときに（ｉｘ）を選択するようにセレクタ７２を予め設定しておけば、制御信号＃７がＨｉｇｈ状態（１）のときに（ｖｉｉｉ）が選択され、Ｌｏｗ状態（０）のときに（ｉｘ）が選択され、それぞれセレクタ７２から出力される。セレクタ７２から出力された信号は、セレクタ６２に対する制御信号＃８として機能する。

なお、制御信号＃７がＨｉｇｈ状態（１）のときに（ｉｘ）を選択し、Ｌｏｗ状態（０）のときに（ｖｉｉｉ）を選択するようにセレクタ７２を予め設定してもよい。この場合は、制御信号＃７がＨｉｇｈ状態（１）のときに（ｉｘ）が選択され、Ｌｏｗ状態（０）のときに（ｖｉｉｉ）が選択され、それぞれセレクタ７２から出力される。そして、セレクタ７２から出力された信号は上記と同様にセレクタ６２に対する制御信号＃８として機能する。

上記の（ｉｘ）分周数設定信号＃６は、具体的には分周回路７の後段に配置されたカウンタ回路（図示なし）からの出力信号であり、Ｈｉｇｈ状態（１）及びＬｏｗ状態（０）の何れか一方をとる信号である。そして、分周数設定信号＃６が所望の分周数（例えば、１０分周数）を有する信号になるように、当該カウンタ回路を予め設定しておけばよい。

（セレクタ６２）
図７に示すように、セレクタ６２には、実施形態５と同様に、以下の（ｉｖ）及び（ｖｉｉ）が入力信号として入力される。
（ｉｖ）論理回路４６からの出力信号
（ｖｉｉ）（ｉｉ）の位相が反転された信号
セレクタ６２は、上述の制御信号＃８の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第１の出力ノードＱ６−の出力信号、及び上記（ｉｖ）の内の上記第１の出力信号の何れかを、１段目のラッチ回路２２の第２の入力ノードＤ１＋に入力する信号として選択すると共に、当該制御信号＃８の値に応じて、上記（ｖｉｉ）の内の６段目のラッチ回路４４の第２の出力ノードＱ６＋の出力信号、及び上記（ｉｖ）の内の第２の出力信号の何れかを、１段目のラッチ回路２２の第１の入力ノードＤ１−に入力する信号として選択する機能を有している。

（分周回路７の動作特性）
分周回路７の動作特性について、具体的に以下に説明する。

セレクタ７２において、制御信号＃７の値に応じて、予め１０分周設定信号として設定された上記（ｉｘ）が出力され、セレクタ６２に対する制御信号＃８となる場合、セレクタ６２において、上記（ｉｖ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２−は、それぞれクロック信号ＩＮ＋及びＩＮ−が５分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ８＋及びＯＵＴ８−は、このクロック信号が５分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ−が１０分周された信号として出力される。従って、制御信号＃７の値に応じて１０分周設定信号がセレクタ７２から出力され、この制御信号＃８の値に応じて上記（ｉｖ）が選択されセレクタ６２から出力された場合、分周回路７は１０分周回路として機能する。

セレクタ７２において、制御信号＃７の値に応じて、予め１２分周設定信号として設定された上記（ｉｘ）が出力され、セレクタ６２に対する制御信号＃８となる場合、セレクタ６２において、上記（ｖｉｉ）が選択され出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２−は、それぞれクロック信号ＩＮ＋及びＩＮ−が６分周された信号である。つまり、２分周回路５０の出力信号ＯＵＴ８＋及びＯＵＴ８−は、このクロック信号が６分周された信号を更に２分周することになるため、クロック信号ＩＮ＋及びＩＮ−が１２分周された信号として出力される。従って、制御信号＃７の値に応じて１２分周設定信号がセレクタ７２から出力され、この制御信号＃８の値に応じて上記（ｖｉｉ）が選択されセレクタ６２から出力された場合、分周回路７は１２分周回路として機能する。

セレクタ７２において、制御信号＃７の値に応じて、上記（ｖｉｉｉ）が出力され、セレクタ６２に対する制御信号＃８となる場合、セレクタ６２において、上記（ｉｖ）及び（ｖｉｉ）が交互に出力される。この場合、上述のように、２分周回路５０を構成するそれぞれのラッチ回路５２及び５４への入力信号ＯＵＴＱ２＋及びＯＵＴＱ２−は、それぞれクロック信号ＩＮ＋及びＩＮ−が５分周された信号及び６分周された信号が交互に出力された信号である。その為、２分周回路５０の出力信号ＯＵＴ８＋及びＯＵＴ８−も、ラッチ回路５２及び５４への入力信号ＯＵＴＱ２及び＋ＯＵＴＱ２−と同様に５分周された信号及び５分周された信号が交互に出力された信号となる。従って、制御信号＃７の値に応じて上記（ｖｉｉｉ）がセレクタ７２から出力され、この制御信号＃８の値に応じて上記（ｉｖ）及び（ｖｉｉ）がセレクタ６２から交互に出力される場合、分周回路７は１１分周回路として機能する。

このように、分周回路７は、分周数を１０、１１、または１２から選択可能な可変分周回路として機能する。

なお、分周回路７は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路１を用いた構成となっている。従って、分周回路７も駆動時の消費電力を低減できる高速化された分周回路である。

なお、本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的に範囲に含まれる。

本発明は、ラッチ回路を有する分周回路に好適に用いることができる。

１、２２、２４、３２、３４、４２、４４、５２、５４ ラッチ回路
２、３、４、５、６、７ 分周回路
１０、１２ ＰＭＯＳトランジスタ
１４、１６、１８ ＮＭＯＳトランジスタ
４６ 論理回路
４８、５６、６２、７２ セレクタ
＃１、＃３、＃４、＃５、＃７、＃８ 制御信号
＃２、＃６ 分周数設定信号
ＩＮ＋、ＩＮ− クロック信号

Claims (8)

1. 分周回路用のラッチ回路であって、
   第１の電圧源に接続されたソース、第１の出力ノードに接続されたドレイン、及び第２の出力ノードに接続されたゲートを有する第１のトランジスタと、
   上記第１の電圧源に接続されたソース、上記第２の出力ノードに接続されたドレイン、及び上記第１の出力ノードに接続されたゲートを有する第２のトランジスタと、
   上記第２の出力ノードに接続されたドレイン、第２の電圧源に接続されたソース、及び第１の入力ノードに接続されたゲートを有する第３のトランジスタと、
   上記第１の出力ノードに接続されたドレイン、上記第２の電圧源に接続されたソース、及び第２の入力ノードに接続されたゲートを有する第４のトランジスタと、
   上記第１の出力ノードに接続されたソース、上記第２の出力ノードに接続されたドレイン、及び第３の入力ノードに接続されたゲートを有する第５のトランジスタと、
   を備えていることを特徴とするラッチ回路。
2. 請求項１に記載のラッチ回路を２つ備えており、
   上記ラッチ回路は、２段に亘り縦続接続されており、
   ２段目のラッチ回路の第１及び第２の出力ノードが１段目のラッチ回路の第２及び第１の入力ノードにそれぞれ接続されている、ことを特徴とする分周回路。
3. 請求項１に記載のラッチ回路を４つ備えており、
   上記ラッチ回路は、４段に亘り縦続接続されており、
   ４段目のラッチ回路の第１及び第２の出力ノードが１段目のラッチ回路の第２及び第１の入力ノードにそれぞれ接続されている、ことを特徴とする分周回路。
4. 請求項１に記載のラッチ回路を６つ備えており、
   上記ラッチ回路は、６段に亘り縦続接続されており、
   １段目、３段目、及び５段目のラッチ回路の第３の入力ノードには、第１のクロック信号が入力され、２段目、４段目、及び６段目のラッチ回路の第３の入力ノードには、第２のクロック信号が入力され、
   ４段目のラッチ回路の第２の出力ノードの出力信号と、６段目のラッチ回路の第２の出力ノードの出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノードの出力信号と、６段目のラッチ回路の第１の出力ノードの出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路と、
   外部から供給される制御信号の値に応じて、４段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、４段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノードに入力する信号として選択する第１のセレクタと、
   を更に備えていることを特徴とする分周回路。
5. 請求項４に記載の分周回路と、
   上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路と、
   外部から供給される制御信号の値に応じて、上記２分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記第１のセレクタとは異なる第２のセレクタと、
   を備えていることを特徴とする分周回路。
6. 請求項１に記載のラッチ回路を６つ備えており、
   上記ラッチ回路は、６段に亘り縦続接続されており、
   １段目、３段目、及び５段目のラッチ回路の第３の入力ノードには、第１のクロック信号が入力され、２段目、４段目、及び６段目のラッチ回路の第３の入力ノードには、第２のクロック信号が入力され、
   ４段目のラッチ回路の第２の出力ノードの出力信号と、６段目のラッチ回路の第２の出力ノードの出力信号との否定論理和をとって得られる信号を第１の出力信号として出力し、４段目のラッチ回路の第１の出力ノードの出力信号と、６段目のラッチ回路の第１の出力ノードの出力信号との否定論理積をとって得られる信号を第２の出力信号として出力する論理回路と、
   外部から供給される制御信号の値に応じて、６段目のラッチ回路の第１の出力ノードの出力信号、及び上記論理回路が出力する第１の出力信号の何れかを、１段目のラッチ回路の第２の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、６段目のラッチ回路の第２の出力ノードの出力信号、及び上記論理回路が出力する第２の出力信号の何れかを、１段目のラッチ回路の第１の入力ノードに入力する信号として選択する第１のセレクタと、
   を更に備えていることを特徴とする分周回路。
7. 請求項６に記載の分周回路と、
   上記分周回路の２段目のラッチ回路の第１及び第２の出力ノードの出力信号が入力される２分周回路と、
   外部から供給される制御信号の値に応じて、上記２分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記第１のセレクタとは異なる第２のセレクタと、
   を備えていることを特徴とする分周回路。
8. 請求項２〜７の何れか１項に記載の分周回路を用いたＰＬＬ周波数シンセサイザ。
   

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