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JP5301231B2 - Semiconductor device - Google Patents

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JP5301231B2
JP5301231B2 JP2008252854A JP2008252854A JP5301231B2 JP 5301231 B2 JP5301231 B2 JP 5301231B2 JP 2008252854 A JP2008252854 A JP 2008252854A JP 2008252854 A JP2008252854 A JP 2008252854A JP 5301231 B2 JP5301231 B2 JP 5301231B2
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富夫 松崎
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株式会社テラミクロス
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

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  • Semiconductor Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To prevent an integrated circuit 2 from being damaged even if an excess current due to static electricity from outside is caused to flow in an interconnection 10, in a semiconductor device having such a structure that the integrated circuit 2, a static electricity protection circuit 4 connected to the integrated circuit 2, and a connection pad 3 connected to the static electricity protection circuit 4 are provided on the top of a silicon substrate 1 and an insulation film is formed thereon, and the interconnection 10 is provided while being connected to the connection pad 3, and a columnar electrode 13 is provided on a connection pad portion 10b of the interconnection 10. <P>SOLUTION: A plurality of connection pads 3 are arranged in a matrix form, and an interconnection 10 is so disposed as not to overlap an integrated circuit 2. Due to this structure, even if the excess current due to static electricity from outside is caused to flow in the interconnection 10, the integrated circuit 2 is never damaged. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

この発明は半導体装置に関する。 The present invention relates to a semiconductor device.

従来の半導体装置には、ＣＳＰ（chip size package）と呼ばれるものがある(例えば、特許文献１参照)。この半導体装置は、上面に所定の機能の集積回路が設けられた半導体基板を備えている。半導体基板の上面周辺部には複数の接続パッドが集積回路に接続されて設けられている。半導体基板の上面において接続パッドの中央部を除く領域には絶縁膜が設けられている。 Conventional semiconductor devices include what is called a CSP (chip size package) (see, for example, Patent Document 1). This semiconductor device includes a semiconductor substrate provided with an integrated circuit having a predetermined function on the upper surface. A plurality of connection pads are provided on the periphery of the upper surface of the semiconductor substrate so as to be connected to the integrated circuit. An insulating film is provided in a region excluding the central portion of the connection pad on the upper surface of the semiconductor substrate.

絶縁膜の上面には配線が接続パッドに接続されて設けられている。配線の接続パッド部上面には柱状電極が設けられている。配線を含む絶縁膜の上面には封止膜がその上面が柱状電極の上面と面一となるように設けられている。柱状電極の上面には半田ボールが設けられている。ここで、複数の柱状電極およびその台座となる配線の接続パッド部はマトリクス状に配置されている。 A wiring is provided on the upper surface of the insulating film so as to be connected to the connection pad. A columnar electrode is provided on the upper surface of the connection pad portion of the wiring. A sealing film is provided on the upper surface of the insulating film including the wiring so that the upper surface thereof is flush with the upper surface of the columnar electrode. Solder balls are provided on the upper surfaces of the columnar electrodes. Here, the plurality of columnar electrodes and wiring connection pad portions serving as pedestals thereof are arranged in a matrix.

特開２００５−１８３８６８号公報JP 2005-183868 A

ところで、上記従来の半導体装置では、柱状電極に外部から静電気が侵入し、この侵入した静電気が配線および接続パッドを介して集積回路に到達すると、集積回路が静電破壊するおそれがある。そこで、接続パッドと集積回路との間に静電気保護回路を設けると、集積回路のそのような静電破壊を防止することができる。 By the way, in the conventional semiconductor device, when static electricity enters the columnar electrode from the outside, and the intruding static electricity reaches the integrated circuit through the wiring and the connection pad, the integrated circuit may be electrostatically broken. Therefore, when an electrostatic protection circuit is provided between the connection pad and the integrated circuit, such electrostatic breakdown of the integrated circuit can be prevented.

しかるに、上記従来の半導体装置では、半導体基板の上面周辺部に複数の接続パッドが配置され、接続パッドに接続された配線の接続パッド部がマトリクス状に配置されているため、半導体基板上の中央部に配置された接続パッド部を有する配線の引き回し線部が半導体基板上の周辺部に配置された接続パッド部を有する配線の接続パッド部間を通過して延出されることになる。 However, in the conventional semiconductor device, a plurality of connection pads are arranged on the periphery of the upper surface of the semiconductor substrate, and the connection pad portions of the wirings connected to the connection pads are arranged in a matrix form. The lead-out line portion of the wiring having the connection pad portion disposed in the portion extends between the connection pad portions of the wiring having the connection pad portion disposed in the peripheral portion on the semiconductor substrate.

このため、半導体基板上の中央部に配置された接続パッド部を有する配線の引き回し線部は比較的長くなってしまう。一方、半導体基板の上面に集積回路を形成するが、集積回路形成面積に限界があるため、半導体基板上の中央部に配置された接続パッド部を有する配線の比較的長い引き回し線部下にも集積回路を形成せざるを得ない。 For this reason, the lead-out line part of the wiring having the connection pad part arranged at the center part on the semiconductor substrate becomes relatively long. On the other hand, an integrated circuit is formed on the upper surface of the semiconductor substrate. However, since the integrated circuit formation area is limited, the integrated circuit is also integrated under the relatively long lead-out line portion of the wiring having the connection pad portion arranged in the central portion on the semiconductor substrate. A circuit must be formed.

しかし、上記従来の半導体装置では、半導体基板上の中央部に配置された柱状電極に外部から静電気が侵入し、この侵入した静電気が半導体基板上の中央部に配置された接続パッド部を有する配線の引き回し線部に到達すると、当該引き回し線部に過電流が流れ、当該引き回し線部下の集積回路にダメージを与えることがあるという問題があった。 However, in the conventional semiconductor device described above, static electricity enters the columnar electrode arranged at the central portion on the semiconductor substrate from outside, and the intruding static electricity has a connection pad portion arranged at the central portion on the semiconductor substrate. When the lead wire portion is reached, an overcurrent flows through the lead wire portion, which may cause damage to the integrated circuit under the lead wire portion.

そこで、この発明は、配線に外部からの静電気に起因する過電流が流れても、集積回路にダメージを与えることがないようにすることができる半導体装置を提供することを目的とする。 Accordingly, an object of the present invention is to provide a semiconductor device capable of preventing damage to an integrated circuit even if an overcurrent caused by static electricity from the outside flows in the wiring.

請求項１に記載の発明は、上面に集積回路が設けられた半導体基板と、前記半導体基板上に設けられ、それぞれ、接続パッド、前記集積回路と前記接続パッドとの間に配置された静電気保護回路、前記接続パッドに接続された配線および前記配線の接続パッド部上に設けられた柱状電極を有する複数の入力部と、前記柱状電極の周囲に設けられた封止膜を備え、全ての前記入力部の前記配線は前記集積回路と重ならない位置に配置されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、複数の前記入力部はマトリクス状に配置されていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、全ての前記入力部は前記集積回路と重ならない位置に配置されていることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記半導体基板上に複数の前記接続パッドおよび複数の前記静電気保護回路がマトリクス状に設けられ、それらの上に絶縁膜が設けられ、前記絶縁膜上に前記配線が前記接続パッドに接続されて設けられ、前記配線の接続パッド部上に前記柱状電極が設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記接続パッドおよび前記静電気保護回路は前記柱状電極の近傍に配置されていることを特徴とするものである。
請求項６に記載の発明は、請求項４に記載の発明において、前記接続パッドおよび前記静電気保護回路は前記柱状電極の真下に配置されていることを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。 According to the first aspect of the present invention, there is provided a semiconductor substrate provided with an integrated circuit on an upper surface thereof, and an electrostatic protection provided on the semiconductor substrate and disposed between the connection pad and the integrated circuit and the connection pad, respectively. A plurality of input portions each having a circuit, a wiring connected to the connection pad, and a columnar electrode provided on the connection pad portion of the wiring; and a sealing film provided around the columnar electrode, The wiring of the input unit is arranged at a position not overlapping with the integrated circuit.
According to a second aspect of the present invention, in the first aspect of the present invention, the plurality of input sections are arranged in a matrix.
According to a third aspect of the present invention, in the first aspect of the present invention, all the input sections are arranged at positions that do not overlap the integrated circuit.
According to a fourth aspect of the present invention, in the first aspect of the invention, the plurality of connection pads and the plurality of electrostatic protection circuits are provided in a matrix on the semiconductor substrate, and an insulating film is provided thereon. The wiring is provided on the insulating film so as to be connected to the connection pad, and the columnar electrode is provided on the connection pad portion of the wiring.
According to a fifth aspect of the present invention, in the invention of the fourth aspect, the connection pad and the electrostatic protection circuit are arranged in the vicinity of the columnar electrode .
According to a sixth aspect of the present invention, in the fourth aspect of the present invention, the connection pad and the electrostatic protection circuit are arranged directly below the columnar electrode .
The invention according to claim 7 is the invention according to claim 1 , wherein a solder ball is provided on the columnar electrode.

この発明によれば、全ての入力部の配線を集積回路と重ならない位置に配置しているので、配線に外部からの静電気に起因する過電流が流れても、集積回路にダメージを与えることがないようにすることができる。   According to the present invention, since all the wirings of the input unit are arranged at positions that do not overlap with the integrated circuit, even if an overcurrent caused by static electricity from the outside flows through the wiring, the integrated circuit may be damaged. Can not be.

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の半田ボールを省略した状態における透過平面図を示し、図２は図１に示す半導体装置の１つの柱状電極およびそれに電気的に接続された部分の断面図を示す。 (First embodiment)
FIG. 1 is a transparent plan view of the semiconductor device according to the first embodiment of the present invention in a state where solder balls are omitted, and FIG. 2 is a columnar electrode of the semiconductor device shown in FIG. Sectional drawing of a part is shown.

この半導体装置は、一般的にはＣＳＰと呼ばれるものであり、シリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路２が設けられている。集積回路２は、詳細には図示していないが、特に、トランジスタ、ダイオード、抵抗、コンデンサ等の素子によって構成されている。集積回路２の形成領域については後で説明する。 This semiconductor device is generally called a CSP and includes a silicon substrate (semiconductor substrate) 1. An integrated circuit 2 having a predetermined function is provided on the upper surface of the silicon substrate 1. Although not shown in detail, the integrated circuit 2 is composed of elements such as a transistor, a diode, a resistor, and a capacitor. The formation region of the integrated circuit 2 will be described later.

シリコン基板１の上面において集積回路２形成領域を除く領域にはアルミニウム系金属からなる複数の接続パッド３がマトリクス状に設けられている。接続パッド３は３×４＝１２個のみを図示するが、実際には多数マトリクス状に配列されている。シリコン基板１の上面において集積回路２と接続パッド３との間には静電気保護回路４が設けられている。静電気保護回路４の詳細については後で説明する。 A plurality of connection pads 3 made of an aluminum-based metal are provided in a matrix in a region excluding the integrated circuit 2 formation region on the upper surface of the silicon substrate 1. Although only 3 × 4 = 12 connection pads 3 are shown in the figure, a large number are actually arranged in a matrix. An electrostatic protection circuit 4 is provided between the integrated circuit 2 and the connection pad 3 on the upper surface of the silicon substrate 1. Details of the electrostatic protection circuit 4 will be described later.

静電気保護回路４と接続パッド３とは、その間におけるシリコン基板１の上面に設けられたアルミニウム系金属からなる第１の下層配線６を介して接続されている。 The electrostatic protection circuit 4 and the connection pad 3 are connected through a first lower layer wiring 6 made of an aluminum-based metal provided on the upper surface of the silicon substrate 1 between them.

シリコン基板１、集積回路２、接続パッド３、静電気保護回路４および第１の下層配線６の上面には酸化シリコン等からなるパッシベーション膜７およびポリイミド系樹脂等からなる保護膜８が設けられている。この場合、接続パッド３の中央部に対応する部分におけるパッシベーション膜７および保護膜８には開口部９が設けられている。 A passivation film 7 made of silicon oxide or the like and a protective film 8 made of polyimide resin or the like are provided on the upper surfaces of the silicon substrate 1, the integrated circuit 2, the connection pads 3, the electrostatic protection circuit 4 and the first lower layer wiring 6. . In this case, an opening 9 is provided in the passivation film 7 and the protective film 8 in a portion corresponding to the central portion of the connection pad 3.

保護膜８の上面には配線１０が設けられている。配線１０は、保護膜８の上面に設けられた銅を含む金属からなる下地金属層１１と、下地金属層１１の上面に設けられた銅からなる上部金属層１２との２層構造となっている。配線１０の一端部は、パッシベーション膜７および保護膜８の開口部９を介して接続パッド３に接続されている。ここで、配線１０は、接続パッド３に接続された接続部１０ａと、先端の接続パッド部１０ｂと、その間の引き回し線部１０ｃとからなっている。 A wiring 10 is provided on the upper surface of the protective film 8. The wiring 10 has a two-layer structure of a base metal layer 11 made of a metal containing copper provided on the upper surface of the protective film 8 and an upper metal layer 12 made of copper provided on the upper surface of the base metal layer 11. Yes. One end of the wiring 10 is connected to the connection pad 3 via the opening 9 of the passivation film 7 and the protective film 8. Here, the wiring 10 includes a connection portion 10a connected to the connection pad 3, a tip connection pad portion 10b, and a lead wire portion 10c therebetween.

配線１０の接続パッド部１０ｃ上面には銅からなる柱状電極（外部接続用電極）１３が設けられている。配線１０を含む保護膜８の上面にはエポキシ系樹脂等からなる封止膜１４がその上面が柱状電極１３の上面と面一となるように設けられている。柱状電極１０の上面には半田ボール１５が設けられている。 A columnar electrode (external connection electrode) 13 made of copper is provided on the upper surface of the connection pad portion 10 c of the wiring 10. A sealing film 14 made of an epoxy resin or the like is provided on the upper surface of the protective film 8 including the wiring 10 so that the upper surface thereof is flush with the upper surface of the columnar electrode 13. A solder ball 15 is provided on the upper surface of the columnar electrode 10.

ここで、静電気保護回路４、第１の下層配線６、接続パッド３、配線１０、柱状電極１３および半田ボール１５により、入力部１６が構成されている。複数の入力部１６は、接続パッド３と同様に、マトリクス状に配置されている。接続パッド３および静電気保護回路４は柱状電極１３の近傍（図１において柱状電極１３の右側）に配置されている。 Here, the electrostatic protection circuit 4, the first lower layer wiring 6, the connection pad 3, the wiring 10, the columnar electrode 13, and the solder ball 15 constitute an input unit 16. The plurality of input units 16 are arranged in a matrix like the connection pads 3. The connection pad 3 and the electrostatic protection circuit 4 are disposed in the vicinity of the columnar electrode 13 (on the right side of the columnar electrode 13 in FIG. 1).

集積回路２は、シリコン基板１の上面において入力部１６の配置領域以外の領域に配置されている。図１においては、集積回路２は、各列に配置された入力部１６の上側および最終列以外の各列に配置された入力部１６の行方向両側に配置されている。したがって、全ての入力部１６、特に、その配線１０は集積回路２と重ならない位置に配置されている。 The integrated circuit 2 is disposed in a region other than the region where the input unit 16 is disposed on the upper surface of the silicon substrate 1. In FIG. 1, the integrated circuit 2 is arranged on the upper side of the input unit 16 arranged in each column and on both sides in the row direction of the input unit 16 arranged in each column other than the final column. Accordingly, all the input units 16, particularly the wiring 10 thereof, are arranged at positions that do not overlap the integrated circuit 2.

次に、図３は図２に示す部分の回路図を示す。静電気保護回路４は、第１の下層配線６と集積回路２との間に配置された抵抗２１と、抵抗２１の集積回路２側とグランド電位ＧＮＤとの間に設けられた第２の下層配線２２の途中に介在された第１のダイオード２３と、抵抗２１の集積回路２側と電源電位ＶＣＣとの間に設けられた第３の下層配線２４の途中に介在された第２のダイオード２５とにより、構成されている。この場合、第１のダイオード２３の棒側は抵抗２１に接続され、第２のダイオード２５の矢印側は抵抗２１に接続されている。   Next, FIG. 3 shows a circuit diagram of the portion shown in FIG. The electrostatic protection circuit 4 includes a resistor 21 disposed between the first lower layer wiring 6 and the integrated circuit 2, and a second lower layer wiring provided between the integrated circuit 2 side of the resistor 21 and the ground potential GND. A first diode 23 interposed in the middle of 22, a second diode 25 interposed in the middle of a third lower layer wiring 24 provided between the integrated circuit 2 side of the resistor 21 and the power supply potential VCC, It is constituted by. In this case, the rod side of the first diode 23 is connected to the resistor 21, and the arrow side of the second diode 25 is connected to the resistor 21.

次に、この回路の動作について説明する。柱状電極１３に外部から静電気が侵入しない通常の状態では、柱状電極１３には電源電位ＶＣＣとグランド電位ＧＮＤとの電位差を有する信号（パルス等）しか入力されないので、柱状電極１３から信号が接続パッド３および抵抗２１等を介して集積回路２に流れるが、電源電位ＶＣＣおよびグランド電位ＧＮＤへは流れない。   Next, the operation of this circuit will be described. In a normal state in which static electricity does not enter the columnar electrode 13 from the outside, only a signal (pulse or the like) having a potential difference between the power supply potential VCC and the ground potential GND is input to the columnar electrode 13. 3 flows through the integrated circuit 2 through the resistor 21 and the like, but does not flow into the power supply potential VCC and the ground potential GND.

柱状電極１３に外部から静電気（プラスの電荷で電源電位ＶＣＣよりも高い電位）が侵入した場合には、柱状電極１３から当該静電気が接続パッド３、抵抗２１および第２のダイオード２５等を介して電源電位ＶＣＣに流れ、当該静電気による集積回路２の静電破壊が防止される。   When static electricity (a positive charge and higher than the power supply potential VCC) enters the columnar electrode 13 from the outside, the static electricity from the columnar electrode 13 passes through the connection pad 3, the resistor 21, the second diode 25, and the like. The integrated circuit 2 is prevented from being electrostatically damaged by flowing into the power supply potential VCC.

柱状電極１３に外部から静電気（マイナスの電荷でグランド電位ＧＮＤよりも低い電位）が侵入した場合には、グランド電位ＧＮＤから電流が第１のダイオード２３、抵抗２１および接続パッド３等を介して柱状電極１３に流れ、当該静電気による集積回路２の静電破壊が防止される。   When static electricity (a negative charge and a potential lower than the ground potential GND) enters the columnar electrode 13 from the outside, current flows from the ground potential GND through the first diode 23, the resistor 21, the connection pad 3, and the like. The electrostatic breakdown of the integrated circuit 2 due to the static electricity flowing to the electrode 13 is prevented.

以上のように、この半導体装置では、接続パッド３と集積回路２との間に静電気保護回路４を設けているので、柱状電極１３に外部からプラス、マイナスのいずれの静電気が侵入しても、集積回路２の静電破壊を防止することができる。   As described above, in this semiconductor device, since the electrostatic protection circuit 4 is provided between the connection pad 3 and the integrated circuit 2, even if positive or negative static electricity enters the columnar electrode 13 from the outside, The electrostatic breakdown of the integrated circuit 2 can be prevented.

ところで、柱状電極１３に外部からプラス、マイナスのいずれの静電気が侵入しても、配線１０の特に細い引き回し線部１０ｃに過電流が流れる。しかるに、図１および図２に示す半導体装置では、全ての入力部１６の配線１０を集積回路２と重ならない位置に配置しているので、配線１０に外部からの静電気に起因する過電流が流れても、集積回路２にダメージを与えることがないようにすることができる。   Incidentally, even if positive or negative static electricity enters the columnar electrode 13 from the outside, an overcurrent flows through a particularly thin lead wire portion 10c of the wiring 10. However, in the semiconductor device shown in FIGS. 1 and 2, since the wirings 10 of all the input units 16 are arranged at positions that do not overlap the integrated circuit 2, an overcurrent caused by static electricity from the outside flows through the wirings 10. However, the integrated circuit 2 can be prevented from being damaged.

（第２実施形態）
図４はこの発明の第２実施形態としての半導体装置の半田ボールを省略した状態における透過平面図を示し、図５は図４に示す半導体装置の１つの柱状電極およびそれに電気的に接続された部分の断面図を示す。 (Second Embodiment)
FIG. 4 is a transparent plan view of the semiconductor device according to the second embodiment of the present invention in a state where the solder balls are omitted, and FIG. 5 is a columnar electrode of the semiconductor device shown in FIG. Sectional drawing of a part is shown.

この半導体装置において、図１および図２に示す半導体装置と大きく異なる点は、接続パッド３および静電気保護回路４を柱状電極１３の真下に配置した点である。この場合、配線１０は、柱状電極１３下にのみ設けられた下地金属層１１のみからなる接続パッド部１０ｂのみによって構成されている。また、図４においては、接続パッド３および静電気保護回路４を柱状電極１３の真下に配置したため、集積回路２は最終列以外に配置された各入力部１６の周囲に配置されている。   This semiconductor device is greatly different from the semiconductor device shown in FIGS. 1 and 2 in that the connection pad 3 and the electrostatic protection circuit 4 are arranged directly below the columnar electrode 13. In this case, the wiring 10 is constituted only by the connection pad portion 10 b made only of the base metal layer 11 provided only under the columnar electrode 13. In FIG. 4, since the connection pad 3 and the electrostatic protection circuit 4 are disposed directly below the columnar electrode 13, the integrated circuit 2 is disposed around each input unit 16 disposed in a region other than the last column.

したがって、この場合も、全ての入力部１６、特に、その配線１０は集積回路２と重ならない位置に配置されている。このため、この場合も、配線１０に外部からの静電気に起因する過電流が流れても、集積回路２にダメージを与えることがないようにすることができる。また、この場合には、接続パッド３および静電気保護回路４を柱状電極１３の真下に配置しているので、図１に示す場合と比較して、集積回路２の形成領域を大きくすることができる。   Therefore, also in this case, all the input sections 16, particularly the wiring 10 thereof, are arranged at positions that do not overlap with the integrated circuit 2. Therefore, in this case as well, it is possible to prevent damage to the integrated circuit 2 even if an overcurrent caused by external static electricity flows through the wiring 10. Further, in this case, since the connection pad 3 and the electrostatic protection circuit 4 are arranged directly below the columnar electrode 13, the formation area of the integrated circuit 2 can be increased as compared with the case shown in FIG. .

（第３実施形態）
図６はこの発明の第３実施形態としての半導体装置の図２同様の断面図を示す。この半導体装置の実装構造において、図２に示す半導体装置と大きく異なる点は、柱状電極１３および封止膜１４を備えていない点である。 (Third embodiment)
FIG. 6 is a sectional view similar to FIG. 2 of a semiconductor device as a third embodiment of the present invention. The semiconductor device mounting structure is largely different from the semiconductor device shown in FIG. 2 in that the columnar electrode 13 and the sealing film 14 are not provided.

この場合、配線１０を含む保護膜８の上面にはソルダーレジスト等からなるオーバーコート膜３１が設けられている。配線１０の接続パッド部１０ｂに対応する部分におけるオーバーコート膜３１には開口部３２が設けられている。オーバーコート膜３１の開口部３２内およびその上方には半田ボール１５が配線１０の接続パッド部１０ｂに接続されて設けられている。   In this case, an overcoat film 31 made of a solder resist or the like is provided on the upper surface of the protective film 8 including the wiring 10. An opening 32 is provided in the overcoat film 31 in a portion corresponding to the connection pad portion 10 b of the wiring 10. Solder balls 15 are provided in the upper portion 32 of the overcoat film 31 and above the openings 32 so as to be connected to the connection pad portions 10 b of the wiring 10.

（第４実施形態）
図７はこの発明の第４実施形態としての半導体装置の図５同様の断面図を示す。この半導体装置の実装構造において、図５に示す半導体装置と大きく異なる点は、柱状電極１３および封止膜１４を備えていない点である。この場合、配線１０の接続パッド部１０ｂは、銅を含む金属からなる下地金属層１１と、下地金属層１１の上面に設けられた銅からなる上部金属層１２との２層構造となっている。 (Fourth embodiment)
FIG. 7 is a sectional view similar to FIG. 5 of a semiconductor device as a fourth embodiment of the present invention. The semiconductor device mounting structure is significantly different from the semiconductor device shown in FIG. 5 in that the columnar electrode 13 and the sealing film 14 are not provided. In this case, the connection pad portion 10 b of the wiring 10 has a two-layer structure of a base metal layer 11 made of a metal containing copper and an upper metal layer 12 made of copper provided on the upper surface of the base metal layer 11. .

そして、配線１０を含む保護膜８の上面にはソルダーレジスト等からなるオーバーコート膜３１が設けられている。配線１０の接続パッド部１０ｂに対応する部分におけるオーバーコート膜３１には開口部３２が設けられている。オーバーコート膜３１の開口部３２内およびその上方には半田ボール１５が配線１０の接続パッド部１０ｂに接続されて設けられている。   An overcoat film 31 made of a solder resist or the like is provided on the upper surface of the protective film 8 including the wiring 10. An opening 32 is provided in the overcoat film 31 in a portion corresponding to the connection pad portion 10 b of the wiring 10. Solder balls 15 are provided in the upper portion 32 of the overcoat film 31 and above the openings 32 so as to be connected to the connection pad portions 10 b of the wiring 10.

この発明の第１実施形態としての半導体装置の半田ボールを省略した状態における透過平面図。FIG. 3 is a transparent plan view of the semiconductor device according to the first embodiment of the present invention in a state where solder balls are omitted. 図１に示す半導体装置の１つの柱状電極およびそれに電気的に接続された部分の断面図。FIG. 2 is a cross-sectional view of one columnar electrode of the semiconductor device shown in FIG. 1 and a portion electrically connected thereto. 図２に示す部分の回路図。The circuit diagram of the part shown in FIG. この発明の第２実施形態としての半導体装置の図１同様の透過平面図。The transmission top view similar to FIG. 1 of the semiconductor device as 2nd Embodiment of this invention. 図４に示す半導体装置の１つの柱状電極およびそれに電気的に接続された部分の断面図。FIG. 5 is a cross-sectional view of one columnar electrode of the semiconductor device shown in FIG. 4 and a portion electrically connected thereto. この発明の第３実施形態としての半導体装置の図２同様の断面図。Sectional drawing similar to FIG. 2 of the semiconductor device as 3rd Embodiment of this invention. この発明の第４実施形態としての半導体装置の図５同様の断面図。Sectional drawing similar to FIG. 5 of the semiconductor device as 4th Embodiment of this invention.

符号の説明Explanation of symbols

１ シリコン基板
２ 集積回路
３ 接続パッド
４ 静電気保護回路
６ 第1の下層配線
７ 絶縁膜
８ 保護膜
１０ 配線
１３ 柱状電極
１４ 封止膜
１５ 半田ボール
１６ 入力部 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Integrated circuit 3 Connection pad 4 Electrostatic protection circuit 6 1st lower layer wiring 7 Insulating film 8 Protective film 10 Wiring 13 Columnar electrode 14 Sealing film 15 Solder ball 16 Input part

Claims (7)

上面に集積回路が設けられた半導体基板と、前記半導体基板上に設けられ、それぞれ、接続パッド、前記集積回路と前記接続パッドとの間に配置された静電気保護回路、前記接続パッドに接続された配線および前記配線の接続パッド部上に設けられた柱状電極を有する複数の入力部と、前記柱状電極の周囲に設けられた封止膜とを備え、全ての前記入力部の前記配線は前記集積回路と重ならない位置に配置されていることを特徴とする半導体装置。 A semiconductor substrate provided with an integrated circuit on the upper surface, and provided on the semiconductor substrate, connected to a connection pad, an electrostatic protection circuit disposed between the integrated circuit and the connection pad, and the connection pad, respectively. A plurality of input portions each including a wiring and a columnar electrode provided on a connection pad portion of the wiring; and a sealing film provided around the columnar electrode , wherein the wiring of all the input portions is the integrated A semiconductor device, wherein the semiconductor device is arranged at a position that does not overlap with a circuit. 請求項１に記載の発明において、複数の前記入力部はマトリクス状に配置されていることを特徴とする半導体装置。   The semiconductor device according to claim 1, wherein the plurality of input units are arranged in a matrix. 請求項１に記載の発明において、全ての前記入力部は前記集積回路と重ならない位置に配置されていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein all the input units are arranged at positions that do not overlap with the integrated circuit. 請求項１に記載の発明において、前記半導体基板上に複数の前記接続パッドおよび複数の前記静電気保護回路がマトリクス状に設けられ、それらの上に絶縁膜が設けられ、前記絶縁膜上に前記配線が前記接続パッドに接続されて設けられ、前記配線の接続パッド部上に前記柱状電極が設けられていることを特徴とする半導体装置。 2. The invention according to claim 1, wherein a plurality of the connection pads and a plurality of the electrostatic protection circuits are provided in a matrix on the semiconductor substrate, an insulating film is provided thereon, and the wiring is provided on the insulating film. Is connected to the connection pad, and the columnar electrode is provided on the connection pad portion of the wiring. 請求項４に記載の発明において、前記接続パッドおよび前記静電気保護回路は前記柱状電極の近傍に配置されていることを特徴とする半導体装置。 5. The semiconductor device according to claim 4, wherein the connection pad and the electrostatic protection circuit are disposed in the vicinity of the columnar electrode . 請求項４に記載の発明において、前記接続パッドおよび前記静電気保護回路は前記柱状電極の真下に配置されていることを特徴とする半導体装置。 5. The semiconductor device according to claim 4, wherein the connection pad and the electrostatic protection circuit are disposed directly below the columnar electrode . 請求項１に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。 2. The semiconductor device according to claim 1 , wherein a solder ball is provided on the columnar electrode.
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