JP5298679B2 - 共振型スイッチング電源装置、及びそのデッドタイム調整方法 - Google Patents
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Description
本発明は、スイッチング電源装置に係り、特にスイッチング電源装置に使用されるゲートドライブ回路のデットタイム調整技術に関する。
従来から、電圧、電流共振現象を利用してゼロボルトスイッチング（ＺＶＳ）を行い、スイッチング時の損失を低減し、効率を向上させた共振型のスイッチング電源装置が使用されている。従来の共振型スイッチング電源装置の回路構成の一例を図１０に示す。図１０に示した共振型のスイッチング電源装置の動作については、従来技術としてよく知られており、例えば特開平８−２８９５４０号公報（特許文献１）、特開２００７−６６１４号公報（特許文献２）などに開示されている。直流電源の正極と負極の間にハイサイドとローサイドのスイッチング素子の直列体を接続し、これらスイッチング素子を交互にスイッチングしてその中間接続点から出力を得るスイッチング電源装置のような電源装置においては、上記特許文献１、２にも記載されているように、ハイサイドとローサイドのスイッチング素子がスイッチング時に短絡しないように、ゲート信号にデッドタイムを設けている。通常、このデッドタイムはゲート信号を生成する制御回路（以下、ゲート信号制御回路という）で設定している。
以下、図１０に示した従来技術のスイッチング電源装置１について、図１１〜図１３も参照して、そのスイッチング動作をより詳しく説明する。図１０中の各矢印の向きは、動作波形の正方向を示す。
図１０に示したスイッチング電源装置１において、直流電源Vinの両端には、MOSFET（Metal Oxide Semiconductor Field Efect Transistor）やIGBT（Insulated Gate Bipolar Transistor）などからなるスイッチング素子Q1（第１スイッチング素子であるハイサイドのスイッチング素子）、Q2（第２スイッチング素子であるローサイドのスイッチング素子）の第１直列体が接続され、スイッチング素子Q2にはリーケージインダクタンスLri、出力トランスT1の一次巻線N11（一次巻線インダクタンスLp）、電流共振コンデンサCriとからなる第２直列体が並列に接続されている。直流電源Vinには、商用交流電源を全波整流して平滑コンデンサで平滑することにより直流電圧を得る電源回路などが用いられる。
出力トランスT1の二次巻線Ｎ12にはダイオードDoと平滑コンデンサCoの直列体が並列接続され、出力トランスT1の一次巻線N11と二次巻線N12は図示の極性マークで示した電圧極性になるように巻回され、整流平滑回路を構成している。ダイオードDoと平滑コンデンサCoで整流平滑して得られた整流平滑回路の出力電圧はスイッチング電源装置１の出力電圧となり、平滑コンデンサCoに並列接続された負荷RLに直流電力を供給する。電圧帰還回路２は整流平滑回路の出力電圧を検出してゲート電源VpH、VpLに出力する。電圧帰還回路２からの検出電圧に基づいてゲート電源VpH、VpLはゲート信号を生成し、スイッチング電源装置１の出力電圧が制御される。ゲート電源VpH、VpLにはゲート信号を生成するゲート信号制御回路が備わり、このゲート信号制御回路にはスイッチング時の短絡を防止するためのデッドタイムが設定されている。
図１０は、スイッチング素子Q1、Q2にNチャンネルMOSFETが適用された例を示しているが、これらスイッチング素子Q1、Q2のゲートにはゲート抵抗Ｒg1、Ｒg2を介してゲート電源VpH、VpLが接続され、スイッチング素子Q1、Q2がオン、オフ制御される。またスイッチング素子Q1、Q2のゲート、ソース、ドレイン間には寄生容量Cgd1（Q1のゲート・ドレイン間容量）、Cgs1（Q1のゲート・ソース間容量）、Cds1（Q1のドレイン・ソース間容量）、Cgd2（Q2のゲート・ドレイン間容量）、Cgs2（Q2のゲート・ソース間容量）、Cds2（Q2のドレイン・ソース間容量）やQ1のボディダイオードDH（ハイサイドの帰還ダイオードの役割を担う）、Q2のボディダイオードDL（ローサイドの帰還ダイオードの役割を担う）が接続されている。
＜スイッチング素子Q2のオン時動作＞
ローサイドのスイッチング素子Q2がオフからオンに移行するときの動作は図１１の（ａ）で示される。また図１１の（ａ）部分を拡大して図１２に示す。
図１１の（ａ）で示される部分は、ハイサイドのスイッチング素子Q1がオンからオフ、ローサイドのスイッチング素子Q2がオフからオンに移行するときの動作波形を示している。
ローサイドのスイッチング素子Q2がオフからオンに移行するときの動作は図１１の（ａ）で示される。また図１１の（ａ）部分を拡大して図１２に示す。
図１１の（ａ）で示される部分は、ハイサイドのスイッチング素子Q1がオンからオフ、ローサイドのスイッチング素子Q2がオフからオンに移行するときの動作波形を示している。
図１１に示した動作波形は、上からスイッチング素子Q1のドレイン・ソース間電圧波形Vds1、スイッチング素子Q1のゲート信号Vg1、スイッチング素子Q2のドレイン・ソース間電圧波形Vds2、スイッチング素子Q2のゲート信号Vg2、スイッチング素子Q2のゲート・ソース間容量Cgs2の電圧VCgs2、スイッチング素子Q2のドレイン・ソース間容量Cds2の電流ICds2、スイッチング素子Q2のゲート・ドレイン間容量Cgd2の電流ICgd2、電流共振コンデンサCriの共振電流ICri、ボディダイオードDLの電流IDLを示している。
図１２に示した動作波形は図１１の（ａ）部分の拡大したもので、上からスイッチング素子Q2のドレイン・ソース間電圧波形Vds2、スイッチング素子Q2のゲート信号Vg2、スイッチング素子Q2のゲート・ソース間容量Cgs2の電圧VCgs2、スイッチング素子Q2のドレイン・ソース間容量Cds2の電流ICds2、スイッチング素子Q2のゲート・ドレイン間容量Cgd2の電流ICgd2、電流共振コンデンサCriの共振電流ICri、ボディダイオードDLの電流IDLを示している。
図１１〜図１２に示されている時刻t1〜t6はそれぞれ次の時刻を示している。
t1；ゲート信号Vg1の立ち下がり点
t2；ボディダイオードDLの電流IDLの導通開始点
t3；ゲート信号Vg2の立ち上がり点
t4；ゲート信号Vg2の立ち下がり点
t5；ボディダイオードDHの電流IDH（図示なし）の導通開始点
t6；ゲート信号Vg1の立ち上がり点
t1；ゲート信号Vg1の立ち下がり点
t2；ボディダイオードDLの電流IDLの導通開始点
t3；ゲート信号Vg2の立ち上がり点
t4；ゲート信号Vg2の立ち下がり点
t5；ボディダイオードDHの電流IDH（図示なし）の導通開始点
t6；ゲート信号Vg1の立ち上がり点
時刻t1においてゲート信号Vg1が立ち下がり、ハイサイドのスイッチング素子Q1がオン状態からオフ状態に移行すると、ハイサイドのスイッチング素子Q1のドレイン・ソース間電圧Vds1が擬似電圧共振動作となる。このときスイッチング素子Q1、Q2の寄生容量（Cds1、Cds2、Cgd1、Cgd2）が共振電流ICriにより充放電される（ハイサイドのCds1、Cgd1は充電、ローサイドのCds2、Cgd2は放電）。このとき、ICriはハイサイドとローサイドに分流される（スイッチング素子Q1、Q2の寄生容量が等しい場合、均等に2分される）。分流された共振電流は、更にハイサイドではCds1、Cgd1に分流され、ローサイドではCds2、Cgd2に分流される。この比率は、ハイサイドではCds1とCgd1の容量の比、ローサイドではCds2とCgd2の容量の比と等しくなる。このとき、Cgd2に流れ込んだ共振電流は、スイッチング素子Q2のゲート・ソース間容量Cgs2を負の方向に充電する。この充電電圧はスイッチング素子Q2のゲート抵抗Rg2とCgd2に流れる電流ICgd2の積Rg2×ICgd2によって決まる。
時刻t2においてローサイドのスイッチング素子Q2の寄生容量の放電が完了すると、ローサイドのスイッチング素子Q2に逆並列接続されたボディダイオードDLが導通する。ボディダイオードDLの導通により、共振電流はボディダイオードDLを介して流れる為、寄生容量Cds2およびCgd2には共振電流が流れなくなる。
ここで、ボディダイオードDLが導通している期間Tcの時刻t3でローサイドのスイッチング素子Q2をオンさせることによりゼロボルトスイッチング（ZVS）を行う。但し、ゲート信号制御回路にて、ハイサイドのスイッチング素子Q1のゲート信号Vg1が時刻t1で立ち下がってから、スイッチング素子Q2のゲート信号Vg2が時刻t3で立ち上がるまでの期間t1〜t3をデッドタイムtd1として確保しているので、ハイサイドのスイッチング素子Q1とローサイドのスイッチング素子Q2が同時に導通して破損することはない。
＜スイッチング素子Q２のオフ時動作＞
ローサイドのスイッチング素子Q2がオンからオフに移行するときの動作は図１１の（ｂ）で示される。また図１１の（ｂ）部分を拡大して図１３に示す。
図１１の（ｂ）で示される部分は、ハイサイドのスイッチング素子Q1がオフからオン、ローサイドのスイッチング素子Q2がオンからオフに移行するときの動作波形を示している。
ローサイドのスイッチング素子Q2がオンからオフに移行するときの動作は図１１の（ｂ）で示される。また図１１の（ｂ）部分を拡大して図１３に示す。
図１１の（ｂ）で示される部分は、ハイサイドのスイッチング素子Q1がオフからオン、ローサイドのスイッチング素子Q2がオンからオフに移行するときの動作波形を示している。
図１３に示した動作波形は図１１の（ｂ）部分の拡大したもので、図１２と同様に上からスイッチング素子Q2のドレイン・ソース間電圧波形Vds2、スイッチング素子Q2のゲート信号Vg2、スイッチング素子Q2のゲート・ソース間容量Cgs2の電圧VCgs2、スイッチング素子Q2のドレイン・ソース間容量Cds2の電流ICds2、スイッチング素子Q2のゲート・ドレイン間容量Cgd2の電流ICgd2、電流共振コンデンサCriの共振電流ICri、ボディダイオードDLの電流IDLを示している。
図１３に示されている時刻t4〜t6は図１１、図１２と同様にそれぞれ次の時刻を示している。
t4；ゲート信号Vg2の立ち下がり点
t5；ボディダイオードDHの電流IDH（図示なし）の導通開始点
t6；ゲート信号Vg1の立ち上がり点
t4；ゲート信号Vg2の立ち下がり点
t5；ボディダイオードDHの電流IDH（図示なし）の導通開始点
t6；ゲート信号Vg1の立ち上がり点
時間t4においてゲート信号Vg2が立ち下がり、ローサイドのスイッチング素子Q2がオン状態からオフ状態に移行すると、ローサイドのスイッチング素子Q2のドレイン・ソース間電圧Vds2が擬似電圧共振動作となる。このときスイッチング素子Q1、Q2の寄生容量（Cds1、Cds2、Cgd1、Cgd2）が共振電流ICriにより充放電される（ハイサイドのCds1、Cgd1は放電、ローサイドのCds2、Cgd2は充電）。このとき、ICriはハイサイドとローサイドに分流される（スイッチング素子Q1、Q2の寄生容量が等しい場合、均等に2分される）。分流された共振電流は、更にハイサイドではCds1、Cgd1に分流され、ローサイドではCds2、Cgd2に分流される。この比率は、ハイサイドではCds1とCgd1の容量の比、ローサイドではCds2とCgd2の容量の比と等しくなる。このとき、Cgd2に流れ込んだ共振電流は、スイッチング素子Q2のゲート・ソース間容量Cgs2を正の方向に充電する。この充電電圧はスイッチング素子Q2のゲート抵抗Rg2とCgd2に流れる電流ICgd2の積Rg2×ICgd2によって決まる。
時刻t5においてローサイドのスイッチング素子Q2の寄生容量の充電が完了すると同時にハイサイドのスイッチング素子Q1の寄生容量の放電も完了すると、ハイサイドのスイッチング素子Q1に逆並列接続されたボディダイオードDHが導通する。ボディダイオードDHの導通により、共振電流はボディダイオードDHを介して流れる為、ドレイン・ソース間容量Cds1およびCgd1には共振電流が流れなくなる。
ここで、ボディダイオードDHが導通している期間（IDHの動作波形は図示なし）Tdにハイサイドのスイッチング素子Q1をオンさせることによりゼロボルトスイッチング（ZVS）を行う。但し、ゲート信号制御回路にて、ローサイドのスイッチング素子Q2のゲート信号Vg2が時刻t4で立ち下がってから、スイッチング素子Q1のゲート信号Vg1が時刻t6で立ち上がるまでの期間t4〜t6をデッドタイムtd2として確保しているので、ハイサイドのスイッチング素子Q1とローサイドのスイッチング素子Q2が同時に導通して破損することはない。
このように、従来のスイッチング電源装置１では、ゲート信号制御回路にてデッドタイムtdを設定してゲート信号Vgをスイッチング素子Q1、Q2のゲートに供給している。また、デッドタイム後、速やかにスイッチング素子Q1、Q2をオンさせるために、特開２００３−１８９５９２号公報（特許文献３）などに示されるように、通常、ゲート抵抗値は小さい値を選択している。
特開平８−２８９５４０号公報
特開２００７−６６１４号公報
特開２００３−１８９５９２号公報
上記のように、特許文献１、２などに示される従来のスイッチング電源装置１では、デッドタイムtdをゲート信号制御回路内で設定していたので、ゲート信号制御回路が複雑になるという問題があった。
また、一つのゲート信号Vgで複数のスイッチング素子を同時にオン・オフさせようとするとデッドタイムを確保することができないので、個々にデッドタイムを確保したゲート信号Vgを生成して供給しなければならないという問題があった。
また、従来のデッドタイムtdの値は、温度でスイッチング素子のターンオフ、ターンオンの特性が変化した場合や素子のばらつきを考慮して、ゲート信号制御回路内でスイッチング素子Q1、Q2の短絡を生じない一定の値が設定されるので、必ずしも適正な値にならないという問題があった。
また、従来は、ボディダイオードDL（またはDH）が導通している期間にローサイドのスイッチング素子Q2（またはハイサイドのスイッチング素子Q1）をオンさせることによりゼロボルトスイッチング（ZVS）を行っていた。このため、スイッチング素子Q1、Q2をオンさせるためのゲート信号Vgはボディダイオードに共振電流が流れるようになってから印加されるのでデットタイム期間が長くなる問題があった。
更に、通常、デッドタイム経過後、速やかにスイッチング素子をオンさせるために、ゲート抵抗値は特開２００３−１８９５９２号公報（特許文献３）などに示されるように小さい値を選択するが、ゲート電流のピーク値は大きくなり、ゲート電流の実行値が増加する。ここで、ゲート抵抗の損失はゲート電流の２乗に比例するため、ゲート抵抗の発熱やゲート駆動回路の損失増加、ひいては電源効率の低下を招き、特に回路を高周波化した場合にはその損失は周波数に比例するために更に大きくなるという問題があった。
また、一つのゲート信号Vgで複数のスイッチング素子を同時にオン・オフさせようとするとデッドタイムを確保することができないので、個々にデッドタイムを確保したゲート信号Vgを生成して供給しなければならないという問題があった。
また、従来のデッドタイムtdの値は、温度でスイッチング素子のターンオフ、ターンオンの特性が変化した場合や素子のばらつきを考慮して、ゲート信号制御回路内でスイッチング素子Q1、Q2の短絡を生じない一定の値が設定されるので、必ずしも適正な値にならないという問題があった。
また、従来は、ボディダイオードDL（またはDH）が導通している期間にローサイドのスイッチング素子Q2（またはハイサイドのスイッチング素子Q1）をオンさせることによりゼロボルトスイッチング（ZVS）を行っていた。このため、スイッチング素子Q1、Q2をオンさせるためのゲート信号Vgはボディダイオードに共振電流が流れるようになってから印加されるのでデットタイム期間が長くなる問題があった。
更に、通常、デッドタイム経過後、速やかにスイッチング素子をオンさせるために、ゲート抵抗値は特開２００３−１８９５９２号公報（特許文献３）などに示されるように小さい値を選択するが、ゲート電流のピーク値は大きくなり、ゲート電流の実行値が増加する。ここで、ゲート抵抗の損失はゲート電流の２乗に比例するため、ゲート抵抗の発熱やゲート駆動回路の損失増加、ひいては電源効率の低下を招き、特に回路を高周波化した場合にはその損失は周波数に比例するために更に大きくなるという問題があった。
本発明の目的は、上記問題点に鑑み、ゲート信号制御回路内で設定しないでもデッドタイムをゲートドライブ回路内で調整でき、デッドタイムの値をターンオフ、ターンオンの特性が変化した場合にも適正な値とすることができ、電源効率を向上させることのできるゲートドライブ回路を提供することにある。
本発明の共振型スイッチング電源装置は、電力を変換・調整するために第１スイッチング素子及び第２スイッチング素子を有する共振型スイッチング電源装置において、前記第２スイッチング素子に、出力トランスのリーケージインダクタンスと、出力トランスの一次巻線と、電流共振コンデンサとからなる直列体が並列に接続され、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ドレイン間に形成された寄生容量に第１または第２コンデンサをそれぞれ並列接続し、前記第１スイッチング素子または前記第２スイッチング素子のスイッチングによる共振電流が流れる期間中、前記第１スイッチング素子または前記第２スイッチング素子の前記第１または第２コンデンサの容量を含めたゲート・ドレイン間合成容量に分流した前記共振電流により、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように前記ゲート・ドレイン間合成容量とゲート抵抗の値を設定し、前記第１スイッチング素子または前記第２スイッチング素子のゲート信号は、デッドタイムを設定しないことを特徴とする。
また、本発明の共振型スイッチング電源装置は、前記第１スイッチング素子または前記第２スイッチング素子のゲート信号を1つのドライブトランスにより生成することを特徴とする。
また、本発明の共振型スイッチング電源装置は、前記第１スイッチング素子或いは前記第２スイッチング素子のいづれか一方のゲート信号を１つのドライブトランスにより生成することを特徴とする。
また、本発明の共振型スイッチング電源装置のデッドタイム調整方法は、共振型スイッチング電源装置のデッドタイム調整方法において、前記共振型スイッチング電源装置は、第１スイッチング素子と第２スイッチング素子が直列接続されていて、前記第２スイッチング素子に、出力トランスのリーケージインダクタンスと、出力トランスの一次巻線Ｎと、電流共振コンデンサとからなる直列体が並列に接続され、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ドレイン間に形成された寄生容量に第１又は第２コンデンサをそれぞれ並列接続し、直流電源に接続された第１スイッチング素子または第２スイッチング素子のスイッチングの際、前記第１スイッチング素子または前記第２スイッチング素子の前記第１又は第２コンデンサの容量を含めたゲート・ドレイン間合成容量に分流した共振電流によりゲート抵抗に電圧降下を発生させ、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように、前記ゲート・ドレイン間合成容量と前記ゲート抵抗の値を設定したことを特徴とする。
また、本発明の共振型スイッチング電源装置のデッドタイム調整方法は、前記第１スイッチング素子と前記第２スイッチング素子のゲートに前記ゲート抵抗を介して印加されるゲート信号が、同一タイミングでオン・オフ反対方向に変化するゲート信号であることを特徴とする。
また、本発明の共振型スイッチング電源装置のデッドタイム調整方法は、前記ゲート信号にはデッドタイムが設定されていないことを特徴とする。
また、本発明の共振型スイッチング電源装置は、前記第１スイッチング素子または前記第２スイッチング素子のゲート信号を1つのドライブトランスにより生成することを特徴とする。
また、本発明の共振型スイッチング電源装置は、前記第１スイッチング素子或いは前記第２スイッチング素子のいづれか一方のゲート信号を１つのドライブトランスにより生成することを特徴とする。
また、本発明の共振型スイッチング電源装置のデッドタイム調整方法は、共振型スイッチング電源装置のデッドタイム調整方法において、前記共振型スイッチング電源装置は、第１スイッチング素子と第２スイッチング素子が直列接続されていて、前記第２スイッチング素子に、出力トランスのリーケージインダクタンスと、出力トランスの一次巻線Ｎと、電流共振コンデンサとからなる直列体が並列に接続され、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ドレイン間に形成された寄生容量に第１又は第２コンデンサをそれぞれ並列接続し、直流電源に接続された第１スイッチング素子または第２スイッチング素子のスイッチングの際、前記第１スイッチング素子または前記第２スイッチング素子の前記第１又は第２コンデンサの容量を含めたゲート・ドレイン間合成容量に分流した共振電流によりゲート抵抗に電圧降下を発生させ、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように、前記ゲート・ドレイン間合成容量と前記ゲート抵抗の値を設定したことを特徴とする。
また、本発明の共振型スイッチング電源装置のデッドタイム調整方法は、前記第１スイッチング素子と前記第２スイッチング素子のゲートに前記ゲート抵抗を介して印加されるゲート信号が、同一タイミングでオン・オフ反対方向に変化するゲート信号であることを特徴とする。
また、本発明の共振型スイッチング電源装置のデッドタイム調整方法は、前記ゲート信号にはデッドタイムが設定されていないことを特徴とする。
本発明によれば、ゲート信号制御回路内で設定しなくてもデッドタイムをゲートドライブ回路内で調整でき、デッドタイムの値をターンオフ、ターンオンの特性が変化した場合にも適正な値とすることができ、効率を向上させることのできるゲートドライブ回路を提供できる。
次に、本発明を実施するための最良の形態を、図面を参照して具体的に説明する。
（第１の実施の形態）
図１は本発明によるスイッチング電源装置の第１の実施の形態で、その回路構成を示したものである。図１に示したスイッチング電源装置１０おいて、図１０に示した従来のスイッチング電源装置１の回路構成の各部に付した符号と同一符号で示されるものは同じ機能を有する構成要素を示している。ハイサイドとローサイドのスイッチング素子Q1（第１スイッチング素子）、Q2（第２スイッチング素子）にはNチャンネルMOSFETを使用している。スイッチング電源装置１０が従来のスイッチング電源装置１と大きく異なる点は、スイッチング素子Q1とスイッチング素子Q2のゲート信号を、１つのドライブトランスT2の二次巻線Ｎ22及び三次巻線Ｎ23により、１つのゲート信号Vgから互いに反転したゲート信号Vg1、Vg2として生成し、また、ゲート・ソース間に形成された寄生容量Cgd1、Cgd2のそれぞれにコンデンサCrv1、Crv2を並列接続し、共振の循環電流によりゲート抵抗Rg1、Rg2に発生する電圧を大きくして、ゲート電圧をMOSFETのオン閾値電圧Vthより小さくなるようにゲート・ドレイン間容量とゲート抵抗の値を調整している点である。
図１は本発明によるスイッチング電源装置の第１の実施の形態で、その回路構成を示したものである。図１に示したスイッチング電源装置１０おいて、図１０に示した従来のスイッチング電源装置１の回路構成の各部に付した符号と同一符号で示されるものは同じ機能を有する構成要素を示している。ハイサイドとローサイドのスイッチング素子Q1（第１スイッチング素子）、Q2（第２スイッチング素子）にはNチャンネルMOSFETを使用している。スイッチング電源装置１０が従来のスイッチング電源装置１と大きく異なる点は、スイッチング素子Q1とスイッチング素子Q2のゲート信号を、１つのドライブトランスT2の二次巻線Ｎ22及び三次巻線Ｎ23により、１つのゲート信号Vgから互いに反転したゲート信号Vg1、Vg2として生成し、また、ゲート・ソース間に形成された寄生容量Cgd1、Cgd2のそれぞれにコンデンサCrv1、Crv2を並列接続し、共振の循環電流によりゲート抵抗Rg1、Rg2に発生する電圧を大きくして、ゲート電圧をMOSFETのオン閾値電圧Vthより小さくなるようにゲート・ドレイン間容量とゲート抵抗の値を調整している点である。
ドライブトランスT2の二次巻線Ｎ22の電圧（ゲート信号Vg1）、三次巻線Ｎ23の電圧（ゲート信号Vg2）は同時に変化するので、これらの信号を基にハイサイドとローサイドのゲートを生成すると、通常はデッドタイムを確保できないが、本実施の形態によれば、ゲート・ドレイン間の寄生容量Cgd1、Cgd2の値にそれぞれコンデンサCrv1、Crv2の値を加算してゲート・ドレイン間の容量を大きく設定し（ゲート・ドレイン間合成容量Cgd；Cgd1+Crv1とCgd2+Crv2は必ずしも等しくなくて良い）、オン・オフ動作時の共振の循環電流が流れる期間のボディダイオードのオン状態に伴うゲート・ドレイン間合成容量Cgdの電流により、ゲート・ソース間電圧Vgs1、Vgs2をMOSFETのオン閾値電圧Vthより小さくなるような大きな電圧降下をゲート抵抗Ｒgに発生させ、デッドタイム期間を確保することができる。
以下、図１、図２を参照して第１の実施の形態を具体的に説明する。具体的な動作例として半波共振回路での動作を説明する。図１に回路図を示す。スイッチング素子Q1、Q2はMOSFETを用いている。それらのゲート信号Vgは、一つのゲート信号VgからドライブトランスT2を用いてそれぞれが反対の極性になるように２つの信号Vg1とVg2に分け、ゲート信号Vgと同極性の信号Vg2でローサイドのスイッチング素子を駆動し、ゲート信号Vgの極性を反転した信号Vg1でハイサイドのスイッチング素子を駆動している。
直流電源Vinには、商用交流電源を全波整流して平滑コンデンサで平滑することにより直流電圧を得る電源回路などが用いられる。そして、直流電源Vinの両端には、MOSFETやIGBTなどからなるスイッチング素子Q1（ハイサイドのスイッチング素子）、Q2（ローサイドのスイッチング素子）の直列体が接続され、スイッチング素子Q2には電圧共振コンデンサCrvが並列に接続され、更に、リーケージインダクタンスLri、出力トランスT1の一次巻線Ｎ11（１次巻線インダクタンスLp）、電流共振コンデンサCriとからなる直列体が並列に接続されている。
出力トランスT1の二次巻線Ｎ12にはダイオードDo、平滑コンデンサCoが並列接続され、出力トランスT1の一次巻線Ｎ11と二次巻線Ｎ12は図示の極性マークで示した電圧極性になるように巻回され、整流平滑回路を構成している。ダイオードDoと平滑コンデンサCoで整流平滑して得られた整流平滑回路の出力電圧はスイッチング電源装置１の出力電圧となり、平滑コンデンサCoに並列接続された負荷RLに直流電力を供給する。電圧帰還回路２はこの整流平滑回路の出力電圧を検出してゲート電源Vpに出力し、この検出電圧に基づいてゲート電源Vpはゲート信号Vgを生成し、スイッチング電源装置１０の出力電圧が制御される。ゲート電源Vpにはゲート信号Vgを生成するゲート信号制御回路が備わるが、デッドタイムtdを設定する機能は備えていない。
ゲート電源Vpの出力はドライブトランスT2の一次巻線Ｎ21に接続されている。そしてドライブトランスT2の二次巻線Ｎ22、三次巻線Ｎ23は、電圧極性が図示のように互いに反対極性になるように巻回されている。
二次巻線Ｎ22とハイサイドのスイッチング素子Q1のゲート間には、ゲート抵抗Ｒg11、及びこのゲート抵抗Ｒg11に並列接続されたゲート抵抗Ｒg12とダイオードDg1の直列体が接続されている。ゲート抵抗Ｒg12とダイオードDg1の直列体はスイッチング素子Q1のオフ動作を速めるために接続されたもので、ゲート抵抗Ｒg11とゲート抵抗Ｒg12の合成抵抗がスイッチング素子Q1のオフ時のゲート抵抗となる（オン時のゲート抵抗より小さくなる）ようにしたものである。
三次巻線Ｎ23とローサイドのスイッチング素子Q2のゲート間には、ゲート抵抗Ｒg21、及びこのゲート抵抗Ｒg21に並列接続されたゲート抵抗Ｒg22とダイオードDg2の直列体が接続されている。ゲート抵抗Ｒg22とダイオードDg2の直列体はスイッチング素子Q2のオフ動作を速めるために接続されたもので、ゲート抵抗Ｒg21とゲート抵抗Ｒg22の合成抵抗がスイッチング素子Q2のオフ時のゲート抵抗となる（オン時のゲート抵抗より小さくなる）ようにしたものである。
また、スイッチング素子Q1のゲート・ドレイン間にはコンデンサCrv1が接続され、スイッチング素子Q2のゲート・ドレイン間にはコンデンサCrv2が接続されている。
またスイッチング素子Q1のゲート、ソース、ドレイン間には寄生容量Cgd1（ゲート・ドレイン間容量）、Cgs1（ゲート・ソース間容量）、Cds1（ドレイン・ソース間容量）、やボディダイオードDH（ハイサイドの帰還ダイオードの役割を担う）が接続されている。またスイッチング素子Q2のゲート、ソース、ドレイン間には寄生容量Cgd2（ゲート・ドレイン間容量）、Cgs2（ゲート・ソース間容量）、Cds2（ドレイン・ソース間容量）、やボディダイオードDL（ローサイドの帰還ダイオードの役割を担う）が接続されている。
本実施の形態では、スイッチング素子Q1、Q2のゲート・ドレイン間に図１に示すようなコンデンサCrv1、Crv2を寄生容量Cgd1、Cgd2と並列に接続することで、ゲート抵抗に流れる共振電流を大きくし、ゲート抵抗に発生する電圧降下を大きくする。このときのゲート・ドレイン間合成容量Cgdは、Crv1とCgd1との合成、あるいはCrv2とCgd2の合成となる。ゲート・ソース間電圧Vgsは、ゲート信号Vgとゲート抵抗に発生した電圧Vrgの差Vg−Vrgとなるので、共振の循環電流によりゲー卜抵抗に発生する電圧を大きくし、ゲート・ソース間電圧Vgsをスイッチング素子のオン閾値電圧Vth以下になるように調整することで、電圧共振期間はスイッチング素子を導通（オン）させないようにする。そして、電圧共振期間が完了した後にゲート電圧をオン閾値電圧Vth以上に上昇させ、スイッチング素子を導通（オン）することで共振を維持するようにする。このようにすると、電圧共振期間に応じた最適なデッドタイムtdを設けることができる。
これを図２を参照して具体的に説明する。
図２は図１の半波電流共振回路の動作波形である。ここでタイミングt4ではハイサイドのスイッチング素子Q1はオフしており、ローサイドのスイッチング素子Q2はオンしている。このときローサイドのスイッチング素子Q2のゲート・ソース間電圧Vgs2をオン閾値電圧Vth以下に変化させると、ローサイドのスイッチング素子Q2がオフ状態に移行する。このとき、共振電流ICriにより電圧共振コンデンサCrvが充電され始める。同時にローサイドのスイッチング素子Q2のドレイン・ソース間容量Cds2も充電され始め、ドレイン・ソース間電圧Vds2が上昇する。
図２は図１の半波電流共振回路の動作波形である。ここでタイミングt4ではハイサイドのスイッチング素子Q1はオフしており、ローサイドのスイッチング素子Q2はオンしている。このときローサイドのスイッチング素子Q2のゲート・ソース間電圧Vgs2をオン閾値電圧Vth以下に変化させると、ローサイドのスイッチング素子Q2がオフ状態に移行する。このとき、共振電流ICriにより電圧共振コンデンサCrvが充電され始める。同時にローサイドのスイッチング素子Q2のドレイン・ソース間容量Cds2も充電され始め、ドレイン・ソース間電圧Vds2が上昇する。
一方、ハイサイドのスイッチング素子Q1のドレイン・ソース間容量Cds1が放電され始めてドレイン・ソース間電圧Vds1が低下する。電圧共振コンデンサCrv及びスイッチング素子Q2のドレイン・ソース聞容量Cds2が充電されている期間t4〜t5では、共振電流はゲート抵抗Rg1及びスイッチング素子Q1のゲート・ドレイン間合成容量Cgdにも流れており、ゲート抵抗Rg1に電圧降下を発生させる。この電圧降下がスイッチング素子Q1のゲート・ソース間容量Cgs1の充電を妨げるので、ハイサイドのスイッチング素子Q1のゲート電圧はオン閾値電圧Vthまで上昇することができず、ハイサイドのスイッチング素子Q1のゲート信号Vg1をローサイドのスイッチング素子Q2のゲート信号Vg2と同時に変化させてスイッチング素子Q1をオンさせるゲート信号Vgを供給しても、スイッチング素子Q1はオンしない。電圧共振コンデンサCrvが電源電圧まで充電され、Cds1、Cds2の充放電が完了するとハイサイドのスイッチング素子Q1のゲート・ドレイン間合成容量Cgdには共振電流が流れなくなり、ゲート電圧が上昇してオン閾値電圧Vthに達し、txのタイミングにおいてハイサイドのスイッチング素子Q1がオンする。このため、電圧共振が行われているt4〜t5の期間と、ゲート電圧がオン閾値電圧Vthに達するまでのt5〜txの期間の合計をデッドタイムとすることができる。
図３は、本発明による実施の形態のゲート波形の立ち上がりと、従来のゲート波形の立ち上がりを重ねて示したものである。図では、本発明による実施の形態のゲート波形と従来のゲート波形がオン閾値電圧Vth1で一致するようにしてある。従来の回路ではオン閾値電圧Vth1を超えた部分でゲート波形の立ち上がりが緩やかであるが、本発明による実施の形態のゲート波形の立ち上がりは急峻となっている。これは、オン閾値電圧Vth1を超えた部分では共振電流がゲート抵抗Rg1及びゲート・ドレイン間合成容量Cgdに流れなくなるためで、また、従来技術のゲート波形ではスイッチング損失を抑制するため、ゲート抵抗を大きくしてゲート波形を鈍らせ、オン閾値電圧Vthに到達するまでの時間を遅らせる必要があったのに対し、本発明による実施の形態ではこの必要がなく、したがって、ゲート抵抗を小さくできるためである。これにより、図３に示すようにオン閾値電圧Vth1を超えた範囲で従来よりゲート波形の立ち上がりを急峻とすることができるのである。温度変化等によりスイッチング素子のオン閾値電圧VthがVth1からVth2に変動したとすると、従来の回路ではゲート波形の立ち上がりが緩やかであるため期間Tbのデッドタイムが大きく変わってしまうが、本発明の回路では図に示すように期間Tbより短い期間Taの変動で収めることが可能になり、デッドタイムの変動を小さく抑えることができる。
このように、本実施の形態によれば、ハイサイドのスイッチング素子とローサイドのスイッチング素子のゲート信号Vg1、Vg2を、デッドタイムtdを設けずに供給しても、ゲート電圧が上昇してオン閾値電圧Vthに達するまではハイサイドのスイッチング素子Q1はオンしないので、デッドタイムtdをゲート信号制御回路内で設定する必要が無い。即ち、本実施の形態によれば、ドレイン・ソース間容量に共振電流が流れなくなってから、従来より短い時定数でゲート電圧をオン閾値電圧Vthまで上昇するので、デッドタイムtdが自動的に調節され、デッドタイムtdを適正な値にすることができる。一般には半波電流共振回路（ハーフブリッジ方式）、全波電流共振回路（フルブリッジ方式）のゲート信号制御回路では所定のデッドタイムtdを生成するが、本発明による実施の形態ではデッドタイムtdの設定は不要になるのである。これは、ドライブトランスを用いて、一つのゲート信号Vgで複数のスイッチング素子を同時にオン・オフ制御するときになど、デッドタイムの確保が困難な場合に好適である。
また、本実施の形態によれば、ドレイン・ソース間容量に共振電流が流れなくなってから、従来より短い時定数でゲート電圧をオン閾値電圧Vthまで上昇させることができるので、温度変化によりスイッチング素子のオン閾値電圧Vthが変化した場合のデッドタイムtdの変化を最小限に抑えることができる。
また、本実施の形態によれば、ドレイン・ソース間容量に共振電流が流れなくなってから、従来より短い時定数でゲート電圧をオン閾値電圧Vthまで上昇させることができるので、従来よりデッドタイムtdを短くできる。通常、ゲート抵抗を大きくするなどしてゲート波形を鈍らせ、オン閾値電圧Vthに到達するまでの時間を遅らせることでデッドタイムとするが、長期間確保しようとするとゲート信号Vgが出力されてからゲート・ソース間電圧Vgsが上昇するまでの期間も長くなり、スイッチング素子のゲート電圧特性によりドレイン電流に意図しない制限がかかったり、また温度変化などによりオン閾値電圧Vthが変動するとデッドタイムtdも大きく変動してしまうが、本実施形態によればこのような問題を生じない。
更に、本実施の形態によれば、共振電流がボディダイオードに流れ始める時点から速やかにスイッチング素子をオンさせることができるので、ゲート駆動電圧の供給時間を短くすることができ、したがって、ゲート抵抗の発熱やゲート駆動回路の損失が減少し、電源効率が改善される。これは、特に回路を高周波化した場合に有利である。
（第２の実施の形態）
図４は本発明の第２の実施の形態によるスイッチング電源装置２０の回路構成を示したものである。本実施の形態は第１の実施の形態の出力トランスT1を、一次巻線Ｎ31、二次巻線Ｎ32と三次巻線Ｎ33を有する出力トランスT3に替え、整流平滑回路を全波整流型に替えた点で、全波電流共振回路となる。その他は第１の実施の形態と同じである。動作波形を図５に示す。図５の各波形は図２と同様の波形を示しているが、出力トランスT3に二次巻線Ｎ32と三次巻線Ｎ33が備わって出力電圧の両極性について対称な回路となるので、その動作はスイッチングの半周期毎に極性反転されたほぼ対象な動作をしている。これらの動作は第１の実施の形態の説明から推定することができるので、本実施の形態の詳細説明は省略する。本実施の形態でも第１の実施の形態に示した効果と同じ効果が得られ、また、第１の実施の形態よりも滑らかな出力電圧が得られる。
図４は本発明の第２の実施の形態によるスイッチング電源装置２０の回路構成を示したものである。本実施の形態は第１の実施の形態の出力トランスT1を、一次巻線Ｎ31、二次巻線Ｎ32と三次巻線Ｎ33を有する出力トランスT3に替え、整流平滑回路を全波整流型に替えた点で、全波電流共振回路となる。その他は第１の実施の形態と同じである。動作波形を図５に示す。図５の各波形は図２と同様の波形を示しているが、出力トランスT3に二次巻線Ｎ32と三次巻線Ｎ33が備わって出力電圧の両極性について対称な回路となるので、その動作はスイッチングの半周期毎に極性反転されたほぼ対象な動作をしている。これらの動作は第１の実施の形態の説明から推定することができるので、本実施の形態の詳細説明は省略する。本実施の形態でも第１の実施の形態に示した効果と同じ効果が得られ、また、第１の実施の形態よりも滑らかな出力電圧が得られる。
（第３の実施の形態）
図６は本発明の第３の実施の形態によるスイッチング電源装置３０の回路構成を示したものである。本実施の形態はハイサイドのみドライブトランスT4を使用した場合の例である。本実施の形態ではハイサイドにドライブトランスT4を使用しているが、ローサイドのみにドライブトランスを使用するようにしてもよい。整流平滑回路３は第１の実施の形態、第２に実施の形態における整流平滑回路を簡略化して記載したものである。図７にスイッチング電源装置３０を半波電流共振回路としたときの動作波形を示している。本実施の形態の動作は、基本的に実施の形態１に同じである。本実施の形態では、ハイサイド（又はローサイド）のレベルシフト（信号絶縁）はドライブトランスT4によって行なえる。本実施の形態でも第１の実施の形態に示した効果と同じ効果が得られ、また、ドライブトランスの三次巻線を省略できる。
図６は本発明の第３の実施の形態によるスイッチング電源装置３０の回路構成を示したものである。本実施の形態はハイサイドのみドライブトランスT4を使用した場合の例である。本実施の形態ではハイサイドにドライブトランスT4を使用しているが、ローサイドのみにドライブトランスを使用するようにしてもよい。整流平滑回路３は第１の実施の形態、第２に実施の形態における整流平滑回路を簡略化して記載したものである。図７にスイッチング電源装置３０を半波電流共振回路としたときの動作波形を示している。本実施の形態の動作は、基本的に実施の形態１に同じである。本実施の形態では、ハイサイド（又はローサイド）のレベルシフト（信号絶縁）はドライブトランスT4によって行なえる。本実施の形態でも第１の実施の形態に示した効果と同じ効果が得られ、また、ドライブトランスの三次巻線を省略できる。
（第４の実施の形態）
図８は本発明の第４の実施の形態によるスイッチング電源装置４０の回路構成を示したものである。図９に、本実施の形態によるスイッチング電源装置４０の動作波形を示している。本実施の形態は、ハイサイドのゲート電源VpH’とローサイドのゲート電源VpL’をレベルシフト回路で駆動するものである。通常、レベルシフト回路を用いたハイサイドのゲート電源VpHとローサイドのゲート電源VpLのゲート信号のタイミングは独立して設定できるが、本実施の形態におけるゲート電源VpH’とゲート電源VpL’ではデッドタイムを設定しない。これにより、ゲート電源VpH’とVpL’を簡単化できる。本実施の形態は、ドライブトランスを用いないので、ドライブトランスを用いた効果は得られないが、その他は第１の実施の形態に示した効果と同じ効果が得られる。
図８は本発明の第４の実施の形態によるスイッチング電源装置４０の回路構成を示したものである。図９に、本実施の形態によるスイッチング電源装置４０の動作波形を示している。本実施の形態は、ハイサイドのゲート電源VpH’とローサイドのゲート電源VpL’をレベルシフト回路で駆動するものである。通常、レベルシフト回路を用いたハイサイドのゲート電源VpHとローサイドのゲート電源VpLのゲート信号のタイミングは独立して設定できるが、本実施の形態におけるゲート電源VpH’とゲート電源VpL’ではデッドタイムを設定しない。これにより、ゲート電源VpH’とVpL’を簡単化できる。本実施の形態は、ドライブトランスを用いないので、ドライブトランスを用いた効果は得られないが、その他は第１の実施の形態に示した効果と同じ効果が得られる。
以上、実施の形態によって具体的に説明したが、これらは例示であって、これらの実施の形態には限定されないことは勿論である。
例えば、スイッチング素子はMOSFETを例に説明したが、これに限定されず、IGBT、MOS形でないFET（接合形FETなど）などを使用することができる。
また、本実施の形態ではスイッチング素子Q1、Q2のゲート・ドレイン間容量Cgd1、Cgd2に並列にコンデンサCrv1、Crv2を接続したが、この代わりに、ゲート・ドレイン間容量Cgd1、Cgd2の大きいスイッチング素子を使用してもよい。
また、共振電流が十分大きい場合など電圧共振期間に、（オン閾値電圧Vth）＜（ゲート信号の電圧値Vg）−（ゲート抵抗の電圧降下Vrg）、の関係が保たれる場合にはコンデンサCrv1、Crv2は削除できる。
また、図１等の電圧共振コンデンサCrvはスイッチング素子Q1、Q2の出力容量Cdsが十分であれば削除できる。
また、ローサイドのスイッチング素子Q2にリーケージインダクタンスLri、出力トランスT1の一次巻線N11、電流共振コンデンサCriとからなる直列体が並列に接続されている例を挙げたが、ハイサイドのスイッチング素子Q1にリーケージインダクタンスLri、出力トランスT1の一次巻線N11、電流共振コンデンサCriとからなる直列体が並列に接続されるように構成しても良い。
また、出力トランスT1のリーケージインダクタンスの代わりに、リアクトルを接続しても良い。
例えば、スイッチング素子はMOSFETを例に説明したが、これに限定されず、IGBT、MOS形でないFET（接合形FETなど）などを使用することができる。
また、本実施の形態ではスイッチング素子Q1、Q2のゲート・ドレイン間容量Cgd1、Cgd2に並列にコンデンサCrv1、Crv2を接続したが、この代わりに、ゲート・ドレイン間容量Cgd1、Cgd2の大きいスイッチング素子を使用してもよい。
また、共振電流が十分大きい場合など電圧共振期間に、（オン閾値電圧Vth）＜（ゲート信号の電圧値Vg）−（ゲート抵抗の電圧降下Vrg）、の関係が保たれる場合にはコンデンサCrv1、Crv2は削除できる。
また、図１等の電圧共振コンデンサCrvはスイッチング素子Q1、Q2の出力容量Cdsが十分であれば削除できる。
また、ローサイドのスイッチング素子Q2にリーケージインダクタンスLri、出力トランスT1の一次巻線N11、電流共振コンデンサCriとからなる直列体が並列に接続されている例を挙げたが、ハイサイドのスイッチング素子Q1にリーケージインダクタンスLri、出力トランスT1の一次巻線N11、電流共振コンデンサCriとからなる直列体が並列に接続されるように構成しても良い。
また、出力トランスT1のリーケージインダクタンスの代わりに、リアクトルを接続しても良い。
本発明は、スイッチング電源装置に限らず、電圧、電流共振現象を利用してゼロボルトスイッチング（ＺＶＳ）を行う電子装置に広く利用できる。
１、１０、２０、３０、４０・・・スイッチング電源装置
２・・・電圧帰還回路
３・・・整流平滑回路
Q1、Q2・・・スイッチング素子
Vin・・・直流電源
Vp、VpH、VpL、VpH'、VpL'・・・ゲート電源
Vg、Vg1、Vg2・・・ゲート信号
Rg1、Rg11、Rg12、Rg2、Rg21、Rg22・・・ゲート抵抗
Do、Dg1、Dg2・・・ダイオード
DH、DL・・・ボディダイオード
Vgs1、Vgs2・・・ゲート・ソース間電圧
Vds1、Vds2・・・ドレイン・ソース間電圧
Cgs1、Cgs2・・・ゲート・ソース間容量（寄生容量）
Cgd1、Cgd2・・・ゲート・ドレイン間容量（寄生容量）
Cds1、Cds2・・・ドレイン・ソース間容量（寄生容量）
Cri・・・電流共振コンデンサ
Crv・・・電圧共振コンデンサ
Co・・・平滑コンデンサ
RL・・・負荷
ICri・・・共振電流
ICgd２・・・ゲート・ドレイン間容量Cgd２に流れる電流
ICds２・・・ドレイン・ソース間容量Cds２に流れる電流
Lri・・・リーケージインダクタンス
Lp・・・１次巻線インダクタンス
T、T1、T3・・・出力トランス
T2、T4・・・ドライブトランス
２・・・電圧帰還回路
３・・・整流平滑回路
Q1、Q2・・・スイッチング素子
Vin・・・直流電源
Vp、VpH、VpL、VpH'、VpL'・・・ゲート電源
Vg、Vg1、Vg2・・・ゲート信号
Rg1、Rg11、Rg12、Rg2、Rg21、Rg22・・・ゲート抵抗
Do、Dg1、Dg2・・・ダイオード
DH、DL・・・ボディダイオード
Vgs1、Vgs2・・・ゲート・ソース間電圧
Vds1、Vds2・・・ドレイン・ソース間電圧
Cgs1、Cgs2・・・ゲート・ソース間容量（寄生容量）
Cgd1、Cgd2・・・ゲート・ドレイン間容量（寄生容量）
Cds1、Cds2・・・ドレイン・ソース間容量（寄生容量）
Cri・・・電流共振コンデンサ
Crv・・・電圧共振コンデンサ
Co・・・平滑コンデンサ
RL・・・負荷
ICri・・・共振電流
ICgd２・・・ゲート・ドレイン間容量Cgd２に流れる電流
ICds２・・・ドレイン・ソース間容量Cds２に流れる電流
Lri・・・リーケージインダクタンス
Lp・・・１次巻線インダクタンス
T、T1、T3・・・出力トランス
T2、T4・・・ドライブトランス
Claims (6)
- 電力を変換・調整するために第１スイッチング素子及び第２スイッチング素子を有する共振型スイッチング電源装置において、
前記第２スイッチング素子に、出力トランスのリーケージインダクタンスと、出力トランスの一次巻線と、電流共振コンデンサとからなる直列体が並列に接続され、
前記第１スイッチング素子または前記第２スイッチング素子のゲート・ドレイン間に形成された寄生容量に第１または第２コンデンサをそれぞれ並列接続し、
前記第１スイッチング素子または前記第２スイッチング素子のスイッチングによる共振電流が流れる期間中、前記第１スイッチング素子または前記第２スイッチング素子の前記第１または第２コンデンサの容量を含めたゲート・ドレイン間合成容量に分流した前記共振電流により、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように前記ゲート・ドレイン間合成容量とゲート抵抗の値を設定し、
前記第１スイッチング素子または前記第２スイッチング素子のゲート信号は、デッドタイムを設定しないことを特徴とする共振型スイッチング電源装置。 - 前記第１スイッチング素子及び前記第２スイッチング素子のゲート信号を１つのドライブトランスにより生成することを特徴とする請求項１に記載の共振型スイッチング電源装置。
- 前記第１スイッチング素子或いは前記第２スイッチング素子のいづれか一方のゲート信号を１つのドライブトランスにより生成することを特徴とする請求項１に記載の共振型スイッチング電源装置。
- 共振型スイッチング電源装置のデッドタイム調整方法において、
前記共振型スイッチング電源装置は、第１スイッチング素子と第２スイッチング素子が直列接続されていて、
前記第２スイッチング素子に、出力トランスのリーケージインダクタンスと、出力トランスの一次巻線と、電流共振コンデンサとからなる直列体が並列に接続され、
前記第１スイッチング素子または前記第２スイッチング素子のゲート・ドレイン間に形成された寄生容量に第１または第２コンデンサをそれぞれ並列接続し、
直流電源に接続された第１スイッチング素子または第２スイッチング素子のスイッチングの際、前記第１スイッチング素子または前記第２スイッチング素子の前記第１又は第２コンデンサの容量を含めたゲート・ドレイン間合成容量に分流した共振電流によりゲート抵抗に電圧降下を発生させ、前記第１スイッチング素子または前記第２スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるように、前記ゲート・ドレイン間合成容量と前記ゲート抵抗の値を設定したことを特徴とする共振型スイッチング電源装置のデッドタイム調整方法。 - 前記第１スイッチング素子と前記第２スイッチング素子のゲートに前記ゲート抵抗を介して印加されるゲート信号は、同一タイミングでオン・オフ反対方向に変化するゲート信号であることを特徴とする請求項４に記載の共振型スイッチング電源装置のデッドタイム調整方法。
- 前記ゲート信号にはデッドタイムが設定されていないことを特徴とする請求項４または請求項５記載のいずれか一項に記載の共振型スイッチング電源装置のデッドタイム調整方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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