JP5266168B2

JP5266168B2 - Microcomputer

Info

Publication number: JP5266168B2
Application number: JP2009211262A
Authority: JP
Inventors: 光一川野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2009-09-14
Filing date: 2009-09-14
Publication date: 2013-08-21
Anticipated expiration: 2029-09-14
Also published as: JP2011060159A

Description

本発明は、第１クロック信号を生成する第１発振回路と、第１クロック信号よりも発振周波数が低く、且つ、発振周波数のばらつきが大きい第２クロック信号を生成する第２発振回路と、スリープ機能を有し、第１クロック信号に基づき動作するＣＰＵと、第２クロック信号に基づき動作するタイマによりスリープ時間判定を行うマイクロコンピュータに関する。 The present invention relates to a first oscillation circuit that generates a first clock signal, a second oscillation circuit that generates a second clock signal having an oscillation frequency lower than that of the first clock signal and a large variation in oscillation frequency, and sleep The present invention relates to a microcomputer that has a function and operates based on a first clock signal and performs a sleep time determination using a timer that operates based on a second clock signal.

クロック信号を停止することにより回路の動作を止め、消費電力を抑えるスリープ機能を有するマイクロコンピュータ（以下マイコン）は、ＣＰＵを動作させるための高速クロック信号を生成するための水晶発振回路と、低速クロック信号を生成するためのＣＲ発振回路と、ＣＲ発振回路が生成するクロック信号に基づいて動作する起動タイマを有するスリープ時間判定回路とを備えている。このようなマイコンは、ＣＰＵからのスリープ命令の実行により、水晶発振回路を停止し、スリープ状態へ移行する。それと同時に、スリープ時間判定回路は、起動タイマをリセットし、ＣＲ発振回路が生成するクロック信号に同期してカウント動作を開始する。そして、起動時間設定レジスタにより設定されたスリープ時間が経過すると、水晶発振回路を起動させ、ＣＰＵに対し割り込み命令を実行する。これによりマイコンは通常動作状態に復帰する。 A microcomputer (hereinafter referred to as a microcomputer) having a sleep function for stopping the operation of the circuit by stopping the clock signal and reducing power consumption includes a crystal oscillation circuit for generating a high-speed clock signal for operating the CPU, and a low-speed clock A CR oscillation circuit for generating a signal and a sleep time determination circuit having a start timer that operates based on a clock signal generated by the CR oscillation circuit are provided. Such a microcomputer stops the crystal oscillation circuit and shifts to a sleep state upon execution of a sleep command from the CPU. At the same time, the sleep time determination circuit resets the activation timer and starts a count operation in synchronization with the clock signal generated by the CR oscillation circuit. When the sleep time set by the start time setting register elapses, the crystal oscillation circuit is started and an interrupt instruction is executed to the CPU. As a result, the microcomputer returns to the normal operation state.

ところで、マイコンに内蔵されるＣＲ発振回路は、発振周波数を決めるための抵抗と容量の製造ばらつきが大きく、ＣＲ発振回路が生成するクロック信号の周波数が大きくばらついてしまう。このため、スリープ時間設定値と、実際のスリープ時間との誤差が大きいという問題がある。そこで、この誤差を補正するために、ＣＲ発振回路が生成するクロック信号を、水晶発振器が生成する周波数精度の高いクロック信号により補正する方法が提案されている。 By the way, the CR oscillation circuit built in the microcomputer has large manufacturing variations in resistance and capacitance for determining the oscillation frequency, and the frequency of the clock signal generated by the CR oscillation circuit varies greatly. For this reason, there is a problem that an error between the sleep time set value and the actual sleep time is large. In order to correct this error, a method has been proposed in which the clock signal generated by the CR oscillation circuit is corrected by a clock signal with high frequency accuracy generated by the crystal oscillator.

例えば、特許文献１には、水晶発振器からの基準クロックに基づき、ＣＲ発振回路からのクロックの予め設定された基準周期に対する誤差を求めて、スリープ時間が所定の期間となるように、スリープ時間の判定に用いるカウント値を補正するスリープ時間補正手段の開示がある。 For example, in Patent Document 1, an error with respect to a preset reference period of a clock from a CR oscillation circuit is obtained based on a reference clock from a crystal oscillator, and the sleep time is set so that the sleep time becomes a predetermined period. There is a disclosure of sleep time correction means for correcting the count value used for determination.

特開平８−２０２９０５号公報JP-A-8-202905

図４に、特許文献１で開示されたスリープ時間補正手段のブロック図を示す。同図に示すように、ＣＲ発振回路２０から出力されるクロック信号は、ダウンカウンタである分周カウンタ４２に入力され、この分周カウンタ４２のカウント値がゼロに達したことを、ゼロ比較器４４が検出し、ＣＰＵ４１に対して割り込み信号を発生させる。同様に、水晶発振器３０から出力される基準クロック信号は、ダウンカウンタである分周カウンタ４６に入力され、この分周カウンタ４６のカウント値がゼロに達したことを、ゼロ比較器４８が検出し、ＣＰＵ４１に対して割り込み信号を発生させる。 FIG. 4 shows a block diagram of the sleep time correction means disclosed in Patent Document 1. As shown in the figure, the clock signal output from the CR oscillation circuit 20 is input to a frequency division counter 42 which is a down counter, and a zero comparator indicates that the count value of the frequency division counter 42 has reached zero. 44 detects and causes the CPU 41 to generate an interrupt signal. Similarly, the reference clock signal output from the crystal oscillator 30 is input to the frequency division counter 46 which is a down counter, and the zero comparator 48 detects that the count value of the frequency division counter 46 has reached zero. The CPU 41 generates an interrupt signal.

この回路構成による、スリープ時間の補正方法を以下に示す。
まず、所定の値を分周カウンタ４２、４６に設定（分周カウンタ４２の設定値を「ＣＴ１」、分周カウンタ４６の設定値を「ＣＴ２」）とする）し、分周カウンタ４２、４６のカウント動作を開始する。そして、分周カウンタ４２、４６がダウンカウントし、カウント値がゼロに達すると、ゼロ比較器４４又は４８から、ＣＰＵ４１に対し、割り込み信号が出力される。ＣＰＵ４１は、割り込み信号が出力された分周カウンタ４２、又は４６を再び元の設定値に戻し、カウント動作を再開させる。この作業を繰り返すことにより、一定期間における、ゼロ比較器４４からの割り込み信号の数「Ｃ１」と、ゼロ比較器４８からの割り込み信号の数「Ｃ２」を求める。この「Ｃ１」、「Ｃ２」より、ＣＲ発振器からのクロック信号と水晶発振器からのクロック信号に基づく割り込み周期の比を次式により算出する。 A method for correcting the sleep time according to this circuit configuration will be described below.
First, predetermined values are set in the frequency dividing counters 42 and 46 (the setting values of the frequency dividing counter 42 are “CT1” and the setting values of the frequency dividing counter 46 are “CT2”), and the frequency dividing counters 42 and 46 are set. The counting operation starts. Then, when the frequency division counters 42 and 46 count down and the count value reaches zero, an interrupt signal is output from the zero comparator 44 or 48 to the CPU 41. The CPU 41 returns the frequency dividing counter 42 or 46 to which the interrupt signal is output to the original set value again, and restarts the counting operation. By repeating this operation, the number of interrupt signals “C1” from the zero comparator 44 and the number of interrupt signals “C2” from the zero comparator 48 in a certain period are obtained. From these “C1” and “C2”, the ratio of the interrupt period based on the clock signal from the CR oscillator and the clock signal from the crystal oscillator is calculated by the following equation.

（数１）
補正値Ｋｅ＝Ｔａ×ＣＴ１×Ｃ１／（Ｔｏ×ＣＴ２×Ｃ２）・・・（１）
（ただし、Ｔａ：ＣＲ発振回路のクロック周期、Ｔｏ：水晶発振回路のクロック周期） (Equation 1)
Correction value Ke = Ta × CT1 × C1 / (To × CT2 × C2) (1)
(However, Ta: clock cycle of CR oscillation circuit, To: clock cycle of crystal oscillation circuit)

そして、分周カウンタ４２の予め設定されていたカウント値ＣＴ１ＸをＫｅにより除算（ＣＴ１Ｘ／Ｋｅ）し、新たに分周カウンタ４２のカウント値に設定する。これにより、スリープ時間の補正を行う。 Then, the preset count value CT1X of the frequency division counter 42 is divided by Ke (CT1X / Ke), and is newly set to the count value of the frequency division counter 42. Thereby, the sleep time is corrected.

しかし、上記の方法では、ＣＲ発振回路が生成するクロック信号の周期と、水晶発振器が生成するクロック信号の周期比を、ＣＰＵに入力される割り込み信号の回数から算出しているため、ＣＰＵへの割り込み回数を増やさないと、高い精度で周期比を求めることはできない。このため、精度の高いスリープ時間の補正を行うには、処理に時間がかかるという問題がある。 However, in the above method, since the cycle ratio of the clock signal generated by the CR oscillation circuit and the cycle ratio of the clock signal generated by the crystal oscillator is calculated from the number of interrupt signals input to the CPU, If the number of interrupts is not increased, the period ratio cannot be obtained with high accuracy. For this reason, there is a problem that processing takes time to correct the sleep time with high accuracy.

係る問題を解決するためになされた請求項１に記載の発明は、第１クロック信号を生成する第１発振回路と、前記第１クロック信号よりも発振周波数が低い第２クロック信号を生成する第２発振回路と、前記第１クロック信号に基づき動作し、スリープ機能を有するＣＰＵと、前記第２クロック信号を入力とする分周比が選択可能な分周回路と、該分周回路により分周された第３クロック信号を入力とする起動タイマと、スリープ時間の設定値を格納するための起動時間設定レジスタと、前記起動タイマのカウント値と前記起動時間設定レジスタの値を比較し、スリープ時間の経過を判定する比較器と、を内蔵するマイクロコンピュータにおいて、前記第２クロック信号のエッジのタイミングから、前記第１クロック信号に基づいた基準期間を示す信号を生成し、該基準期間内の第２クロック信号のサイクル数をカウントし、該カウント値に基づき前記分周回路の分周比を設定するとともに、前記基準期間と、前記第３クロック信号の１周期との差を、前記第１クロック信号によりカウントし、前記基準期間と前記第３クロック信号の１周期の比から、前記起動時間設定レジスタの値を補正する演算手段とを備えたことを特徴とする。 According to a first aspect of the present invention, there is provided a first oscillation circuit for generating a first clock signal, and a second clock signal for generating a second clock signal having an oscillation frequency lower than that of the first clock signal. Two oscillation circuits, a CPU that operates based on the first clock signal and has a sleep function, a frequency dividing circuit that can select a frequency dividing ratio using the second clock signal as input, and frequency dividing by the frequency dividing circuit A start-up timer that receives the set third clock signal, a start-up time setting register for storing a set value of the sleep time, a count value of the start-up timer and a value of the start-up time setting register, and a sleep time A reference period based on the first clock signal from a timing of an edge of the second clock signal in a microcomputer incorporating the comparator Generating a signal indicating, counting the number of cycles of the second clock signal in the reference period, setting a frequency division ratio of the frequency divider circuit based on the count value, and the reference period and the third clock signal And calculating means for correcting the value of the start-up time setting register from a ratio of one period between the reference period and the third clock signal. It is characterized by.

本発明によると、ＣＲ発振回路が生成するクロック信号に基づき、スリープ時間をより正確に短時間で補正することが可能になる。 According to the present invention, it is possible to correct the sleep time more accurately and in a short time based on the clock signal generated by the CR oscillation circuit.

本発明に係るマイクロコンピュータの構成を表すブロック図である。It is a block diagram showing the structure of the microcomputer based on this invention. 本発明のスリープ時間補正回路の実施例を表す回路図である。It is a circuit diagram showing the Example of the sleep time correction circuit of this invention. 本発明のスリープ時間補正回路の動作例を表すタイミングチャートである。3 is a timing chart illustrating an operation example of a sleep time correction circuit according to the present invention. 従来例のマイクロコンピュータの構成を表すブロック図である。It is a block diagram showing the structure of the microcomputer of a prior art example.

以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明に係るマイコンの構成を表すブロック図である。マイコン１０は、ＣＲ発振器２０、クロック分周回路６０、起動タイマ６２、比較器６４、起動時間補正回路６６、起動時間設定レジスタ６８、スリープ時間補正回路７０により構成されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing the configuration of a microcomputer according to the present invention. The microcomputer 10 includes a CR oscillator 20, a clock frequency dividing circuit 60, a start timer 62, a comparator 64, a start time correction circuit 66, a start time setting register 68, and a sleep time correction circuit 70.

クロック分周回路６０は、分周比が設定可能な分周回路で、ＣＲ発振器２０から出力されたクロック信号ＣＲＣＬＫを所定の分周比（Ｎ）により分周し、クロック信号ＣＲＣＬＫ２を出力する。 The clock frequency dividing circuit 60 is a frequency dividing circuit in which a frequency dividing ratio can be set. The clock frequency dividing circuit 60 divides the clock signal CRCLK output from the CR oscillator 20 by a predetermined frequency dividing ratio (N), and outputs a clock signal CRCLK2.

起動タイマ６２は、クロック分周回路６０から出力されたクロック信号ＣＲＣＬＫ２を入力し、ＣＰＵ４０からのスリープ命令を受けると、タイマをリセットし、クロック信号ＣＲＣＬＫ２のカウントを開始する。 The activation timer 62 receives the clock signal CRCLK2 output from the clock frequency dividing circuit 60, receives the sleep command from the CPU 40, resets the timer, and starts counting the clock signal CRCLK2.

起動時間設定レジスタ６８は、スリープ時間の設定を行うレジスタで、ＣＰＵ４０に割り込みをかけるための起動タイマ６２のカウンタ値を設定する。 The activation time setting register 68 is a register for setting the sleep time, and sets the counter value of the activation timer 62 for interrupting the CPU 40.

起動時間補正回路６６は、スリープ時間補正回路７０から補正用の係数（Ｍ）と、起動時間設定レジスタ６８から起動時間設定値（ＣＴ１Ｘ）を入力し、起動時間設定値を補正して比較器６４へ出力する。 The activation time correction circuit 66 receives the correction coefficient (M) from the sleep time correction circuit 70 and the activation time setting value (CT1X) from the activation time setting register 68, corrects the activation time setting value, and compares the comparator 64. Output to.

比較器６４は、起動タイマ６２からのカウント値と、起動時間補正回路からの起動時間補正値が一致したら、ＣＰＵ４０に対し、割り込み信号を出力する。 The comparator 64 outputs an interrupt signal to the CPU 40 when the count value from the activation timer 62 matches the activation time correction value from the activation time correction circuit.

スリープ時間補正回路７０は、ＣＲ発振器から出力されたクロック信号ＣＲＣＬＫと水晶発振器から出力されたクロック信号ＣＰＵＣＬＫを入力し、ＣＰＵ４０からの起動命令により、クロック分周回路６０に対し、分周比（Ｎ）を出力すると共に、起動時間補正回路６６に対し、補正用の係数（Ｍ）を出力する。なお、分周比Ｎと、補正用の係数Ｍの算出は、以下のスリープ時間補正方法の説明において詳説する。 The sleep time correction circuit 70 receives the clock signal CRCLK output from the CR oscillator and the clock signal CPUCLK output from the crystal oscillator, and supplies a frequency division ratio (N) to the clock frequency dividing circuit 60 in response to an activation command from the CPU 40. ) And a correction coefficient (M) are output to the activation time correction circuit 66. The calculation of the frequency division ratio N and the correction coefficient M will be described in detail in the description of the sleep time correction method below.

スリープ時間補正方法を、図１のブロック図と、図３のタイミングチャートを参照して説明する。スリープ時間補正回路７０において、水晶発振器３０から出力されるクロック信号ＣＰＵＣＬＫ（ＣＰＵＣＬＫ信号）に基づき、基準期間を示す信号（ＲＥＦ信号）を生成する。ここで、ＣＰＵＣＬＫ信号の１周期をＴ_CPUCLK、ＣＲ発振器２０から出力されるクロック信号ＣＲＣＬＫ（ＣＲＣＬＫ信号）の１周期をＴ_CRCLKとすると、図３に示すように、基準期間は、Ｔ_CPUCLK×Ｌと表すことができる。また同様に、基準期間は、クロック信号ＣＲＣＬＫのＮサイクル分Ｔ_CRCLK×Ｎ（Ｔ_CRCLK2と表す）と、クロック信号ＣＰＵＣＬＫのＭサイクル分Ｔ_CPUCLK×Ｍを足した期間で表わすことができる。 The sleep time correction method will be described with reference to the block diagram of FIG. 1 and the timing chart of FIG. The sleep time correction circuit 70 generates a signal (REF signal) indicating the reference period based on the clock signal CPUCLK (CPUCLK signal) output from the crystal oscillator 30. Here, if one cycle of the CPUCLK signal is T _CPUCLK and one cycle of the clock signal CRCLK (CRCLK signal) output from the CR oscillator 20 is T _CRCLK , the reference period is T _CPUCLK × L as shown in FIG. It can be expressed as. Similarly, the reference period can be represented by a period obtained by adding N cycles T _CRCLK × N (represented as T _CRCLK2 ) of the clock signal CRCLK and M CPU cycles T _CPUCLK × M of the clock signal CPUCLK.

そこで、クロック分周回路６０の分周比に、上記「Ｎ」を設定するとともに、上記「Ｌ」、「Ｍ」の値から、補正値Ｋｅ＝Ｔ_CPUCLK×（Ｌ−Ｍ）／（Ｔ_CPUCLK×Ｌ）を求め、起動時間設定レジスタ６８の値をＫｅで割ることにより、スリープ時間を正確に補正することができる。 Therefore, “N” is set as the _{frequency dividing} ratio of the clock frequency _dividing circuit 60, and the correction value Ke = T _CPUCLK × (L−M) / (T _CPUCLK ) from the values of “L” and “M”. XL) is obtained, and the sleep time can be accurately corrected by dividing the value of the activation time setting register 68 by Ke.

以下に、スリープ時間補正回路７０の具体的な回路例と動作について説明する。
図２に示すように、スリープ時間補正回路７０は、制御回路７１、Ｌカウンタ７２、Ｍカウンタ７３、Ｎカウンタ７４、立ち上りエッジ検出回路７５により構成される。 A specific circuit example and operation of the sleep time correction circuit 70 will be described below.
As shown in FIG. 2, the sleep time correction circuit 70 includes a control circuit 71, an L counter 72, an M counter 73, an N counter 74, and a rising edge detection circuit 75.

制御回路７１は、ＣＰＵからの起動命令により、各カウンタをリセットする。そして、立ち上がりエッジ検出回路７５により、クロック信号ＣＲＣＬＫの立ち上りエッジを検出し、ＲＥＦ信号をアクティブにする。ＲＥＦ信号のアクティブ期間の設定は、Ｌカウンタ７２の設定により行い、カウント値は、クロック信号ＣＲＣＬＫ２の目標とする周期に相当するカウント値に設定する。 The control circuit 71 resets each counter in response to a start command from the CPU. Then, the rising edge detection circuit 75 detects the rising edge of the clock signal CRCLK and activates the REF signal. The active period of the REF signal is set by setting the L counter 72, and the count value is set to a count value corresponding to the target cycle of the clock signal CRCLK2.

Ｎカウンタ７４は、ＲＥＦ信号がアクティブの期間、クロック信号ＣＲＣＬＫのカウントを行う。これにより、ＲＥＦ信号がアクティブ期間のクロック信号ＣＲＣＬＫのサイクル数「Ｎ」が求められる。 The N counter 74 counts the clock signal CRCLK while the REF signal is active. As a result, the number of cycles “N” of the clock signal CRCLK when the REF signal is active is obtained.

Ｍカウンタ７３は、クロック信号ＣＬＫＣＲの立ち上りエッジによりリセットされ、イネーブル端子（ＥＮ）がアクティブの間、クロック信号ＣＰＵＣＬＫをカウントし、イネーブル端子がノンアクティブになると、そのカウント値を保持する。このため、制御回路７１がＲＥＦ信号をノンアクティブにした後、Ｍカウンタ７３には、クロックＣＬＫＣＲの立ち上りから補正処理が終了するまでの期間（Ｔ_CPUCLK×Ｍ）（図３参照）に相当するクロック信号ＣＰＵＣＬＫのカウント値「Ｍ」が格納される。 The M counter 73 is reset by the rising edge of the clock signal CLKCR, counts the clock signal CPUCLK while the enable terminal (EN) is active, and holds the count value when the enable terminal becomes inactive. Therefore, after the control circuit 71 deactivates the REF signal, the M counter 73 has a clock corresponding to a period (T _CPUCLK × M) (see FIG. 3) from the rise of the clock CLKCR to the end of the correction process. The count value “M” of the signal CPUCLK is stored.

次に、図１に示す起動時間補正回路６６の機能について以下に示す。
まず、クロック信号ＣＲＣＬＫ２の１周期（Ｔ_CRCLK×Ｎ）と基準期間（Ｔ_CPUCLK×Ｌ）との比を求める。 Next, the function of the activation time correction circuit 66 shown in FIG.
First, a ratio between one cycle (T _CRCLK × N) of the clock signal CRCLK2 and the reference period (T _CPUCLK × L) is obtained.

（数２）
補正値Ｋｅ＝Ｔ_CPUCLK×（Ｌ−Ｍ）／（Ｔ_CPUCLK×Ｌ）＝（Ｌ−Ｍ）／Ｌ・・・（２） (Equation 2)
Correction value Ke = T _CPUCLK * (LM) / (T _CPUCLK * L) = (LM) / L (2)

次に、起動時間設定レジスタの予め設定されていたレジスタ値ＣＴ１ＸをＫｅにより除算（ＣＴ１Ｘ／Ｋｅ）し、起動時間補正回路６６の出力とする。 Next, the register value CT1X set in advance in the activation time setting register is divided by Ke (CT1X / Ke) to obtain the output of the activation time correction circuit 66.

ただし、上記のＭの値が分かれば、起動時間補正値を、ハードウェアではなくソフトウェハにより具現化することもできる。 However, if the value of M is known, the startup time correction value can be realized by a soft wafer instead of hardware.

本願発明のスリープ時間の補正処理の例を以下に示す。水晶発振回路が生成するクロック信号の周波数が１０ＭＨｚ（周期Ｔ_CPUCLK＝１００ｎｓ）、ＣＲ発振回路が生成するクロック信号の周波数が３２ｋＨｚ（周期Ｔ_CRCLK＝３１．２５μｓ）で、ＣＰＵのスリープ状態への移行から１００ｓ後に通常動作状態に復帰をさせる場合を考える。 An example of the sleep time correction process of the present invention will be described below. When the frequency of the clock signal generated by the crystal oscillation circuit is 10 MHz (cycle T _CPUCLK = 100 ns) and the frequency of the clock signal generated by the CR oscillation circuit is 32 kHz (cycle T _CRCLK = 31.25 μs), the CPU shifts to the sleep state. Let us consider a case where the normal operation state is restored after 100 seconds.

この場合、クロック分周回路６０のクロック分周比を「３２」に設定すると、クロック信号ＣＲＣＬＫ２は１ｋＨｚ（周期Ｔ_CRCLK2＝１ｍｓ）となるため、起動時間設定レジスタ３２に「１００，０００」を設定すれば、マイコンは１００ｓ後にスリープ状態から復帰することができる。 In this case, if the clock frequency dividing ratio of the clock frequency dividing circuit 60 is set to “32”, the clock signal CRCLK2 becomes 1 kHz (period T _CRCLK2 = 1 ms), and therefore “100,000” is set in the activation time setting register 32. Then, the microcomputer can return from the sleep state after 100 seconds.

ここで、ＣＲＣＬＫ発振回路が生成するクロック信号の周波数が、周波数ばらつきにより、３２ｋＨｚに対し、３０．５ｋＨｚ（周期Ｔ_CRCLK＝３２．７９μｓ）となった場合を考える。
（１）補正処理を行わない場合
スリープ時間＝Ｔ_CRCLK×クロック分周比×起動時間設定レジスタ値
＝３２．７９μｓ×３２×１００，０００
＝１０４．９ｓ
となり、目標の１００ｓに対し４．９ｓの誤差が生じる。
（２）補正処理を行った場合
クロック信号ＣＲＣＬＫ２の理想周波数は、１ｋＨｚ（Ｔ_CPUCLK×Ｌ＝１ｍｓ）であるため、Ｌの値を「１０，０００」とする。
そして、クロック分周比は「３０」（∵ Ｎ＝Ｔ_CPUCLK×Ｌ／Ｔ_CRCLK＝３０．４９・・）となり、Ｍは「１６３」（∵ Ｍ＝（Ｔ_CPUCLK×Ｌ−３０×Ｔ_CRCLK）／Ｔ_CPUCLK）となる。
これより、起動時間補正値は、
ＣＴ１Ｘ／Ｋｅ＝ＣＴ１Ｘ×Ｌ／（Ｌ−Ｍ）
＝１００，０００×１０，０００／（１０，０００−１６３）
＝１０１，６００
となるため、
スリープ時間＝Ｔ_CRCLK×クロック分周比×起動時間補正値
＝３２．７９μｓ×３０×１０１，６００
＝９９．９ｓ
となり、目標値の１００ｓに対し、略一致する。 Here, a case is considered where the frequency of the clock signal generated by the CRCLK oscillation circuit is 30.5 kHz (period T _CRCLK = 32.79 μs) with _respect to 32 kHz due to frequency variation.
(1) When correction processing is not performed Sleep time = T _CRCLK × clock division ratio × startup time setting register value
= 32.79 μs × 32 × 100,000
= 104.9s
Thus, an error of 4.9 s occurs with respect to the target of 100 s.
(2) When correction processing is performed Since the ideal frequency of the clock signal CRCLK2 is 1 kHz (T _CPUCLK × L = 1 ms), the value of L is set to “10,000”.
The clock division ratio is “30” ( _∵N = T _CPUCLK × L / T _CRCLK = 30.49...), And M is “163” ( _∵M = (T _CPUCLK × L−30 × T _CRCLK )) / T _CPUCLK ).
From this, the startup time correction value is
CT1X / Ke = CT1X × L / (LM)
= 100,000 x 10,000 / (10,000-163)
= 101,600
So that
Sleep time = T _CRCLK × clock division ratio × startup time correction value
= 32.79 μs × 30 × 101,600
= 99.9s
Thus, it substantially matches the target value of 100 s.

１０，１１：マイクロコンピュータ
２０：ＣＲ発振回路
３０：水晶発振回路
３１：水晶発振素子
４０，４１：ＣＰＵ
６０：クロック分周回路
６２：起動タイマ
６４：比較器
６６：起動時間補正回路
６８：起動時間設定レジスタ
７１：制御回路
７２：Ｌカウンタ（基準期間生成用）
７３：Ｍカウンタ（Ｔ_CRCLKより短い期間の測定用）
７４：Ｎカウンタ（ＣＲＣＬＫ分周比設定用）
７５：立ち上がりエッジ検出回路 10, 11: Microcomputer 20: CR oscillation circuit 30: Crystal oscillation circuit 31: Crystal oscillation element 40, 41: CPU
60: Clock divider 62: Startup timer 64: Comparator 66: Startup time correction circuit 68: Startup time setting register 71: Control circuit 72: L counter (for generating a reference period)
73: M counter (for measurement shorter than T _CRCLK )
74: N counter (for setting CRCLK division ratio)
75: Rising edge detection circuit

Claims

A first oscillation circuit that generates a first clock signal; a second oscillation circuit that generates a second clock signal having an oscillation frequency lower than that of the first clock signal; and a sleep function that operates based on the first clock signal. A CPU having a frequency dividing circuit capable of selecting a frequency dividing ratio that receives the second clock signal, a start timer that receives a third clock signal divided by the frequency dividing circuit, and a sleep time setting In a microcomputer incorporating a startup time setting register for storing a value, a comparator for comparing the count value of the startup timer and the value of the startup time setting register, and determining the elapse of a sleep time,
A signal indicating a reference period based on the first clock signal is generated from the edge timing of the second clock signal, the number of cycles of the second clock signal in the reference period is counted, and the number of cycles based on the count value A frequency dividing ratio of the frequency dividing circuit is set, a difference between the reference period and one period of the third clock signal is counted by the first clock signal, and 1 of the reference period and the third clock signal is counted. A microcomputer comprising: an arithmetic means for correcting the value of the startup time setting register based on a ratio of periods.