JP5252055B2 - Load drive device - Google Patents
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Description
本発明は、負荷への電力供給を制御する半導体スイッチング素子からなるスイッチングデバイスを有し、このスイッチングデバイスをダーリントン回路によって駆動する負荷駆動装置に関するものである。 The present invention relates to a load driving device having a switching device including a semiconductor switching element that controls power supply to a load, and driving the switching device by a Darlington circuit.
従来、定電流方式のゲート駆動回路として、特許文献１に示されるものがある。この回路は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）をオンオフ制御するのに、ＩＧＢＴのゲートのハイサイド側とローサイド側それぞれにＭＯＳＦＥＴと抵抗とによる定電流回路を接続し、オペアンプによってＭＯＳＦＥＴのゲート電圧を制御することで、ＩＧＢＴのゲートに流れる電流を制御できる構成とされている。そして、ＩＧＢＴのコレクタ−エミッタ間に流れる電流を過電流検出回路で検出し、過電流検出回路にて過電流が検出されたときに出される検出信号をフィードバックしてオペアンプの出力を調整し、ＩＧＢＴのゲートに流れる電流を制御することで、過電流から保護できるようにしている。
Conventionally, there is a constant current type gate drive circuit disclosed in
また、他の定電流方式のゲート駆動回路として、特許文献２に示されるものがある。この回路は、ＰＮＰトランジスタを用いてオン側の定電流回路を構成すると共に、ＮＰＮトランジスタを用いてオフ側の定電流回路を構成している。そして、オフ側の駆動高速化のために、２つのＮＰＮトランジスタをダーリントン接続した構成としている。
Another constant current type gate drive circuit is disclosed in
特許文献１に示されるゲート駆動回路では、フィードバックによって定電流回路が形成する定電流の精度を確保でき、また定電流回路をＭＯＳＦＥＴにて構成しているためＮＰＮトランジスタやＰＮＰトランジスタによって構成した場合と比べて高速化が期待できる。しかしながら、特許文献１に示されるゲート駆動回路をそのまま高速駆動に適用することができず、高速駆動を行う場合の構成などについては特許文献１には記載されていない。
In the gate drive circuit disclosed in
一方、特許文献２に示されるゲート駆動回路では、出力電流信号をフィードバックしていないため、定電流回路が作り出す定電流の精度の確保が困難である。また、オフ側の高速化のためにＮＰＮトランジスタをダーリントン接続した構成を用いているが、１段目のＮＰＮトランジスタのコレクタを電源からとっているため、２段目のＮＰＮトランジスタの駆動電流が単なる消費電流となってしまい、消費電流が増えてしまう。
On the other hand, in the gate drive circuit disclosed in
なお、ゲート駆動回路としては、ＩＧＢＴをオンするオン側の回路とＩＧＢＴをオフするオフ側の回路があるが、オン側の回路とオフ側の回路のいずれについても、上記と同様のことが言える。 Note that gate drive circuits include an on-side circuit that turns on the IGBT and an off-side circuit that turns off the IGBT. The same applies to both the on-side circuit and the off-side circuit. .
本発明は上記点に鑑みて、より高速駆動に対応でき、かつ、消費電流を低減することができる負荷駆動装置を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a load driving device that can cope with higher speed driving and can reduce current consumption.
上記目的を達成するため、請求項１に記載の発明では、制御端子に駆動電流として定電流が供給されることにより第１端子と第２端子との間に電流を流す半導体スイッチング素子にて構成されたスイッチングデバイス（２）と、第１、第２トランジスタ（５、６、１２〜１７）をダーリントン接続した構成とされ、第１トランジスタ（５、１２、１４、１６）の第１端子に接続されると共にスイッチングデバイス（２）の制御端子に流れる電流が流されるセンス抵抗としての第１抵抗（３）と、第１トランジスタ（５、１２、１４、１６）の制御端子と第２トランジスタ（６、１３、１５、１７）の第１端子に接続されたプルアップ部（４）とを有し、第１トランジスタ（５、１２、１４、１６）の第２端子および第２トランジスタ（６、１３、１５、１７）の第２端子がスイッチングデバイス（２）の制御端子に接続されたダーリントン回路と、第１基準電圧（８）と対応する第１電圧と第１抵抗（３）と第１トランジスタ（５、１２、１４、１６）の間の第２電圧とが入力され、第１、第２電圧を近づけるように第１抵抗（３）に流れる定電流をフィードバック制御するオペアンプ（７）とを備えた負荷駆動装置において、プルアップ部（４）に対して並列接続され、第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間の導通、遮断状態を制御する第１スイッチ（１０）を備えることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, the semiconductor switching element is configured to flow a current between the first terminal and the second terminal by supplying a constant current as a drive current to the control terminal. The switching device (2) and the first and second transistors (5, 6, 12 to 17) are connected in a Darlington connection and connected to the first terminal of the first transistor (5, 12, 14, 16). And a first resistor (3) as a sense resistor through which a current flowing through the control terminal of the switching device (2) flows, a control terminal of the first transistor (5, 12, 14, 16) and a second transistor (6 , 13, 15, 17) and a pull-up portion (4) connected to the first terminal of the first transistor (5, 12, 14, 16) and the second transistor (6, 1). , 15, 17) a Darlington circuit having a second terminal connected to a control terminal of the switching device (2), a first voltage corresponding to the first reference voltage (8), a first resistor (3), and a first transistor The second voltage between (5, 12, 14, 16) is input, and an operational amplifier (7) that feedback-controls the constant current flowing through the first resistor (3) so as to make the first and second voltages closer to each other. In the load driving device provided, the pull-up unit (4) is connected in parallel to control the conduction / cutoff state between the control terminal of the first transistor (5, 12, 14, 16) and the first terminal. A first switch (10) is provided.
このように、ダーリントン回路によってスイッチングデバイス（２）を駆動するようにし、ダーリントン回路を構成する第１トランジスタ（５、１２、１４、１６）と第２トランジスタ（６、１３、１５、１７）の第２端子を共にスイッチングデバイス（２）の制御端子に接続するようにしている。これにより、第２トランジスタ（６、１３、１５、１７）に流れる電流が単なる消費電流となることを防止でき、消費電流を低減できると共に、高速駆動を行うことができる。 In this way, the switching device (2) is driven by the Darlington circuit, and the first transistors (5, 12, 14, 16) and the second transistors (6, 13, 15, 17) constituting the Darlington circuit are arranged. Both two terminals are connected to the control terminal of the switching device (2). As a result, the current flowing through the second transistor (6, 13, 15, 17) can be prevented from being simply consumed, and the consumed current can be reduced and high-speed driving can be performed.
また、ダーリントン回路における第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間に第１スイッチ（１０）を備えるようにしている。これにより、第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間の抵抗値を低下させることが可能となり、駆動スピードが低下することを抑制することが可能となる。 A first switch (10) is provided between the control terminal and the first terminal of the first transistor (5, 12, 14, 16) in the Darlington circuit. As a result, the resistance value between the control terminal of the first transistor (5, 12, 14, 16) and the first terminal can be reduced, and the reduction in driving speed can be suppressed. .
請求項２に記載の発明では、制御信号が入力されるとオペアンプ（７）がダーリントン回路を介してスイッチングデバイス（２）を制御する構成とされ、制御信号が入力されてから所定時間経過後に第１スイッチ（１０）をオンさせて第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間を導通させる切替信号を出力するタイマー（１１）を備えていることを特徴としている。 According to the second aspect of the present invention, when the control signal is input, the operational amplifier (7) controls the switching device (2) via the Darlington circuit, and the first operation is performed after a predetermined time has elapsed since the control signal was input. A timer (11) is provided that outputs a switching signal for turning on one switch (10) to conduct between the control terminal of the first transistor (5, 12, 14, 16) and the first terminal. It is said.
スイッチングデバイス（２）のオンもしくはオフを開始してから第１トランジスタ（５、１２、１４、１６）がオフされるまでに掛かる時間は予測できる。このため、制御信号が入力されてスイッチングデバイス（２）をオンもしくはオフさせるときには、制御信号が入力されてから所定時間経過後にタイマー（１１）から切替信号を出力して第１スイッチ（１０）をオンさせることで、第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間の抵抗値を低下させられ、駆動スピードが低下することを抑制することが可能となる。 The time required from when the switching device (2) is turned on or off until the first transistor (5, 12, 14, 16) is turned off can be predicted. For this reason, when the control signal is input and the switching device (2) is turned on or off, a switching signal is output from the timer (11) after a predetermined time has elapsed since the control signal was input, and the first switch (10) is turned on. By turning it on, the resistance value between the control terminal of the first transistor (5, 12, 14, 16) and the first terminal can be reduced, and it is possible to suppress a decrease in driving speed.
請求項３に記載の発明では、スイッチングデバイス（２）の制御端子の電圧を検出し、この電圧が所定電圧になると第１スイッチ（１０）をオンさせて第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間を導通させる切替信号を発生させる切替信号発生部（２０）を備えていることを特徴としている。
In the invention according to
このように、請求項２に示したようなタイマー（１１）ではなく、スイッチングデバイス（２）の制御端子の電圧を検出し、この電圧が所定電圧になると第１スイッチ（１０）をオンさせる切替信号発生部（２０）を備えるようにしても良い。
Thus, instead of the timer (11) as set forth in
請求項４に記載の発明では、第２トランジスタ（６、１３、１５、１７）の第２端子が第２スイッチ（３１）を介して第２基準電圧（３０）に接続されていることを特徴としている。 According to a fourth aspect of the invention, the second terminal of the second transistor (6, 13, 15, 17) is connected to the second reference voltage (30) via the second switch (31). It is said.
このように、第２トランジスタ（６、１３、１５、１７）の第２端子を第２基準電圧（３０）に接続すると共に、これらの間にスイッチ（３１）を配置している。これにより、入力動作電圧範囲が狭くなるのを防ぎつつ、消費電流を削減できる回路構成とすることが可能となる。 As described above, the second terminal of the second transistor (6, 13, 15, 17) is connected to the second reference voltage (30), and the switch (31) is disposed therebetween. As a result, it is possible to achieve a circuit configuration that can reduce current consumption while preventing the input operating voltage range from becoming narrow.
具体的には、請求項５に記載したように、制御信号が入力されると第２スイッチ（３１）がオンされることで第２トランジスタ（６、１３、１５、１７）の第２端子を第２基準電圧（３０）とし、スイッチングデバイス（２）の制御端子の電圧がミラー領域となる電圧（Ｖmirror）を超える電圧になるタイミングで第２スイッチ（３１）をオフすることで第２トランジスタ（６、１３、１５、１７）の第２端子から流れる電流をスイッチングデバイス（２）の制御端子に供給する。このようにすることで、制御信号が入力されてからスイッチングデバイス（２）の制御端子の電圧がミラー領域となる電圧（Ｖmirror）を超える電圧になるまでの期間中には、入力動作電圧範囲を広くすることが可能となり、それ以降は、第２トランジスタ（６、１３、１５、１７）の第２端子から流れる電流もスイッチングデバイス（２）の制御端子に供給することができるため、消費電流を削減することが可能となる。 Specifically, as described in claim 5, when the control signal is inputted, the second switch (31) is turned on, whereby the second terminal of the second transistor (6, 13, 15, 17) is turned on. By setting the second reference voltage (30) and turning off the second switch (31) at the timing when the voltage of the control terminal of the switching device (2) exceeds the voltage (Vmirror) that becomes the mirror region, the second transistor ( 6, 13, 15, 17), the current flowing from the second terminal is supplied to the control terminal of the switching device (2). In this way, during the period from when the control signal is input until the voltage of the control terminal of the switching device (2) exceeds the voltage (Vmirror) that becomes the mirror region, the input operating voltage range is reduced. Thereafter, the current flowing from the second terminal of the second transistor (6, 13, 15, 17) can also be supplied to the control terminal of the switching device (2). It becomes possible to reduce.
請求項６に記載の発明では、第２トランジスタ（６、１３、１５、１７）の第２端子とスイッチ（３１）との間とスイッチングデバイス（２）の制御端子と第１トランジスタ（５、１２、１４、１６）の第２端子との間を接続するラインには、逆流防止用のダイオード（３２）が備えられていることを特徴としている。
In the invention described in
このように、第２トランジスタ（６、１３、１５、１７）の第２端子とスイッチ（３１）との間とスイッチングデバイス（２）の制御端子と第１トランジスタ（５、１２、１４、１６）の第２端子との間を接続するラインにダイオード（３２）を配置することで、スイッチングデバイス（２）の制御端子から第２参照電圧（３０）側への電流の逆流を防止することができる。 Thus, between the second terminal of the second transistor (6, 13, 15, 17) and the switch (31), the control terminal of the switching device (2) and the first transistor (5, 12, 14, 16). By disposing the diode (32) in the line connecting the second terminal of the current, it is possible to prevent the backflow of current from the control terminal of the switching device (2) to the second reference voltage (30) side. .
また、請求項７に記載したように、切替信号発生部（２０）は、第１トランジスタ（５、１２、１４、１６）の第１端子と第２端子との間の電圧を検出し、この電圧が所定電圧になると第１スイッチ（１０）をオンさせて第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間を導通させる切替信号を発生させるものであっても良い。 Further, as described in claim 7, the switching signal generator (20) detects the voltage between the first terminal and the second terminal of the first transistor (5, 12, 14, 16), and this When the voltage reaches a predetermined voltage, the first switch (10) is turned on to generate a switching signal for conducting between the control terminal of the first transistor (5, 12, 14, 16) and the first terminal. Also good.
さらに、請求項８に記載したように、切替信号発生部（２０）は、第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間の電圧を検出し、この電圧が所定電圧になると第１スイッチ（１０）をオンさせて第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間を導通させる切替信号を発生させるものであったも良い。
Furthermore, as described in
請求項９に記載の発明では、スイッチングデバイス（２）の制御端子の電圧を所定電圧に固定するクランプ動作を行うと共に、該クランプ動作を完了したときに、第１スイッチ（１０）をオンさせて第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間を導通させる切替信号を発生させるクランプ回路（２１）を備えていることを特徴としている。 According to the ninth aspect of the invention, the clamping operation for fixing the voltage of the control terminal of the switching device (2) to a predetermined voltage is performed, and when the clamping operation is completed, the first switch (10) is turned on. A clamp circuit (21) for generating a switching signal for conducting between the control terminal of the first transistor (5, 12, 14, 16) and the first terminal is provided.
このように、請求項２に示したようなタイマー（１１）や請求項３、７、８に示したような切替信号発生部（２０）ではなく、スイッチングデバイス（２）の制御端子の電圧を所定電圧に固定するクランプ動作を行うクランプ回路（２１）により、クランプ動作が完了したときに切替信号を発生させるようにしても良い。
Thus, the voltage at the control terminal of the switching device (2) is not the timer (11) as shown in
例えば、請求項１０に記載したように、ダーリントン回路、オペアンプ（７）、第１基準電圧（８）および第１スイッチ（１０）は、電源とスイッチングデバイス（２）の制御端子との間に接続され、スイッチングデバイス（２）をオンさせるために、ダーリントン回路にてスイッチングデバイス（２）の制御端子に対して駆動電流として定電流を供給するオン側のドライバ回路とされる。この場合、電源に対して第１抵抗（３）が接続されていると共に、第１基準電圧（８）が接続され、オペアンプ（７）では、電源が発生させる電源電圧（ＶＢ）から第１基準電圧（８）を差し引いた電圧を第１電圧とし、電源電圧（ＶＢ）から第１抵抗（３）での電圧降下分を差し引いた電圧を第２電圧として、定電流をフィードバック制御することができる。 For example, the Darlington circuit, the operational amplifier (7), the first reference voltage (8) and the first switch (10) are connected between the power supply and the control terminal of the switching device (2). In order to turn on the switching device (2), the Darlington circuit is an on-side driver circuit that supplies a constant current as a drive current to the control terminal of the switching device (2). In this case, the first resistor (3) is connected to the power supply, and the first reference voltage (8) is connected. The operational amplifier (7) uses the first reference from the power supply voltage (VB) generated by the power supply. The constant current can be feedback controlled using the voltage obtained by subtracting the voltage (8) as the first voltage and the voltage obtained by subtracting the voltage drop at the first resistor (3) from the power supply voltage (VB) as the second voltage. .
具体的には、請求項１１に記載したように、第１、第２トランジスタを第１、第２ＰｃｈＭＯＳＦＥＴ（５、６）とすることができる。この場合、第１抵抗（３）は、電源と第１ＰｃｈＭＯＳＦＥＴ（５）の第１端子であるソースとの間に接続され、第１スイッチ（１０）は、第１ＰｃｈＭＯＳＦＥＴ（５）の制御端子であるゲートと第１端子であるソースとの間に接続され、オペアンプ（７）の出力端子に第２ＰｃｈＭＯＳＦＥＴ（６）の制御端子であるゲートが接続される。
Specifically, as described in
また、請求項１２に記載したように、第１、第２トランジスタを第１、第２ＰＮＰトランジスタ（１２、１３）とすることもできる。この場合、第１抵抗（３）は、電源と第１ＰＮＰトランジスタ（１２）の第１端子であるエミッタとの間に接続され、第１スイッチ（１０）は、第１ＰＮＰトランジスタ（１２）の制御端子であるベース端子と第１端子であるエミッタとの間に接続され、オペアンプ（７）の出力端子に第２ＰＮＰトランジスタ（１３）の制御端子であるベース端子が接続される。
Further, as described in
また、請求項１３に記載したように、ダーリントン回路、オペアンプ（７）、第１基準電圧（８）および第１スイッチ（１０）は、スイッチングデバイス（２）の制御端子と所定の電圧とされる基準点との間に接続され、スイッチングデバイス（２）をオフさせるために、ダーリントン回路にてスイッチングデバイス（２）の制御端子から定電流を流すオフ側のドライバ回路とされても良い。この場合、所定の電圧とされる基準点（例えば、ＧＮＤやスイッチングデバイス（２）の第２端子）に対して第１抵抗（３）が接続されていると共に、第１基準電圧（８）が接続され、オペアンプ（７）では、第１基準電圧（８）を第１電圧とし、第１抵抗（３）での電圧降下分を第２電圧として、定電流をフィードバック制御することができる。
Further, as described in
具体的には、請求項１４に記載したように、第１、第２トランジスタを第１、第２ＮｃｈＭＯＳＦＥＴ（１４、１５）とすることができる。この場合、第１抵抗（３）は、所定の電圧とされる基準点と第１ＮｃｈＭＯＳＦＥＴ（１４）の第１端子であるソースとの間に接続され、第１スイッチ（１０）は、第１ＮｃｈＭＯＳＦＥＴ（１４）の制御端子であるゲートと第１端子であるソースとの間に接続され、オペアンプ（７）の出力端子に第２ＮｃｈＭＯＳＦＥＴ（１５）の制御端子であるゲートが接続される。
Specifically, as described in
また、請求項１５に記載したように、第１、第２トランジスタを第１、第２ＮＰＮトランジスタ（１６、１７）とすることもできる。この場合、第１抵抗（３）は、所定の電圧とされる基準点と第１ＮＰＮトランジスタ（１６）の第１端子であるエミッタとの間に接続され、第１スイッチ（１０）は、第１ＮＰＮトランジスタ（１６）の制御端子であるベース端子と第１端子であるエミッタとの間に接続され、オペアンプ（７）の出力端子に第２ＮＰＮトランジスタ（１７）の制御端子であるベース端子が接続される。
Further, as described in
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態にかかる負荷駆動装置の回路構成を示した図である。この図を参照して、本実施形態の負荷駆動装置について説明する。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram illustrating a circuit configuration of the load driving device according to the present embodiment. With reference to this figure, the load drive apparatus of this embodiment is demonstrated.
図１に示す負荷駆動装置は、負荷１に接続されたスイッチングデバイス２と、スイッチングデバイス２をオンすることにより負荷１への電力供給を行うオン側のドライバ回路を有するものである。オン側のドライバ回路は、第１抵抗３とプルアップ部を構成する第２抵抗４および多段（ここでは２段）のトランジスタとしての第１、第２ＰｃｈＭＯＳＦＥＴ５、６を有するダーリントン回路とオペアンプ７および基準電圧８等を有した構成とされている。
The load driving device shown in FIG. 1 has a
負荷１は、電力供給のオンオフによって駆動される装置であればどのようなものであってもよく、例えばスイッチングデバイス２を複数個備えることでインバータを構成すれば、三相モータなどとすることもできる。
The
スイッチングデバイス２は、ＩＧＢＴやパワーＭＯＳＦＥＴなどの半導体スイッチング素子によって構成され、本実施形態ではスイッチングデバイス２をＩＧＢＴで構成している場合について図示してある。このスイッチングデバイス２は、ダーリントン回路から供給される定電流に基づいて駆動される。
The
ダーリントン回路は、スイッチングデバイス２に流れる定電流を制御することでスイッチングデバイス２を制御し、負荷１への電力供給を制御する。本実施形態では、オン側のドライバ回路に備えられるダーリントン回路であるため、ダーリントン回路により、スイッチングデバイス２の駆動電流として定電流を供給することでスイッチングデバイス２をオンし、負荷１への電力供給をオンしている。このダーリントン回路ではスイッチングデバイス２を駆動する際に発熱が生じることから、本実施形態では発熱対策のためにダーリントン回路の一部をディスクリート部品にて構成している。具体的には、図１において破線で示した部分を１チップのＩＣチップ９として構成しており、そのＩＣチップ９内にオペアンプ７などと共に第２ＰｃｈＭＯＳＦＥＴ６を内蔵し、第１、第２抵抗３、４および第１ＰｃｈＭＯＳＦＥＴ５についてはディスクリート部品としてある。
The Darlington circuit controls the
第１抵抗３は、電源と第１ＰｃｈＭＯＳＦＥＴ５のソースとの間に接続され、定電流を生成する際のセンス抵抗として用いられる。本実施形態の場合、この第１抵抗３には、スイッチングデバイス２を駆動するための駆動電流に相当するゲート電流と等しい電流が流れる。例えば、第１抵抗３は、基準電圧８を１Ｖとしてオペアンプ７への入力電圧がＶＢ−１Ｖとなり、かつ、第１抵抗３に流れる電流が１Ａの定電流となる場合を想定すると、抵抗値が１Ωとされる。
The
第２抵抗４は、プルアップ部を構成するもので、第１ＰｃｈＭＯＳＦＥＴ５のゲートおよび第２ＰｃｈＭＯＳＦＥＴ６のソースに接続されている。本実施形態では、第２抵抗４は、第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間に接続され、第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間電圧を形成するために用いられる。この第２抵抗４は、第１ＰｃｈＭＯＳＦＥＴ５を駆動するための抵抗となることから、発熱対策のために第１抵抗３よりも十分に大きな抵抗値（例えば、１００Ω）に設定される。
The second resistor 4 constitutes a pull-up portion, and is connected to the gate of the first PchMOSFET 5 and the source of the
第１ＰｃｈＭＯＳＦＥＴ５は、ゲートが第２抵抗４に接続され、ソースが第１抵抗３に接続され、ドレインがスイッチングデバイス２のゲートに接続されている。この第１ＰｃｈＭＯＳＦＥＴ５は、第２ＰｃｈＭＯＳＦＥＴ６よりも電流能力が高い素子として構成されている。具体的には、第１ＰｃｈＭＯＳＦＥＴ５は、上述したように第２ＰｃｈＭＯＳＦＥＴ６が形成されたＩＣチップ９とは別チップのディスクリート部品として構成され、第２ＰｃｈＭＯＳＦＥＴ６よりもチップ面積が大きくされることで、第２ＰｃｈＭＯＳＦＥＴ６よりも大電流が流せる構造とされている。
The first Pch MOSFET 5 has a gate connected to the second resistor 4, a source connected to the
第２ＰｃｈＭＯＳＦＥＴ６は、ゲートがオペアンプ７の出力端子に接続され、ソースが第２抵抗４および第１ＰｃｈＭＯＳＦＥＴ５のゲートに接続され、ドレインが第１ＰｃｈＭＯＳＦＥＴ５のドレインと共にスイッチングデバイス１のゲートに接続されている。
The
オペアンプ７は、ダーリントン回路を通じてのスイッチングデバイス２への電流供給を制御するもので、外部からの制御信号に基づいて駆動される。このオペアンプ７は、基準電圧８に基づいて第１抵抗３に流れる定電流をフィードバック制御することで、スイッチングデバイス２を構成するＩＧＢＴのゲートに流す定電流の大きさを調整する役割を果たす。オペアンプ７の駆動に用いられる制御信号は、負荷１を駆動する際に外部から入力され、この制御信号が入力されるとオペアンプ７がダーリントン回路を介してスイッチングデバイス２をオンさせ、負荷１を駆動する。
The operational amplifier 7 controls current supply to the
具体的には、オペアンプ７の非反転入力端子（＋）は基準電圧８に接続されている。これにより、オペアンプ７の非反転入力端子（＋）には基準電圧８に対応する第１電圧が印加される。本実施形態の場合、第１電圧は、電源の電源電圧ＶＢから基準電圧８が差し引かれた電圧となる。一方、オペアンプ７の反転入力端子（−）は第１抵抗３と第２抵抗４との間、つまり第１ＰｃｈＭＯＳＦＥＴ５のソースに接続されている。これにより、オペアンプ７の反転入力端子（−）には第１抵抗３の負極側の第２電圧が印加される。本実施形態の場合、第２電圧は、電源の電源電圧から第１抵抗３の電圧降下分が差し引かれた電圧となる。そして、オペアンプ７では、非反転入力端子（＋）に入力される第１電圧と反転入力端子（−）に入力される第２電圧とが近づくように、出力端子から第２ＰｃｈＭＯＳＦＥＴ６のゲートへの供給電流を制御して第１抵抗３に流れる定電流をフィードバック制御することができる。
Specifically, the non-inverting input terminal (+) of the operational amplifier 7 is connected to the
このような構成により、ダーリントン回路を有する負荷駆動装置の基本的な回路構成が構成されている。このような構成の負荷駆動装置では、制御信号が入力されると、オペアンプ７の出力に基づいてダーリントン回路が駆動され、スイッチングデバイス２が駆動される。まず、第２ＰｃｈＭＯＳＦＥＴ６がオンさせられることで、第１、第２抵抗３、４を通じて第２ＰｃｈＭＯＳＦＥＴ６のドレイン−ソース間に電流が流れる。そして、これにより第２抵抗４の両端に電位差が生じることから、この電位差が第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間電圧となり、これが閾値Ｖｔ以上になると第１ＰｃｈＭＯＳＦＥＴ５もオンする。これにより、第１ＰｃｈＭＯＳＦＥＴ５のドレイン−ソース間にも電流が流れ、第１、第２ＰｃｈＭＯＳＦＥＴ５、６からスイッチングデバイス２を構成するＩＧＢＴのゲートに定電流が供給される。
With such a configuration, a basic circuit configuration of a load driving device having a Darlington circuit is configured. In the load driving device having such a configuration, when a control signal is input, the Darlington circuit is driven based on the output of the operational amplifier 7 and the
このような構成では、ダーリントン接続された第２ＰｃｈＭＯＳＦＥＴ６のドレインもスイッチングデバイス２を構成するＩＧＢＴのゲートに接続し、第２ＰｃｈＭＯＳＦＥＴ６の駆動電流もＩＧＢＴの駆動に用いているため、消費電流を低減できると共に、より大電流でのＩＧＢＴ駆動が可能になるため高速駆動を行うことができる。
In such a configuration, the drain of the
しかしながら、スイッチングデバイス２を構成するＩＧＢＴのゲート電圧が上昇し、ゲート電圧が電源の電源電圧ＶＢから第１抵抗３での電圧降下分の電圧ＶＲ１および第１ＰｃｈＭＯＳＦＥＴ５の閾値Ｖｔを差し引いた値（ＶＢ−ＶＲ１−Ｖｔ）を超えると、第１ＰｃｈＭＯＳＦＥＴ５がオフされてしまう。この場合、第１、第２抵抗３、４および第２ＰｃｈＭＯＳＦＥＴ６を通じてスイッチングデバイス２を構成するＩＧＢＴのゲートへの電流供給が行われることになり、第１、第２抵抗３、４および第２ＰｃｈＭＯＳＦＥＴ６のオン抵抗に基づくプルアップ駆動となる。そして、上述したように、発熱対策のために第２抵抗４の抵抗値が第１抵抗３の抵抗値よりも十分に高くされていることから、プルアップ駆動になると駆動スピードが著しく低下してしまう。また、このように駆動スピードが低下すると、スイッチングデバイス２の損失が増えてしまう。
However, the gate voltage of the IGBT constituting the
このため、本実施形態では、第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間、つまり第２抵抗４に対して並列接続されるようにスイッチ（第１スイッチ）１０を設けると共に、スイッチ１０をオンするための切替信号を発生させるタイマー１１を設けている。
For this reason, in this embodiment, a switch (first switch) 10 is provided so as to be connected in parallel between the gate and source of the first Pch MOSFET 5, that is, the second resistor 4, and a switching signal for turning on the
すなわち、第２抵抗４に対して並列接続したスイッチ１０により、第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間の導通、遮断状態を制御し、第２ＰｃｈＭＯＳＦＥＴ６の駆動電流が、スイッチ１０をオフしているときには第２抵抗４を通じて流され、スイッチ１０をオンしているときにはスイッチ１０および第２抵抗４を通じて流されるようにする。スイッチ１０をオンしているときには、第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間の抵抗がスイッチ１０のオン抵抗と第２抵抗４との合成抵抗になる。したがって、第２抵抗４のみの場合と比較して、十分に抵抗値を低下させることが可能となり、プルアップ駆動時にも駆動スピードが低下することを抑制することが可能となる。
That is, the
タイマー１１には、制御信号が入力されるようにしている。そして、タイマー１１から、制御信号が入力されたタイミングから所定時間経過後に、スイッチ１０をオンさせるための切替信号が出力されるようにしている。すなわち、スイッチングデバイス２の特性として、スイッチングデバイス２のオンを開始してゲート電圧を上昇させ始めてから第１ＰｃｈＭＯＳＦＥＴ５がオフされる程度まで上昇するのに掛かる時間は予測できる。この時間をタイマー１１に制御信号が入力されてからタイマー１１が切替信号を出力するまでの所定時間として設定し、プルアップ駆動時にスイッチ１０をオンすることで第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間の抵抗を低下させることが可能となるようにしている。
A control signal is input to the
図２および図３は、スイッチ１０による切替えを行わない場合と切替えを行う場合それぞれの場合のタイミングチャートである。
FIG. 2 and FIG. 3 are timing charts for the case where switching is not performed by the
図２および図３に示すように、制御信号が入力されてから所定の遅延時間が経過した時点Ｔ１になると、まず第２ＰｃｈＭＯＳＦＥＴ６がオンし、続いて第１ＰｃｈＭＯＳＦＥＴ５がオンする。そして、設計値として決めておいた定電流設定値まで定電流が上昇すると、それが維持される。なお、実際には、定電流の上昇勾配は、第２ＰｃｈＭＯＳＦＥＴ６のみがオンされているときと第１、第２ＰｃｈＭＯＳＦＥＴ５、６の双方がオンされてからとで変わるが、第２ＰｃｈＭＯＳＦＥＴ６がオンしてから第１ＰｃｈＭＯＳＦＥＴ５がオンするまでの期間が非常に短いため、便宜上、図２および図３中では、上昇勾配を一定として図示してある。
As shown in FIGS. 2 and 3, when a predetermined delay time elapses after the control signal is input, the
このように定電流が流されると、これに基づいてスイッチングデバイス２を構成するＩＧＢＴのゲート電圧も上昇していく。ここで、図２および図３中の時点Ｔ２においてＩＧＢＴの閾値Ｖｔを超えてから時点Ｔ３においてミラー領域となる電圧Ｖmirrorに達すると、一定時間その電圧Ｖmirrorが維持される。そして、図２および図３中の時点Ｔ４において一定時間が経過すると、再びゲート電圧が上昇していく。
When a constant current flows in this way, the gate voltage of the IGBT constituting the
この後、図２および図３に示すように、時点Ｔ５において、スイッチングデバイス２を構成するＩＧＢＴのゲート電圧が上昇し、ゲート電圧が電源の電源電圧ＶＢから第１抵抗３での電圧降下分ＶＲ１および第１ＰｃｈＭＯＳＦＥＴ５の閾値Ｖｔを差し引いた値（ＶＢ−ＶＲ１−Ｖｔ）を超えると、第１ＰｃｈＭＯＳＦＥＴ５がオフされる。これにより、プルアップ駆動が行われる。
Thereafter, as shown in FIGS. 2 and 3, at the time T5, the gate voltage of the IGBT constituting the
このとき、図２に示すように、スイッチ１０の切替えを行わない場合、つまり第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間の抵抗値を低下させられない構造を想定した場合、プルアップ駆動の際に駆動スピードが著しく低下する。
At this time, as shown in FIG. 2, when the
これに対して、図３に示すように、スイッチ１０の切替えを行う場合、第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間の抵抗値を低下させられるため、プルアップ駆動の際に駆動スピードを向上することが可能となる。
On the other hand, as shown in FIG. 3, when the
具体的には、時点Ｔ５以降の動作は次のようになる。すなわち、時点Ｔ５〜Ｔ６では、第１ＰｃｈＭＯＳＦＥＴ５がオフされて第２ＰｃｈＭＯＳＦＥＴ６のみを通じてＩＧＢＴのゲートに対して電流供給が行われるため、第２ＰｃｈＭＯＳＦＥＴ６の電流能力に応じて定電流が低下する。このため、時点Ｔ５〜Ｔ６では、ゲート電圧の上昇勾配も時点Ｔ４〜Ｔ５のときよりも低下する。その後、時点Ｔ６以降では、第２ＰｃｈＭＯＳＦＥＴ６についても、ＩＧＢＴのゲート電圧の上昇に伴ってドレイン−ソース間電圧が小さくなり、プルアップ駆動となる。つまり、第１抵抗３、第２抵抗４およびスイッチ１０の合成抵抗および第２ＰｃｈＭＯＳＦＥＴ６のオン抵抗に基づくプルアップ駆動となる。そして、スイッチ１０の切替えによって第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間の抵抗値が低下させられているため、プルアップ駆動時の駆動スピードの低下を抑制することが可能となる。
Specifically, the operation after time T5 is as follows. That is, at the time T5 to T6, the first Pch MOSFET 5 is turned off and current is supplied to the gate of the IGBT only through the
以上説明したように、本実施形態にかかる負荷駆動装置では、ダーリントン回路によってスイッチングデバイス２を駆動するようにし、ダーリントン回路を構成する第１ＰｃｈＭＯＳＦＥＴ５と第２ＰｃｈＭＯＳＦＥＴ６のドレインを共にスイッチングデバイス２を構成するＩＧＢＴのゲートに接続するようにしている。これにより、第２ＰｃｈＭＯＳＦＥＴ６の駆動電流もＩＧＢＴの駆動に用いることができるため、消費電流を低減できると共に、より大電流でのＩＧＢＴ駆動が可能になるため高速駆動を行うことができる。
As described above, in the load driving device according to the present embodiment, the
また、ダーリントン回路における第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間に接続される第２抵抗４と並列的にスイッチ１０を備え、このスイッチ１０をプルアップ駆動時にオンさせるようにしている。これにより、プルアップ駆動時に第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間の抵抗値を低下させることが可能となり、駆動スピードが低下することを抑制することが可能となる。
Further, a
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の負荷駆動装置は、第１実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. The load driving device according to the present embodiment is obtained by changing the transistors constituting the Darlington circuit with respect to the first embodiment, and is otherwise the same as the first embodiment. Only explained.
図４は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図１に示した第１、第２ＰｃｈＭＯＳＦＥＴ５、６を第１、第２ＰＮＰトランジスタ１２、１３に変更している。このように、第１、第２ＰＮＰトランジスタ１２、１３を用いる場合、第２抵抗４が第１ＰＮＰトランジスタ１２のベース−エミッタ間に接続されることになるため、スイッチ１０も第１ＰＮＰトランジスタ１２のベース−エミッタ間に接続されることになる。このように、オン側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、ＰｃｈＭＯＳＦＥＴの代わりにＰＮＰトランジスタを適用する場合にも、第１実施形態と同様の動作を行うことが可能であり、第１実施形態と同様の効果を得ることができる。
FIG. 4 is a circuit diagram of the load driving device according to the present embodiment. As shown in this figure, the first and
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス２をオフする際に用いるオフ側のドライバ回路を備える場合において、第１実施形態と同様の構造を適用したものであり、基本的には第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. The load driving apparatus according to the present embodiment, when provided with an off-side driver circuit used when the
上記第１実施形態では、負荷駆動装置として、スイッチングデバイス２をオンさせる際に用いられるオン側のドライバ回路を有するものを例に挙げて説明したが、本実施形態のように、スイッチングデバイス２をオフさせる際に用いられるオフ側のドライバ回路を有するものについても、上記と同様の構成を採用することができる。
In the first embodiment, the load driving device has been described by taking as an example the one having an on-side driver circuit used when turning on the
図５は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、本実施形態の負荷駆動装置は、スイッチングデバイス２に加えて、スイッチングデバイス２をオフさせる際に用いられるオフ側のドライバ回路を有した構成とされている。
FIG. 5 is a circuit diagram of the load driving device according to the present embodiment. As shown in this figure, the load driving device of the present embodiment is configured to include an off-side driver circuit used when turning off the
オフ側のドライバ回路は、基本的には第１実施形態で説明したオン側のドライバ回路と同様の構成とされているが、スイッチングデバイス２を構成するＩＧＢＴのゲートと所定の電圧とされる基準点、具体的にはスイッチングデバイス２の第２端子に相当するエミッタが接続される電位部分（例えばＧＮＤ）との間にダーリントン回路を備えた構造とされ、オペアンプ７の非反転入力端子（＋）についても基準電圧８を介して基準点に接続した構成とされている。そして、ダーリントン回路に備えられる多段（ここでは２段）のトランジスタとして第１、第２ＮｃｈＭＯＳＦＥＴ１４、１５を用い、第１ＮｃｈＭＯＳＦＥＴ１４のゲート−ソース間に接続される第２抵抗４に並列的にスイッチ１０を接続した構造としている。
The off-side driver circuit has basically the same configuration as that of the on-side driver circuit described in the first embodiment. However, the gate of the IGBT constituting the
このようなオフ側のドライバ回路では、基準電圧８を第１電圧とし、第１抵抗３での電圧降下分に相当する電圧ＶＲ１を第２電圧として、定電流をフィードバック制御することができる。
In such an off-side driver circuit, the constant current can be feedback-controlled using the
このように、オフ側のドライバ回路を備えた負荷駆動装置についても、第１実施形態と同様の構造を採用することができ、第１実施形態と同様の効果を得ることができる。この場合のオフ側のドライバ回路の動作は、図２および図３に示した動作と逆の動作になる。また、オフ時にも、スイッチングデバイス２の特性として、スイッチングデバイス２のオフを開始してゲート電圧を低下させ始めてから第１ＮｃｈＭＯＳＦＥＴ１４がオフされる程度まで低下するのに掛かる時間は決まっている。この時間をタイマー１１にオフすることを示す制御信号が入力されてからタイマー１１が切替信号を出力するまでの所定時間として設定し、スイッチ１０をオンすることで第１ＮｃｈＭＯＳＦＥＴ１４のゲート−ソース間の抵抗を低下させることが可能となるようにすることができる。これにより、オフ時にも、オン時と同様に、駆動スピードの低下を抑制することが可能となる。
As described above, the load driving device including the off-side driver circuit can adopt the same structure as that of the first embodiment, and can obtain the same effects as those of the first embodiment. The operation of the off-side driver circuit in this case is the reverse of the operation shown in FIGS. Even when the
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の負荷駆動装置は、第３実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. The load driving device of the present embodiment is obtained by changing the transistors constituting the Darlington circuit with respect to the third embodiment, and is otherwise the same as that of the third embodiment, and therefore, different parts from the third embodiment. Only explained.
図６は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図５に示した第１、第２ＮｃｈＭＯＳＦＥＴ１４、１５を第１、第２ＮＰＮトランジスタ１６、１７に変更している。このように、第１、第２ＮＰＮトランジスタ１６、１７を用いる場合、第２抵抗４が第１ＮＰＮトランジスタ１６のベース−エミッタ間に接続されることになるため、スイッチ１０も第１ＮＰＮトランジスタ１６のベース−エミッタ間に接続されることになる。このように、オフ側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、ＮｃｈＭＯＳＦＥＴの代わりにＮＰＮトランジスタを適用する場合にも、第３実施形態と同様の動作を行うことが可能であり、第１実施形態と同様の効果を得ることができる。
FIG. 6 is a circuit diagram of the load driving device according to the present embodiment. As shown in this figure, the first and
（第５実施形態）
本発明の第５実施形態について説明する。上記第１〜第４実施形態では、制御信号が入力されたタイミングから所定時間経過後にタイマー１１からスイッチ１０の切替信号が出力されるようにしているが、本実施形態では、スイッチングデバイス２の制御端子の電圧に基づいて切替信号が出されるようにする場合について説明する。
(Fifth embodiment)
A fifth embodiment of the present invention will be described. In the first to fourth embodiments, the switching signal of the
図７は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態では、オペアンプ５の入力に用いている基準電圧８を基準電圧Ａとして、それとは別に基準電圧Ｂを設けると共に、スイッチングデバイス２を構成するＩＧＢＴのゲート電圧と基準電圧Ｂとを大小比較するコンパレータ２０を備えることで切替信号発生部を構成し、コンパレータ２０の出力を切替信号として用いるようにしている。すなわち、ＩＧＢＴのゲート電圧を検出し、このゲート電圧が第１ＰｃｈＭＯＳＦＥＴ５がオフされる程度まで上昇したと想定される基準電圧Ｂを超えたときに、コンパレータ２０から切替信号が出力されるようにしている。
FIG. 7 is a circuit diagram of the load driving circuit according to the present embodiment. As shown in this figure, in this embodiment, the
このように、スイッチングデバイス２の制御端子の電圧、例えばＩＧＢＴのゲート電圧を検出し、その電圧が第１ＰｃｈＭＯＳＦＥＴ５がオフされる程度まで上昇したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。
In this way, the voltage of the control terminal of the
なお、ここでは、第１実施形態の回路構成に対してコンパレータ２０や基準電圧Ｂなどを備える切替信号発生部を備えた構成とした場合について説明したが、勿論、第２〜第４実施形態の回路構成に対しても同様の構成の切替信号発生部を備える構成とすることができる。
In addition, although the case where it was set as the structure provided with the switching signal generation part provided with the
（第６実施形態）
本発明の第６実施形態について説明する。上記第５実施形態では、スイッチングデバイス２の制御端子の電圧に基づいて切替信号が出されるようにする場合について説明したが、本実施形態では、同様の構成を用いて、第１トランジスタの第１端子と第２端子の間の電圧に基づいて切替信号が出されるようにする場合について説明する。
(Sixth embodiment)
A sixth embodiment of the present invention will be described. In the fifth embodiment, the case where the switching signal is output based on the voltage of the control terminal of the
図８は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態も、コンパレータ２０と基準電圧Ｂによって切替信号発生部を構成し、コンパレータ２０に対して第１トランジスタに相当するＰｃｈＭＯＳＦＥＴ５のドレイン電圧が入力されると共に、ＰｃｈＭＯＳＦＥＴ５のソース電圧が基準電圧Ｂを介して入力されるようにしている。このような構成によれば、第１ＰｃｈＭＯＳＦＥＴ５がオフされる程度まで第１ＰｃｈＭＯＳＦＥＴ５のドレイン−ソース間電圧が低下したと想定される基準電圧Ｂに至ったときに、コンパレータ２０から切替信号が出力される。
FIG. 8 is a circuit diagram of the load driving circuit according to the present embodiment. As shown in this figure, the present embodiment also forms a switching signal generator by the
このように、第１トランジスタの第１端子と第２端子の間の電圧、本実施形態の場合には第１ＰｃｈＭＯＳＦＥＴ５のドレイン−ソース間電圧を検出し、その電圧が第１ＰｃｈＭＯＳＦＥＴ５がオフされる程度まで低下したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。 As described above, the voltage between the first terminal and the second terminal of the first transistor, that is, the drain-source voltage of the first PchMOSFET 5 in the case of this embodiment, is detected, and the voltage is such that the first PchMOSFET 5 is turned off. It is also possible to output a switching signal when the voltage drops. Even if it does in this way, the same effect as each above-mentioned embodiment can be acquired.
なお、ここでは、第１実施形態の回路構成に対してコンパレータ２０や基準電圧Ｂなどを備える切替信号発生部を備えた構成とした場合について説明したが、勿論、第２〜第４実施形態の回路構成に対しても同様の構成の切替信号発生部を備える構成とすることができる。
In addition, although the case where it was set as the structure provided with the switching signal generation part provided with the
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態も、第５、第６実施形態と同様の構成を用いて、第１トランジスタの制御端子と第１端子との間の電圧に基づいて切替信号が出されるようにする場合について説明する。
(Seventh embodiment)
A seventh embodiment of the present invention will be described. In the present embodiment, the case where the switching signal is output based on the voltage between the control terminal of the first transistor and the first terminal using the same configuration as the fifth and sixth embodiments will be described. .
図９は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態も、コンパレータ２０と基準電圧Ｂによって切替信号発生部を構成し、コンパレータ２０に対して第１トランジスタに相当するＰｃｈＭＯＳＦＥＴ５のゲート電圧が入力されると共に、ＰｃｈＭＯＳＦＥＴ５のソース電圧が基準電圧Ｂを介して入力されるようにしている。このような構成によれば、第１ＰｃｈＭＯＳＦＥＴ５がオフされる程度まで第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間電圧が上昇したと想定される基準電圧Ｂに至ったときに、コンパレータ２０から切替信号が出力される。
FIG. 9 is a circuit diagram of the load driving circuit according to the present embodiment. As shown in this figure, the present embodiment also forms a switching signal generation unit by the
このように、第１トランジスタの制御端子と第２端子の間の電圧、本実施形態の場合には第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間電圧を検出し、その電圧が第１ＰｃｈＭＯＳＦＥＴ５がオフされる程度まで上昇したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。 As described above, the voltage between the control terminal and the second terminal of the first transistor, that is, the voltage between the gate and the source of the first PchMOSFET 5 in this embodiment is detected, and the voltage rises to such an extent that the first PchMOSFET 5 is turned off. In this case, a switching signal can be output. Even if it does in this way, the same effect as each above-mentioned embodiment can be acquired.
なお、ここでは、第１実施形態の回路構成に対してコンパレータ２０や基準電圧Ｂなどを備える切替信号発生部を備えた構成とした場合について説明したが、勿論、第２〜第４実施形態の回路構成に対しても同様の構成の切替信号発生部を備える構成とすることができる。
In addition, although the case where it was set as the structure provided with the switching signal generation part provided with the
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態も、タイマー１１を用いてスイッチ１０の切替信号を出力するのではなく、他の手法によって切替信号を出力させる場合について説明する。
(Eighth embodiment)
An eighth embodiment of the present invention will be described. In the present embodiment, a case will be described in which the switching signal is not output by using the
図１０は、本実施形態にかかる負荷駆動回路の回路図である。この図に示されるように、本実施形態では、スイッチングデバイス２の制御端子、具体的にはＩＧＢＴのゲートにクランプ回路２１を接続し、このクランプ回路２１によってＩＧＢＴのゲート電圧をクランプするようにし、クランプ回路２１によるクランプ動作が完了したときに、クランプ回路２１から切替信号が出力されるようにしている。クランプ回路２１によるクランプ動作は、スイッチングデバイス２を駆動する際の過渡状態においてスイッチングデバイス２に過電流が流れないようにするために、スイッチングデバイス２の制御端子の電圧をクランプ電圧にクランプものである。このクランプ動作により、スイッチングデバイス２をハーフオン状態とし、スイッチングデバイス２に過電流を防いでいる。このクランプ動作は、例えばスイッチングデバイス２をオン開始のタイミングから所定期間が経過すると完了することから、その完了と同時にクランプ回路２１から切替信号が出力されるようにしている。
FIG. 10 is a circuit diagram of the load driving circuit according to the present embodiment. As shown in this figure, in this embodiment, a
このように、クランプ回路２１によるクランプ動作が完了したときに切替信号が出力されるようにすることもできる。このようにしても、上記各実施形態と同様の効果を得ることができる。
Thus, the switching signal can be output when the clamping operation by the clamping
なお、ここでは、第１実施形態の回路構成に対してクランプ回路２１を備える構成とした場合について説明したが、勿論、第２〜第３実施形態の回路構成に対しても同様にクランプ回路２１を備える構成とすることができる。
In addition, although the case where it was set as the structure provided with the
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態では、第１実施形態に対して、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減できるようにする場合について説明する。
(Ninth embodiment)
A ninth embodiment of the present invention will be described. In the present embodiment, a case where current consumption can be reduced while preventing the input operating voltage range from being narrowed will be described with respect to the first embodiment.
図１に示した第１実施形態のような回路構成は、ゲート容量が大きなスイッチングデバイス２を駆動させるために適したものであり、スイッチングデバイス２を駆動させる第１ＰｃｈＭＯＳＦＥＴ５と、そのプリドライバとして用いる第２ＰｃｈＭＯＳＦＥＴ６をダーリントン接続している。しかしながら、この回路構成では、スイッチングデバイス２のゲート電圧が電源の電源電圧ＶＢから第１抵抗３での電圧降下分ＶＲ１および第１ＰｃｈＭＯＳＦＥＴ５の閾値Ｖｔを差し引いた値（ＶＢ−ＶＲ１−Ｖｔ）以上になると第１ＰｃｈＭＯＳＦＥＴ５がオフしてしまう。このため、第１ＰｃｈＭＯＳＦＥＴ５を用いずに第２ＰｃｈＭＯＳＦＥＴ６をシングル駆動させて使用する場合に比べてスイッチングデバイス２の入力動作電圧範囲が第１ＰｃｈＭＯＳＦＥＴ５の閾値電圧Ｖｔ分狭くなるという問題が発生する。また、この場合、第１抵抗３や第２抵抗４および第２ＰｃｈＭＯＳＦＥＴ６のオン抵抗でのプルアップ駆動となり、第２抵抗４が第１ＰｃｈＭＯＳＦＥＴ５の駆動用抵抗であり、第１抵抗３の抵抗値Ｒ１＞＞第２抵抗４の抵抗値Ｒ２（例えば１００Ω）であることから、プルアップ駆動になると駆動スピードが著しく低下してしまう。そして、このように駆動スピードが低下すると、スイッチングデバイス２の損失が増加することになる。
The circuit configuration as in the first embodiment shown in FIG. 1 is suitable for driving the
このような問題を解決するためには、図１１のような回路構成が考えられる。すなわち、第２ＰｃｈＭＯＳＦＥＴ６のドレインをＧＮＤに接続した構造とし、第２ＰｃｈＭＯＳＦＥＴ６をオンして第１ＰｃｈＭＯＳＦＥＴ５のゲート電圧をＧＮＤに落とすようにする。このようにすれば、スイッチングデバイス２の駆動時のミラー領域において、第１ＰｃｈＭＯＳＦＥＴ５を常にオンさせることが可能となり、スイッチングデバイス２のゲートへの安定的な低電流の供給が可能になる。
In order to solve such a problem, a circuit configuration as shown in FIG. 11 can be considered. That is, the drain of the
ところが、このような回路構成では、第２ＰｃｈＭＯＳＦＥＴ６のドレインをＧＮＤに常に接続しているため、第２ＰｃｈＭＯＳＦＥＴ６を通じて常に電流が流れることになり、消費電流が大きくなってしまう。また、電流能力や発熱対策のために、第１ＰｃｈＭＯＳＦＥＴ５をディスクリート部品とする場合があり、スイッチングデバイス２の高速駆動のためにゲート容量に応じて駆動電流を上げる必要がある。このような場合において、図１１のように第２ＰｃｈＭＯＳＦＥＴ６のドレインをＧＮＤに接続して駆動電流がすべて消費電流になってしまう回路構成だと、高速化を目指すと消費電流が大幅に増大するため好ましくない。
However, in such a circuit configuration, since the drain of the
このため、本実施形態では、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減できる回路構成としている。図１２は、本実施形態にかかる負荷駆動装置の回路構成を示した図である。 For this reason, in this embodiment, the circuit configuration is such that the current consumption can be reduced while preventing the input operating voltage range from becoming narrow. FIG. 12 is a diagram illustrating a circuit configuration of the load driving device according to the present embodiment.
図１２に示すように、本実施形態の負荷駆動装置では、第２ＰｃｈＭＯＳＦＥＴ６のドレインを第２基準電圧３０に接続すると共に、これらの間にスイッチ３１を配置している。第２基準電圧３０は、基準電圧８とは別に設けられるものであり、基準電圧８が形成する第１基準電圧を基準電圧Ａとして、それとは別に基準電圧Ｂを形成している。さらに、第２ＰｃｈＭＯＳＦＥＴ６のドレインとスイッチ３１との間をスイッチングデバイス２のゲートおよび第１ＰｃｈＭＯＳＦＥＴ５のドレインに接続している。
As shown in FIG. 12, in the load driving device of the present embodiment, the drain of the
このような回路構成とすることにより、スイッチングデバイス２の駆動時にスイッチ３１をオンさせて第１ＰｃｈＭＯＳＦＥＴ５のゲート電圧を第２基準電圧３０の電位に落とすことで、第１ＰｃｈＭＯＳＦＥＴ５を確実にオンさせることができ、安定的に定電流を得ることが可能となる。さらに、スイッチングデバイス２のゲート電圧がミラー領域となる電圧Ｖmirrorを超える電圧になったら、その後スイッチ３１をオフするようにすれば、消費電流を減らすこともできる。したがって、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減することが可能となる。
With such a circuit configuration, the first Pch MOSFET 5 can be reliably turned on by turning on the
また、第２ＰｃｈＭＯＳＦＥＴ６のドレインおよびスイッチ３１の間とスイッチングデバイス２のゲートおよび第１ＰｃｈＭＯＳＦＥＴ５のドレインの間を接続するラインにダイオード３２を配置した回路構成としている。このようなダイオード３２を備えているため、スイッチングデバイス２のゲートから第２基準電圧３０側への逆流防止を行うことができる。
Further, the circuit configuration is such that the
スイッチ１０、３１の切替えについては、制御信号が入力されてからの経過時間やスイッチングデバイス２のゲート電圧の検知に基づいて切替信号を得て行っている。ここでは、第１実施形態のように、制御信号が入力されてから所定期間をタイマー１１で計測し、スイッチングデバイス２のゲート電圧がミラー領域となる電圧Ｖmirrorを超える電圧になったと想定されるタイミングで切替信号を出力し、スイッチ１０、３１の切替えを行うようにしている。また、スイッチングデバイス２のゲート電圧の検知に基づいて切替信号を出力する場合には、第５実施形態のように、スイッチングデバイス２のゲート電圧を検出し、ゲート電圧がミラー領域となる電圧Ｖmirrorより大きな所定電圧を超えたときに切替信号が出力されるようにすればよい。
The switching of the
また、本実施形態では、第２抵抗４について、第１実施形態のような第１抵抗３のローサイド側ではなくハイサイド側、つまり電源電圧ＶＢ側と第１ＰｃｈＭＯＳＦＥＴ５のゲートとの間に接続されるようにしている。勿論、本実施形態でも、第２抵抗４が第１抵抗３のローサイド側と第１ＰｃｈＭＯＳＦＥＴ５のゲートとの間、つまり第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間に接続されるようにすることもできる。しかしながら、この場所に第２抵抗４を配置する場合、第１抵抗３を通って流れる定電流が第１ＰｃｈＭＯＳＦＥＴ５だけではなく第２抵抗４にも流れ込むことになる。これに対して、本実施形態のような回路構成とすれば、第１抵抗３を通る電流がすべて第１ＰｃｈＭＯＳＦＥＴ５に供給されるようにでき、第２抵抗４には電源から直接電流供給が行われるようにできるため、第１抵抗３を通る定電流を安定して第１ＰｃｈＭＯＳＦＥＴ５に供給することが可能となる。
In the present embodiment, the second resistor 4 is connected to the high side rather than the low side of the
なお、第２基準電圧３０の電圧については、スイッチングデバイス２がオンできる電圧であれば良く、電源の電源電圧ＶＢから第１抵抗３での電圧降下分ＶＲ１および第１ＰｃｈＭＯＳＦＥＴ５の閾値Ｖｔを差し引いた値（ＶＢ−ＶＲ１−Ｖｔ）よりも低い電圧であれば良い。
Note that the voltage of the
図１３は、第１実施形態の回路構成とした場合の負荷駆動装置の動作を示したタイミングチャートである。また、図１４および図１５は、本実施形態の回路構成とした場合の負荷駆動装置の動作を示したタイミングチャートである。図１４は、制御信号が入力されてからの経過時間に基づいてスイッチ３１の切替えを行っている場合、図１５は、スイッチングデバイス２のゲート電圧の検知に基づいてスイッチ３１の切替えを行っている場合を示している。
FIG. 13 is a timing chart showing the operation of the load driving device when the circuit configuration of the first embodiment is adopted. 14 and 15 are timing charts showing the operation of the load driving device when the circuit configuration of this embodiment is adopted. 14 switches the
図１３に示すように、第１実施形態の回路構成によってスイッチングデバイス２を駆動する場合、制御信号に基づいて第１実施形態で説明した図２（もしくは図３）と同様の操作が行われることになる。また、スイッチングデバイス２のゲート電圧が電源の電源電圧ＶＢから第１抵抗３での電圧降下分ＶＲ１および第１ＰｃｈＭＯＳＦＥＴ５の閾値Ｖｔを差し引いた値（ＶＢ−ＶＲ１−Ｖｔ）以上になると、駆動速度が著しく低下することになる。そして、第１実施形態の回路構成では、図１２に示した本実施形態の回路構成に備えたスイッチ３１が備えられていないため、常に図１３中の安定駆動電圧範囲として示した範囲、つまり電圧が（ＶＢ−ＶＲ１−Ｖｔ）未満の範囲でしか安定的に駆動させることができない。そして、図１３中の駆動速度低下電圧範囲で示される範囲内では駆動速度が著しく低下することになる。
As shown in FIG. 13, when the
これに対して、図１４および図１５に示すように、本実施形態の回路構成とした場合、制御信号が入力されてから所定の遅延時間が経過した時に、スイッチ１０がオフされると共にスイッチ３１がオンされる。このため、第１ＰｃｈＭＯＳＦＥＴ５のゲートが第２基準電圧３０に落とされ、第１ＰｃｈＭＯＳＦＥＴ５のゲートから電流を引抜くことができる。このため、スイッチ３１がオンしている期間中は、図１４および図１５中の安定駆動電圧範囲として、常に第２ＰｃｈＭＯＳＦＥＴ６を駆動して安定的に定電流をスイッチングデバイス２に供給することが可能となる。したがって、この期間中は、電圧が（ＶＢ−ＶＲ１）未満の広い範囲で安定的に駆動させることができ、入力動作電圧範囲を広くすることが可能となる。
On the other hand, as shown in FIGS. 14 and 15, in the case of the circuit configuration of the present embodiment, the
そして、スイッチングデバイス２のゲート電圧がミラー領域となる電圧Ｖmirrorを超える電圧になった後には、スイッチ３１をオフに切替えることで、第２ＰｃｈＭＯＳＦＥＴ６を通じて流れる電流もスイッチングデバイス２のゲートに供給することができるため、それ以降は消費電流を削減することが可能となる。
Then, after the gate voltage of the
なお、図１４に示すように、制御信号が入力されてからの経過時間に基づいてスイッチ３１の切替えを行っている場合には、ミラー領域の時間がほぼ一定時間であることから、これに基づいてスイッチ３１の切替えが行われる。これに対して、図１５に示すように、スイッチングデバイス２のゲート電圧の検知に基づいてスイッチ３１の切替えを行う場合、スイッチングデバイス２のゲート電圧がミラー領域となる電圧Ｖmirrorを超える電圧になったタイミングでスイッチ３１を切替えるようにしている。例えば、電源電圧ＶＢから第１抵抗３での電圧降下ＶＲ１と第１ＰｃｈＭＯＳＦＥＴ５の閾値電圧Ｖｔとダイオード３２の順方向電圧ＶＦを差し引いた値（ＶＢ−（ＶＲ１＋Ｖｔ＋ＶＦ））に達したときにスイッチ３１を切替える。この場合、定電流設定値がプリドライバである第２ＰｃｈＭＯＳＦＥＴ６の電流能力を超える場合には、その電流能力まで定電流の値が低下することになる。そして、第２ＰｃｈＭＯＳＦＥＴ６のドレイン−ソース間電圧がつまるとプルアップ駆動になる。この期間が存在するために、図１４の場合と比較すると、スイッチングデバイス２をフルオンさせるまでの損失が大きくなる。
As shown in FIG. 14, when the
以上説明したように、本実施形態では、第２ＰｃｈＭＯＳＦＥＴ６のドレインを第２基準電圧３０に接続すると共に、これらの間にスイッチ３１を配置している。これにより、入力動作電圧範囲が狭くなることを防ぎつつ、消費電流を削減できる回路構成とすることが可能となる。さらに、第２ＰｃｈＭＯＳＦＥＴ６のドレインとスイッチ３１との間をスイッチングデバイス２のゲートおよび第１ＰｃｈＭＯＳＦＥＴ５のドレインに接続すると共にこれらの間を接続するラインにダイオード３２を配置した回路構成としている。これにより、スイッチングデバイス２のゲート側から第２基準電圧３０側へ電流が逆流することを防止することも可能となる。
As described above, in the present embodiment, the drain of the
（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態の負荷駆動装置は、第９実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。
(10th Embodiment)
A tenth embodiment of the present invention will be described. The load driving device of the present embodiment is obtained by changing the transistors constituting the Darlington circuit with respect to the ninth embodiment, and is otherwise the same as the ninth embodiment. Only explained.
図１６は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図１に示した第１、第２ＰｃｈＭＯＳＦＥＴ５、６を第１、第２ＰＮＰトランジスタ１２、１３に変更している。そして、スイッチ１０を第１ＰＮＰトランジスタ１２のベース−エミッタ間に接続している。つまり、本実施形態は、第９実施形態のように、第２基準電圧３０やスイッチ３１およびダイオード３２を備えた構造を第２実施形態のようにダーリントン回路を構成するトランジスタをバイポーラトランジスタ（ＰＮＰトランジスタ）とした回路構成に適用したものである。
FIG. 16 is a circuit diagram of the load driving device according to the present embodiment. As shown in this figure, the first and
このように、オン側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、ＰｃｈＭＯＳＦＥＴの代わりにＰＮＰトランジスタを適用する場合にも、第９実施形態と同様の動作を行うことが可能であり、第９実施形態と同様の効果を得ることができる。 As described above, even when a PNP transistor is applied instead of the Pch MOSFET as a transistor constituting the Darlington circuit provided in the on-side driver circuit, the same operation as that of the ninth embodiment can be performed. Effects similar to those of the ninth embodiment can be obtained.
（第１１実施形態）
本発明の第１１実施形態について説明する。本実施形態の負荷駆動装置は、スイッチングデバイス２をオフする際に用いるオフ側のドライバ回路を備える場合において、第９実施形態と同様の構造を適用したものであり、基本的には第９実施形態と同様であるため、第９実施形態と異なる部分についてのみ説明する。
(Eleventh embodiment)
An eleventh embodiment of the present invention will be described. The load driving device according to the present embodiment, when including an off-side driver circuit used when turning off the
図１７は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、本実施形態の負荷駆動装置は、スイッチングデバイス２に加えて、スイッチングデバイス２をオフさせる際に用いられるオフ側のドライバ回路を有した構成とされている。このドライバ回路の回路構成は、図５に示した第３実施形態の回路構成と同様であり、本実施形態は、この回路構成に対して第２基準電圧３０やスイッチ３１およびダイオード３２を備えた構造を適用したものである。具体的には、第１ＮｃｈＭＯＳＦＥＴ１５のドレインを第２基準電圧３０に接続すると共に、これらの間にスイッチ３１を配置している。さらに、第２ＮｃｈＭＯＳＦＥＴ１５のドレインとスイッチ３１との間をスイッチングデバイス２のゲートおよび第１ＰｃｈＭＯＳＦＥＴ５のドレインに接続し、さらに、これらの間にダイオード３２を配置した回路構成としている。
FIG. 17 is a circuit diagram of the load driving device according to the present embodiment. As shown in this figure, the load driving device of the present embodiment is configured to include an off-side driver circuit used when turning off the
このように、オフ側のドライバ回路を備えた負荷駆動装置についても、第９実施形態と同様の構造を採用することができ、第９実施形態と同様の効果を得ることができる。なお、この場合のオフ側のドライバ回路の動作は、図１４および図１５に示した動作と逆の動作になる。 As described above, the load driving device including the off-side driver circuit can also adopt the same structure as that of the ninth embodiment, and the same effect as that of the ninth embodiment can be obtained. In this case, the operation of the off-side driver circuit is the reverse of the operation shown in FIGS.
（第１２実施形態）
本発明の第１２実施形態について説明する。本実施形態の負荷駆動装置は、第１１実施形態に対してダーリントン回路を構成するトランジスタを変更したものであり、その他に関しては第１１実施形態と同様であるため、第１１実施形態と異なる部分についてのみ説明する。
(Twelfth embodiment)
A twelfth embodiment of the present invention will be described. The load driving device of the present embodiment is obtained by changing the transistors constituting the Darlington circuit with respect to the eleventh embodiment, and is otherwise the same as the eleventh embodiment, and therefore, different parts from the eleventh embodiment. Only explained.
図１８は、本実施形態にかかる負荷駆動装置の回路図である。この図に示すように、図１７に示した第１、第２ＮｃｈＭＯＳＦＥＴ１４、１５を第１、第２ＮＰＮトランジスタ１６、１７に変更している。そして、スイッチ１０を第１ＮＰＮトランジスタ１６のベース−エミッタ間に接続している。つまり、第１０実施形態のように、第２基準電圧３０やスイッチ３１およびダイオード３２を備えた構造を第５実施形態のようにダーリントン回路を構成するトランジスタをバイポーラトランジスタ（ＮＰＮトランジスタ）とした回路構成に適用したものである。
FIG. 18 is a circuit diagram of the load driving device according to the present embodiment. As shown in this figure, the first and
このように、オフ側のドライバ回路に備えられるダーリントン回路を構成するトランジスタとして、ＮｃｈＭＯＳＦＥＴの代わりにＮＰＮトランジスタを適用する場合にも、第１１実施形態と同様の動作を行うことが可能であり、第１０実施形態と同様の効果を得ることができる。 As described above, even when an NPN transistor is applied instead of the Nch MOSFET as the transistor constituting the Darlington circuit provided in the off-side driver circuit, the same operation as that of the eleventh embodiment can be performed. Effects similar to those of the tenth embodiment can be obtained.
（他の実施形態）
（１）上記第１、第２、第９、第１０実施形態では、オン側のドライバ回路を備えた負荷駆動装置について説明し、第３、第４、第１１、第１２実施形態では、オフ側のドライバ回路を備えた負荷駆動装置について説明した。これらオン側のドライバ回路とオフ側のドライバ回路を１つの負荷駆動装置に備えるようにすれば、オン側とオフ側の双方において、より高速駆動に対応でき、かつ、消費電流を低減することができる。
(Other embodiments)
(1) In the first, second, ninth, and tenth embodiments described above, a load driving device including an on-side driver circuit will be described. In the third, fourth, eleventh, and twelfth embodiments, the load driving device is off. The load driving device including the driver circuit on the side has been described. If the on-side driver circuit and the off-side driver circuit are provided in one load driving device, both the on-side and the off-side can be driven at higher speed, and the current consumption can be reduced. it can.
（２）上記第１〜第１２実施形態では、プルアップ部を構成するものとして第２抵抗４を用いたが、抵抗に限らず、定電流源などで構成されていても良い。また、第２抵抗４を第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間に接続しているが、第１ＰｃｈＭＯＳＦＥＴ５のゲートと電源ＶＢの間に接続することができる。勿論、第２抵抗４に代えて定電流源などでプルアップ部を構成する場合にも、第１ＰｃｈＭＯＳＦＥＴ５のゲートと電源ＶＢの間に接続することができる。これらの場合、第１抵抗３に流れる電流は、厳密にはスイッチングデバイス２のゲート電流と誤差がでるため定電流ではなくなるが、誤差分は非常に小さいため無視しても良いし、誤差分を加味して定電流のセンスを行っても良い。
(2) In the first to twelfth embodiments, the second resistor 4 is used as the pull-up unit. However, the second resistor 4 is not limited to the resistor, and may be configured by a constant current source or the like. Further, although the second resistor 4 is connected between the gate and the source of the first PchMOSFET 5, it can be connected between the gate of the first PchMOSFET 5 and the power source VB. Of course, even when the pull-up portion is configured by a constant current source or the like instead of the second resistor 4, it can be connected between the gate of the first PchMOSFET 5 and the power source VB. In these cases, the current flowing through the
（３）上記第１〜第１２実施形態では、負荷１のローサイド側にスイッチングデバイス２が配置されることで、負荷１をローサイド駆動する負荷駆動装置について説明したが、負荷１のハイサイド側にスイッチングデバイス２が配置されることで、負荷１をハイサイド駆動する負荷駆動装置としても良い。この場合、基準点の電位は、負荷１をハイサイド駆動する場合とローサイド駆動する場合とで異なる場合がある。これについて、図１９を参照して説明する。
(3) In the first to twelfth embodiments, the load driving device that drives the
図１９は、負荷駆動装置に備えられるスイッチングデバイス２を直列につなげて負荷１を駆動する場合の模式図である。なお、この図では、負荷駆動装置のうちスイッチングデバイス２以外の部分については駆動回路Ａ、Ｂのブロックとして表してあるが、例えば第１、第３実施形態もしくは第２、第４実施形態のオン側およびオフ側のドライバ回路の組み合わせによって構成される。
FIG. 19 is a schematic diagram when the
この図に示されるように、上側の負荷駆動装置では、負荷１のハイサイド側にスイッチングデバイスＡが備えられ、下側の負荷駆動装置では、負荷１のローサイド側にスイッチングデバイスＢが備えられることになる。このような形態とされる場合、上述した基準点は、次のようになる。
As shown in this figure, the upper load driving device is provided with a switching device A on the high side of the
具体的には、駆動回路ＢおよびスイッチングデバイスＢの基準は、高電圧ＶＨ（例えば６５０Ｖ）の基準となる基準２と等しくなる。また、駆動回路Ｂの電源ＶＢ２は、基準２を基準とする電圧（例えば１５Ｖ）となる。一方、駆動回路ＡおよびスイッチングデバイスＡの基準は基準１となるが、基準１はスイッチングデバイスＡ、Ｂの状態に応じて変化する。すなわち、基準１は、スイッチングデバイスＡがオンしているときには高電圧ＶＨが基準となり、スイッチングデバイスＢがオンしているときには基準１を基準とする電圧（例えば１５Ｖ）となる。このように、基準点の電位は、スイッチングデバイスＡ、Ｂの状態に応じて、基準１や基準２の電位を取ることになる。
Specifically, the reference of the drive circuit B and the switching device B is equal to the
（４）上記実施形態では、第１、第２抵抗３、４や第１ＰｃｈＭＯＳＦＥＴ５、第１ＰＮＰトランジスタ１２、第１ＮｃｈＭＯＳＦＥＴ１４および第１ＮＰＮトランジスタ１６をＩＣチップ９の外部に備えたディスクリート部品としている。しかしながら、これは発熱対策のために行っているのであり、発熱量が素子の耐え得る程度であれば、これらの部品をディスクリート部品とする必要はなく、ＩＣチップ９内に内蔵しても良い。
(4) In the above embodiment, the first and
（５）上記第１〜第８実施形態では、第２抵抗４が第１抵抗３のローサイド側と第１トランジスタ、例えば第１ＰｃｈＭＯＳＦＥＴ５のゲートとの間、つまり第１ＰｃｈＭＯＳＦＥＴ５のゲート−ソース間に接続されるようにしている。しかしながら、これら各実施形態についても、第９実施形態などのように、第２抵抗４について、第１実施形態のような第１抵抗３のローサイド側ではなくハイサイド側、つまり電源電圧ＶＢ側と第１ＰｃｈＭＯＳＦＥＴ５のゲートとの間に接続されるようにすることができる。このような回路構成とすれば、第１抵抗３を通る電流がすべて第１ＰｃｈＭＯＳＦＥＴ５などに供給されるようにでき、第２抵抗４には電源から直接電流供給が行われるようにできるため、第１抵抗３を通る定電流を安定して第１ＰｃｈＭＯＳＦＥＴ５に供給することが可能となる。
(5) In the first to eighth embodiments, the second resistor 4 is connected between the low side of the
（６）なお、上記各実施形態において、ＩＧＢＴのゲート、エミッタ、コレクタがそれぞれ本発明におけるスイッチングデバイスの制御端子、第１端子、第２端子に相当する。また、第１、第５〜第９実施形態では、第１ＰｃｈＭＯＳＦＥＴ５のゲート、ソース、ドレインがそれぞれ本発明における第１トランジスタの制御端子、第１端子、第２端子に相当し、第２ＰｃｈＭＯＳＦＥＴ６のゲート、ソース、ドレインがそれぞれ本発明における第２トランジスタの制御端子、第１端子、第２端子に相当する。第２、第１０実施形態では、第１ＰＮＰトランジスタ１２のベース、エミッタ、コレクタがそれぞれ本発明における第１トランジスタの制御端子、第１端子、第２端子に相当し、第２ＰＮＰトランジスタ１３のベース、エミッタ、コレクタがそれぞれ本発明における第２トランジスタの制御端子、第１端子、第２端子に相当する。第３、第１１実施形態では、第１ＮｃｈＭＯＳＦＥＴ１４のゲート、ソース、ドレインがそれぞれ本発明における第１トランジスタの制御端子、第１端子、第２端子に相当し、第２ＮｃｈＭＯＳＦＥＴ１５のゲート、ソース、ドレインがそれぞれ本発明における第２トランジスタの制御端子、第１端子、第２端子に相当する。そして、第４、第１２実施形態では、第１ＮＰＮトランジスタ１６のベース、エミッタ、コレクタがそれぞれ本発明における第１トランジスタの制御端子、第１端子、第２端子に相当し、第２ＮＰＮトランジスタ１７のベース、エミッタ、コレクタがそれぞれ本発明における第２トランジスタの制御端子、第１端子、第２端子に相当する。
(6) In each of the above embodiments, the gate, emitter, and collector of the IGBT correspond to the control terminal, the first terminal, and the second terminal of the switching device according to the present invention, respectively. In the first, fifth to ninth embodiments, the gate, source, and drain of the first PchMOSFET 5 correspond to the control terminal, first terminal, and second terminal of the first transistor in the present invention, respectively, and the gate of the
１ 負荷
２ スイッチングデバイス
３、４ 第１、第２抵抗
５、６ 第１、第２ＰｃｈＭＯＳＦＥＴ
７ オペアンプ
８ 基準電圧
９ ＩＣチップ
１０ スイッチ
１１ タイマー
１２、１３ 第１、第２ＰＮＰトランジスタ
１４、１５ 第１、第２ＮｃｈＭＯＳＦＥＴ
１６、１７ 第１、第２ＮＰＮトランジスタ
２０ コンパレータ
２１ クランプ回路
３０ 第２基準電圧
３１ スイッチ
３２ ダイオード
DESCRIPTION OF
7
16, 17 First and
Claims (15)
第１、第２トランジスタ（５、６、１２〜１７）をダーリントン接続した構成とされ、前記第１トランジスタ（５、１２、１４、１６）の第１端子に接続されると共に前記スイッチングデバイス（２）の制御端子に流れる電流が流されるセンス抵抗としての第１抵抗（３）と、前記第１トランジスタ（５、１２、１４、１６）の制御端子と前記第２トランジスタ（６、１３、１５、１７）の第１端子に接続されたプルアップ部（４）とを有し、前記第１トランジスタ（５、１２、１４、１６）の第２端子および前記第２トランジスタ（６、１３、１５、１７）の第２端子とが前記スイッチングデバイス（２）の制御端子に接続されたダーリントン回路と、
第１基準電圧（８）と対応する第１電圧と、前記第１抵抗（３）と前記第１トランジスタ（５、１２、１４、１６）の間の第２電圧とが入力され、前記第１、第２電圧を近づけるように前記第１抵抗（３）に流れる定電流をフィードバック制御するオペアンプ（７）と、
前記プルアップ部（４）に対して並列接続され、前記第１トランジスタ（５、１２、１４、１６）の制御端子と第１端子との間の導通、遮断状態を制御する第１スイッチ（１０）と、を備えていることを特徴とする負荷駆動装置。 A switching device (2) composed of a semiconductor switching element that causes a current to flow between the first terminal and the second terminal by supplying a constant current as a drive current to the control terminal;
The first and second transistors (5, 6, 12 to 17) are configured to be Darlington-connected, connected to the first terminal of the first transistor (5, 12, 14, 16) and the switching device (2 ), The first resistor (3) as a sense resistor through which the current flowing through the control terminal flows, the control terminal of the first transistor (5, 12, 14, 16) and the second transistor (6, 13, 15, 17) and a pull-up portion (4) connected to the first terminal of the first transistor (5, 12, 14, 16) and the second transistor (6, 13, 15, 17) a second terminal of the Darlington circuit connected to the control terminal of the switching device (2);
The first voltage corresponding to the first reference voltage (8) and the second voltage between the first resistor (3) and the first transistor (5, 12, 14, 16) are input, and the first voltage is input. An operational amplifier (7) that feedback-controls a constant current flowing through the first resistor (3) so as to make the second voltage close to each other
A first switch (10) connected in parallel to the pull-up unit (4) and controlling a conduction / cutoff state between the control terminal and the first terminal of the first transistor (5, 12, 14, 16). And a load driving device.
前記電源に対して前記第１抵抗（３）が接続されていると共に、前記第１基準電圧（８）が接続されており、
前記オペアンプ（７）は、前記電源が発生させる電源電圧（ＶＢ）から前記第１基準電圧（８）を差し引いた電圧を前記第１電圧とし、前記電源電圧（ＶＢ）から前記第１抵抗（３）での電圧降下分を差し引いた電圧を前記第２電圧として、前記定電流をフィードバック制御することを特徴とする請求項１ないし９のいずれか１つに記載の負荷駆動装置。 The Darlington circuit, the operational amplifier (7), the first reference voltage (8), and the first switch (10) are connected between a power source and a control terminal of the switching device (2), and the switching device ( 2) an on-side driver circuit that supplies a constant current as a drive current to the control terminal of the switching device (2) in the Darlington circuit in order to turn on,
The first resistor (3) is connected to the power source, and the first reference voltage (8) is connected,
The operational amplifier (7) uses the voltage obtained by subtracting the first reference voltage (8) from the power supply voltage (VB) generated by the power supply as the first voltage, and the first resistor (3) from the power supply voltage (VB). 10. The load driving device according to claim 1, wherein the constant current is feedback-controlled using the voltage obtained by subtracting the voltage drop at () as the second voltage. 10.
前記第１抵抗（３）は、前記電源と前記第１ＰｃｈＭＯＳＦＥＴ（５）の第１端子であるソースとの間に接続され、
前記プルアップ部（４）および前記第１スイッチ（１０）は、前記第１ＰｃｈＭＯＳＦＥＴ（５）の制御端子であるゲートと第１端子であるソースとの間に接続され、
前記オペアンプ（７）の出力端子に前記第２ＰｃｈＭＯＳＦＥＴ（６）の制御端子であるゲートが接続されていることを特徴とする請求項１０に記載の負荷駆動装置。 The first and second transistors are first and second Pch MOSFETs (5, 6),
The first resistor (3) is connected between the power source and a source which is a first terminal of the first PchMOSFET (5),
The pull-up unit (4) and the first switch (10) are connected between a gate which is a control terminal of the first PchMOSFET (5) and a source which is a first terminal,
The load driving device according to claim 10, wherein a gate which is a control terminal of the second Pch MOSFET (6) is connected to an output terminal of the operational amplifier (7).
前記第１抵抗（３）は、前記電源と前記第１ＰＮＰトランジスタ（１２）の第１端子であるエミッタとの間に接続され、
前記プルアップ部（４）および前記第１スイッチ（１０）は、前記第１ＰＮＰトランジスタ（１２）の制御端子であるベース端子と第１端子であるエミッタとの間に接続され、
前記オペアンプ（７）の出力端子に前記第２ＰＮＰトランジスタ（１３）の制御端子であるベース端子が接続されていることを特徴とする請求項１０に記載の負荷駆動装置。 The first and second transistors are first and second PNP transistors (12, 13),
The first resistor (3) is connected between the power source and an emitter that is a first terminal of the first PNP transistor (12);
The pull-up unit (4) and the first switch (10) are connected between a base terminal which is a control terminal of the first PNP transistor (12) and an emitter which is a first terminal,
The load driving device according to claim 10, wherein a base terminal which is a control terminal of the second PNP transistor (13) is connected to an output terminal of the operational amplifier (7).
前記所定の電圧とされる基準点に対して前記第１抵抗（３）が接続されていると共に、前記第１基準電圧（８）が接続されており、
前記オペアンプ（７）は、前記第１基準電圧（８）を前記第１電圧とし、前記第１抵抗（３）での電圧降下分を前記第２電圧として、前記定電流をフィードバック制御することを特徴とする請求項１ないし９のいずれか１つに記載の負荷駆動装置。 The Darlington circuit, the operational amplifier (7), the first reference voltage (8), and the first switch (10) are between a control terminal of the switching device (2) and a reference point having a predetermined voltage. An off-side driver circuit that is connected to flow a constant current from a control terminal of the switching device (2) in the Darlington circuit to turn off the switching device (2);
The first resistor (3) is connected to the reference point that is the predetermined voltage, and the first reference voltage (8) is connected,
The operational amplifier (7) feedback-controls the constant current with the first reference voltage (8) as the first voltage and a voltage drop at the first resistor (3) as the second voltage. The load driving device according to claim 1, wherein the load driving device is characterized in that
前記第１抵抗（３）は、前記所定の電圧とされる基準点と前記第１ＮｃｈＭＯＳＦＥＴ（１４）の第１端子であるソースとの間に接続され、
前記プルアップ部（４）および前記第１スイッチ（１０）は、前記第１ＮｃｈＭＯＳＦＥＴ（１４）の制御端子であるゲートと第１端子であるソースとの間に接続され、
前記オペアンプ（７）の出力端子に前記第２ＮｃｈＭＯＳＦＥＴ（１５）の制御端子であるゲートが接続されていることを特徴とする請求項１３に記載の負荷駆動装置。 The first and second transistors are first and second Nch MOSFETs (14, 15),
The first resistor (3) is connected between a reference point having the predetermined voltage and a source which is a first terminal of the first NchMOSFET (14),
The pull-up unit (4) and the first switch (10) are connected between a gate which is a control terminal of the first Nch MOSFET (14) and a source which is a first terminal,
14. The load driving device according to claim 13, wherein a gate which is a control terminal of the second Nch MOSFET (15) is connected to an output terminal of the operational amplifier (7).
前記第１抵抗（３）は、前記所定の電圧とされる基準点と前記第１ＮＰＮトランジスタ（１６）の第１端子であるエミッタとの間に接続され、
前記プルアップ部（４）および前記第１スイッチ（１０）は、前記第１ＮＰＮトランジスタ（１６）の制御端子であるベース端子と第１端子であるエミッタとの間に接続され、
前記オペアンプ（７）の出力端子に前記第２ＮＰＮトランジスタ（１７）の制御端子であるベース端子が接続されていることを特徴とする請求項１３に記載の負荷駆動装置。 The first and second transistors are first and second NPN transistors (16, 17),
The first resistor (3) is connected between a reference point having the predetermined voltage and an emitter which is a first terminal of the first NPN transistor (16),
The pull-up unit (4) and the first switch (10) are connected between a base terminal which is a control terminal of the first NPN transistor (16) and an emitter which is a first terminal,
The load driving device according to claim 13, wherein a base terminal which is a control terminal of the second NPN transistor (17) is connected to an output terminal of the operational amplifier (7).
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011209035A JP5252055B2 (en) | 2010-11-22 | 2011-09-26 | Load drive device |
| US13/296,429 US8766671B2 (en) | 2010-11-22 | 2011-11-15 | Load driving apparatus |
| CN201110373382.9A CN102478875B (en) | 2010-11-22 | 2011-11-22 | Load driving apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010260398 | 2010-11-22 | ||
| JP2010260398 | 2010-11-22 | ||
| JP2011209035A JP5252055B2 (en) | 2010-11-22 | 2011-09-26 | Load drive device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012129978A JP2012129978A (en) | 2012-07-05 |
| JP5252055B2 true JP5252055B2 (en) | 2013-07-31 |
Family
ID=46646480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011209035A Active JP5252055B2 (en) | 2010-11-22 | 2011-09-26 | Load drive device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5252055B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6349855B2 (en) * | 2014-03-27 | 2018-07-04 | 株式会社デンソー | Drive device |
| JP6187428B2 (en) * | 2014-03-27 | 2017-08-30 | 株式会社デンソー | Drive device |
| JP6064947B2 (en) * | 2014-06-04 | 2017-01-25 | トヨタ自動車株式会社 | Gate potential control circuit |
| JP7310591B2 (en) * | 2019-12-19 | 2023-07-19 | 株式会社オートネットワーク技術研究所 | drive |
| JP7524663B2 (en) | 2020-08-05 | 2024-07-30 | セイコーエプソン株式会社 | Circuit device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606801B2 (en) * | 1987-10-02 | 1997-05-07 | 株式会社ゼクセル | Drive circuit |
| JPH09326681A (en) * | 1996-06-03 | 1997-12-16 | Nissan Motor Co Ltd | Semiconductor device |
| JPH1197679A (en) * | 1997-09-17 | 1999-04-09 | Hitachi Ltd | Semiconductor device |
| JP3680722B2 (en) * | 2000-09-14 | 2005-08-10 | 株式会社日立製作所 | IGBT overcurrent protection circuit |
| JP5138287B2 (en) * | 2007-06-27 | 2013-02-06 | 三菱電機株式会社 | Gate drive device |
-
2011
- 2011-09-26 JP JP2011209035A patent/JP5252055B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012129978A (en) | 2012-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120713 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A61 | First payment of annual fees (during grant procedure) |
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