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JP5250018B2 - Manufacturing method of semiconductor device - Google Patents

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JP5250018B2
JP5250018B2 JP2010276784A JP2010276784A JP5250018B2 JP 5250018 B2 JP5250018 B2 JP 5250018B2 JP 2010276784 A JP2010276784 A JP 2010276784A JP 2010276784 A JP2010276784 A JP 2010276784A JP 5250018 B2 JP5250018 B2 JP 5250018B2
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pad
semiconductor chip
bonding
lead
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司 松下
仁久 佐藤
啓一 大川
篤志 錦沢
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Renesas Electronics Corp
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Description

本発明は、半導体装置およびその製造技術に関し、特に、１つの半導体チップ上にパワートランジスタと制御用集積回路とを形成する半導体装置およびその製造技術に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and particularly to a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip and a technique effective when applied to the manufacturing technique.

パワートランジスタを単体で構成した、いわゆるディスクリートなパワートランジスタでは、複雑な配線を形成する必要がないため、厚膜の配線が使用されている。厚膜の配線を使用することにより、配線の断面積が大きくなるので、オン抵抗を下げることができる。さらに、厚膜の配線を使用することにより、ボンディングパッドに金線ワイヤをボンディングする際のボンディングダメージを低減することができることから、ボンディングパッド下にパワートランジスタを配置することができる。   In a so-called discrete power transistor in which a power transistor is formed as a single unit, a thick wiring is used because it is not necessary to form a complicated wiring. By using thick film wiring, the cross-sectional area of the wiring becomes large, so that the on-resistance can be lowered. Further, by using a thick film wiring, it is possible to reduce bonding damage when bonding a gold wire to the bonding pad, so that the power transistor can be disposed under the bonding pad.

ディスクリートなパワートランジスタでは、例えば、特開２０００−４９１８４号公報（特許文献１）に記載されているように、パワートランジスタのソース電極に接続するボンディングワイヤを太くする一方、ゲート電極に接続するボンディングワイヤを細くする技術が開示されている。   In a discrete power transistor, for example, as described in Japanese Patent Application Laid-Open No. 2000-49184 (Patent Document 1), the bonding wire connected to the source electrode of the power transistor is thickened, while the bonding wire connected to the gate electrode is used. A technique for thinning is disclosed.

また、特開２００４−１５３２３４号公報（特許文献２）には、パワートランジスタのソース電極と外部端子の接続に太い金属ストラップを使用し、ゲート電極と外部端子の接続に細い金属ストラップを使用している技術が開示されている。   Japanese Patent Laid-Open No. 2004-153234 (Patent Document 2) uses a thick metal strap for connection between the source electrode of the power transistor and the external terminal, and uses a thin metal strap for connection between the gate electrode and the external terminal. The technology is disclosed.

次に、パワートランジスタを形成した半導体チップとロジック回路を形成した半導体チップを一つのパッケージで封止した半導体装置がある。このような半導体装置においては、例えば、特開平１１−２０４７２４号公報（特許文献３）に記載されているように、パワートランジスタを形成した半導体チップを太いボンディングワイヤで接続し、ロジック回路を形成した半導体チップを細いボンディングワイヤで接続している技術がある。   Next, there is a semiconductor device in which a semiconductor chip in which a power transistor is formed and a semiconductor chip in which a logic circuit is formed are sealed in one package. In such a semiconductor device, for example, as described in Japanese Patent Application Laid-Open No. 11-204724 (Patent Document 3), a semiconductor chip on which a power transistor is formed is connected with a thick bonding wire to form a logic circuit. There is a technique in which semiconductor chips are connected by thin bonding wires.

さらに、パワートランジスタと制御用集積回路を一つの半導体チップに形成している技術があるが、この場合、半導体チップと外部端子（リード）との接続はボンディングワイヤで行なわれている。そして、ボンディング時のダメージを避ける観点からボンディングパッド下には素子を形成しないようにしている。   Furthermore, there is a technique in which the power transistor and the control integrated circuit are formed on one semiconductor chip. In this case, the connection between the semiconductor chip and the external terminal (lead) is made by a bonding wire. From the viewpoint of avoiding damage during bonding, no element is formed under the bonding pad.

特開２０００−０４９１８４号公報JP 2000-049184 A 特開２００４−１５３２３４号公報JP 2004-153234 A 特開平１１−２０４７２４号公報JP-A-11-204724

近年、半導体装置の実装面積を低減する要求や顧客からの組み立て簡素化の要求から、パワートランジスタと制御用集積回路（ロジック回路やアナログ回路）を一つの半導体チップに形成することが行なわれている。   In recent years, power transistors and control integrated circuits (logic circuits and analog circuits) have been formed on a single semiconductor chip in order to reduce the mounting area of semiconductor devices and to simplify assembly by customers. .

パワートランジスタと制御用集積回路とを一つの半導体チップに形成する際には、制御用集積回路の高集積化を図るため、微細配線が用いられる。この微細配線を形成するため、半導体製造工程では、アルミニウム膜による薄膜配線技術が使用される。   When the power transistor and the control integrated circuit are formed on one semiconductor chip, fine wiring is used in order to achieve high integration of the control integrated circuit. In order to form this fine wiring, a thin film wiring technique using an aluminum film is used in the semiconductor manufacturing process.

しかし、パワートランジスタと制御用集積回路を一つの半導体チップに搭載しているので、制御用集積回路の配線を微細配線にすると、パワートランジスタの配線も微細配線となる。パワートランジスタでは、厚膜配線を使用した方が配線の断面積が大きくなりオン抵抗を小さくできることから望ましい。ところが、制御用集積回路の高集積化を図るために薄膜配線を使用しているので、配線の断面積が小さくなりオン抵抗が増大するという問題点がある。すなわち、パワートランジスタと制御用集積回路を１チップ化することで、パワートランジスタのオン抵抗が増加し、消費電力が増大する問題点が生じる。   However, since the power transistor and the control integrated circuit are mounted on one semiconductor chip, if the wiring of the control integrated circuit is a fine wiring, the wiring of the power transistor is also a fine wiring. In a power transistor, it is desirable to use a thick film wiring because the cross-sectional area of the wiring increases and the on-resistance can be reduced. However, since thin film wiring is used to achieve high integration of the control integrated circuit, there is a problem that the cross-sectional area of the wiring is reduced and the on-resistance is increased. That is, when the power transistor and the control integrated circuit are made into one chip, there arises a problem that the on-resistance of the power transistor increases and the power consumption increases.

また、ディスクリートなパワートランジスタでは、厚膜配線を使用することができるので、ボンディングパッドでのボンディングダメージを、厚膜配線で緩和できる。このため、ボンディングパッド下にパワートランジスタを配置しても問題は生じない。しかし、パワートランジスタと制御用集積回路を１チップ化すると、パワートランジスタの配線は厚膜配線ではなく薄膜配線となる。このため、ボンディングパッドでのボンディングダメージに対する耐性が小さくなる。したがって、ボンディングパッド下にパワートランジスタを配置することができず、半導体チップの面積が増大する問題が発生する。   In addition, since a discrete power transistor can use a thick film wiring, bonding damage at the bonding pad can be mitigated by the thick film wiring. Therefore, no problem occurs even if the power transistor is arranged under the bonding pad. However, when the power transistor and the control integrated circuit are integrated into one chip, the power transistor wiring is not a thick film wiring but a thin film wiring. For this reason, the tolerance with respect to the bonding damage in a bonding pad becomes small. Therefore, the power transistor cannot be disposed under the bonding pad, which causes a problem that the area of the semiconductor chip increases.

本発明の目的は、パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタのオン抵抗を低減できる技術を提供することにある。   An object of the present invention is to provide a technique capable of reducing the on-resistance of a power transistor in a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip.

また、本発明の他の目的は、パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、半導体チップのサイズを縮小化できる技術を提供することにある。   Another object of the present invention is to provide a technique capable of reducing the size of a semiconductor chip in a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置は、（ａ）半導体チップと、（ｂ）前記半導体チップに形成された第１領域および第２領域と、（ｃ）前記第１領域に形成された複数の第１ボンディングパッドと、（ｄ）前記第２領域に形成された複数の第２ボンディングパッドとを備える。さらに、（ｅ）複数の第１リードおよび複数の第２リードと、（ｆ）前記第１ボンディングパッドと前記第１リードとを電気接続する第１導電体と、（ｇ）前記第２ボンディングパッドと前記第２リードとを電気接続する第２導電体とを備える。そして、前記第１導電体の断面積は、前記第２導電体の断面積よりも大きいことを特徴とするものである。   The semiconductor device according to the present invention includes: (a) a semiconductor chip; (b) first and second regions formed in the semiconductor chip; and (c) a plurality of first bonding pads formed in the first region. And (d) a plurality of second bonding pads formed in the second region. (E) a plurality of first leads and a plurality of second leads; (f) a first conductor that electrically connects the first bonding pad and the first lead; and (g) the second bonding pad. And a second conductor for electrically connecting the second lead. The cross-sectional area of the first conductor is larger than the cross-sectional area of the second conductor.

本発明による半導体装置の製造方法は、（ａ）第１領域および第２領域を有する半導体チップを、複数の第１リードおよび複数の第２リードを有するリードフレームに搭載する工程と、（ｂ）前記第１領域に形成されている第１ボンディングパッド上および前記第１リード上に接続材を形成する工程とを備える。そして、（ｃ）前記第１ボンディングパッドと前記第１リードとをクリップを用いて電気接続する工程と、（ｄ）前記半導体チップに熱処理を加える工程とを備える。さらに、（ｅ）前記（ｄ）工程後、前記第２領域に形成されている第２ボンディングパッドと前記第２リードとをワイヤを用いて電気接続する工程とを備えることを特徴とするものである。   A method of manufacturing a semiconductor device according to the present invention includes: (a) mounting a semiconductor chip having a first region and a second region on a lead frame having a plurality of first leads and a plurality of second leads; and (b). Forming a connection material on the first bonding pad formed in the first region and on the first lead. And (c) electrically connecting the first bonding pad and the first lead using a clip, and (d) applying a heat treatment to the semiconductor chip. And (e) a step of electrically connecting the second bonding pad formed in the second region and the second lead using a wire after the step (d). is there.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタ形成領域のボンディングパッドと外部端子（リード）とをワイヤでなくクリップで電気接続する。このように、ワイヤより断面積の大きいクリップを用いることで、パワートランジスタのオン抵抗を低減できるため、パワートランジスタの消費電力を低減できる。また、パワートランジスタ形成領域において、ボンディングパッドとリードとをワイヤでなくクリップで接続することにより、チップ上の配線抵抗を低減でき、またボンディングダメージを抑制することができる。このため、ボンディングパッド下にパワートランジスタなどの素子を配置することができるので、半導体チップの小型化を実現することができる。   In a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip, a bonding pad in a power transistor formation region and an external terminal (lead) are electrically connected by a clip instead of a wire. In this way, by using a clip having a cross-sectional area larger than that of the wire, the on-resistance of the power transistor can be reduced, so that power consumption of the power transistor can be reduced. Also, in the power transistor formation region, the bonding pad and the lead are connected by a clip instead of a wire, so that the wiring resistance on the chip can be reduced and bonding damage can be suppressed. For this reason, since an element such as a power transistor can be arranged under the bonding pad, the semiconductor chip can be miniaturized.

ハードディスク装置の回路ブロックを示した図である。It is the figure which showed the circuit block of the hard-disk apparatus. 本発明の実施の形態における半導体チップのレイアウト構成例を示した平面図である。It is the top view which showed the layout structural example of the semiconductor chip in embodiment of this invention. 半導体チップの他のレイアウト構成例を示した平面図である。It is the top view which showed the other layout structural example of the semiconductor chip. 半導体チップの他のレイアウト構成例を示した平面図である。It is the top view which showed the other layout structural example of the semiconductor chip. 半導体チップをリードフレームに搭載した一例を示す平面図である。It is a top view which shows an example which mounted the semiconductor chip in the lead frame. 半導体チップをリードフレームに搭載した他の一例を示す平面図である。It is a top view which shows another example which mounted the semiconductor chip in the lead frame. 図５のＡ−Ａ線で切断した断面を示した断面図である。It is sectional drawing which showed the cross section cut | disconnected by the AA line of FIG. ワイヤボンディングの様子を示す図である。It is a figure which shows the mode of wire bonding. クリップボンディングの様子を示す図である。It is a figure which shows the mode of clip bonding. 本発明の実施の形態における半導体装置の製造工程を示したフローチャートである。5 is a flowchart showing a manufacturing process of a semiconductor device in an embodiment of the present invention. 実施の形態における半導体装置の製造工程を示した平面図である。It is the top view which showed the manufacturing process of the semiconductor device in embodiment. 図１１に続く半導体装置の製造工程を示した平面図である。FIG. 12 is a plan view illustrating a manufacturing step of the semiconductor device following that of FIG. 11; 図１２に続く半導体装置の製造工程を示した平面図である。FIG. 13 is a plan view illustrating a manufacturing step of the semiconductor device following that of FIG. 12; 図１０とは異なる工程順で行なわれる製造工程を示したフローチャートである。It is the flowchart which showed the manufacturing process performed in the process order different from FIG. 実施の形態における半導体装置の製造工程を示した平面図である。It is the top view which showed the manufacturing process of the semiconductor device in embodiment. 図１５に続く半導体装置の製造工程を示した平面図である。FIG. 16 is a plan view illustrating a manufacturing step of the semiconductor device following that of FIG. 15; 図１６に続く半導体装置の製造工程を示した平面図である。FIG. 17 is a plan view illustrating a manufacturing step of the semiconductor device following that of FIG. 16;

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。   Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., unless otherwise specified, and in principle, it is not considered that it is clearly apparent in principle. Including those that are approximate or similar to the shape. The same applies to the above numerical values and ranges.

本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

本実施の形態は本実施の形態における半導体装置をハードディスク装置に適用したものである。図１は、ハードディスク装置の回路ブロック図を示したものである。図１において、ハードディスク装置は、ＭＣＵ（Micro Controller Unit）１、ＨＤＤ用モータドライバＩＣ２、スピンドルモータ３、Ｒｓｎｓ４、ＶＣＭ（Voice Coil Motor）５を有している。   In this embodiment, the semiconductor device in this embodiment is applied to a hard disk device. FIG. 1 is a circuit block diagram of a hard disk device. In FIG. 1, the hard disk device has an MCU (Micro Controller Unit) 1, an HDD motor driver IC 2, a spindle motor 3, an Rsns 4, and a VCM (Voice Coil Motor) 5.

ＭＣＵ１は、ハードディスク装置全体を制御するマイコンであり、デジタル信号処理を行なうように構成されている。ＨＤＤ用モータドライバＩＣ２は、スピンドルモータ３の回転制御、ＶＣＭ５に接続されているヘッドアームの位置決め制御、電源電圧の監視や所定電圧の生成などを行なうことができるように構成されている。このＨＤＤ用モータドライバＩＣ２は、一つの半導体チップから構成され、半導体チップにはパワートランジスタ、ロジック回路（デジタル回路）およびアナログ回路が形成されている。本明細書では、ロジック回路とアナログ回路を合わせて制御用集積回路と呼ぶ。すなわち、制御用集積回路とは、ＨＤＤ用モータドライバＩＣ２内に形成されているロジック回路およびアナログ回路を言うものとする。本実施の形態における半導体装置は、このＨＤＤ用モータドライバＩＣ２に適用されるものである。   The MCU 1 is a microcomputer that controls the entire hard disk device, and is configured to perform digital signal processing. The HDD motor driver IC 2 is configured to be able to perform rotation control of the spindle motor 3, positioning control of the head arm connected to the VCM 5, monitoring of the power supply voltage, generation of a predetermined voltage, and the like. The HDD motor driver IC 2 is composed of one semiconductor chip, and a power transistor, a logic circuit (digital circuit), and an analog circuit are formed on the semiconductor chip. In this specification, a logic circuit and an analog circuit are collectively referred to as a control integrated circuit. That is, the control integrated circuit refers to a logic circuit and an analog circuit formed in the HDD motor driver IC 2. The semiconductor device in the present embodiment is applied to this HDD motor driver IC2.

スピンドルモータ３は、ハードディスクを構成する円盤を回転させるためのモータであり、Ｒｓｎｓ４は、スピンドルモータ３に流れる電流を検知するものである。ＶＣＭ５は、ハードディスクに読み書きするヘッドアームに接続されており、このヘッドアームの位置決めを行なうようになっている。   The spindle motor 3 is a motor for rotating the disk constituting the hard disk, and the Rsns 4 detects a current flowing through the spindle motor 3. The VCM 5 is connected to a head arm that reads from and writes to the hard disk, and positions the head arm.

ハードディスク装置は上記のように構成されており、さらにＨＤＤ用モータドライバＩＣ２の詳細な構成について説明する。ＨＤＤ用モータドライバＩＣ２は、パワートランジスタ部、ロジック回路部およびアナログ回路部を有している。パワートランジスタ部には、パワートランジスタ６およびパワートランジスタ７が形成されている。パワートランジスタ６は、スピンドルモータ３に接続されており、スピンドルモータ３に電流を供給するドライバ回路として機能する。一方、パワートランジスタ７は、ＶＣＭ５に接続されており、ＶＣＭ５に電流を供給するドライバ回路として機能する。   The hard disk device is configured as described above, and the detailed configuration of the HDD motor driver IC 2 will be described. The HDD motor driver IC 2 includes a power transistor section, a logic circuit section, and an analog circuit section. A power transistor 6 and a power transistor 7 are formed in the power transistor portion. The power transistor 6 is connected to the spindle motor 3 and functions as a driver circuit that supplies current to the spindle motor 3. On the other hand, the power transistor 7 is connected to the VCM 5 and functions as a driver circuit that supplies current to the VCM 5.

ロジック回路（デジタル回路）部には、デジタルＰＷＭシステム８、シリアルＩ／Ｏ９、コントロールロジック部１０などを有している。デジタルＰＷＭシステム８は、急激な電流変化を起こさないようにスピンドルモータ３を制御することにより、滑らかにスピンドルモータ３を動作させることができるようになっている。このデジタルＰＷＭシステム８により、スピンドルモータ３の回転むらがなくなり、スピンドルモータ３の回転時における騒音を抑制することができる。デジタルＰＷＭシステム８によるスピンドルモータ３の制御は、スピンドルモータ３に供給される電流をＲｓｎｓ４で検知した結果に基づいて行なわれる。すなわち、Ｒｓｎｓ４での検知結果をフィードバックしてデジタルＰＷＭシステム８によるスピンドルモータ３の制御が行なわれる。   The logic circuit (digital circuit) section includes a digital PWM system 8, a serial I / O 9, a control logic section 10, and the like. The digital PWM system 8 can smoothly operate the spindle motor 3 by controlling the spindle motor 3 so as not to cause a sudden current change. By this digital PWM system 8, the rotation unevenness of the spindle motor 3 is eliminated, and noise during the rotation of the spindle motor 3 can be suppressed. The spindle motor 3 is controlled by the digital PWM system 8 based on the result of detecting the current supplied to the spindle motor 3 by Rsns4. That is, the spindle motor 3 is controlled by the digital PWM system 8 by feeding back the detection result of Rsns4.

シリアルＩ／Ｏ９は、ＭＣＵ１とＨＤＤ用モータドライバＩＣ２との間でデジタル信号の入出力を行なう際に使用される。例えば、ＭＣＵ１から出力されたデジタル信号は、シリアルＩ／Ｏ９に入力される。そして、デジタル信号は、シリアルＩ／Ｏ９から出力されると、ＤＡコンバータを介してアナログ信号に変換される。変換されたアナログ信号は、コントロールロジック部１０によるスイッチング動作により、パワートランジスタ７に伝達され、ＶＣＭ５に電流が供給される。これにより、ＶＣＭ５が動作してヘッドアームがハードディスクの所定位置に移動される。コントロールロジック部１０は、シリアルＩ／Ｏ９から出力され、ＤＡコンバータでアナログ変換されたアナログ信号をパワートランジスタ７に伝達するスイッチング動作をするように構成されている。そして、電源供給が突然遮断された場合のように異常事態が生じたとき、コントロールロジック部１０は、シリアルＩ／Ｏ９からの信号をパワートランジスタ７に伝達しないように接続を切り離し、アナログ回路であるリトラクトコントロール部１１からの信号をパワートランジスタ７に伝達するようにスイッチング動作をする。これにより、パワートランジスタ７に接続されているＶＣＭ５を動作させて、ヘッドアームを安全な場所に退避させる。このようにコントロールロジック部１０は、デジタル回路から構成され、シリアルＩ／Ｏ９からの信号とリトラクトコントロール部１１からの信号のいずれかにパワートランジスタ７を接続するスイッチとして機能する。すなわち、コントロールロジック部１０は、ＶＣＭ５へ供給する電流を制御してヘッドアームを動作させる機能を有している。   The serial I / O 9 is used when digital signals are input / output between the MCU 1 and the HDD motor driver IC 2. For example, a digital signal output from the MCU 1 is input to the serial I / O 9. When the digital signal is output from the serial I / O 9, it is converted into an analog signal via a DA converter. The converted analog signal is transmitted to the power transistor 7 by a switching operation by the control logic unit 10, and a current is supplied to the VCM 5. As a result, the VCM 5 operates and the head arm is moved to a predetermined position on the hard disk. The control logic unit 10 is configured to perform a switching operation for transmitting an analog signal output from the serial I / O 9 and analog-converted by the DA converter to the power transistor 7. When an abnormal situation occurs such as when the power supply is suddenly cut off, the control logic unit 10 disconnects the connection so as not to transmit the signal from the serial I / O 9 to the power transistor 7 and is an analog circuit. A switching operation is performed so that a signal from the retract control unit 11 is transmitted to the power transistor 7. As a result, the VCM 5 connected to the power transistor 7 is operated to retract the head arm to a safe place. As described above, the control logic unit 10 includes a digital circuit and functions as a switch that connects the power transistor 7 to either the signal from the serial I / O 9 or the signal from the retract control unit 11. That is, the control logic unit 10 has a function of operating the head arm by controlling the current supplied to the VCM 5.

次に、アナログ回路部は、上述したリトラクトコントロール部１１の他に、ヘッドスピード検知部１２、衝撃検知部１３、３．３Ｖシリーズレギュレータ１４、スイッチングレギュレータ１５、負電圧生成レギュレータ１６、パワーモニタ１７、パワーオンリセット部１８およびブースタ１９などを有している。   Next, in addition to the retract control unit 11 described above, the analog circuit unit includes a head speed detection unit 12, an impact detection unit 13, a 3.3V series regulator 14, a switching regulator 15, a negative voltage generation regulator 16, a power monitor 17, A power-on reset unit 18 and a booster 19 are included.

ヘッドスピード検知部１２は、ＶＣＭ５が接続されているヘッドアームのスピードを検知するように構成されており、このヘッドスピード検知部１２によって検知したスピードに基づいて、ＶＣＭ５を制御するようになっている。これにより、ヘッドアームの制御を正確に行なうことができる。衝撃検知部１３は、ハードディスク装置に衝撃が加わった場合に、システムを緊急停止させるようにするため、ハードディスク装置に加わる衝撃を検知するように構成されている。   The head speed detection unit 12 is configured to detect the speed of the head arm to which the VCM 5 is connected, and controls the VCM 5 based on the speed detected by the head speed detection unit 12. . As a result, the head arm can be accurately controlled. The impact detection unit 13 is configured to detect an impact applied to the hard disk device so that the system is brought to an emergency stop when an impact is applied to the hard disk device.

また、３．３Ｖシリーズレギュレータ１４は、例えば５Ｖや１２Ｖの電源電圧から３．３Ｖの電圧を生成するように構成され、スイッチングレギュレータ１５は、電源電圧から１．１〜２．５Ｖの電圧を生成するように構成されている。また、負電圧生成レギュレータ１６は、電源電圧から負電圧を生成するようになっている。これらのレギュレータで生成された電圧は、例えばＭＣＵ１に供給される。なお、各レギュレータの方式及び電圧は顧客の仕様などで異なるため、ＩＣによって異なるケースが多い。   The 3.3V series regulator 14 is configured to generate a voltage of 3.3V from, for example, a power supply voltage of 5V or 12V, and the switching regulator 15 generates a voltage of 1.1 to 2.5V from the power supply voltage. Is configured to do. The negative voltage generation regulator 16 generates a negative voltage from the power supply voltage. The voltage generated by these regulators is supplied to MCU1, for example. In addition, since the method and voltage of each regulator differ depending on the customer's specifications, etc., there are many cases where they differ depending on the IC.

パワーモニタ１７は、電源電圧に異常がないか監視する機能を有し、例えば、電源電圧に許容範囲以下の変動がある場合には、パワーリセット部１８によってリセット信号が、ＨＤＤ用モータドライバＩＣ２からＭＣＵ１に出力される。ブースタ１９は、電源電圧から電源電圧以上の電圧を生成する昇圧回路である。このブースタ１９で生成された電圧は、例えばパワートランジスタ６、７のゲート電極に供給される。ブースタ１９で生成された電圧は、ＨＤＤ用モータドライバＩＣ２内の回路で使用される。   The power monitor 17 has a function of monitoring whether there is an abnormality in the power supply voltage. For example, when the power supply voltage has a fluctuation within an allowable range, a reset signal is sent from the HDD motor driver IC 2 by the power reset unit 18. Output to MCU1. The booster 19 is a booster circuit that generates a voltage higher than the power supply voltage from the power supply voltage. The voltage generated by the booster 19 is supplied to the gate electrodes of the power transistors 6 and 7, for example. The voltage generated by the booster 19 is used in a circuit in the HDD motor driver IC 2.

このようにＨＤＤ用モータドライバＩＣ２には、ロジック回路およびアナログ回路からなる制御用集積回路と、パワートランジスタが形成されており、これらの回路が一つの半導体チップに形成されている。以下に、ＨＤＤ用モータドライバＩＣ２が形成された半導体チップのレイアウト構成について説明する。   As described above, the HDD motor driver IC 2 includes a control integrated circuit including a logic circuit and an analog circuit, and a power transistor, and these circuits are formed in one semiconductor chip. The layout configuration of the semiconductor chip on which the HDD motor driver IC 2 is formed will be described below.

図２は、ＨＤＤ用モータドライバＩＣ２が形成された半導体チップ２０のレイアウト構成の一例を示した図である。図２に示すように、半導体チップ２０には、パワートランジスタ形成領域（第１領域）２１、ロジック回路形成領域（第２領域）２２およびアナログ回路形成領域（第２領域）２３が形成されている。パワートランジスタ形成領域２１には、パワートランジスタが形成され、ロジック回路形成領域２２には、デジタル回路が形成されている。また、アナログ回路形成領域２３には、アナログ回路が形成されている。   FIG. 2 is a diagram showing an example of the layout configuration of the semiconductor chip 20 on which the HDD motor driver IC 2 is formed. As shown in FIG. 2, a power transistor formation region (first region) 21, a logic circuit formation region (second region) 22, and an analog circuit formation region (second region) 23 are formed in the semiconductor chip 20. . A power transistor is formed in the power transistor formation region 21, and a digital circuit is formed in the logic circuit formation region 22. An analog circuit is formed in the analog circuit formation region 23.

半導体チップ２０の外周部には、ボンディングパッド（第２ボンディングパッド）２４が形成されている。このボンディングパッド２４は、ロジック回路やアナログ回路に接続されているものであるが、ロジック回路形成領域２２やアナログ回路形成領域２３上には形成されていない。これは、以下に説明する理由によるものである、すなわち、ボンディングパッド２４上には、金線などからなるワイヤ（第２導電体）がボンディングされる。このとき、ボンディングパッド２４の下にロジック回路やアナログ回路を構成する素子が形成されていると、ボンディング時の衝撃によって素子がダメージを受け損傷するおそれがある。したがって、このような不都合を回避するため、ボンディングパッド２４をロジック回路形成領域２２やアナログ回路形成領域２３以外の領域に形成している。   A bonding pad (second bonding pad) 24 is formed on the outer periphery of the semiconductor chip 20. The bonding pad 24 is connected to a logic circuit or an analog circuit, but is not formed on the logic circuit formation region 22 or the analog circuit formation region 23. This is for the reason described below, that is, a wire (second conductor) made of a gold wire or the like is bonded onto the bonding pad 24. At this time, if an element constituting a logic circuit or an analog circuit is formed under the bonding pad 24, the element may be damaged due to an impact during bonding. Therefore, in order to avoid such an inconvenience, the bonding pad 24 is formed in a region other than the logic circuit forming region 22 and the analog circuit forming region 23.

一方、パワートランジスタ形成領域２１には、パワートランジスタに接続するパッド（第１ボンディングパッド）２５が形成されている。従来技術として、図２のようにパワートランジスタ形成領域２１にパッド２５を形成した場合、パッド２５下には素子は配置していない。これに対し、本実施の形態では、パッド２５下に素子を配置しているが、この点が本実施の形態における半導体装置の特徴の一つである。すなわち、パッド２５をパワートランジスタ形成領域２１に形成し、パッド２５下に素子を形成することで、半導体チップ２０の面積を低減することができる。つまり、半導体チップ２０のサイズを縮小することができる。このため、一枚の半導体ウェハから取得できる半導体チップ２０の数を増加させることができ、半導体チップ２０のコストを低減することができる。ここで、パワートランジスタ形成領域２１上にパッド２５を形成すると、パッド２５を金線などでボンディングする際、パッド２５下に存在するパワートランジスタにダメージを与えることが懸念される。しかし、本実施の形態では、パワートランジスタ形成領域２１に形成しているパッド２５は金線などを用いてワイヤボンディングしないようにしている。すなわち、パワートランジスタ形成領域２１に形成しているパッド２５は、後述するようにパワートランジスタのオン抵抗を低減するため、ワイヤより断面積の大きいクリップ（第１導電体）を用いて接続する。クリップによる接続では、パッド２５に衝撃を与えることがないので、パッド２５下に形成されているパワートランジスタにダメージを与えることを抑制できる。このような理由から、パッド２５をパワートランジスタ形成領域２１上に形成して、パッド２５による占有面積の増加を防止している。   On the other hand, a pad (first bonding pad) 25 connected to the power transistor is formed in the power transistor formation region 21. As a conventional technique, when the pad 25 is formed in the power transistor formation region 21 as shown in FIG. 2, no element is disposed under the pad 25. On the other hand, in the present embodiment, elements are arranged under the pads 25, which is one of the features of the semiconductor device in the present embodiment. That is, the area of the semiconductor chip 20 can be reduced by forming the pad 25 in the power transistor formation region 21 and forming the element under the pad 25. That is, the size of the semiconductor chip 20 can be reduced. For this reason, the number of semiconductor chips 20 that can be obtained from one semiconductor wafer can be increased, and the cost of the semiconductor chips 20 can be reduced. Here, if the pad 25 is formed on the power transistor formation region 21, there is a concern that the power transistor existing under the pad 25 may be damaged when the pad 25 is bonded with a gold wire or the like. However, in this embodiment, the pad 25 formed in the power transistor formation region 21 is not subjected to wire bonding using a gold wire or the like. That is, the pad 25 formed in the power transistor formation region 21 is connected using a clip (first conductor) having a cross-sectional area larger than that of the wire in order to reduce the on-resistance of the power transistor as will be described later. In the connection by the clip, the pad 25 is not shocked, so that damage to the power transistor formed under the pad 25 can be suppressed. For this reason, the pad 25 is formed on the power transistor formation region 21 to prevent the pad 25 from increasing the occupied area.

パワートランジスタ形成領域２１上に形成されているパッド２５の面積は、半導体チップ２０の外周部に形成されているボンディングパッド２４の面積に比べて大きくなっている。パッド２５とクリップとの接続面積を大きくすることにより、パワートランジスタのオン抵抗を低減するためである。このパッド２５の最小ピッチ間隔は、ボンディングパッド２４の最小ピッチ間隔よりも大きくなっている。これは、パッド２５に接続するクリップの断面積が、ボンディングパッド２４に接続する金線（ボンディングワイヤ）の断面積に比べて大きいので、隣り合うパッド２５のショートを防止する必要があるからである。このため、パッド２５の最小ピッチ間隔は、ボンディングパッド２４の最小ピッチ間隔よりも大きくなっている。他の観点から言えば、パッド２５に接続されているパワートランジスタに比べて、ボンディングパッド２４に接続されている制御用集積回路の素子では、集積度が高いため、ボンディングパッド２４の最小ピッチ間隔は、パッド２５の最小ピッチ間隔に比べて小さくなっている。   The area of the pad 25 formed on the power transistor formation region 21 is larger than the area of the bonding pad 24 formed on the outer periphery of the semiconductor chip 20. This is because the on-resistance of the power transistor is reduced by increasing the connection area between the pad 25 and the clip. The minimum pitch interval of the pads 25 is larger than the minimum pitch interval of the bonding pads 24. This is because the cross-sectional area of the clip connected to the pad 25 is larger than the cross-sectional area of the gold wire (bonding wire) connected to the bonding pad 24, so that it is necessary to prevent the adjacent pads 25 from being short-circuited. . For this reason, the minimum pitch interval of the pads 25 is larger than the minimum pitch interval of the bonding pads 24. From another viewpoint, since the degree of integration is higher in the element of the control integrated circuit connected to the bonding pad 24 than the power transistor connected to the pad 25, the minimum pitch interval of the bonding pad 24 is The pitch is smaller than the minimum pitch interval of the pads 25.

半導体チップ２０において、オン抵抗の低減要求があるのは主に消費電力に影響を与えるパワートランジスタである。したがって、本実施の形態では、パワートランジスタに接続するパッド２５の面積を大きくするとともに、断面積の大きいクリップを用いて接続するようにしている。これに対し、ロジック回路やアナログ回路からなる制御用集積回路では、集積度を向上させることが要求されている。このため、制御用集積回路に接続するボンディングパッド２４を小さくするとともに最小ピッチ間隔を小さくしている。このように制御用集積回路に接続するボンディングパッド２４は、小さく形成されるため、隣接するボンディングパッド２４間でショートが発生しないように、断面積の小さい金線（ボンディングワイヤ）を用いて接続するようにしている。   In the semiconductor chip 20, it is a power transistor that mainly has an influence on power consumption that requires a reduction in on-resistance. Therefore, in this embodiment, the area of the pad 25 connected to the power transistor is increased, and the connection is made using a clip having a large cross-sectional area. On the other hand, in an integrated circuit for control composed of a logic circuit or an analog circuit, it is required to improve the degree of integration. For this reason, the bonding pad 24 connected to the control integrated circuit is made smaller and the minimum pitch interval is made smaller. Since the bonding pads 24 connected to the control integrated circuit are formed small in this way, they are connected using a gold wire (bonding wire) having a small cross-sectional area so as not to cause a short circuit between adjacent bonding pads 24. I am doing so.

図３は、半導体チップ２０のレイアウト構成の他の一例を示した図である。図３においても、半導体チップ２０には、パワートランジスタ形成領域２１、ロジック回路形成領域２２およびアナログ回路形成領域２３が形成されている。そして、それぞれの形成領域には、それぞれパワートランジスタ、ロジック回路あるいはアナログ回路が形成されている。半導体チップ２０の外周部にはボンディングパッド２４が形成され、パワートランジスタ形成領域２１上にはパッド２５が形成されている点は図２と同様である。ボンディングパッド２４は、ロジック回路やアナログ回路からなる制御用集積回路と接続されており、パッド２５は、パワートランジスタと接続されている。   FIG. 3 is a diagram showing another example of the layout configuration of the semiconductor chip 20. Also in FIG. 3, a power transistor formation region 21, a logic circuit formation region 22, and an analog circuit formation region 23 are formed in the semiconductor chip 20. In each formation region, a power transistor, a logic circuit, or an analog circuit is formed. The bonding pad 24 is formed on the outer peripheral portion of the semiconductor chip 20 and the pad 25 is formed on the power transistor formation region 21 as in FIG. The bonding pad 24 is connected to a control integrated circuit composed of a logic circuit or an analog circuit, and the pad 25 is connected to a power transistor.

図３に示すレイアウト構成においても、パワートランジスタ形成領域２１上にパッド２５が形成されているため、半導体チップ２０のサイズの縮小化が図られている。また、パッド２５の面積をボンディングパッド２４の面積に比べて大きくするとともに、パッド２５をクリップで接続することにより、パワートランジスタのオン抵抗を低減できるようになっている。   Also in the layout configuration shown in FIG. 3, since the pad 25 is formed on the power transistor formation region 21, the size of the semiconductor chip 20 is reduced. Further, the on-resistance of the power transistor can be reduced by making the area of the pad 25 larger than the area of the bonding pad 24 and connecting the pad 25 with a clip.

図４は、半導体チップ２０のレイアウト構成の他の一例を示した図である。図４においても、半導体チップ２０は図２および図３と同様の構成をしているが、その構成要素の配置が異なる。しかし、図４においても、パワートランジスタ形成領域２１上にパッド２５が形成されているため、半導体チップ２０のサイズの縮小化が図られている。また、パッド２５の面積をボンディングパッド２４の面積に比べて大きくするとともに、パッド２５をクリップで接続することにより、パワートランジスタのオン抵抗を低減できるようになっている。   FIG. 4 is a diagram showing another example of the layout configuration of the semiconductor chip 20. Also in FIG. 4, the semiconductor chip 20 has the same configuration as in FIGS. 2 and 3, but the arrangement of the components is different. However, also in FIG. 4, since the pad 25 is formed on the power transistor formation region 21, the size of the semiconductor chip 20 is reduced. Further, the on-resistance of the power transistor can be reduced by making the area of the pad 25 larger than the area of the bonding pad 24 and connecting the pad 25 with a clip.

図２〜図４に示すように、半導体チップ２０のレイアウト構成は対象製品によって色々考えられるが、どの場合においても、半導体チップ２０のサイズの縮小とパワートランジスタのオン抵抗を低減できる構成となっている。   As shown in FIGS. 2 to 4, there are various layout configurations of the semiconductor chip 20 depending on the target product. In any case, the size of the semiconductor chip 20 can be reduced and the on-resistance of the power transistor can be reduced. Yes.

次に、図５は、図２に示す半導体チップ２０をリードフレーム２６に搭載した図である。図５に示すように、半導体チップ２０のパワートランジスタ形成領域２１には、パッド２５が形成されており、このパッド２５は、リードフレーム２６に形成されたリード（第１リード）２７ａとクリップ２８を用いて接続されている。一方、半導体チップ２０の外周部には、ボンディングパッド２４が形成されており、このボンディングパッド２４は、リードフレーム２６に形成されたリード（第２リード）２７ｂとワイヤ２９を用いて接続されている。   Next, FIG. 5 is a diagram in which the semiconductor chip 20 shown in FIG. As shown in FIG. 5, a pad 25 is formed in the power transistor formation region 21 of the semiconductor chip 20, and the pad 25 includes a lead (first lead) 27 a formed on the lead frame 26 and a clip 28. Connected. On the other hand, a bonding pad 24 is formed on the outer peripheral portion of the semiconductor chip 20, and the bonding pad 24 is connected to a lead (second lead) 27 b formed on the lead frame 26 using a wire 29. .

このように、パッド２５とリード２７ａとをクリップ２８で接続することにより、パッド２５に接続しているパワートランジスタのオン抵抗を小さくすることができる。すなわち、パッド２５の面積はボンディングパッド２４の面積よりも大きく形成し、さらに、このパッド２５とリード２７ａとをワイヤ２９よりも断面積の大きいクリップ２８で接続している。これにより、パッド２５とリード２７ａとの接続抵抗を低減することができるので、パッド２５に接続しているパワートランジスタのオン抵抗を低減することができる。   Thus, by connecting the pad 25 and the lead 27a with the clip 28, the on-resistance of the power transistor connected to the pad 25 can be reduced. That is, the area of the pad 25 is formed larger than the area of the bonding pad 24, and the pad 25 and the lead 27 a are connected by the clip 28 having a cross-sectional area larger than that of the wire 29. Thereby, since the connection resistance between the pad 25 and the lead 27a can be reduced, the on-resistance of the power transistor connected to the pad 25 can be reduced.

従来、パワートランジスタに接続するボンディングパッドもワイヤを用いて接続されていた。しかし、ワイヤの断面積は小さいので、ボンディングパッドとリードとの接続抵抗が大きくなり、パワートランジスタのオン抵抗が大きくなっていた。パワートランジスタのオン抵抗が大きいと、半導体装置全体の消費電力も増加してしまう問題点が生じていた。   Conventionally, bonding pads connected to power transistors have also been connected using wires. However, since the cross-sectional area of the wire is small, the connection resistance between the bonding pad and the lead is large, and the on-resistance of the power transistor is large. When the on-resistance of the power transistor is large, there is a problem that the power consumption of the entire semiconductor device increases.

そこで、本実施の形態では、パワートランジスタに接続するパッド２５とリード２７ａをワイヤではなくワイヤよりも断面積の大きいクリップ２８を用いて接続している。抵抗は、断面積の大きさに反比例するので、断面積の大きなクリップ２８を使用することにより、パワートランジスタのオン抵抗を低減することができる。クリップ２８の材料としては、例えば抵抗率の小さい銅やアルミニウムを使用することができる。   Therefore, in the present embodiment, the pad 25 connected to the power transistor and the lead 27a are connected using not the wire but the clip 28 having a cross-sectional area larger than that of the wire. Since the resistance is inversely proportional to the size of the cross-sectional area, the on-resistance of the power transistor can be reduced by using the clip 28 having a large cross-sectional area. As a material of the clip 28, for example, copper or aluminum having a low resistivity can be used.

また、本実施の形態によれば、パッド２５とリード２７ａとをクリップ２８を用いて接続している。クリップ２８による接続では、ワイヤによる接続時に発生するボンディング
ダメージを防止することができる。このため、パワートランジスタが形成されているパワートランジスタ形成領域の真上にパッド２５を形成しても、クリップ２８で接続する際、ダメージをパワートランジスタに与えることはない。したがって、パワートランジスタ形成領域にパッド２５を配置することができる。このため、パワートランジスタ形成領域の外部にパッド２５を配置する場合に比べて、半導体チップ２０のサイズを縮小化することができる。このように、本実施の形態によれば、パワートランジスタに接続するパッド２５とリード２７ａとをクリップ２８で接続する構成をとることにより、パワートランジスタのオン抵抗を低減することができるだけでなく、同時に半導体チップの縮小化も実現することができる。 Further, according to the present embodiment, the pad 25 and the lead 27 a are connected using the clip 28. In the connection using the clip 28, it is possible to prevent bonding damage that occurs during the connection using the wire. For this reason, even if the pad 25 is formed right above the power transistor formation region where the power transistor is formed, no damage is given to the power transistor when the clip 28 is connected. Therefore, the pad 25 can be disposed in the power transistor formation region. Therefore, the size of the semiconductor chip 20 can be reduced as compared with the case where the pad 25 is disposed outside the power transistor formation region. Thus, according to the present embodiment, by adopting a configuration in which the pad 25 connected to the power transistor and the lead 27a are connected by the clip 28, not only the on-resistance of the power transistor can be reduced, but also at the same time. A reduction in the size of the semiconductor chip can also be realized.

なお、本実施の形態では、パッド２５とリード２７ａとの接続部における抵抗率を低減することができるので、パワートランジスタ回路全体のオン抵抗を一定値に保つ場合、パワートランジスタ自体の集積率を向上させることもできる。すなわち、パッド２５とリード２７ａの接続部における抵抗率を低減できるので、パワートランジスタ自体（配線を含む）の集積度を上げてもオン抵抗が一定値から上昇しなくすることができる。一般にパワートランジスタ自体の素子定数、即ち面積を小さくするとオン抵抗が増加するが、本実施の形態では、パッド２５とリード２７ａの接続部における抵抗率を下げることができるので、抵抗率が下がった分、パワートランジスタの面積を縮小することができる。これによれば、オン抵抗を一定値から増加させることなく、パワートランジスタの集積度を向上することができ、半導体チップ２０の縮小化を実現することができる。すなわち、オン抵抗をそれほど下げる必要がない場合、本実施の形態によれば、さらに半導体チップ２０の縮小化によるコスト低減を図ることができる。   In the present embodiment, since the resistivity at the connection portion between the pad 25 and the lead 27a can be reduced, the integration rate of the power transistor itself is improved when the on-resistance of the entire power transistor circuit is kept constant. It can also be made. In other words, since the resistivity at the connection portion between the pad 25 and the lead 27a can be reduced, the on-resistance can be prevented from increasing from a constant value even if the integration degree of the power transistor itself (including wiring) is increased. Generally, when the element constant of the power transistor itself, that is, the area is reduced, the on-resistance increases. However, in this embodiment, the resistivity at the connection portion between the pad 25 and the lead 27a can be lowered, and therefore the resistivity is reduced. The area of the power transistor can be reduced. According to this, the integration degree of the power transistors can be improved without increasing the on-resistance from a constant value, and the semiconductor chip 20 can be reduced in size. That is, when it is not necessary to reduce the on-resistance so much, according to the present embodiment, it is possible to further reduce the cost by reducing the size of the semiconductor chip 20.

一方、半導体チップ２０の外周部に形成されたボンディングパッド２４とリード２７ｂとは、例えば金線からなるワイヤ２９で接続されている。ボンディングパッド２４は、ロジック回路やアナログ回路（制御用集積回路）と接続されている。ボンディングパッド２４では、ワイヤ２９に接続する際のボンディングダメージが懸念されるため、ボンディングパッド２４をロジック回路形成領域２２やアナログ回路形成領域２３よりなる制御用集積回路形成領域の外部に形成している。   On the other hand, the bonding pad 24 and the lead 27b formed on the outer periphery of the semiconductor chip 20 are connected by a wire 29 made of, for example, a gold wire. The bonding pad 24 is connected to a logic circuit or an analog circuit (control integrated circuit). The bonding pad 24 is formed outside the control integrated circuit formation region including the logic circuit formation region 22 and the analog circuit formation region 23 because there is a concern about bonding damage when connecting to the wire 29. .

ここで、制御用集積回路については、多機能化の市場要求から多数のＩ／Ｏピン、即ちボンディングパッドが必要となる。このためボンディングパッド間隔の集積度を向上させる要求がある。したがって、ボンディングパッド２４とリード２７ｂとを断面積の小さいワイヤ２９で接続している。すなわち、ボンディングパッド２４とリード２７ｂとをクリップで接続する場合、クリップの断面積が大きいので、隣接するボンディングパッド２４の間隔を広げる必要がある。すると、半導体チップ２０のサイズが大きくなり、集積度向上を図ることができなくなる。そこで、ボンディングパッド２４とリード２７ｂとは、断面積の小さいワイヤ２９で接続することにより、集積度を維持している。   Here, with respect to the control integrated circuit, a large number of I / O pins, that is, bonding pads are required due to the market demand for multifunctionalization. For this reason, there is a demand for improving the degree of integration of bonding pad spacing. Therefore, the bonding pad 24 and the lead 27b are connected by the wire 29 having a small cross-sectional area. That is, when the bonding pad 24 and the lead 27b are connected by a clip, since the cross-sectional area of the clip is large, it is necessary to widen the interval between the adjacent bonding pads 24. As a result, the size of the semiconductor chip 20 becomes large, and the degree of integration cannot be improved. Therefore, the bonding pad 24 and the lead 27b are connected by a wire 29 having a small cross-sectional area, thereby maintaining the degree of integration.

このように本実施の形態では、オン抵抗の低減を図る必要のあるパワートランジスタと、集積度の向上を図る必要のある制御用集積回路とを一つの半導体チップに形成する場合に、パワートランジスタの接続に断面積の大きいクリップを使用する一方、制御用集積回路の接続にワイヤを使用している。これにより、パワートランジスタのオン抵抗を低減することができるとともに、半導体チップのサイズの縮小化を実現することができる。つまり、半導体チップのサイズの縮小化の観点からは、パワートランジスタおよび制御用集積回路の集積化を向上させる必要があるが、パワートランジスタのオン抵抗を低減する観点からはパワートランジスタの集積度を上げない方が望ましい。この相反する要求は、上述したように、パワートランジスタの接続にクリップを使用するとともに、制御用集積回路の接続にワイヤを使用することにより実現できる。したがって、相反する要求を同時に解決できる本実施の形態の半導体装置は、きわめて実用的価値が高く有用である。   As described above, in this embodiment, when the power transistor that needs to reduce the on-resistance and the control integrated circuit that needs to improve the integration degree are formed on one semiconductor chip, While a clip with a large cross-sectional area is used for connection, a wire is used for connection of the control integrated circuit. Thereby, the on-resistance of the power transistor can be reduced, and the size of the semiconductor chip can be reduced. In other words, from the viewpoint of reducing the size of the semiconductor chip, it is necessary to improve the integration of the power transistor and the control integrated circuit, but from the viewpoint of reducing the on-resistance of the power transistor, the degree of integration of the power transistor is increased. Preferably not. As described above, this conflicting request can be realized by using a clip for connecting the power transistor and using a wire for connecting the control integrated circuit. Therefore, the semiconductor device of the present embodiment that can simultaneously solve the conflicting demands has a very high practical value and is useful.

図６は、半導体チップ２０をリードフレーム２６に搭載する別の一例を示した図である。図６が図５と異なる点は、図５では、複数のパッド２５（図５では３つ）を一つのクリップ２８で一つのリード２７ａに接続している。これに対し、図６では、複数のパッド２５ではなく、これよりも面積の大きい一つのパッド３０を形成しておき、このパッド３０とリード２７ａとをクリップ２８で接続している点である。このように構成することにより、パッド３０の面積が複数のパッド２５を合わせた面積よりも大きくなるので、パッド３０とリード２７ａとの接続抵抗をさらに低減することができる上、チップ上の配線抵抗を下げる効果を大きくすることができるため、パワートランジスタのオン抵抗をさらに低減することができる。   FIG. 6 is a view showing another example in which the semiconductor chip 20 is mounted on the lead frame 26. 6 is different from FIG. 5 in that a plurality of pads 25 (three in FIG. 5) are connected to one lead 27a by one clip 28 in FIG. On the other hand, in FIG. 6, instead of the plurality of pads 25, one pad 30 having a larger area is formed, and the pads 30 and the leads 27 a are connected by clips 28. With this configuration, the area of the pad 30 becomes larger than the combined area of the plurality of pads 25, so that the connection resistance between the pad 30 and the lead 27a can be further reduced and the wiring resistance on the chip can be reduced. Since the effect of lowering can be increased, the on-resistance of the power transistor can be further reduced.

次に、図７は、図５のＡ−Ａ線で切断した断面図である。図７に示すように、半導体基板３１のパワートランジスタ形成領域上には、パワートランジスタ３２が形成されており、このパワートランジスタ３２上には、層間絶縁膜を介して第１配線３３が形成されている。パワートランジスタ３２と第１配線とは層間絶縁膜に形成されたプラグを介して電気接続されている。そして、第１配線３３上には、層間絶縁膜を介して第２配線３４が形成され、第２配線３４上には、層間絶縁膜を介して第３配線（ボンディングパッド）３５が形成されている。第１配線３３と第２配線３４の接続、第２配線３４と第３配線３５の接続は、プラグを介して行なわれている。第３配線３５上には、表面保護膜として機能するパッシベーション膜３６が形成されており、このパッシベーション膜３６には、第３配線３５の表面を露出する開口部３７が形成されている。開口部３７から露出する第３配線３５上にはニッケル膜、金膜およびパラジウム膜の積層膜からなる表面処理膜３８が形成されている。そして、表面処理膜３８上に接続材３９が形成されている。表面処理膜３８は、接続材３９と第３配線３５との接続性向上のために形成されるものであり、接続材３９は、例えば、半田あるいは導電性の樹脂ペーストから構成されている。接続材３９上にはクリップ４０が接続されている。すなわち、ボンディングパッドとなる第３配線３５とクリップ４０とは接続材３９を介して電気接続されている。このように本実施の形態では、パワートランジスタ３２の真上にクリップ４０が形成されているので、クリップ４０をパワートランジスタ形成領域以外の領域に形成する場合に比べて半導体チップの縮小化を図ることができる。   Next, FIG. 7 is a cross-sectional view taken along line AA in FIG. As shown in FIG. 7, a power transistor 32 is formed on the power transistor formation region of the semiconductor substrate 31, and a first wiring 33 is formed on the power transistor 32 via an interlayer insulating film. Yes. The power transistor 32 and the first wiring are electrically connected via a plug formed in the interlayer insulating film. A second wiring 34 is formed on the first wiring 33 via an interlayer insulating film, and a third wiring (bonding pad) 35 is formed on the second wiring 34 via an interlayer insulating film. Yes. The connection between the first wiring 33 and the second wiring 34 and the connection between the second wiring 34 and the third wiring 35 are made through plugs. A passivation film 36 that functions as a surface protective film is formed on the third wiring 35, and an opening 37 that exposes the surface of the third wiring 35 is formed in the passivation film 36. A surface treatment film 38 made of a laminated film of a nickel film, a gold film and a palladium film is formed on the third wiring 35 exposed from the opening 37. A connecting material 39 is formed on the surface treatment film 38. The surface treatment film 38 is formed to improve the connection between the connection material 39 and the third wiring 35, and the connection material 39 is made of, for example, solder or conductive resin paste. A clip 40 is connected on the connecting member 39. That is, the third wiring 35 serving as a bonding pad and the clip 40 are electrically connected via the connecting material 39. As described above, in this embodiment, since the clip 40 is formed immediately above the power transistor 32, the semiconductor chip can be reduced in size as compared with the case where the clip 40 is formed in a region other than the power transistor formation region. Can do.

一方、ワイヤボンディング領域には、第３配線（ボンディングパッド）３５が形成されているが、この第３配線３５の下には、素子および配線は形成されていない。第３配線３５上にはパッシベーション膜３６が形成されており、このパッシベーション膜３６を開口する開口部４１が形成されている。この開口部４１の底部において、第３配線３５が露出している。そして、この開口部４１から露出する第３配線３５上に、例えば金線からなるワイヤ４２が接続されている。このワイヤボンディング領域においては、ワイヤボンディング時にダメージを与えることから、ワイヤボンディング領域には、素子および配線は形成されていない。   On the other hand, a third wiring (bonding pad) 35 is formed in the wire bonding region, but no element and wiring are formed under the third wiring 35. A passivation film 36 is formed on the third wiring 35, and an opening 41 for opening the passivation film 36 is formed. The third wiring 35 is exposed at the bottom of the opening 41. A wire 42 made of, for example, a gold wire is connected to the third wiring 35 exposed from the opening 41. In this wire bonding region, since damage is caused at the time of wire bonding, elements and wirings are not formed in the wire bonding region.

以下に、ワイヤボンディング領域に素子および配線を形成しない一方、クリップ４０の形成領域下にパワートランジスタを形成している理由について図８および図９を参照して説明する。   Hereinafter, the reason why the power transistor is formed under the formation region of the clip 40 while no element and wiring are formed in the wire bonding region will be described with reference to FIGS.

図８は、金線からなるワイヤ４３を用いてボンディングパッド４４にワイヤボンディングした様子を示す図である。図８において、ワイヤ４３をボンディングパッド４４に接続する際、例えば２００℃〜２５０℃の熱負荷を加えるとともに１Ｗ以下の超音波を印加する。そして、ボンディングツールによって、例えば２０ｇ〜５０ｇの荷重を加えてボンディングする。このとき、ボンディングツールによって荷重が加えられるので、ボンディングパッド４４が形成されている半導体基板にダメージが加わる。このため、ワイヤボンディング領域の下に素子が形成されている場合、ワイヤボンディングにより素子にダメージが与えられ破壊されるおそれがある。特に、ＩＣのような分野ではディスクリートなトランジスタなどと異なり、ある程度パワートランジスタ形成領域が大きくなってでもチップ全体の集積度向上のため、薄膜ＡＬプロセスを採用することにより微細配線を実現し、制御用集積回路の集積化を向上させている。配線および素子は微細加工されているので、ダメージを受けやすくなっている。そこで、ワイヤボンディング領域の下には素子を形成せずに、それ以外の場所に制御用集積回路を形成している。   FIG. 8 is a diagram illustrating a state in which wire bonding is performed to the bonding pad 44 using the wire 43 made of a gold wire. In FIG. 8, when connecting the wire 43 to the bonding pad 44, for example, a thermal load of 200 ° C. to 250 ° C. is applied and an ultrasonic wave of 1 W or less is applied. And it bonds by applying a load of 20g-50g with a bonding tool, for example. At this time, since a load is applied by the bonding tool, the semiconductor substrate on which the bonding pads 44 are formed is damaged. For this reason, when an element is formed under the wire bonding region, the element may be damaged and destroyed by wire bonding. In particular, in the field of IC, unlike discrete transistors, even if the power transistor formation area becomes large to some extent, to improve the integration density of the entire chip, the thin film AL process is used to realize fine wiring and control. The integration of integrated circuits is improved. Since the wiring and the element are finely processed, they are easily damaged. Therefore, an integrated circuit for control is formed in a place other than the element without forming the element under the wire bonding region.

一方、図９はクリップ４５を用いてパッド４６に接続した様子を示す図である。図９において、クリップ４５とパッド４６とは接続材４７を介して接続されている。このとき、接続材として半田を用いる場合には、熱負荷として３００℃〜３５０℃、導電性の樹脂ペーストを用いる場合には、熱負荷として１５０℃〜２００℃が加えられる。しかし、ワイヤボンディングの場合のように荷重は加えられず、クリップ４５が接続材４７上に搭載される。したがって、クリップ４５に荷重が加えられないので、パッド４６が形成されている半導体基板にダメージを与えることはない。このため、クリップ４５下の半導体基板にパワートランジスタを形成しても、パワートランジスタにダメージを与えることはない。   On the other hand, FIG. 9 is a diagram showing a state in which the clip 45 is connected to the pad 46. In FIG. 9, the clip 45 and the pad 46 are connected via a connecting material 47. At this time, when solder is used as the connecting material, 300 ° C. to 350 ° C. is applied as a heat load, and when a conductive resin paste is used, 150 ° C. to 200 ° C. is applied as a heat load. However, no load is applied as in the case of wire bonding, and the clip 45 is mounted on the connection member 47. Therefore, since no load is applied to the clip 45, the semiconductor substrate on which the pad 46 is formed is not damaged. For this reason, even if the power transistor is formed on the semiconductor substrate under the clip 45, the power transistor is not damaged.

このような理由から、ワイヤボンディング領域に素子および配線を形成しない一方、クリップ４５の形成領域下にパワートランジスタを形成している。ただし、ワイヤボンディング領域のボンディングパッドとなる第３配線３５の下層配線との接続に複数のプラグを形成してダメージに備える補強などをすることにより、ワイヤボンディング領域の下に制御用集積回路を形成することも可能である。この場合、さらに半導体チップの小型化を推進することができる。   For this reason, elements and wirings are not formed in the wire bonding region, while a power transistor is formed under the clip 45 formation region. However, a control integrated circuit is formed under the wire bonding region by forming a plurality of plugs in connection with the lower layer wiring of the third wiring 35 serving as a bonding pad in the wire bonding region to reinforce the damage. It is also possible to do. In this case, further downsizing of the semiconductor chip can be promoted.

図７においては、パワートランジスタ形成領域とワイヤボンディング形成領域が図示されているが、ＨＤＤ用モータドライバＩＣが形成された半導体チップには制御用集積回路形成領域もある。この制御用集積回路形成領域には、制御用集積回路が形成されている。具体的には、ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）や抵抗、バイポーラトランジスタなどよりなるトランジスタや金属膜よりなる配線が形成されている。ここで、パワートランジスタ形成領域に形成されているパワートランジスタと制御用集積回路形成領域に形成されているトランジスタを比較する。このとき、パワートランジスタ形成領域に形成されているパワートランジスタの最小ゲート長は、制御用集積回路形成領域に形成されているトランジスタの最小ゲート長以上となっており、パワートランジスタ形成領域の最小ゲート幅は、制御用集積回路形成領域の最小ゲート幅より大きい値となっている。これは、パワートランジスタに比べて制御用集積回路の集積度が高くなっているからである。同様の理由により、パワートランジスタ形成領域に形成されている配線の幅や最小間隔は、制御用集積回路形成領域に形成されている配線の幅や最小間隔に比べて大きくなっている。   In FIG. 7, the power transistor formation region and the wire bonding formation region are shown, but the semiconductor chip on which the HDD motor driver IC is formed also has a control integrated circuit formation region. A control integrated circuit is formed in the control integrated circuit formation region. Specifically, a transistor made of a MOSFET (MISFET), a resistor, a bipolar transistor, or the like, or a wiring made of a metal film is formed. Here, the power transistor formed in the power transistor formation region is compared with the transistor formed in the control integrated circuit formation region. At this time, the minimum gate length of the power transistor formed in the power transistor formation region is equal to or greater than the minimum gate length of the transistor formed in the control integrated circuit formation region, and the minimum gate width of the power transistor formation region Is larger than the minimum gate width of the control integrated circuit formation region. This is because the degree of integration of the control integrated circuit is higher than that of the power transistor. For the same reason, the width and the minimum interval of the wiring formed in the power transistor formation region are larger than the width and the minimum interval of the wiring formed in the control integrated circuit formation region.

次に、本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。図１０は、本実施の形態における半導体装置の製造工程を示したフローチャートである。   Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to the drawings. FIG. 10 is a flowchart showing manufacturing steps of the semiconductor device according to the present embodiment.

まず、図１１に示すように、複数のリード２７ａ、２７ｂが形成されたリードフレーム２６上に半導体チップ２０を搭載する（図１０のＳ１０１）。このとき、半導体チップ２０には、パワートランジスタ形成領域２１、ロジック回路形成領域２２およびアナログ回路形成領域２３よりなる制御用集積回路形成領域が形成されており、それぞれの領域にそれぞれパワートランジスタ、ロジック回路、アナログ回路が形成されている。また、半導体チップ２０の外周部には、ロジック回路あるいはアナログ回路に接続するボンディングパッド２４が形成され、パワートランジスタ形成領域には、パワートランジスタに接続するパッド２５が形成されている。すなわち、パッド２５の真下にパワートランジスタなどの素子が形成されている。パッド２５の面積は、ボンディングパッド２４の面積に比べて大きくなっている。   First, as shown in FIG. 11, the semiconductor chip 20 is mounted on the lead frame 26 on which the plurality of leads 27a and 27b are formed (S101 in FIG. 10). At this time, a control integrated circuit formation region including a power transistor formation region 21, a logic circuit formation region 22, and an analog circuit formation region 23 is formed in the semiconductor chip 20, and the power transistor and the logic circuit are formed in each region. An analog circuit is formed. A bonding pad 24 connected to a logic circuit or an analog circuit is formed on the outer periphery of the semiconductor chip 20, and a pad 25 connected to the power transistor is formed in the power transistor formation region. That is, an element such as a power transistor is formed directly under the pad 25. The area of the pad 25 is larger than the area of the bonding pad 24.

続いて、パワートランジスタ形成領域に形成されているパッド２５およびこのパッド２５と接続するリード２７ａ上に接続材を塗布する（図１０のＳ１０２）。接続材は、例えば、半田や導電性の樹脂ペーストから構成されている。なお、接続材を形成する前に接続材とパッド２５、リード２７ａとの接着性を向上させるために、表面処理膜を形成してもよい。表面処理膜は、例えばニッケル膜、金膜およびパラジウム膜の積層膜から構成される。   Subsequently, a connecting material is applied to the pad 25 formed in the power transistor formation region and the lead 27a connected to the pad 25 (S102 in FIG. 10). The connecting material is made of, for example, solder or conductive resin paste. Note that a surface treatment film may be formed before the connection material is formed in order to improve the adhesion between the connection material, the pad 25, and the lead 27a. The surface treatment film is composed of a laminated film of, for example, a nickel film, a gold film, and a palladium film.

次に、図１２に示すように、接続材を塗布したパッド２５上と接続材を塗布したリード２７ａ上にクリップ２８を搭載する（図１０のＳ１０３）。これにより、パッド２５とリード２７ａとはクリップ２８によって電気接続される。クリップ２８の断面積はワイヤに比べて大きいのでパッド２５とリード２７ａとの接続部における抵抗率を低減することができる。このため、パッド２５に接続するパワートランジスタのオン抵抗を減らすことができる。なお、クリップ２８は、例えば銅やアルミニウムなどの低抵抗率の部材から構成される。   Next, as shown in FIG. 12, the clip 28 is mounted on the pad 25 coated with the connecting material and the lead 27a coated with the connecting material (S103 in FIG. 10). Thus, the pad 25 and the lead 27a are electrically connected by the clip 28. Since the cross-sectional area of the clip 28 is larger than that of the wire, the resistivity at the connection portion between the pad 25 and the lead 27a can be reduced. For this reason, the on-resistance of the power transistor connected to the pad 25 can be reduced. The clip 28 is made of a low resistivity member such as copper or aluminum.

その後、リードフレーム２６に搭載した半導体チップ２０に対してリフローすることにより、接続材とパッド２５およびリード２７ａとの接続を行なう（図１０のＳ１０４）。リフローは接続材が半田の場合に行なわれるものであり、その熱処理温度は、例えば３００℃〜３５０℃である。一方、接続材が導電性ペーストの場合は、リフローの代わりにベークが行なわれ、その熱処理温度は、例えば、１５０℃〜２００℃である。   Thereafter, the semiconductor chip 20 mounted on the lead frame 26 is reflowed to connect the connecting material to the pad 25 and the lead 27a (S104 in FIG. 10). Reflow is performed when the connecting material is solder, and the heat treatment temperature is, for example, 300 ° C. to 350 ° C. On the other hand, when the connecting material is a conductive paste, baking is performed instead of reflow, and the heat treatment temperature is, for example, 150 ° C. to 200 ° C.

続いて、図１３に示すように、半導体チップ２０の外周部に形成されているボンディングパッド２４とリード２７ｂとをワイヤ２９を用いて接続する（図１０のＳ１０５）。そして、半導体チップ２０上に樹脂を導入して、半導体チップ２０を封止する（図１０のＳ１０６）。本実施の形態では、ワイヤ２９よりも剛性の高いクリップ２８で接続している部分がある。このため、樹脂を半導体チップ２０に導入する際、クリップ２８で接続しているパワートランジスタ形成領域においては、樹脂の流入によるクリップ２８の変形を防止することができるので、クリップ２８の変形によって生じる隣接するクリップ２８間のショートを防止することができる。その後、樹脂封止した部分から露出するリード２７ａ、２７ｂにより、端子を形成する（図１０のＳ１０７）。   Subsequently, as shown in FIG. 13, the bonding pads 24 formed on the outer peripheral portion of the semiconductor chip 20 and the leads 27b are connected using the wires 29 (S105 in FIG. 10). Then, resin is introduced onto the semiconductor chip 20 to seal the semiconductor chip 20 (S106 in FIG. 10). In the present embodiment, there is a portion connected by a clip 28 having rigidity higher than that of the wire 29. Therefore, when the resin is introduced into the semiconductor chip 20, in the power transistor formation region connected by the clip 28, the deformation of the clip 28 due to the inflow of the resin can be prevented. It is possible to prevent a short circuit between the clips 28 to be performed. Thereafter, terminals are formed by the leads 27a and 27b exposed from the resin-sealed portions (S107 in FIG. 10).

このようにして、本実施の形態における半導体装置を形成することができる。ここで、ワイヤボンディング工程によって形成される金線が、クリップ接続時の熱負荷や搬送に支障がなければ以下に示す工程順で本実施の形態における半導体装置を製造してもよい。すなわち、上述した方法では、クリップを接続した後、ワイヤボンディングを実施していたが、ワイヤボンディングを実施した後、クリップを接続するようにしてもよい。図１４は、図１０とは異なる工程順で行なわれる製造工程のフローチャートを示したものである。   In this manner, the semiconductor device in this embodiment can be formed. Here, if the gold wire formed by the wire bonding process does not interfere with the thermal load or the conveyance at the time of clip connection, the semiconductor device according to the present embodiment may be manufactured in the following process order. That is, in the method described above, the wire bonding is performed after the clip is connected. However, the clip may be connected after the wire bonding is performed. FIG. 14 shows a flowchart of a manufacturing process performed in a different process order from FIG.

まず、図１５に示すように、複数のリード２７ａ、２７ｂが形成されたリードフレーム２６上に半導体チップ２０を搭載する（図１４のＳ２０１）。続いて、図１６に示すように、半導体チップ２０の外周部に形成されているボンディングパッド２４とリード２７ｂとをワイヤ２９を用いて接続する（図１４のＳ２０２）。その後、パワートランジスタ形成領域に形成されているパッド２５およびこのパッド２５と接続するリード２７ａ上に接続材を塗布する（図１４のＳ２０３）。次に、図１７に示すように、接続材を塗布したパッド２５上と接続材を塗布したリード２７ａ上にクリップ２８を搭載する（図１４のＳ２０４）。これにより、パッド２５とリード２７ａとはクリップ２８によって電気接続される。続いて、リードフレーム２６に搭載した半導体チップ２０に対してリフローすることにより、接続材とパッド２５およびリード２７ａとの接続を行なう（図１４のＳ２０５）。そして、半導体チップ２０を樹脂で封止した後（図１４のＳ２０６）、端子を形成する（図１４のＳ２０７）。このようにしても、本実施の形態における半導体装置を製造することができる。   First, as shown in FIG. 15, the semiconductor chip 20 is mounted on the lead frame 26 on which the plurality of leads 27a and 27b are formed (S201 in FIG. 14). Subsequently, as shown in FIG. 16, the bonding pads 24 formed on the outer peripheral portion of the semiconductor chip 20 and the leads 27b are connected using the wires 29 (S202 in FIG. 14). Thereafter, a connecting material is applied on the pad 25 formed in the power transistor formation region and the lead 27a connected to the pad 25 (S203 in FIG. 14). Next, as shown in FIG. 17, the clip 28 is mounted on the pad 25 coated with the connecting material and the lead 27a coated with the connecting material (S204 in FIG. 14). Thus, the pad 25 and the lead 27a are electrically connected by the clip 28. Subsequently, the semiconductor chip 20 mounted on the lead frame 26 is reflowed to connect the connecting material to the pad 25 and the lead 27a (S205 in FIG. 14). And after sealing the semiconductor chip 20 with resin (S206 of FIG. 14), a terminal is formed (S207 of FIG. 14). Even in this case, the semiconductor device in the present embodiment can be manufactured.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態は、ハードディスク装置を例にとって説明したが、これに限らず、例えば、自動車のエンジン制御やＡＢＳシステムに使用されるＡＳＩＣ製品などに適用することができる。   The above embodiment has been described by taking a hard disk device as an example, but the present invention is not limited to this, and can be applied to, for example, an ASIC product used for engine control of an automobile or an ABS system.

本発明は、半導体装置を製造する製造業に幅広く利用することができる。   The present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.

１ ＭＣＵ
２ ＨＤＤ用モータドライバＩＣ
３ スピンドルモータ
４ Ｒｓｎｓ
５ ＶＣＭ
６ パワートランジスタ
７ パワートランジスタ
８ デジタルＰＷＭシステム
９ シリアルＩ／Ｏ
１０ コントロールロジック部
１１ リトラクトコントロール部
１２ ヘッドスピード検知部
１３ 衝撃検知部
１４ ３．３Ｖシリーズレギュレータ
１５ スイッチングレギュレータ
１６ 負電圧生成レギュレータ
１７ パワーモニタ
１８ パワーオンリセット部
１９ ブースタ
２０ 半導体チップ
２１ パワートランジスタ形成領域
２２ ロジック回路形成領域
２３ アナログ回路形成領域
２４ ボンディングパッド
２５ パッド
２６ リードフレーム
２７ａ リード
２７ｂ リード
２８ クリップ
２９ ワイヤ 1 MCU
2 HDD motor driver IC
3 Spindle motor 4 Rsns
5 VCM
6 Power transistor 7 Power transistor 8 Digital PWM system 9 Serial I / O
DESCRIPTION OF SYMBOLS 10 Control logic part 11 Retract control part 12 Head speed detection part 13 Impact detection part 14 3.3V series regulator 15 Switching regulator 16 Negative voltage generation regulator 17 Power monitor 18 Power-on reset part 19 Booster 20 Semiconductor chip 21 Power transistor formation area 22 Logic circuit formation area 23 Analog circuit formation area 24 Bonding pad 25 Pad 26 Lead frame 27a Lead 27b Lead 28 Clip 29 Wire

Claims (4)

（ａ）複数のリードが形成されたリードフレームを準備する工程と、
（ｂ）前記リードフレーム上に表面に複数のボンディングパッドが配置された半導体チップを搭載する工程と、
（ｃ）前記複数のボンディングパッドと前記複数のリードのそれぞれを電気的に接続する工程と、
（ｄ）前記半導体チップと前記複数のリードの一部を封止体により封止する工程と、
（ｅ）前記封止体から露出した前記複数のリードを端子形成する工程と、を有し、
前記半導体チップには、パワートランジスタと前記パワートランジスタを制御する制御用集積回路が形成されており、
前記複数のボンディングパッドは、前記パワートランジスタと電気的に接続された第１ボンディングパッドと、前記制御用集積回路と電気的に接続された第２ボンディングパッドと、を含み、
前記複数のリードは、第１リードと、第２リードと、を含み、
前記（ｃ）工程は、
（ｃ１）前記第１ボンディングパッドと前記第１リードとを、第１導電体により電気的に接続する工程と、
（ｃ２）前記第２ボンディングパッドと前記第２リードとを、前記第１導電体の断面積よりもその断面積が小さい第２導電体により電気的に接続する工程と、を有し、
前記半導体チップは、平面視において、前記制御用集積回路が、前記第１ボンディングパッドと前記第２ボンディングパッドとに重ならないように配置されており、さらに平面視において、前記パワートランジスタが、前記第１ボンディングパッドと重なるように前記第１ボンディングパッド下に配置されていることを特徴とする半導体装置の製造方法。 (A) preparing a lead frame in which a plurality of leads are formed;
(B) mounting a semiconductor chip having a plurality of bonding pads disposed on the surface thereof on the lead frame;
(C) electrically connecting each of the plurality of bonding pads and the plurality of leads;
(D) sealing the semiconductor chip and a part of the plurality of leads with a sealing body;
(E) forming a terminal of the plurality of leads exposed from the sealing body,
In the semiconductor chip, a power transistor and a control integrated circuit for controlling the power transistor are formed,
The plurality of bonding pads include a first bonding pad electrically connected to the power transistor, and a second bonding pad electrically connected to the control integrated circuit,
The plurality of leads include a first lead and a second lead,
The step (c)
(C1) the said first bonding pads and said first lead, and a step of electrically connecting the first conductor,
(C2) a and the second bonding pad and the second lead, and a step of electrically connecting the second conductor sectional area is smaller than the cross-sectional area of the first conductor,
The semiconductor chip is arranged so that the integrated circuit for control does not overlap the first bonding pad and the second bonding pad in plan view, and the power transistor is A method of manufacturing a semiconductor device, wherein the semiconductor device is disposed under the first bonding pad so as to overlap with one bonding pad. 請求項１に記載の半導体装置の製造方法において、
前記第１導電体はクリップであって、前記第２導電体はワイヤであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the first conductor is a clip and the second conductor is a wire. 請求項２に記載の半導体装置の製造方法において、
前記クリップと前記第１ボンディングパッドとの接続は、半田もしくは導電性の樹脂ペーストの接続材を熱処理することにより行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2,
The method of manufacturing a semiconductor device, wherein the connection between the clip and the first bonding pad is performed by heat-treating a connecting material of solder or conductive resin paste. 請求項３に記載の半導体装置の製造方法において、
前記（ｃ１）工程は、前記（ｃ２）工程よりも先に行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the step (c1) is performed before the step (c2).
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