JP5228094B2

JP5228094B2 - Semiconductor device and manufacturing method of semiconductor device

Info

Publication number: JP5228094B2
Application number: JP2011186084A
Authority: JP
Inventors: 信明高橋; 雅宏小室; 康志副島; 聡松井; 連也川野
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-08-29
Filing date: 2011-08-29
Publication date: 2013-07-03
Anticipated expiration: 2026-08-25
Also published as: JP2011249844A

Description

本発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

近年、半導体素子の高集積化を目的として、半導体素子同士を積層する３次元実装が行われている。このような技術に対応するために、半導体基板等に貫通電極を設けることが試みられている。
貫通電極を形成する方法としては、たとえば、特許文献１に記載された方法が提案されている。
この方法では、図１０（Ａ）に示すように、ＧａＡｓ基板８００の表面（図中では下側の面）にソース電極８０１と、酸化膜８０２を形成するとともに、ＧａＡｓ基板８００の裏面（図中では上側の面）にフォトレジスト膜８０３を形成する。
次に、フォトレジスト膜８０３をマスクとして、ソース電極８０１に達する貫通孔を形成する。
その後、図１０（Ｂ）に示すように、フォトレジスト膜８０３を残したまま、ソース電極８０１上およびフォトレジスト膜８０３上にＡｕ膜８０５を形成する。
さらに、図１０（Ｃ）に示すように、Ａｕ膜８０５を選択的に除去するとともに、フォトレジスト膜８０３を除去する。
次に、図１０（Ｄ）に示すように、無電解Ａｕめっき浴により、貫通孔内のみにＡｕめっき成長し、Ａｕ層８０６で埋め込む。この場合、成長時間は約３時間を要する。 In recent years, three-dimensional mounting in which semiconductor elements are stacked is performed for the purpose of high integration of semiconductor elements. In order to cope with such a technique, it has been attempted to provide a through electrode on a semiconductor substrate or the like.
As a method for forming the through electrode, for example, a method described in Patent Document 1 has been proposed.
In this method, as shown in FIG. 10A, a source electrode 801 and an oxide film 802 are formed on the surface (lower surface in the drawing) of the GaAs substrate 800, and the back surface (in the drawing). Then, a photoresist film 803 is formed on the upper surface.
Next, a through hole reaching the source electrode 801 is formed using the photoresist film 803 as a mask.
Thereafter, as shown in FIG. 10B, an Au film 805 is formed on the source electrode 801 and the photoresist film 803 while leaving the photoresist film 803 left.
Further, as shown in FIG. 10C, the Au film 805 is selectively removed and the photoresist film 803 is removed.
Next, as shown in FIG. 10D, Au plating is grown only in the through hole by an electroless Au plating bath, and the Au layer 806 is embedded. In this case, the growth time takes about 3 hours.

また、貫通電極を形成する他の方法として、特許文献２に記載されたような方法も提案されている。
この方法では、図１１（Ａ）に示すように、シリコン基板９００に形成された開口部（孔）９０１に、電着絶縁膜９０２を形成し、さらに、この電着絶縁膜９０２上にシード層を形成する。
次に、孔９０１以外の領域のシード層を除去する。ここでは、特許文献２の段落００８４に記載されているように、孔９０１の内壁全面にシード層が形成されている。
その後、図１１（Ｂ）に示すように、Ｎｉの電解めっきを行い、さらに、表面にＡｕのめっき膜９０３を設け、大径プラグ９０４を得る。 Further, as another method for forming the through electrode, a method as described in Patent Document 2 has been proposed.
In this method, as shown in FIG. 11A, an electrodeposition insulating film 902 is formed in an opening (hole) 901 formed in the silicon substrate 900, and a seed layer is formed on the electrodeposition insulating film 902. Form.
Next, the seed layer in a region other than the hole 901 is removed. Here, as described in paragraph 0084 of Patent Document 2, a seed layer is formed on the entire inner wall of the hole 901.
After that, as shown in FIG. 11B, electrolytic plating of Ni is performed, and an Au plating film 903 is provided on the surface to obtain a large-diameter plug 904.

特開昭６３−１２７５５０号公報JP-A 63-127550 特開２００５−２９４５８２号公報JP 2005-294582 A

しかしながら、特許文献１に記載された方法では、Ａｕ膜８０５が貫通孔の底面にのみ設けられており、貫通電極がボトムアップで成長していくため、貫通電極の形成に時間を要するという課題がある。
また、特許文献２に記載された方法では、シード層が孔９０１の内壁全面に形成されているため、無電解めっきを行うと、孔９０１の開口付近のめっき成長が孔９０１の内部のめっき成長に比べて速くなる。これは、孔９０１の開口付近では、めっき液の交換が頻繁に行われるためである。
そのため、孔９０１の開口がめっき層で埋まってしまい、孔９０１内部にボイドが発生してしまうという課題がある。 However, in the method described in Patent Document 1, since the Au film 805 is provided only on the bottom surface of the through hole and the through electrode grows from the bottom up, there is a problem that it takes time to form the through electrode. is there.
Further, in the method described in Patent Document 2, since the seed layer is formed on the entire inner wall of the hole 901, when electroless plating is performed, the plating growth near the opening of the hole 901 causes the plating growth inside the hole 901. Compared to This is because the plating solution is frequently replaced near the opening of the hole 901.
Therefore, there is a problem that the opening of the hole 901 is filled with the plating layer, and a void is generated inside the hole 901.

本発明によれば、
孔が形成された半導体の層と、
前記層の前記孔内に設けられた貫通電極とを備えた半導体装置であって、
前記貫通電極は、前記孔の底面を覆うととともに、前記孔の側面のうち、前記孔の開口から、前記孔の開口と前記孔の底面との間の所定の位置までの第１の領域を未被覆とし、前記所定の位置から、前記孔の底面までの第２の領域を覆うシード層と、
めっき層と、
前記半導体の層の底面に設けられ、前記孔の底面に接する配線層と、
前記配線層に設けられ、前記貫通電極の底面に接続する電極プラグと、
を備え、
前記めっき層は、前記シード層と、前記第１の領域の少なくとも一部とを覆う半導体装置が提供される。 According to the present invention,
A layer of semi-conductor holes are formed,
A semiconductor device comprising a through electrode provided in the hole of the layer,
The through electrode covers a bottom surface of the hole, and includes a first region from a side surface of the hole to a predetermined position between the opening of the hole and the bottom surface of the hole. A seed layer covering the second region from the predetermined position to the bottom surface of the hole;
A plating layer ;
A wiring layer provided on the bottom surface of the semiconductor layer and in contact with the bottom surface of the hole;
An electrode plug provided in the wiring layer and connected to a bottom surface of the through electrode;
With
A semiconductor device is provided in which the plating layer covers the seed layer and at least a part of the first region.

ここで、本発明の半導体装置は、半導体デバイスが搭載された半導体チップであってもよく、また、半導体デバイスが搭載されていないもの（たとえば、一対の半導体チップ間に設置されるシリコンスペーサ）であってもよい。
また、シード層は、第２の領域全面を覆っていてもよく、第２の領域の一部を覆うものであってもよい。
さらに、めっき層は、第１の領域の少なくとも一部を覆うものであればよく、第１の領域全面を覆うものであってもよい。 Here, the semiconductor device of the present invention may be a semiconductor chip on which a semiconductor device is mounted, or a semiconductor chip on which a semiconductor device is not mounted (for example, a silicon spacer installed between a pair of semiconductor chips). There may be.
The seed layer may cover the entire second region or may cover a part of the second region.
Furthermore, the plating layer only needs to cover at least a part of the first region, and may cover the entire first region.

このような本発明によれば、孔の側面のうち、孔の開口から、孔の開口と孔の底面との間の所定の位置までの領域は、シード層により覆われていない第１の領域とされている。
従って、孔の開口付近でめっき液の交換が頻繁に行われても、孔の開口部分に直接めっき層が析出することがないので、孔内にボイドが形成された状態で、孔の開口付近がめっき層で埋まってしまうことを防止できる。
また、本発明では、孔の底面および側面の一部にシード層が形成されているので、孔の底面にのみシード層を形成する場合にくらべ、めっき層を速く形成することができる。これにより、貫通電極の形成時間を短縮することができる。 According to the present invention as described above, the region from the opening of the hole to the predetermined position between the opening of the hole and the bottom surface of the hole is the first region that is not covered with the seed layer. It is said that.
Therefore, even if the plating solution is frequently exchanged in the vicinity of the opening of the hole, the plating layer does not directly deposit on the opening of the hole, so that the void is formed in the hole and the vicinity of the opening of the hole. Can be prevented from being filled with the plating layer.
In the present invention, since the seed layer is formed on the bottom surface and part of the side surface of the hole, the plating layer can be formed faster than when the seed layer is formed only on the bottom surface of the hole. Thereby, the formation time of a penetration electrode can be shortened.

また、本発明によれば、
半導体の層の底面に、電極プラグを有する配線層を形成する工程と、
前記半導体の層に孔を前記配線層の上面まで形成するとともに、当該孔を前記電極プラグの上面に接続する孔形成工程と、
前記孔の底面を覆うととともに、前記孔の側面のうち、前記孔の開口から、前記孔の開口と前記孔の底面との間の所定の位置までの第１の領域を未被覆とし、前記所定の位置から、前記孔の底面までの第２の領域を覆うシード層を形成する工程と、
前記シード層と、前記第１の領域のうち少なくとも一部とを覆うめっき層を無電解めっき法により形成する工程とを備える半導体装置の製造方法も提供することができる。 Moreover, according to the present invention,
Forming a wiring layer having an electrode plug on the bottom surface of the semiconductor layer;
Wherein to form a hole in a layer of semi-conductor to the upper surface of the wiring layer, and a hole forming step for connecting the holes to the upper surface of the electrode plug,
Covering the bottom surface of the hole, and uncovering a first region from the opening of the hole to a predetermined position between the opening of the hole and the bottom surface of the hole, of the side surface of the hole, Forming a seed layer covering a second region from a predetermined position to the bottom surface of the hole;
There can also be provided a method of manufacturing a semiconductor device comprising a step of forming a plating layer covering the seed layer and at least a part of the first region by an electroless plating method .

本発明によれば、貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor device capable of suppressing the generation of voids in the through electrode without requiring time for forming the through electrode, and a method for manufacturing the semiconductor device.

本発明の第一実施形態にかかる半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device concerning 1st embodiment of this invention. 第一実施形態にかかる半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device concerning 1st embodiment. 第一実施形態にかかる半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device concerning 1st embodiment. 本発明の第二実施形態にかかる半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device concerning 2nd embodiment of this invention. 本発明の第三実施形態にかかる半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device concerning 3rd embodiment of this invention. 本発明の第四実施形態にかかる半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device concerning 4th embodiment of this invention. 本発明の第五実施形態にかかる半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device concerning 5th embodiment of this invention. 本発明の第六実施形態にかかる半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device concerning 6th embodiment of this invention. 未被覆領域を有しない半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which does not have an uncovered area | region. 従来の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the conventional semiconductor device. 従来の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the conventional semiconductor device.

以下、本発明の実施形態を図面に基づいて説明する。
（第一実施形態）
図１には、本実施形態の半導体装置１が示されている。
まず、本実施形態の半導体装置１の概要について説明する。なお、尚、以下の説明では、既に説明した部分と同一の部分については、同一符号を付してその説明を省略する。
半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備えるものである。
貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。
シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（以下、未被覆領域という）１１１Ｂ１を除いた領域（前記所定の位置から、前記孔１１１の底面１１１Ａまでの第２の領域）を被覆している。
めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部（具体的には、未被覆領域１１１Ｂ１のうち、少なくとも前記所定の位置から、前記所定の位置と前記孔１１１の開口との間の位置までの領域）と、を覆う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 shows a semiconductor device 1 of this embodiment.
First, the outline | summary of the semiconductor device 1 of this embodiment is demonstrated. In addition, in the following description, the same code | symbol is attached | subjected about the part same as the already demonstrated part, and the description is abbreviate | omitted.
The semiconductor device 1 includes an insulating or semiconductor layer 11 in which a hole 111 is formed, and a through electrode 12 provided in the hole 111 of the layer 11.
The through electrode 12 includes a seed layer 121 and a plating layer 122.
The seed layer 121 covers the bottom surface 111 A of the hole 111. Further, the seed layer 121 uncovers the first region from the opening of the hole 111 to a predetermined position between the opening of the hole 111 and the bottom surface 111A of the hole 111 in the side surface 111B of the hole 111. A region excluding a first region (hereinafter referred to as an uncovered region) 111B1 (a second region from the predetermined position to the bottom surface 111A of the hole 111) is covered.
The plating layer 122 includes at least a part of the seed layer 121 and the uncovered region 111B1 (specifically, at least the predetermined position and the opening of the hole 111 in the uncovered region 111B1). The area up to the position between).

次に、半導体装置１について、詳細に説明する。
本実施形態の半導体装置１は、半導体の層１１としての半導体基板１１と、貫通電極１２と、配線層１３と、電極１４とを備える。 Next, the semiconductor device 1 will be described in detail.
The semiconductor device 1 according to this embodiment includes a semiconductor substrate 11 as a semiconductor layer 11, a through electrode 12, a wiring layer 13, and an electrode 14.

半導体基板１１は、たとえば、シリコン基板であり、この半導体基板１１には、表裏面を貫通する孔１１１が形成されている。
本実施形態では、孔１１１の径は、半導体基板１１の裏面側から表面側まで略一定であり、たとえば、孔１１１は円柱形状となっている。
この孔１１１の側面および、半導体基板１１の裏面（図1では、上面に位置する面）を覆うように、絶縁膜１５が設けられている。
この絶縁膜１５は、半導体基板１１の孔１１１の側面および、半導体基板１１の裏面を直接覆っている。絶縁膜１５としては、たとえば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮの単層膜、または、それらの積層構造である。
本実施形態では、図示しないが、絶縁膜１５上に、この絶縁膜１５を覆うバリア膜が設けられていてもよい。絶縁膜１５と前記バリア膜で多層膜が形成される。
バリア膜は、金属の拡散を防止するためのものであり、たとえば、ＴｉＮ、ＴａＮ、ＴｉＷ、Ｔｉ、Ｔａ、Ｃｒの単層膜または積層構造である。 The semiconductor substrate 11 is, for example, a silicon substrate, and a hole 111 penetrating the front and back surfaces is formed in the semiconductor substrate 11.
In the present embodiment, the diameter of the hole 111 is substantially constant from the back surface side to the front surface side of the semiconductor substrate 11. For example, the hole 111 has a cylindrical shape.
An insulating film 15 is provided so as to cover the side surface of the hole 111 and the back surface of the semiconductor substrate 11 (the surface located on the upper surface in FIG. 1).
This insulating film 15 directly covers the side surface of the hole 111 of the semiconductor substrate 11 and the back surface of the semiconductor substrate 11. The insulating film 15 is, for example, a single layer film of SiO ₂ , SiN, or SiON or a laminated structure thereof.
In the present embodiment, although not shown, a barrier film that covers the insulating film 15 may be provided on the insulating film 15. A multilayer film is formed by the insulating film 15 and the barrier film.
The barrier film is for preventing metal diffusion and is, for example, a single layer film or a laminated structure of TiN, TaN, TiW, Ti, Ta, Cr.

半導体基板１１の表面側には、半導体基板１１の表面を覆うように配線層１３が設けられている。この配線層１３を貫通するように電極プラグ１６が設けられており、配線層１３および電極プラグ１６が孔１１１の半導体基板１１の表面側の開口から露出する。すなわち、配線層１３および電極プラグ１６が孔１１１の底面を構成している。
なお、電極プラグ１６としては、たとえば、タングステン等の材料を使用することができる。 A wiring layer 13 is provided on the surface side of the semiconductor substrate 11 so as to cover the surface of the semiconductor substrate 11. An electrode plug 16 is provided so as to penetrate the wiring layer 13, and the wiring layer 13 and the electrode plug 16 are exposed from the opening on the surface side of the semiconductor substrate 11 in the hole 111. That is, the wiring layer 13 and the electrode plug 16 constitute the bottom surface of the hole 111.
For the electrode plug 16, for example, a material such as tungsten can be used.

貫通電極１２は、シード層１２１と、めっき層１２２と、バンプ１２３とを備える。
シード層１２１は、導体層であり、たとえば、絶縁膜１５上、および孔１１１の底面１１１Ａ上に直接設けられたＴｉ膜と、このＴｉ膜上に設けられたＣｕ膜とを有するものである。
なお、シード層１２１は、Ｔｉ膜と、Ｃｕ膜の積層膜に限らず、たとえば、Ａｌ、Ｐｄ等の膜であってもよい。
このシード層１２１は、孔１１１の底面１１１Ａおよび孔１１１の側面１１１Ｂの一部を覆う。
より詳細に説明すると、シード層１２１は、孔１１１の底面１１１Ａおよび、側面１１１Ｂのうち底面１１１Ａから、底面１１１Ａと孔１１１の半導体基板１１裏面側の開口との間の所定位置までの領域の全面を一体的に覆っており、図１に示すように、断面略コ字型となっている。
換言すると、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の半導体基板１１の裏面側の開口から孔１１１の深さ方向に沿った所定の位置（孔１１１の半導体基板１１の裏面側の開口から、前記開口と孔１１１の底面１１１Ａとの間の所定の位置）までの領域を覆っておらず、この領域は、未被覆領域１１１Ｂ１となっている。
ここで、孔１１１の開口の径をＬとした場合、開口から孔１１１の底面１１１Ａに向かってＬ／１０以上の領域、さらに好ましくは、Ｌ／２以上の位置までの領域が未被覆領域１１１Ｂ１とされている（すなわち、図１に示すＨがＬ／１０以上、好ましくはＬ／２以上である）。
また、未被覆領域１１１Ｂ１の長さ（図1に示すＨ）は、側面１１１Ｂの開口から底面１１１Ａまでの長さの５０％〜８０％であることが好ましい。 The through electrode 12 includes a seed layer 121, a plating layer 122, and a bump 123.
The seed layer 121 is a conductor layer and has, for example, a Ti film directly provided on the insulating film 15 and the bottom surface 111A of the hole 111, and a Cu film provided on the Ti film.
Note that the seed layer 121 is not limited to a laminated film of a Ti film and a Cu film, and may be a film of Al, Pd, or the like, for example.
This seed layer 121 covers a part of the bottom surface 111 A of the hole 111 and the side surface 111 B of the hole 111.
More specifically, the seed layer 121 is the entire surface of the region from the bottom surface 111A of the hole 111 and the bottom surface 111A of the side surface 111B to a predetermined position between the bottom surface 111A and the opening on the back surface side of the semiconductor substrate 11 of the hole 111. Are integrally formed, and as shown in FIG.
In other words, the seed layer 121 has a predetermined position along the depth direction of the hole 111 from the opening on the back surface side of the semiconductor substrate 11 in the hole 111 (the back surface side of the semiconductor substrate 11 in the hole 111). To a predetermined position between the opening and the bottom surface 111A of the hole 111), this region is an uncovered region 111B1.
Here, when the diameter of the opening of the hole 111 is L, a region of L / 10 or more from the opening toward the bottom surface 111A of the hole 111, more preferably, a region up to a position of L / 2 or more is an uncovered region 111B1. (That is, H shown in FIG. 1 is L / 10 or more, preferably L / 2 or more).
Further, the length of uncovered region 111B1 (H shown in FIG. 1) is preferably 50% to 80% of the length from the opening of side surface 111B to bottom surface 111A.

めっき層１２２は、たとえば、Ｃｕ、Ｎｉ、Ａｕの単層あるいは積層構造であり、シード層１２１および未被覆領域１１１Ｂ１の全面を覆っている。
このめっき層１２２は、孔１１１内部を充填する柱状となっている。また、めっき層１２２は、孔１１１の開口から突出しないように設けられている。ここでは、めっき層１２２の半導体基板１１裏面側の表面は、孔１１１の開口の位置と略一致している。また、めっき層１２２の半導体基板１１裏面側の表面の中心部は、孔１１１の内側に向かって若干窪んでいる。 The plating layer 122 has, for example, a single layer or a laminated structure of Cu, Ni, and Au, and covers the entire surface of the seed layer 121 and the uncovered region 111B1.
The plating layer 122 has a column shape that fills the inside of the hole 111. The plating layer 122 is provided so as not to protrude from the opening of the hole 111. Here, the surface of the plating layer 122 on the back surface side of the semiconductor substrate 11 substantially coincides with the position of the opening of the hole 111. Further, the central portion of the surface of the plating layer 122 on the back surface side of the semiconductor substrate 11 is slightly recessed toward the inside of the hole 111.

バンプ１２３は、めっき層１２２上に設けられた導体材料であり、半導体基板１１の裏面から突出している。
このバンプ１２３は半田バンプである。なお、半田ぬれ性を向上させるために、めっき層１２２と、バンプ１２３との間にＡｕ膜を設けてもよい。 The bump 123 is a conductor material provided on the plating layer 122 and protrudes from the back surface of the semiconductor substrate 11.
The bump 123 is a solder bump. Note that an Au film may be provided between the plating layer 122 and the bump 123 in order to improve solder wettability.

電極１４は、半導体基板１１の表面側に設けられており、配線層１３上に設けられている。電極１４は、配線層１３を貫通する電極プラグ１６にも接触している。
この電極１４は、たとえば、半田バンプである。 The electrode 14 is provided on the surface side of the semiconductor substrate 11 and is provided on the wiring layer 13. The electrode 14 is also in contact with an electrode plug 16 that penetrates the wiring layer 13.
The electrode 14 is, for example, a solder bump.

次に、本実施形態の半導体装置１の製造方法について説明する。
はじめに、本実施形態の半導体装置１の製造方法の概要について説明する。
半導体装置１の製造方法は、半導体基板１１に孔１１１を形成する工程と、
孔１１１の底面１１１Ａを覆うととともに、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた領域（前記所定の位置から、前記孔の底面までの第２の領域）を覆うシード層１２１を形成する工程と、
シード層１２１と、前記未被覆領域１１１Ｂ１の少なくとも一部とを覆うめっき層１２２を形成する工程とを備える。 Next, a method for manufacturing the semiconductor device 1 of this embodiment will be described.
First, an outline of a method for manufacturing the semiconductor device 1 of the present embodiment will be described.
The method for manufacturing the semiconductor device 1 includes a step of forming a hole 111 in the semiconductor substrate 11;
Covers the bottom surface 111A of the hole 111 and uncovers the first region of the side surface 111B of the hole 111 from the opening of the hole 111 to a predetermined position between the opening of the hole 111 and the bottom surface 111A of the hole 111 And forming a seed layer 121 covering a region excluding the first region (uncovered region) 111B1 (second region from the predetermined position to the bottom surface of the hole);
Forming a plating layer 122 covering the seed layer 121 and at least a part of the uncovered region 111B1.

以下に、図２，３を参照して、本実施形態の半導体装置１の製造方法について詳細に説明する。
まず、図２（Ａ）に示すように、あらかじめ配線層１３、電極プラグ１６、電極１４を設けた半導体基板１１の裏面を研削し、薄化する。この際、配線層１３側にシリコン、ガラス、テープ等の支持体を貼りあわせておくことが望ましい。
ここで、半導体基板１１は、ウェハの状態でも個片化されたチップの状態でも良い。 Below, with reference to FIG.2, 3, the manufacturing method of the semiconductor device 1 of this embodiment is demonstrated in detail.
First, as shown in FIG. 2A, the back surface of the semiconductor substrate 11 provided with the wiring layer 13, the electrode plug 16, and the electrode 14 in advance is ground and thinned. At this time, it is desirable to attach a support such as silicon, glass, or tape to the wiring layer 13 side.
Here, the semiconductor substrate 11 may be in a wafer state or a chip state.

次に、図２（Ｂ）に示すように、半導体基板１１に孔１１１を形成する。
具体的には、半導体基板１１の裏面にＳｉ酸化膜を形成し、フォトリソグラフィー技術を用いて、Ｓｉ酸化膜の所定の位置に開口を形成する。開口が形成されたＳｉ酸化膜をマスクとして、ドライエッチングを行い、半導体基板１１の一部を選択的に除去することにより、孔１１１を形成する。ドライエッチングのエッチャントとしては、たとえば、フルオロカーボン、ＳＦ₆等のガスを使用することができる。その後、Ｓｉ酸化膜を除去する。
本実施形態では、孔１１１の形状は、半導体基板１１の表面側から裏面側までの径が略一定である形状（いわゆるストレート形状）であるが、このような形状の孔１１１は、温度、エッチャント、時間等のエッチング条件を調整することで、形成することが可能である。 Next, as shown in FIG. 2B, a hole 111 is formed in the semiconductor substrate 11.
Specifically, a Si oxide film is formed on the back surface of the semiconductor substrate 11, and an opening is formed at a predetermined position of the Si oxide film using a photolithography technique. Using the Si oxide film with the opening as a mask, dry etching is performed to selectively remove a part of the semiconductor substrate 11 to form the hole 111. As an etchant for dry etching, for example, a gas such as fluorocarbon or SF ₆ can be used. Thereafter, the Si oxide film is removed.
In this embodiment, the shape of the hole 111 is a shape in which the diameter from the front surface side to the back surface side of the semiconductor substrate 11 is substantially constant (so-called straight shape). It can be formed by adjusting etching conditions such as time.

次に、半導体基板１１の裏面上および孔１１１の内部を覆う絶縁膜１５を設ける。
半導体基板１１の裏面と、孔１１１の側面、孔１１１の底面１１１Ａを覆うように、絶縁膜１５をＣＶＤ等により形成する。その後、孔１１１の底面１１１Ａの絶縁膜１５をドライエッチングにより、選択的に除去する（図２（Ｃ））。
孔１１１の底面の絶縁膜１５を除去する際に、半導体基板１１裏面上に設けられた絶縁膜１５が消失した場合は、孔１１１を除いた部分に、フォトリソグラフィー技術とＣＶＤ等の技術を使用して再度絶縁膜１５を形成してもよい。 Next, an insulating film 15 that covers the back surface of the semiconductor substrate 11 and the inside of the hole 111 is provided.
An insulating film 15 is formed by CVD or the like so as to cover the back surface of the semiconductor substrate 11, the side surface of the hole 111, and the bottom surface 111A of the hole 111. After that, the insulating film 15 on the bottom surface 111A of the hole 111 is selectively removed by dry etching (FIG. 2C).
When removing the insulating film 15 on the bottom surface of the hole 111, if the insulating film 15 provided on the back surface of the semiconductor substrate 11 disappears, a technique such as photolithography and CVD is used for the portion excluding the hole 111. Then, the insulating film 15 may be formed again.

次に、孔１１１内部にシード層１２１を形成する。
シード層１２１の形成方法としては、たとえば、スパッタ、蒸着法等があげられる。
次に、半導体基板１１の裏面全面および孔１１１の底面１１１Ａ、側面１１１Ｂ全面に対し、フォトレジストを塗布する。フォトレジストの塗布方法としては、スピンコート、印刷、ラミネート等が例示できる。
その後、このフォトレジストに対し、光を照射する。ここで、光の照射方法としては、全面露光（孔１１１の上方から半導体基板１１に対し垂直に光を照射する方法）あるいは斜め露光（孔１１１の上方から半導体基板１１に対し斜めに光を照射する方法）が例示できる。 Next, a seed layer 121 is formed inside the hole 111.
Examples of the method for forming the seed layer 121 include sputtering, vapor deposition, and the like.
Next, a photoresist is applied to the entire back surface of the semiconductor substrate 11 and the entire bottom surface 111 A and side surface 111 B of the hole 111. Examples of the method for applying the photoresist include spin coating, printing, and laminating.
Thereafter, the photoresist is irradiated with light. Here, as the light irradiation method, the entire surface exposure (a method of irradiating light perpendicularly to the semiconductor substrate 11 from above the hole 111) or the oblique exposure (the light is irradiated obliquely to the semiconductor substrate 11 from above the hole 111). Method).

このとき孔１１１の底面１１１Ａおよび孔１１１の側面１１１Ｂのうち所定の高さ位置までの領域までは、光が届きにくい。そのため、露光量、露光時間等の条件を調整することにより、フォトレジストのうち、孔１１１の底面１１１Ａおよび孔１１１の側面１１１Ｂのうち所定の高さ位置までの領域までを覆う部分は、露光されず、現像を行った際に、フォトレジストが選択的に残ることとなる。
すなわち、現像を行うと、半導体基板１１の裏面全面および、孔１１１の側面１１１Ｂのうち、孔１１１の半導体基板１１の裏面側の開口側から孔１１１の深さ方向に沿った所定の位置までの領域を覆うフォトレジストが選択的に除去され、シード層が露出することとなる。
シード層のうち、露出したシード層をエッチングにより選択的に除去する。その後、フォトレジストを除去する。これにより図３（Ａ）に示すようなシード層１２１が得られるとともに、未被覆領域１１１Ｂ１が形成されることとなる。 At this time, it is difficult for light to reach the region up to a predetermined height position on the bottom surface 111A of the hole 111 and the side surface 111B of the hole 111. Therefore, by adjusting the conditions such as the exposure amount and the exposure time, the portion of the photoresist covering the area up to the predetermined height position of the bottom surface 111A of the hole 111 and the side surface 111B of the hole 111 is exposed. First, when development is performed, the photoresist remains selectively.
That is, when development is performed, the entire back surface of the semiconductor substrate 11 and the side surface 111B of the hole 111 from the opening side of the hole 111 on the back surface side of the semiconductor substrate 11 to a predetermined position along the depth direction of the hole 111. The photoresist covering the region is selectively removed, exposing the seed layer.
Of the seed layer, the exposed seed layer is selectively removed by etching. Thereafter, the photoresist is removed. As a result, a seed layer 121 as shown in FIG. 3A is obtained, and an uncovered region 111B1 is formed.

次に、図３（Ｂ）に示すように、めっき層１２２を形成する。
孔１１１の内部を充填するように、無電解めっき法により、めっき層１２２を形成する。
なお、シード層１２１がＣｕの場合は、Pd触媒処理によりＣｕ上のみにＰｄ層を形成しておき、無電解めっき法でＣｕまたはＮｉを析出させることが好ましい。
また、シード層１２１がＡｌの場合は、ジンケート処理によりＺｎ層を形成しておき、無電解めっき法でＮｉを析出させることがこのましい。
ここで、孔１１１の開口付近には、未被覆領域１１１Ｂ１が形成されており、シード層１２１が設けられていないが、めっき層１２２は孔１１１の開口まで成長する。このとき、未被覆領域１１１Ｂ１からは、直接、めっき層１２２は成長しない。
なお、めっき層１２２は、孔１１１の開口から突出しないように形成するが、これは、めっき層１２２のめっき時間、めっき温度等を調整することで、可能となる。 Next, as shown in FIG. 3B, a plating layer 122 is formed.
A plating layer 122 is formed by electroless plating so as to fill the inside of the hole 111.
In addition, when the seed layer 121 is Cu, it is preferable to form a Pd layer only on Cu by Pd catalyst treatment and to deposit Cu or Ni by an electroless plating method.
Moreover, when the seed layer 121 is Al, it is preferable to form a Zn layer by a zincate process and to deposit Ni by an electroless plating method.
Here, an uncovered region 111 B 1 is formed near the opening of the hole 111, and the seed layer 121 is not provided, but the plating layer 122 grows to the opening of the hole 111. At this time, the plating layer 122 does not grow directly from the uncovered region 111B1.
The plating layer 122 is formed so as not to protrude from the opening of the hole 111. This can be achieved by adjusting the plating time, the plating temperature, and the like of the plating layer 122.

その後、めっき層１２２上に、はんだディッピング法、はんだペースト印刷法、はんだ堆積法等によって、バンプ１２３を形成する。
以上のような工程により、図１に示される半導体装置１を得ることができる。 Thereafter, bumps 123 are formed on the plating layer 122 by a solder dipping method, a solder paste printing method, a solder deposition method, or the like.
Through the steps as described above, the semiconductor device 1 shown in FIG. 1 can be obtained.

以下に、本実施形態の作用効果について説明する。
本実施形態においては、図１に示すように、孔１１１の側面のうち、半導体基板１１の裏面側の開口から、この開口と孔１１１の底面１１１Ａとの間の所定の位置までの領域は、シード層１２１により覆われていない未被覆領域１１１Ｂ１とされている。
未被覆領域１１１Ｂ１がなく、側面１１１Ｂ全面がシード層１２１で覆われている場合には、図９に示すように、孔の開口がめっき層１２２で埋まってしまい、孔内部に大きなボイドＢが発生してしまう。これは、孔の開口付近では、めっき液の交換が頻繁に行われるため、孔の開口付近のめっき成長が孔の内部のめっき成長に比べて速くなるからである。
これに対し、本実施形態では、未被覆領域１１１Ｂ１を設けているため、孔１１１の開口付近でめっき液の交換が頻繁に行われても、孔１１１の開口部分に直接めっき層１２２が析出することがないので、孔１１１内にボイドが形成された状態で、孔１１１の開口付近がめっき層１２２で埋まってしまうことを防止できる。 Below, the effect of this embodiment is demonstrated.
In the present embodiment, as shown in FIG. 1, of the side surface of the hole 111, the region from the opening on the back surface side of the semiconductor substrate 11 to a predetermined position between the opening and the bottom surface 111 A of the hole 111 is The uncovered region 111B1 is not covered with the seed layer 121.
When there is no uncovered region 111B1 and the entire side surface 111B is covered with the seed layer 121, as shown in FIG. 9, the opening of the hole is filled with the plating layer 122, and a large void B is generated inside the hole. Resulting in. This is because the plating solution is frequently exchanged near the opening of the hole, so that the plating growth near the opening of the hole is faster than the plating growth inside the hole.
On the other hand, in the present embodiment, since the uncovered region 111B1 is provided, the plating layer 122 is deposited directly on the opening portion of the hole 111 even if the plating solution is frequently replaced near the opening of the hole 111. Therefore, it is possible to prevent the vicinity of the opening of the hole 111 from being filled with the plating layer 122 in a state where the void is formed in the hole 111.

また、本実施形態では、孔１１１の底面１１１Ａおよび側面１１１Ｂの一部にシード層１２１が形成されているので、孔１１１の底面１１１Ａにのみシード層を形成する場合にくらべ、めっき層１２２を速く形成することができる。これにより、貫通電極１２の形成時間を短縮することができる。 In this embodiment, since the seed layer 121 is formed on part of the bottom surface 111A and the side surface 111B of the hole 111, the plating layer 122 is made faster than when the seed layer is formed only on the bottom surface 111A of the hole 111. Can be formed. Thereby, the formation time of the penetration electrode 12 can be shortened.

また、孔の側面全面をシード層で覆ってしまうと、めっき層は等方的に成長するため、図９に示したように、孔から大きく突出することとなる。そのため、バンプを形成する前段で、ＣＭＰ等による平坦化処理を行う必要がある。
これに対し、本実施形態では、シード層１２１により覆われていない未被覆領域１１１Ｂ１を形成しているため、めっき層１２２が孔１１１から突出する前にめっき層１２２の成長を止め、孔１１１からめっき層１２２が突出してしまうことを防止することができる。
これにより、CMP等の平坦化処理が不要となるため、半導体装置１の製造にかかるコストの低減を図ることができる。 Further, if the entire side surface of the hole is covered with the seed layer, the plating layer grows isotropically, so that it largely protrudes from the hole as shown in FIG. Therefore, it is necessary to perform a planarization process by CMP or the like before the bump is formed.
In contrast, in this embodiment, since the uncovered region 111B1 that is not covered with the seed layer 121 is formed, the growth of the plating layer 122 is stopped before the plating layer 122 protrudes from the hole 111, and the It can prevent that the plating layer 122 protrudes.
This eliminates the need for a planarization process such as CMP, so that the cost for manufacturing the semiconductor device 1 can be reduced.

また、本実施形態では、孔１１１の開口径をＬ（図１参照）とした場合、孔１１１の開口から孔１１１の底面１１１Ａに向かってＬ／１０以上の領域を未被覆領域１１１Ｂ１としている。
これにより、めっき層１２２が孔１１１の開口から突出してしまうことを容易に防止できる。すなわち、未被覆領域１１１Ｂ１がＬ／１０未満である場合には、めっき層１２２が孔１１１の開口から突出しないように、めっき層１２２を精度よく形成しなければならないが、Ｌ／１０以上とすることで、めっき層１２２をより緩やかな条件で成長させることができる。
また、未被覆領域１１１Ｂ１をＬ／１０未満とし、めっき層１２２が孔１１１の開口から突出しないようにした場合には、シード層１２１上に形成されるめっき層１２２の厚みが薄くなる。そのため、バンプ１２３を形成する際のめっき層１２２のはんだによる食われに対して、十分な耐性がないおそれがある。
これに対し、本実施形態では、未被覆領域１１１Ｂ１をＬ／１０以上としているので、シード層１２１上に形成されるめっき層１２２の厚みを確保することができ、バンプ１２３を形成する際のはんだによる食われに対して、めっき層１２２の耐性を十分なものとすることができる。 Further, in this embodiment, when the opening diameter of the hole 111 is L (see FIG. 1), an area of L / 10 or more from the opening of the hole 111 toward the bottom surface 111A of the hole 111 is defined as an uncovered area 111B1.
Thereby, it can prevent easily that the plating layer 122 protrudes from opening of the hole 111. FIG. That is, when the uncovered region 111B1 is less than L / 10, the plating layer 122 must be accurately formed so that the plating layer 122 does not protrude from the opening of the hole 111. Thus, the plating layer 122 can be grown under milder conditions.
In addition, when the uncovered region 111B1 is less than L / 10 and the plating layer 122 does not protrude from the opening of the hole 111, the thickness of the plating layer 122 formed on the seed layer 121 becomes thin. Therefore, there is a possibility that the plating layer 122 is not sufficiently resistant to the erosion by the solder when the bump 123 is formed.
On the other hand, in the present embodiment, since the uncovered region 111B1 is set to L / 10 or more, the thickness of the plating layer 122 formed on the seed layer 121 can be ensured, and the solder for forming the bump 123 can be secured. The resistance of the plating layer 122 can be made sufficient against the erosion caused by.

さらに、本実施形態では、孔１１１の開口径をＬとした場合、孔１１１の開口から孔１１１の底面１１１Ａに向かってＬ／２以上の領域を未被覆領域１１１Ｂ１とすることもできる。
この場合には、めっき層１２２は、孔１１１の側面１１１Ｂから中心に向かってＬ／２の距離だけ成長した時点で中心部まで充填される。また、めっき層１２２は、等方的に成長するため、シード層１２１上端からも、孔１１１の開口へ向かってＬ／２の距離だけ成長する。以上より、開口側から孔１１１の深さ方向に沿ってＬ／２以上の領域を未被覆領域１１１Ｂ１とすれば、めっき層１２２中のボイド量を最小限に抑え、さらに、めっき層１２２を、孔１１１の開口よりも凸形状にならないように制御できる。 Furthermore, in this embodiment, when the opening diameter of the hole 111 is L, a region of L / 2 or more from the opening of the hole 111 toward the bottom surface 111A of the hole 111 can be set as the uncovered region 111B1.
In this case, the plating layer 122 is filled up to the center when growing from the side surface 111B of the hole 111 toward the center by a distance of L / 2. Further, since the plating layer 122 isotropically grows, the plating layer 122 also grows from the upper end of the seed layer 121 by a distance L / 2 toward the opening of the hole 111. From the above, if the region of L / 2 or more along the depth direction of the hole 111 from the opening side is the uncovered region 111B1, the amount of voids in the plating layer 122 is minimized, and the plating layer 122 It can be controlled so that it does not become more convex than the opening of the hole 111.

（第二実施形態）
図４を参照して、本発明の第二実施形態について説明する。
前記実施形態では、半導体装置１の孔１１１の径は、半導体基板１１の裏面側から表面側まで略一定であり、孔１１１の形状は、いわゆるストレート形状であった。
これに対し、本実施形態では、図４（Ａ）、（Ｂ）に示すように、孔２１１の側面２１１Ｂは、孔２１１の外側に向かって突出している。孔２１１の形状は、いわゆるボウイング形状である。本実施形態では、孔２１１の側面２１１Ｂは孔２１１の外側に向かって円弧状に突出している。
孔２１１の径は、孔２１１の深さ方向の略中央部分で最も大きくなっており、孔２１１の半導体基板１１表面側の開口と、半導体基板１１裏面側の開口とは径が略等しくなっている。
その他の点においては、本実施形態の半導体装置２と、半導体装置１とは同じである。
このような半導体装置２は、図４（Ａ）、（Ｂ）に示すように、第一実施形態の半導体装置１と同様の方法で製造することができる。
なお、図４（Ａ）は、シード層１２１を形成した工程を示すものであり、図４（Ｂ）は、完成した状態の半導体装置２を示すものである。
孔２１１をボウイング形状に形成する際には、孔２１１をドライエッチングで形成する際に、イオンの直進性を低下させ、散乱性を向上させて、半導体基板１１の厚み方向と、基板面内方向とにエッチングが進むようにすればよい。具体的には、ドライエッチングを行う際に、真空度を下げるとともに、温度を上げ、エッチング条件を適宜調整すればよい。 (Second embodiment)
A second embodiment of the present invention will be described with reference to FIG.
In the embodiment, the diameter of the hole 111 of the semiconductor device 1 is substantially constant from the back surface side to the front surface side of the semiconductor substrate 11, and the shape of the hole 111 is a so-called straight shape.
On the other hand, in this embodiment, as shown in FIGS. 4A and 4B, the side surface 211 B of the hole 211 protrudes toward the outside of the hole 211. The shape of the hole 211 is a so-called bowing shape. In the present embodiment, the side surface 211B of the hole 211 protrudes in an arc shape toward the outside of the hole 211.
The diameter of the hole 211 is largest at a substantially central portion in the depth direction of the hole 211, and the opening of the hole 211 on the front surface side of the semiconductor substrate 11 and the opening on the back surface side of the semiconductor substrate 11 are substantially equal. Yes.
In other respects, the semiconductor device 2 of this embodiment and the semiconductor device 1 are the same.
Such a semiconductor device 2 can be manufactured by a method similar to that of the semiconductor device 1 of the first embodiment, as shown in FIGS.
4A shows the process of forming the seed layer 121, and FIG. 4B shows the semiconductor device 2 in a completed state.
When the hole 211 is formed in a bowing shape, when the hole 211 is formed by dry etching, the straightness of ions is reduced and the scattering property is improved, so that the thickness direction of the semiconductor substrate 11 and the substrate in-plane direction are reduced. Then, the etching may proceed. Specifically, when dry etching is performed, the degree of vacuum is lowered, the temperature is raised, and etching conditions may be adjusted as appropriate.

このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、孔２１１がボウイング形状であるため、めっき層１２２が孔２１１から抜けてしまうことを防止できる。
めっき層１２２と、シード層１２１が設けられていない未被覆領域１１１Ｂ１との密着性は良好でない。そのため、貫通電極１２に引っ張る力が加わったり、半導体基板１１が変形して、貫通電極１２に力が加わったりした場合に、めっき層１２２が孔２１１から抜けやすくなる。しかしながら、本実施形態では、孔２１１が開口の径が深さ方向の中心部の径よりも小さいボウイング形状となっているのでめっき層１２２の抜けを確実に防止できる。 According to the present embodiment as described above, the same effects as those of the above-described embodiment can be obtained, and the following effects can be obtained.
In the present embodiment, since the hole 211 has a bow shape, the plating layer 122 can be prevented from coming out of the hole 211.
The adhesion between the plating layer 122 and the uncovered region 111B1 where the seed layer 121 is not provided is not good. Therefore, when a pulling force is applied to the through electrode 12 or the semiconductor substrate 11 is deformed and a force is applied to the through electrode 12, the plating layer 122 is easily removed from the hole 211. However, in this embodiment, since the hole 211 has a bowing shape in which the diameter of the opening is smaller than the diameter of the central portion in the depth direction, the plating layer 122 can be reliably prevented from coming off.

また、孔２１１の形状をボウイング形状とすることで、第一実施形態のようにストレート形状の孔１１１を形成する場合にくらべ、半導体基板１１のエッチング条件を緩和することができる。すなわち、孔２１１をボウイング形状とすることで、孔２１１の形成が容易となる。 In addition, by making the shape of the hole 211 a bowing shape, the etching conditions of the semiconductor substrate 11 can be relaxed compared to the case where the straight hole 111 is formed as in the first embodiment. That is, by forming the hole 211 in a bowing shape, the formation of the hole 211 is facilitated.

（第三実施形態）
図５を参照して、本発明の第三実施形態について説明する。
本実施形態では、半導体基板１１の孔３１１の側面３１１Ｂには、孔３１１の周方向に沿ったリング状の溝３１１Ｃが複数形成されている。
また、第一および第二実施形態では、シード層１２１が孔１１１の側面１１１Ｂおよび底面１１１Ａに対し連続的に設けられていたが、本実施形態のシード層３２１は、孔３１１の側面３１１Ｂに対し、間欠的に設けられている。その他の点は、第一実施形態と同様である。 (Third embodiment)
A third embodiment of the present invention will be described with reference to FIG.
In the present embodiment, a plurality of ring-shaped grooves 311 C along the circumferential direction of the hole 311 are formed on the side surface 311 B of the hole 311 of the semiconductor substrate 11.
In the first and second embodiments, the seed layer 121 is continuously provided on the side surface 111B and the bottom surface 111A of the hole 111. However, the seed layer 321 of the present embodiment is formed on the side surface 311B of the hole 311. , Provided intermittently. Other points are the same as in the first embodiment.

以下に、本実施形態の半導体装置３について詳細に説明する。
図５（Ｄ）に示すように、半導体基板１１の孔３１１はいわゆるスキャロップ形状となっている。溝３１１Ｃの側面は略円弧状に湾曲している。溝３１１Ｃは隙間なく配列されており、複数、たとえば、４本設けられている。
この複数の溝３１１Ｃの全面を覆うように絶縁膜１５が設けられている。 Hereinafter, the semiconductor device 3 of the present embodiment will be described in detail.
As shown in FIG. 5D, the hole 311 of the semiconductor substrate 11 has a so-called scallop shape. The side surface of the groove 311C is curved in a substantially arc shape. The grooves 311C are arranged without gaps, and a plurality of, for example, four grooves are provided.
An insulating film 15 is provided so as to cover the entire surface of the plurality of grooves 311C.

本実施形態の貫通電極３２は、前記実施形態と同様のバンプ１２３と、めっき層１２２と、シード層３２１とを備える。
シード層３２１は、孔３１１の底面全面および、側面３１１Ｂの一部を覆うように設けられている。
具体的には、シード層３２１は、孔３１１の底面全面および、溝３１１Ｃのうち、孔３１１の底面１１１Ａ側の部分（たとえば、溝３１１Ｃを構成する面のうち、底面１１１Ａ側から２／３以下の領域）のみを覆う。シード層３２１は、孔３１１の側面３１１Ｂに対し、間欠的に設けられているのである。
また、シード層３２１は、全ての溝３１１Ｃ上に設けられているのではなく、複数の溝３１１Ｃのうち、孔３１１の開口と孔３１１の底面１１１Ａとの中心部分近傍の溝３１１Ｃ上のみに設けられている。本実施形態では、シード層３２１は、半導体基板１１の裏面側から２番目の溝３１１Ｃと、３番目の溝３１１Ｃの孔３１１の底面側の部分を覆っている。
換言すると、本実施形態では、孔３１１の側面３１１Ｂのうち、半導体基板１１裏面側の開口から、開口と孔３１１の底面１１１Ａとの間の所定の位置までの領域（第一番目の溝３１１Ｃの表面および第二番目の溝３１１Ｃの開口側の部分）がシード層３２１により覆われていない未被覆領域３１１Ｂ１となっている。これに加え、第三番目の溝３１１Ｃの開口側の部分と、第四番目の溝３１１Ｃの表面略全面も、シード層３２１により覆われていない未被覆領域となっている。従って、本実施形態では、複数の未被覆領域が点在して設けられていることとなる。
なお、シード層３２１は、前記各実施形態のシード層１２１と同様の材料で構成される。 The through electrode 32 of this embodiment includes a bump 123, a plating layer 122, and a seed layer 321 similar to those of the above embodiment.
The seed layer 321 is provided so as to cover the entire bottom surface of the hole 311 and part of the side surface 311B.
Specifically, the seed layer 321 includes the entire bottom surface of the hole 311 and a portion of the groove 311C on the bottom surface 111A side of the hole 311 (for example, 2/3 or less from the bottom surface 111A side of the surface constituting the groove 311C). Only area). The seed layer 321 is provided intermittently with respect to the side surface 311 B of the hole 311.
In addition, the seed layer 321 is not provided on all the grooves 311C, but is provided only on the groove 311C in the vicinity of the central portion between the opening of the hole 311 and the bottom surface 111A of the hole 311 among the plurality of grooves 311C. It has been. In the present embodiment, the seed layer 321 covers the second groove 311C from the back surface side of the semiconductor substrate 11 and the bottom surface side portion of the hole 311 of the third groove 311C.
In other words, in the present embodiment, the region (the first groove 311C of the first groove 311C) from the opening on the back surface side of the semiconductor substrate 11 to the predetermined position between the opening and the bottom surface 111A of the hole 311 in the side surface 311B of the hole 311. The surface and the opening side portion of the second groove 311C) are uncovered regions 311B1 that are not covered by the seed layer 321. In addition, the opening-side portion of the third groove 311C and the substantially entire surface of the fourth groove 311C are also uncovered regions that are not covered by the seed layer 321. Therefore, in this embodiment, a plurality of uncovered regions are provided in a scattered manner.
The seed layer 321 is made of the same material as that of the seed layer 121 of each embodiment.

次に、図５を参照して、本実施形態の半導体装置３の製造方法について説明する。
半導体基板１１に孔３１１を形成する。この孔３１１はいわゆるボッシュ法により形成することができる。
具体的には、まず、配線層１３、電極プラグ１６、電極１４が設けられた半導体基板１１上に開口が形成されたマスクを設ける。そして、ドライエッチングにより、第一番目の溝３１１Ｃを形成する（図５（Ａ））。
次に、図５（Ｂ）に示すように、第一番目の溝３１１Ｃを覆うように、保護膜３８を形成する。保護膜３８は、フッ化物であり、フッ素系のハロゲンガス等を供給することで形成される。
次に、再度ドライエッチングを行うことで、第二番目の溝３１１Ｃを形成する。その後、第二番目の溝３１１Ｃを覆うように、保護膜３８（不図示）を形成する。このような操作を繰り返すことで、複数の溝３１１Ｃが完成する。
次に、保護膜３８を洗浄により除去し、溝３１１Ｃの表面を露出させる。
その後、前記実施形態と同様に絶縁膜１５を設ける。 Next, with reference to FIG. 5, the manufacturing method of the semiconductor device 3 of this embodiment is demonstrated.
A hole 311 is formed in the semiconductor substrate 11. This hole 311 can be formed by a so-called Bosch method.
Specifically, first, a mask having an opening is provided on the semiconductor substrate 11 provided with the wiring layer 13, the electrode plug 16, and the electrode 14. Then, the first groove 311C is formed by dry etching (FIG. 5A).
Next, as shown in FIG. 5B, a protective film 38 is formed so as to cover the first groove 311C. The protective film 38 is a fluoride, and is formed by supplying a fluorine-based halogen gas or the like.
Next, dry etching is performed again to form the second groove 311C. Thereafter, a protective film 38 (not shown) is formed so as to cover the second groove 311C. By repeating such an operation, a plurality of grooves 311C are completed.
Next, the protective film 38 is removed by washing to expose the surface of the groove 311C.
Thereafter, an insulating film 15 is provided in the same manner as in the above embodiment.

次に、シード層３２１をスパッタ法により形成する。スパッタ法を用いた場合、孔３１１の半導体基板１１裏面側の開口から見て影となる部分は膜が形成されない。
従って、図５（Ｃ）に示すように、孔３１１の底面と、溝３１１Ｃのうち孔３１１の開口側からみえる部分にのみシード層３２１が形成されることとなる。
その後、前記各実施形態と同様の方法でめっき層１２２、バンプ１２３を設ける。
以上の工程により、図５（Ｄ）に示すような半導体装置５が得られる。なお、本実施形態では、フォトレジストを使用せずに、孔３１１の底面と、溝３１１Ｃのうち孔３１１の開口側からみえる部分にのみシード層３２１を形成したが、シード層３２１の形成方法は、このような方法に限られない。第一実施形態、第二実施形態と同様に、孔３１１の側面全面にシード層を形成し、その後、フォトレジストを塗布する。次に、光を照射して孔の側面の所定の高さ位置までフォトレジストを選択的に残す。そして、このフォトレジストをマスクとして未被覆領域のシード層をエッチングすることにより、シード層３２１を形成してもよい。
だたし、本実施形態のように、フォトレジストを使用せずに、孔３１１の底面と、溝３１１Ｃのうち孔３１１の開口側からみえる部分にのみシード層３２１を形成することで、シード層３２１を簡便に形成することができる。 Next, the seed layer 321 is formed by a sputtering method. When the sputtering method is used, a film is not formed in a portion that becomes a shadow when viewed from the opening on the back surface side of the semiconductor substrate 11 in the hole 311.
Therefore, as shown in FIG. 5C, the seed layer 321 is formed only on the bottom surface of the hole 311 and the portion of the groove 311C seen from the opening side of the hole 311.
Thereafter, the plating layer 122 and the bump 123 are provided by the same method as in the above embodiments.
Through the above steps, a semiconductor device 5 as shown in FIG. 5D is obtained. In this embodiment, the seed layer 321 is formed only on the bottom surface of the hole 311 and the portion of the groove 311C that can be seen from the opening side of the hole 311 without using a photoresist. It is not limited to such a method. As in the first embodiment and the second embodiment, a seed layer is formed on the entire side surface of the hole 311 and then a photoresist is applied. Next, light is irradiated to selectively leave the photoresist to a predetermined height position on the side surface of the hole. Then, the seed layer 321 may be formed by etching the seed layer in the uncovered region using this photoresist as a mask.
However, as in this embodiment, the seed layer 321 is formed only on the bottom surface of the hole 311 and the portion of the groove 311C that can be seen from the opening side of the hole 311 without using a photoresist. 321 can be easily formed.

このような本実施形態によれば、前記各実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、孔３１１の形状がスキャロップ形状となっているので、めっき層１２２の抜けを防止できる。特に、本実施形態では、シード層３２１が断続的に設けられているため、めっき層１２２の孔３１１に対する密着性が低くなるが、孔３１１の形状をスキャロップ形状としているので、めっき層１２２の抜けを効果的に防止できる。 According to this embodiment, the same effects as those of the above-described embodiments can be obtained, and the following effects can be obtained.
In this embodiment, since the shape of the hole 311 is a scallop shape, the plating layer 122 can be prevented from coming off. In particular, in this embodiment, since the seed layer 321 is intermittently provided, the adhesion of the plating layer 122 to the hole 311 is lowered, but the shape of the hole 311 is a scalloped shape, so that the plating layer 122 is not removed. Can be effectively prevented.

さらに、本実施形態では、シード層３２１は、溝３１１Ｃのうち、孔３１１の底面側の部分のみを覆うように孔３１１の側面３１１Ｂに対し、間欠的に設けられている。
このようにシード層３２１を間欠的に設けることで、連続したシード層を形成する場合に比べて、シード層３２１で発生する内部応力を低減させることができる。シード層で大きな内部応力が発生した場合、半導体基板１１にクラックが発生することがあるが、本実施形態では、シード層３２１で発生する内部応力を低減させることができるので、半導体基板１１でのクラックの発生を確実に抑制することができる。 Further, in the present embodiment, the seed layer 321 is provided intermittently on the side surface 311B of the hole 311 so as to cover only the portion of the groove 311C on the bottom surface side of the hole 311.
Thus, by providing the seed layer 321 intermittently, the internal stress generated in the seed layer 321 can be reduced as compared with the case where a continuous seed layer is formed. When a large internal stress is generated in the seed layer, a crack may occur in the semiconductor substrate 11. In this embodiment, the internal stress generated in the seed layer 321 can be reduced. The occurrence of cracks can be reliably suppressed.

また、孔３１１をスキャロップ形状とし、孔３１１の側面３１１Ｂに対し連続的にシード層を形成してしまうと、めっき層にボイドが発生する可能性がある。めっき層は、シード層の形状を保ったまま、成長するため、孔３１１の側面３１１Ｂに対し連続的にシード層を形成してしまうと、めっき層にボイドが発生してしまうことがあると考えられるのである。
これに対し、本実施形態のように、孔３１１をスキャロップ形状とし、孔３１１の側面３１１Ｂに対し、シード層３２１を間欠的に設けることで、めっき層１２２中でのボイドの発生を抑制することができる。 Further, if the hole 311 is formed in a scallop shape and the seed layer is continuously formed on the side surface 311B of the hole 311, a void may be generated in the plating layer. Since the plating layer grows while maintaining the shape of the seed layer, if the seed layer is continuously formed on the side surface 311B of the hole 311, it is considered that voids may be generated in the plating layer. It is done.
On the other hand, as in this embodiment, the hole 311 is formed into a scallop shape, and the seed layer 321 is intermittently provided on the side surface 311B of the hole 311, thereby suppressing generation of voids in the plating layer 122. Can do.

（第四実施形態）
図６を参照して、本発明の第四実施形態について説明する。
第一乃至第三実施形態では、めっき層１２２の表面は、孔１１１，２１１，３１１の開口の位置と略一致していたのに対し、本実施形態の半導体装置４では、図６（Ｂ）に示すように、めっき層４２２の表面が孔１１１の開口よりも孔１１１の内部側に存在する。
めっき層４２２は、未被覆領域１１１Ｂ１の全面を覆っておらず、未被覆領域１１１Ｂ１のうち、シード層１２１上の位置から、シード層１２１と孔１１１の半導体基板１１裏面側の開口との間の途中位置までを覆っている。
なお、めっき層４２２とめっき層１２２とは同様の材料で構成される。
他の点は、第一実施形態と同様である。
このような本実施形態では、図６（Ａ）に示すように、めっき層４２２を形成する際に、孔１１１の内部側でめっき層４２２の成長を止めればよい。
このような本実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
めっき層４２２の成長にばらつきがあっても、バンプ１２３により貫通電極４２の高さを容易に揃えることができる。 (Fourth embodiment)
A fourth embodiment of the present invention will be described with reference to FIG.
In the first to third embodiments, the surface of the plating layer 122 substantially coincides with the positions of the openings of the holes 1111, 211, and 311. On the other hand, in the semiconductor device 4 of this embodiment, FIG. As shown in FIG. 6, the surface of the plating layer 422 exists on the inner side of the hole 111 than the opening of the hole 111.
The plating layer 422 does not cover the entire surface of the uncovered region 111B1, and from the position on the seed layer 121 in the uncovered region 111B1, between the seed layer 121 and the opening on the back surface side of the semiconductor substrate 11 of the hole 111. It covers up to the middle position.
Note that the plating layer 422 and the plating layer 122 are made of the same material.
Other points are the same as in the first embodiment.
In this embodiment, as shown in FIG. 6A, when the plating layer 422 is formed, the growth of the plating layer 422 may be stopped on the inner side of the hole 111.
According to such this embodiment, the same effect as 1st embodiment can be produced, and the following effect can be produced.
Even if the growth of the plating layer 422 varies, the bumps 123 can easily align the heights of the through electrodes 42.

（第五実施形態）
図７を参照して、本発明の第五実施形態について説明する。
第一乃至第四実施形態では、めっき層１２２，４２２は、孔１１１，２１１，３１１の内部を埋め込むように柱状に設けられていた。
これに対し、本実施形態では、図７に示すように、めっき層５２２は、膜状となっている。
本実施形態の貫通電極５２は、シード層１２１と、めっき層５２２と、はんだ５２３とを備える。本実施形態の半導体装置５は、貫通電極５２の構造が異なる点以外は、第一実施形態の半導体装置１と同じである。
めっき層５２２は、シード層１２１を覆うとともに、未被覆領域１１１Ｂ１のうち、シード層１２１上の位置から、シード層１２１と孔１１１の開口との間の途中位置までを覆っている。めっき層５２２の内側の空隙には、導電材料であるはんだ５２３が埋め込まれている。
このはんだ５２３は、めっき層５２２の内側に配置された柱状部と、この柱状部上に設けられ孔１１１の開口から突出した突出部とを備える。
このような半導体装置５は、めっき層５２２を形成する時間を短くすることにより、第一実施形態と同様の方法で製造することができる。
具体的には、図７（Ａ）に示すようにシード層１２１を形成した後、図７（Ｂ）に示すように、シード層１２１上に膜状のめっき層５２２を形成する。
その後、図７（Ｃ）に示すように、めっき層５２２の内側の空隙を埋め込むように、はんだ５２３を設ける。はんだ５２３は、はんだディッピング法、はんだ堆積法等により設けることができる。 (Fifth embodiment)
A fifth embodiment of the present invention will be described with reference to FIG.
In the first to fourth embodiments, the plating layers 122 and 422 are provided in a column shape so as to embed the holes 111, 211, and 311.
On the other hand, in this embodiment, as shown in FIG. 7, the plating layer 522 has a film shape.
The through electrode 52 of this embodiment includes a seed layer 121, a plating layer 522, and solder 523. The semiconductor device 5 of this embodiment is the same as the semiconductor device 1 of the first embodiment except that the structure of the through electrode 52 is different.
The plating layer 522 covers the seed layer 121 and covers the uncovered region 111 B 1 from a position on the seed layer 121 to an intermediate position between the seed layer 121 and the opening of the hole 111. Solder 523, which is a conductive material, is embedded in the void inside the plating layer 522.
The solder 523 includes a columnar portion disposed inside the plating layer 522 and a protruding portion provided on the columnar portion and protruding from the opening of the hole 111.
Such a semiconductor device 5 can be manufactured by the same method as the first embodiment by shortening the time for forming the plating layer 522.
Specifically, after forming the seed layer 121 as shown in FIG. 7A, a film-like plating layer 522 is formed on the seed layer 121 as shown in FIG. 7B.
Thereafter, as shown in FIG. 7C, solder 523 is provided so as to fill the voids inside the plating layer 522. The solder 523 can be provided by a solder dipping method, a solder deposition method, or the like.

このような本実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、めっき層５２２を膜状に設けているため、めっき層５２２の成長に時間を要しない。 According to such this embodiment, the same effect as 1st embodiment can be produced, and the following effect can be produced.
In this embodiment, since the plating layer 522 is provided in a film shape, it does not take time to grow the plating layer 522.

（第六実施形態）
図８を参照して、本発明の第六実施形態について説明する。
第一乃至第五実施形態では、めっき層１２２，４２２，５２２は、孔１１１，２１１，３１１の開口から突出していなかった。これに対し、本実施形態のめっき層６２２は、孔１１１の開口から突出している。
本実施形態の貫通電極６２は、シード層１２１と、めっき層６２２とを備えるものとなる。他の点は、第一実施形態と同様である。
めっき層６２２は、シード層１２１および未被覆領域１１１Ｂ１を覆うとともに、孔１１１の内部を埋め込む柱状部と、この柱状部上に設けられ、孔１１１の開口から突出した突出部とを備える。
突出部上には、Au層等を設けてもよく、また、突出部上にはんだ層を設けてもよい。
このような半導体装置６は、めっき層６２２の成長時間を長くすることにより、第一実施形態と略同様の方法で製造することができる。
なお、本実施形態における絶縁膜のうち、半導体基板１１の裏面上の絶縁膜の膜厚は数１００〜数１０００Å以上あることが好ましいが、孔１１１の側面を覆う絶縁膜の膜厚は、自然酸化膜程度であってもよい。 (Sixth embodiment)
A sixth embodiment of the present invention will be described with reference to FIG.
In the first to fifth embodiments, the plating layers 122, 422, 522 do not protrude from the openings of the holes 111, 211, 311. On the other hand, the plating layer 622 of this embodiment protrudes from the opening of the hole 111.
The through electrode 62 according to this embodiment includes a seed layer 121 and a plating layer 622. Other points are the same as in the first embodiment.
The plating layer 622 includes a columnar portion that covers the seed layer 121 and the uncovered region 111 B 1 and fills the inside of the hole 111, and a protrusion that is provided on the columnar portion and protrudes from the opening of the hole 111.
An Au layer or the like may be provided on the protruding portion, and a solder layer may be provided on the protruding portion.
Such a semiconductor device 6 can be manufactured by substantially the same method as in the first embodiment by increasing the growth time of the plating layer 622.
Of the insulating films in this embodiment, the insulating film on the back surface of the semiconductor substrate 11 preferably has a thickness of several hundreds to several thousands, but the insulating film covering the side surfaces of the holes 111 has a natural thickness. It may be about an oxide film.

このような本実施形態によれば、第一実施形態と略同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、孔１１１の内部を埋め込む柱状部と、この柱状部上に設けられ、孔１１１の開口から突出した突出部とを備えるめっき層６２２が設けられているので、貫通電極６２を形成する際に、はんだバンプを設ける必要がない。これにより、貫通電極６２の形成に必要な製造工程を短縮することができる。 According to the present embodiment as described above, substantially the same effects as those of the first embodiment can be achieved, and the following effects can be achieved.
In the present embodiment, the through electrode 62 is formed because the plating layer 622 is provided that includes a columnar portion that embeds the inside of the hole 111 and a protruding portion that is provided on the columnar portion and protrudes from the opening of the hole 111. When doing so, it is not necessary to provide solder bumps. Thereby, a manufacturing process required for formation of the penetration electrode 62 can be shortened.

なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記各実施形態では、孔１１１、２１１，３１１の開口の径をＬとした場合、開口側から孔の深さ方向に沿ってＬ／１０以上の位置までの領域を未被覆領域１１１Ｂ１としたが、これに限られるものではない。
さらに、前記各実施形態では、絶縁膜１５上に直接シード層１２１，３２１を形成したが、これに限らず、絶縁膜を覆うバリア膜を設け、バリア膜上にシード層１２１，３２１を直接形成してもよい。 It should be noted that the present invention is not limited to the above-described embodiments, and modifications, improvements, and the like within the scope that can achieve the object of the present invention are included in the present invention.
For example, in each of the above embodiments, when the diameter of the openings of the holes 111, 211, and 311 is L, an area from the opening side to the position of L / 10 or more along the depth direction of the hole is referred to as an uncovered area 111B1. However, it is not limited to this.
Further, in each of the above embodiments, the seed layers 121 and 321 are directly formed on the insulating film 15. However, the present invention is not limited thereto, and a barrier film that covers the insulating film is provided, and the seed layers 121 and 321 are directly formed on the barrier film. May be.

また、第二実施形態では、孔２１１の底面１１１Ａおよび側面２１１Ｂの全面を覆うようにシード層１２１を形成した後、シード層上にフォトレジストを設け、シード層の一部をエッチングにより除去したが、シード層１２１の形成方法は、これに限られない。たとえば、孔２１１の側面２１１Ｂが大きく湾曲しているような場合において、スパッタ法によりシード層１２１を形成すると、シード層１２１は、孔２１１の底面１１１Ａと、孔２１１の側面２１１Ｂのうち、底面１１１Ａ側の部分にのみ形成されることとなる。
従って、このようにしてシード層１２１を形成すればフォトレジストを設ける必要がなく、シード層１２１を簡便に形成することができる。 In the second embodiment, after the seed layer 121 is formed so as to cover the entire bottom surface 111A and side surface 211B of the hole 211, a photoresist is provided on the seed layer, and a part of the seed layer is removed by etching. The method for forming the seed layer 121 is not limited to this. For example, in the case where the side surface 211B of the hole 211 is greatly curved, when the seed layer 121 is formed by sputtering, the seed layer 121 forms the bottom surface 111A of the bottom surface 111A of the hole 211 and the side surface 211B of the hole 211. It is formed only on the side portion.
Therefore, if the seed layer 121 is formed in this way, it is not necessary to provide a photoresist, and the seed layer 121 can be easily formed.

さらに、前記各実施形態では、孔１１１．２１１，３１１の形状を、それぞれいわゆるストレート形状、ボイウング形状、スキャロップ形状としたが、これに限らず、たとえば、孔の形状を孔の径が底面側に向かって小さくなる順テーパ形状、孔の径が開口側から底面側に向かって大きくなる逆テーパ形状としてもよい。
孔の形状を順テーパ形状とすれば、孔の側面にシード層を形成しやすくなる。また、半導体基板に複数の孔を設ける場合に、孔の配列ピッチが狭くても対応することが可能となる。
一方、孔の形状を逆テーパ形状とすれば、めっき層の抜けを確実に防止できる。 Further, in each of the above embodiments, the shapes of the holes 111.211, 311 are so-called straight shape, bowing shape, and scallop shape, respectively. However, the shape of the hole is not limited to this. A forward taper shape that decreases toward the bottom and a reverse taper shape in which the diameter of the hole increases from the opening side toward the bottom surface side may be employed.
If the hole has a forward taper shape, a seed layer can be easily formed on the side surface of the hole. In addition, when a plurality of holes are provided in the semiconductor substrate, it is possible to cope with a narrow arrangement pitch of the holes.
On the other hand, if the hole has a reverse taper shape, the plating layer can be reliably prevented from coming off.

さらに、前記第一実施形態、第二実施形態、第四実施形態〜第六実施形態では、孔１１１，２１１の側面１１１Ｂ，２１１Ｂに対し、連続的に形成されたシード層１２１が設けられていたが、これに限らず、孔１１１，２１１の側面１１１Ｂ、２１１Ｂに対し間欠的にシード層を設けてもよい。
また、前記各実施形態では、孔１１１，２１１，３１１の底面１１１Ａ全面を覆うように、シード層１２１，３２１が設けられていたが、これに限らず、底面１１１Ａの一部にシード層により覆われない領域が形成されていてもよい。
ただし、前記各実施形態のように孔の底面全面を覆うようにシード層を形成した方が、めっき層の成長速度を速めることができるとともに、めっき層の孔からの抜けを確実に防止できる。 Further, in the first embodiment, the second embodiment, and the fourth to sixth embodiments, the seed layer 121 formed continuously is provided on the side surfaces 111B and 211B of the holes 111 and 211. However, the seed layer may be intermittently provided on the side surfaces 111B and 211B of the holes 111 and 211, without being limited thereto.
In each of the above embodiments, the seed layers 121 and 321 are provided so as to cover the entire bottom surface 111A of the holes 1111, 211, and 311. However, the present invention is not limited to this, and a part of the bottom surface 111A is covered with the seed layer. An undisclosed region may be formed.
However, when the seed layer is formed so as to cover the entire bottom surface of the hole as in each of the above embodiments, the growth rate of the plating layer can be increased, and the plating layer can be reliably prevented from coming out of the hole.

また、前記各実施形態では、貫通電極１２，３２，４２，５２，６２は、半導体基板１１を貫通するものであったが、これに限らず、たとえば、半導体基板上に設けられた絶縁性の層を貫通するものであってもよい。
さらには、前記各実施形態では、半導体装置１〜６の半導体基板１１の表面には配線層１３が設けられていたが、配線層はなくてもよい。たとえば、本発明にかかる半導体装置を、半導体チップ間に設置され、半導体チップ同士を電気的に接続するシリコンスペーサとしてもよい。 Moreover, in each said embodiment, although the penetration electrodes 12, 32, 42, 52, 62 penetrated the semiconductor substrate 11, it is not restricted to this, For example, the insulating property provided on the semiconductor substrate It may penetrate the layer.
Furthermore, in each said embodiment, although the wiring layer 13 was provided in the surface of the semiconductor substrate 11 of the semiconductor devices 1-6, a wiring layer does not need to be provided. For example, the semiconductor device according to the present invention may be a silicon spacer that is installed between semiconductor chips and electrically connects the semiconductor chips.

Ｂボイド
１半導体装置
２半導体装置
３半導体装置
４半導体装置
５半導体装置
６半導体装置
１１半導体基板（半導体の層）
１２貫通電極
１３配線層
１４電極
１５絶縁膜
１６電極プラグ
３２貫通電極
３８保護膜
４２貫通電極
５２貫通電極
６２貫通電極
１１１孔
１１１Ａ底面
１１１Ｂ側面
１１１Ｂ１未被覆領域（第１の領域）
１２１シード層
１２２めっき層
１２３バンプ
２１１孔
２１１Ｂ側面
３１１孔
３１１Ｂ側面
３１１Ｃ溝
３２１シード層
４２２めっき層
５２２めっき層
５２３はんだ
６２２めっき層
８００基板
８０１ソース電極
８０２酸化膜
８０３フォトレジスト膜
８０５Ａｕ膜
８０６Ａｕ層
９００シリコン基板
９０１孔
９０２電着絶縁膜
９０３めっき膜
９０４大径プラグ B Void 1 Semiconductor device 2 Semiconductor device 3 Semiconductor device 4 Semiconductor device 5 Semiconductor device 6 Semiconductor device 11 Semiconductor substrate (semiconductor layer)
12 through electrode 13 wiring layer 14 electrode 15 insulating film 16 electrode plug 32 through electrode 38 protective film 42 through electrode 52 through electrode 62 through electrode 111 hole 111A bottom surface 111B side surface 111B1 uncovered region (first region)
121 seed layer 122 plating layer 123 bump 211 hole 211B side face 311 hole 311B side face 311C groove 321 seed layer 422 plating layer 522 plating layer 523 solder 622 plating layer 800 substrate 801 source electrode 802 oxide film 803 photoresist film 805 Au film 806 Au layer 900 Silicon substrate 901 Hole 902 Electrodeposited insulating film 903 Plating film 904 Large diameter plug

Claims

  A semiconductor layer with holes formed therein;
  A semiconductor device comprising a through electrode provided in the hole of the layer,
  The through electrode covers a bottom surface of the hole, and includes a first region from a side surface of the hole to a predetermined position between the opening of the hole and the bottom surface of the hole. A seed layer covering the second region from the predetermined position to the bottom surface of the hole;
  A plating layer;
  A wiring layer provided on the bottom surface of the semiconductor layer and in contact with the bottom surface of the hole;
  An electrode plug provided in the wiring layer and connected to a bottom surface of the through electrode;
  An electrode pad that is provided inside a region overlapping the bottom surface of the through electrode in a plan view on the surface of the wiring layer and connected to the electrode plug;
With
  The plating layer covers the seed layer and at least a part of the first region,
  The diameter of the electrode plug is smaller than the diameter of the bottom surface of the through electrode,
  The electrode plug is a semiconductor device provided inside a region overlapping the electrode pad in plan view.

  The semiconductor device according to claim 1,
  Further comprising a bump connected to the electrode pad;
  The bump is a semiconductor device formed in contact with the electrode pad.

Forming a wiring layer having an electrode plug on the bottom surface of the semiconductor layer;
Forming a hole in the semiconductor layer to the upper surface of the wiring layer, and connecting the hole to the upper surface of the electrode plug; and
Covering the bottom surface of the hole, and uncovering a first region from the opening of the hole to a predetermined position between the opening of the hole and the bottom surface of the hole, of the side surface of the hole, Forming a seed layer covering a second region from a predetermined position to the bottom surface of the hole;
Forming a plating layer covering the seed layer and at least a part of the first region by an electroless plating method ;
Forming an electrode pad connected to the electrode plug inside a region overlapping the bottom surface of the hole in a plan view on the surface of the wiring layer ,
In the hole forming step,
Forming the diameter of the bottom surface of the hole larger than the diameter of the electrode plug;
The method for manufacturing a semiconductor device, wherein the electrode plug is provided inside a region overlapping the electrode pad in plan view .

  In the manufacturing method of the semiconductor device according to claim 3,
  Further comprising forming a bump connected to the electrode pad;
  The method for manufacturing a semiconductor device, wherein the bump is formed in contact with the electrode pad.

In the manufacturing method of the semiconductor device according to claim 3 or 4 ,
In the step of forming the seed layer,
After forming the seed layer covering the bottom and side surfaces of the hole, a region from the opening side of the hole to a predetermined position between the opening of the hole and the bottom surface of the hole is selected from the seed layer A method for manufacturing a semiconductor device, wherein the first region is formed by removing the first region and not covering the seed layer.

In the manufacturing method of the semiconductor device according to claim 3 or 4 ,
In the step of forming the seed layer,
A method of manufacturing a semiconductor device, wherein the seed layer is formed only by a portion visible from the opening of the hole by forming the seed layer by a sputtering method.