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JP5186148B2 - ディジタル制御スイッチング電源装置 - Google Patents

ディジタル制御スイッチング電源装置 Download PDF

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Description

本発明は、出力電圧を目標値の基準電圧に設定するためにディジタル制御スイッチング電源装置、及びそれを備えた情報処理装置に関する。
従来のディジタル制御スイッチング電源装置においては、例えば特許文献１に開示されているように、負荷急変を検出した場合にはアナログ制御の誤差増幅器に相当するディジタル電圧制御手段の制御ゲインを切換えて負荷急変用のＰＷＭパルス信号を発生して負荷急変という事態に対応している。
特開２００３−６１３５１号公報
このような特許文献１に記載の方法では、ディジタル信号処理によるディジタル電圧制御手段、ＤＰＷＭ発生器を通して一対の電力半導体スイッチング素子を駆動している。このため、ディジタル信号処理は、サンプリング制御系であるため、その処理速度の限界により、電流変化（ｄｉ／ｄｔ）が数百Ａ／μｓ以上の負荷急変に対しては出力電圧変動が大きく、十分な高速応答を得ることができないという欠点がある。
また、出力電圧変動を抑えるためには、ＬＣ平滑フィルタのコンデンサの容量値を大きくする必要があり、外付部品点数の増大によりシステム・装置の小型化、低コスト化が図れない。
本発明はこのような状況に鑑みてなされたものであり、出力電圧を目標値の基準電圧に設定するためにスイッチング電源装置のＰＷＭパルス発生にディジタル信号処理を用いたディジタル制御スイッチング電源装置において、使用するディジタル信号処理が低速動作のものであっても負荷急変時の出力電圧変動を抑制して、高速応答を実現するものである。
上記課題を解決するために、本発明は、電圧信号のフィードバック制御等の通常のディジタル信号処理とは別に、負荷急変時の過渡変動検出手段を設けることを特徴としている。負荷急変時はディジタル信号処理を介さずに出力電圧制御を行うようにしたので、出力電圧変動が抑制でき、高速応答を実現することができるようになる。つまり、本発明によるディジタル制御スイッチング装置は、スイッチング電源装置の出力電圧をフィードバックしてディジタル化して得たディジタル出力電圧信号と、目標値の基準電圧をディジタル化して得たディジタル基準電圧信号との差信号がゼロになるように制御するディジタル電圧制御手段とパルス幅変調（ＰＷＭ）信号を発生するディジタルパルス幅変調（ＤＰＷＭ）発生器とを有するディジタル信号処理部と、ＰＷＭパルス信号で駆動する一対の電力半導体スイッチング素子と、前記一対の電力半導体スイッチング素子でスイッチングして得られた方形波電圧を直流に変換するＬＣ平滑フィルタと、負荷急変時の過渡変動を検出する過渡変動検出手段と、前記過渡変動検出手段の検出結果に応じて、前記ＤＰＷＭ発生器が発生した所望のデューティのＰＷＭパルス信号、或いは予め設定された固定のデューティを有するＰＷＭパルス信号のいずれかを選択する選択手段と、を備え、前記選択手段で選択されたＰＷＭパルス信号によって、前記一対の電力半導体スイッチング素子を駆動することを特徴とする。
そして、前記選択手段は、前記過渡変動検出手段が負荷急増を検出した場合は１００％のデューティのＰＷＭパルス信号を、負荷急減を検出した場合は０％のデューティのＰＷＭパルス信号を、それ以外の場合は前記ディジタル信号処理部のＤＰＷＭ発生器で発生する所望のデューティのＰＷＭパルス信号を選択する。
また、前記過渡変動検出手段は、前記ＬＣ平滑フィルタのインダクタＬの両端に設けた過渡変動検出用のＣＲフィルタと、このＣＲフィルタの出力端に設けたウインドコンパレータで構成される過渡変動検出回路とを有し、前記過渡変動検出回路は、負荷急変時の検出情報を得るため、前記ＣＲフィルタの出力電圧と、前記スイッチング電源装置の出力電圧を得るために設定した基準電圧を中心に予め定めた上下限値とを比較し、その比較結果を前記選択手段に供給し、前記選択手段は、前記比較結果を選択信号として前記ＰＷＭパルス信号を選択する。
さらに、本発明によるディジタル制御スイッチング電源装置はマルチフェーズ化することができる。つまり、本発明による電源装置は、複数の電源ユニットを備えたディジタル制御スイッチング電源装置であって、１つの電源ユニットは、スイッチング電源装置の出力電圧をフィードバックしてディジタル化して得たディジタル出力電圧信号と、目標値の基準電圧をディジタル化して得たディジタル基準電圧信号との差信号がゼロになるように制御するディジタル電圧制御手段とパルス幅変調（ＰＷＭ）信号を発生するディジタルパルス幅変調（ＤＰＷＭ）発生器とを有するディジタル信号処理部と、ＰＷＭパルス信号で駆動する一対の電力半導体スイッチング素子と、前記一対の電力半導体スイッチング素子でスイッチングして得られた方形波電圧を直流に変換するＬＣ平滑フィルタと、負荷急変時の過渡変動を検出する過渡変動検出手段と、前記過渡変動検出手段の検出結果に応じて、前記ＤＰＷＭ発生器が発生した所望のデューティのＰＷＭパルス信号、或いは予め設定された固定のデューティを有するＰＷＭパルス信号のいずれかを選択する選択手段と、を備え、前記選択手段で選択されたＰＷＭパルス信号によって、前記一対の電力半導体スイッチング素子を駆動し、前記複数の電源ユニットにおいて、前記ＬＣ平滑フィルタの出力コンデンサが共通化されていることを特徴とする。
なお、本発明によるディジタル制御スイッチング電源装置は、例えば、ＨＤＤ装置等の情報処理装置に適用することができる。また、この電源装置をＩＣ化して、ＣＰＵやメモリ等の半導体チップのパッケージに内蔵したり、電源装置をＣＰＵやメモリの半導体チップに内蔵することも可能である。
さらなる本発明の特徴は、以下本発明を実施するための最良の形態および添付図面によって明らかになるものである。
本発明によれば、電圧制御で使用するディジタル信号処理が低速動作のものであっても負荷急変時の出力電圧変動を抑制して、高速応答を実現するディジタル制御スイッチング装置を提供することができる。
本発明によるディジタル制御スイッチング電源装置は、降圧型ＤＣ−ＤＣコンバータの電源装置において、通常のディジタル信号処理とは別に、負荷急変時の過渡変動検出手段のルートを並列に設けることにより、過渡変動検出手段によって負荷急変時の高速応答を実現可能にしている。更に、複数の電源装置のマルチフェーズ動作や並列運転を可能にしている。
負荷急変時の過渡変動検出については様々な形態が考えられるので、以下添付図面を参照して各実施形態について説明する。なお、各実施形態で説明するディジタル制御は、サンプリング処理なので、この処理に特有のサンプリング回路とホ−ルド回路が存在するが、各実施形態では電源制御動作の説明を意図しているのでサンプリング処理に関する回路の図示及びその説明は省略する。
＜第１の実施形態＞
図１は、第１の実施形態に係るディジタル制御スイッチング電源装置の回路構成を示す図である。図１において、Ｖｉが入力端子、Ｖｏが出力端子である。入力端子Ｖｉには上側パワーＭＯＳＦＥＴ Ｑ１が接続され、接地電位側には下側パワーＭＯＳＦＥＴ Ｑ２が接続される。パワーＭＯＳＦＥＴ Ｑ１とＱ２の中点にはインダクタＬとコンデンサＣｏとから成るパワー系出力フィルタであるＬＣ平滑フィルタと、抵抗Ｒ２とコンデンサＣ２とから成るＣＲフィルタの一端が接続され、さらにＬＣ平滑フィルタの中点には抵抗Ｒ２とコンデンサＣ２とから成るＣＲフィルタのもう一端と、出力端子Ｖｏとディジタル信号処理部１００内のＡ／Ｄ変換器ＡＤｏを介してディジタル電圧制御手段ＤＶＣが接続される。ここで、上記ＬＣ平滑フィルタのコンデンサＣｏはチップ・セラミック・コンデンサである。また、インダクタＬには等価直列抵抗（ＥＳＲと略す）が存在するが、図では省略されている。
また、ディジタル信号処理部１００内のディジタル電圧制御手段ＤＶＣには基準電圧をディジタル化したディジタル基準電圧信号Ｄｒｅｆが供給される。ディジタル電圧制御手段ＤＶＣの出力にはディジタルパルス幅変調（Digital Pulse Width Modulation：ＤＰＷＭと略す）発生器ＤＰＷＭ、セレクタＳＥＬ、ゲートドライバＤＲＶを介してパワーＭＯＳＦＥＴ Ｑ１、Ｑ２のゲートが接続される。パワーＭＯＳＦＥＴ Ｑ１，Ｑ２は逆相で駆動され、交互に導通する。なお、ディジタル信号処理部１００内のディジタル電圧制御手段ＤＶＣとＤＰＷＭ発生器ＤＰＷＭは、基本的にはアナログ制御における誤差増幅器とＰＷＭ発振器に相当する部分である。
また、抵抗Ｒ２とコンデンサＣ２とから成るＣＲフィルタの中点には、ウインドコンパレータ構成の２つのコンパレータＣＰ１、ＣＰ２のそれぞれの入力（−）が接続される。２つのコンパレータＣＰ１、ＣＰ２のそれぞれの入力（＋）には、図１に示されるように、（Ｖｒｅｆ±Δ）発生回路ＶΔの２つの出力Ｖｒｅｆ＋Δ、Ｖｒｅｆ−Δがそれぞれ供給される。さらに、コンパレータＣＰ１、ＣＰ２のそれぞれの出力α０、α１００が、セレクタＳＥＬに供給される。なお、セレクタＳＥＬでは、コンパレータＣＰ１、ＣＰ２の出力信号α０、α１００の動作状態に基づいて、図２に示すＰＷＭデューティ（PWM Duty）のＰＷＭパルス信号が選択される。
次に、図１の回路動作を説明する。まず、降圧型コンバータの定常動作は、２つのコンパレータＣＰ１、ＣＰ２の出力α０、α１００がそれぞれ“Ｈｉｇｈ”、“Ｌｏｗ”の状態（図２参照）であり、このときセレクタＳＥＬは、ディジタル信号処理部１００内のＤＰＷＭ発振器ＤＰＷＭの出力を選択する。この場合の動作であるが、入力端子Ｖｉに印加された入力電圧が、上側パワーＭＯＳＦＥＴ Ｑ１と下側パワーＭＯＳＦＥＴ Ｑ２のオン／オフ制御によってＬＣ平滑フィルタＬ、Ｃｏを介して直流電圧に変換される。この変換電圧ＶＦＢはＡ／Ｄ変換器ＡＤｏを介してディジタル出力電圧信号Ｄｏに変換され、この変換されたディジタル出力電圧信号Ｄｏはディジタル基準電圧信号Ｄｒｅｆとディジタル電圧制御手段ＤＶＣで演算され、ディジタル電圧制御手段ＤＶＣの出力にはディジタル出力電圧信号Ｄｏとディジタル基準電圧信号Ｄｒｅｆの偏差を消し去るようにディジタル電圧制御出力信号Ｄｅｏを算定する。
ディジタル電圧制御出力信号Ｄｅｏは、ＤＰＷＭ発振器ＤＰＷＭでＰＷＭパルス信号に変換された後、セレクタＳＥＬ及びゲートドライバＤＲＶを介して上側パワーＭＯＳＦＥＴ Ｑ１と下側パワーＭＯＳＦＥＴ Ｑ２とを駆動するオン／オフ時間比（デューティ：α）に変換され、さらにＬＣ平滑フィルタＬ、Ｃｏの出力として変換電圧ＶＦＢに変換されてディジタル電圧制御手段ＤＶＣへフィードバックされる。その結果、変換電圧ＶＦＢはディジタル基準電圧信号Ｄｒｅｆをアナログ値に変換した基準電圧Ｖｒｅｆに等しくなる。この場合、定常状態においてはＬＣ平滑フィルタＬ、Ｃｏを通して得られる変換電圧ＶＦＢ、即ち出力端子Ｖｏに得られる出力電圧Ｖｏｕｔは入力端子Ｖｉに印加される入力電圧Ｖｉｎのデューティαに比例する。
従って、Ｖｏｕｔ＝ＶＦＢ＝Ｖｒｅｆ＝α・Ｖｉｎの関係式が成立する。ここで、デューティαは、オン時間／（オン時間とオフ時間の和）で定義するので、０〜１の間の値をとる。また、デューティαは電圧変換率に等しいので、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの割合（Ｖｏｕｔ／Ｖｉｎ）で表すこともできる。したがって、ＬＣ平滑フィルタＬ、Ｃｏの出力、即ち出力端子Ｖｏには入力電圧Ｖｉｎのデューティαに比例した所望の電圧が出力電圧Ｖｏｕｔとして得られる。この定常制御に用いたディジタル信号処理は，汎用のディジタルＰＩＤ制御やディジタル演算処理がそのまま適用可能である。この定常制御ではＤＰＷＭ発生器ＤＰＷＭの動作周期（スイッチング周期）で常時ＰＷＭパルス信号を発生している。
次に、例えば電源の負荷となるプロセッサ（ＣＰＵ）において演算量が急激に増えたとき（負荷急増）等の負荷急変時（負荷急変には負荷急増と負荷急減の場合がある）の動作について説明する。まず負荷急減の場合には、出力電圧Ｖｏｕｔが急激に上昇するため抵抗Ｒ２とコンデンサＣ２とから成るＣＲフィルタの出力電圧ＶｏＣＲにもこの急激な上昇変化が即時に伝達される。この電圧ＶｏＣＲがＶｒｅｆ＋Δの電圧レベルを超えると、コンパレータＣＰ１の出力α０が“Ｈｉｇｈ”→“Ｌｏｗ”に切換わる。このため、セレクタＳＥＬでデューティ０％に相当するＰＷＭパルス信号が選択され、ゲートドライバ回路ＤＲＶに出力される。これにより、下側パワーＭＯＳＦＥＴ Ｑ２が強制的にオン状態（この期間、上側パワーＭＯＳＦＥＴ Ｑ１はオフ状態）となり急速に出力電圧Ｖｏｕｔを下降させて、出力電圧変動は大幅に抑制される。
一方、負荷急増の場合には、出力電圧Ｖｏｕｔが急激に減少するため抵抗Ｒ２とコンデンサＣ２とから成るＣＲフィルタの出力電圧ＶｏＣＲにもこの急激な減少変化が即時に伝達される。この電圧ＶｏＣＲがＶｒｅｆ−Δの電圧レベルより下がると、コンパレータＣＰ２の出力α１００が“Ｌｏｗ”→“Ｈｉｇｈ”に切換わるので、セレクタＳＥＬでデューティ１００％に相当するＰＷＭパルス信号が選択され、ゲートドライバ回路ＤＲＶに出力される。これにより、上側パワーＭＯＳＦＥＴ Ｑ１が強制的にオン状態（この期間、下側パワーＭＯＳＦＥＴ Ｑ２はオフ状態）となり急速に出力電圧Ｖｏｕｔを上昇させて、出力電圧変動は大幅に抑制される。
このような過渡変動検出手段による過渡制御を実行することによって、過渡急増の場合を例にとると、高速応答における出力電圧Ｖｏｕｔの電圧変動が、図３の応答特性（ａ）に示すように高速、かつ大幅に低減できる。この効果を、同図の応答特性（ｂ）で示される定常制御と過渡制御をディジタル信号処理のみで実現する通常のディジタル制御と比較してみると、出力電圧変動を顕著に低減できることは明らかである。
第１の実施形態のディジタル制御方式の特徴は、負荷急変時に通常のディジタル信号処理動作に関係なく、別ルートで強制的に過渡変動検出手段による過渡制御動作を実行するので、負荷急変に対して遅れのない制御が実現でき、高速応答が達成できる。
また、高速応答は過渡変動検出手段による過渡制御のみが受け持つため、通常の定常制御動作には高速のディジタル信号処理は不要なので低速で安価なＤＳＰコア、Ａ／Ｄ変換器、等が使用できる。このため、装置、システムの低コスト化が図れる。
さらに、第１の実施形態による電源装置は、上述したように過渡変動検出手段による過渡制御のみが高速動作に対応できれば、１ＭＨｚまでは勿論、これ以上の数１００ＭＨｚの高周波スイッチング動作が実現可能であり、高速化による電源装置の小型化が実現でき、ＰＯＬやＶＲＭのように負荷直近に配置できるほか、負荷となるプロセッサ（ＣＰＵ）チップ、ＡＳＩＣ、等に電源をオンチップ化できる効果もある。因に、抵抗Ｒ２とコンデンサＣ２とから成るＣＲフィルタの回路定数は、負荷電流の変化量を検出するものなので、１ＭＨｚ動作では１０ｋΩ、１０ｎＦ程度のものを使用するが、スイッチング周波数が１桁上がっても負荷電流の変化量が同じならほぼ同一の回路定数を使うことにより、同様の高速応答が実現できる。
以上説明した第１の実施形態において、ディジタル信号処理部１００には、ＤＳＰコアを用いたが、これに代わってプロセッサ（ＣＰＵ）、専用ハードウエア（ＦＰＧＡも含む）、等を適用しても実現可能である。
また、第１の実施形態において、ディジタル基準電圧信号Ｄｒｅｆは、基準電圧Ｖｒｅｆをディジタル基準電圧信号Ｄｒｅｆとしてディジタル信号で与えているが、バンドギャップリファレンスを用いて発生した基準電圧Ｖｒｅｆを用いてもよい。この場合、基準電圧Ｖｒｅｆをディジタル信号処理で用いるためＡ／Ｄ変換器を介してディジタル基準電圧信号Ｄｒｅｆに変換する必要がある。
さらに、第１の実施形態では、ディジタル信号処理部１００を、ディジタル電圧制御手段ＤＣＶとディジタルＰＷＭ発生器ＤＰＷＭとの構成で説明したが、ディジタル信号処理部１００をディジタル電圧制御手段ＤＣＶのみとし、ディジタルＰＷＭ発生器ＤＰＷＭとは分離する構成としてもよい。
次に、図４を用いて、図１の（Ｖｒｅｆ±Δ）発生回路ＶΔを具現化したディジタル信号処理について説明する。図４では、図１と同じ構成要素には同じ符号を付している。（Ｖｒｅｆ±Δ）発生回路ＶΔの出力電圧Ｖｒｅｆ＋Δは、ディジタル基準電圧信号Ｄｒｅｆとディジタル過渡変動検出幅信号ＤΔを加算器ＡＤＤΔで加算した後、Ｄ／Ａ変換器ＤＡΔ＋を介して得ている。また、出力電圧Ｖｒｅｆ−Δは、これらを減算器ＳＵＢΔで減算した後、Ｄ／Ａ変換器ＤＡΔ−を介して得ている。
図４の回路では、ディジタル過渡変動検出幅信号ＤΔについて、ディジタル基準電圧値Ｄｒｅｆと同様に外部からディジタルデータで設定する例で示したが、固定データの設定のみで対応可能であればディジタル信号処理部１００内にディジタルデータとして持たせてもよい。また、アナログ信号として与えて、この信号をＡ／Ｄ変換してディジタル過渡変動検出幅信号ＤΔを作り出してもよい。更に、過渡変動検出幅Δは上限値／下限値で等しい値としたが、上限値と下限値は必ずしも等しくする必要はなく、別々に与えてもよい。
＜第２の実施形態＞
第１の実施形態では、電源動作を理解し易くするため過渡変動検出幅ΔをＶｒｅｆを中心に設けた例で説明した。よって、図５に示すように負荷電流Ｉｏの大きさに依らず、出力端子Ｖｏに得られる出力電圧Ｖｏｕｔと過渡変動検出用のＣＲフィルタの出力電圧ＶｏＣＲの関係は常に等しい。実際、インダクタＬには図示していないＥＳＲ（等価直列抵抗）が存在するため、出力電圧Ｖｏｕｔが一定値に制御されるのに対して、ＣＲフィルタの出力電圧ＶｏＣＲは負荷電流Ｉｏが増加するにつれて、図６のように増加する傾向を示す。このため、過渡変動検出幅Δの設定をＣＲフィルタの出力電圧ＶｏＣＲの傾斜電圧に対して設けることが必要になる。
このＣＲフィルタの出力電圧ＶｏＣＲの傾斜電圧は、ＥＳＲ・Ｉｏで発生することはわかっているが、実際にこの傾斜電圧を直接検出することができない。このため、代わりにこの傾斜電圧をＣＲフィルタの出力電圧ＶｏＣＲと出力電圧Ｖｏｕｔの差電圧として取り出すことにしている。
よって、第２の実施形態では、この差電圧を基準電圧Ｖｒｅｆに加算することにより傾斜を持った新規の基準電圧Ｖｒｅｆ’（＝Ｖｒｅｆ＋ＥＳＲ・Ｉｏ＝Ｖｒｅｆ＋ＶｏＣＲ−Ｖｏｕｔ）を得るようにしている。以下、新規の基準電圧Ｖｒｅｆ’を生成するために具現化した回路構成について、図７を参照して説明する。
図７において、（Ｖｒｅｆ＋ＶｏＣＲ−Ｖｏｕｔ）なるディジタル信号処理は、まず（ＶｏＣＲ−Ｖｏｕｔ）なるディジタル信号を、ＣＲフィルタの出力電圧ＶｏＣＲをＡ／Ｄ変換器ＡＤｏＣＲを介して変換したディジタル信号ＤｏＣＲから変換電圧ＶＦＢ(出力電圧Ｖｏｕｔに相当）をＡ／Ｄ変換器ＡＤｏを介して変換したディジタル出力電圧信号Ｄｏを減算器ＳＵＢｏで差し引いて求める。
次いで、この差し引いて求めたディジタル信号とディジタル基準電圧信号Ｄｒｅｆを加算器ＡＤＤｒｅｆで加算して新規のディジタル基準電圧信号Ｄｒｅｆ’が求められる。この新規のディジタル基準電圧信号Ｄｒｅｆ’は（Ｖｒｅｆ±Δ）発生回路ＶΔの入力として用いられ、その出力電圧として新たにＶｒｅｆ’±Δを発生する。よって、このＶｒｅｆ’±Δを用いて過渡変動を検出することにより、常にＣＲフィルタの出力電圧ＶｏＣＲに対して一定の過渡変動検出幅Δが実現でき、検出感度を負荷電流Ｉｏに無関係に一定にできるので、最適な過渡変動検出処理が実現できる。
以上述べたように、第２の実施形態では、インダクタＬのＥＳＲ（等価直列抵抗）による負荷電流依存の電圧ドロップの影響を補償して出力電圧を安定に、かつ一定にできる効果がある。
また、第２の実施形態では、新規の基準電圧の加減算処理による演算を、ハードイメージで具現化したが、この処理アルゴリズムはソフトウエアで実現できることは云うまでもない。
＜第３の実施形態＞
図８を参照して第３の実施形態について説明する。図８は、ディジタル電圧制御手段ＤＶＣの演算をディジタル基準電圧信号Ｄｒｅｆと過渡変動検出用のＣＲフィルタの出力電圧ＶｏＣＲをディジタル化した信号とで実行するための回路構成を示している。図７と異なる点は、出力端子Ｖｏに得られる出力電圧ＶｏｕｔではなくＣＲフィルタの出力電圧ＶｏＣＲを基準電圧Ｖｒｅｆになるように一定値制御している点である。そして、図９のように負荷電流Ｉｏが増加するにつれ、出力電圧Ｖｏｕｔは減少する。これは、インダクタＬのＥＳＲを利用したアクティブ・ドループやアクティブ・ボルテージ・ポジショニングと云われる機能の実現である。
以上の第３の実施形態によっても、高速応答等についてはこれまでと同様の効果が得られる。また、Ｖ０ＣＲを用いているのでフィルタの次数が低くなり、位相補償制御が容易になるという効果もある。
＜第４の実施形態＞
図１０を参照して第４の実施形態について説明する。図１０は、ＣＲフィルタの出力電圧ＶｏＣＲを制御していても、出力端子Ｖｏに得られる出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆに等しくなるようするための回路構成を示している。図８と異なる点は、ディジタル電圧制御手段ＤＶＣの演算に、ディジタル基準電圧信号Ｄｒｅｆの代わりに加算器ＡＤＤｒｅｆの出力信号Ｄｒｅｆ’を用いた点である。
これにより、ＣＲフィルタの出力電圧ＶｏＣＲは（ＶｏＣＲ＝Ｖｒｅｆ）に代わって（ＶｏＣＲ＝Ｖｒｅｆ＋ＥＳＲ・Ｉｏ）で制御されるので、図６に示すような出力電圧Ｖｏｕｔは負荷電流Ｉｏに依存しない基準電圧Ｖｒｅｆと等しい一定電圧を得ることができる。第４の実施形態の過渡変動検出においては、負荷電流依存の新規の基準電圧に基づいて過渡変動検出幅の上下限電圧±Δを設定しているので、図８と同様の過渡変動検出レベルで検出でき、これまでと同様に過渡変動に対して検出感度、安定性、最適な高速応答が達成できる効果がある。
なお、第４の実施形態では、過渡変動検出手段に用いた２つのコンパレータＣＰ１、ＣＰ２をウインドコンパレータ動作で説明したが、この部分をディジタル信号処理部１００内に取り込んでも、ディジタル的に処理しても同様の高速応答が可能である。
また、ディジタル基準電圧信号Ｄｒｅｆは、Ｉｎｔｅｌ社提唱のＶＩＤ（Voltage Identification）コードに準拠して与えることも可能である。
また、ディジタル基準電圧信号Ｄｒｅｆやディジタル過渡変動検出幅信号ＤΔは、パラレルデータで与えるようにしたが、外部からシリアルデータで転送してディジタル信号処理部１００内でシリアル／パラレル変換して用いてもよい。更に、ＰＭＢｕｓ（Power Management Bus）インターフェース仕様に則って行うことも可能である。
さらに、Ａ／Ｄ、Ｄ／Ａ変換器は、信号変換毎に個々に設けた構成で説明したが、ディジタル信号処理に用いるＤＳＰコアやプロセッサは低速のものが使用可能なので、複数の信号変換に対して１つのＡ／Ｄ、Ｄ／Ａ変換器を用いて、新たに設けたマルチプレクサを介して選択して用いるようにしても可能である。この場合、ディジタル側ではラッチレジスタが必要になるが、ディジタル信号処理なので、特にハードの増加はない。
また、ディジタル信号処理に用いるものとして、ＤＳＰコアやプロセッサに限定するものはなく、専用ハードウエアを用いても実現可能である。
次に、以上の第１乃至第４の実施形態で使用したディジタル信号処理部１００内の機能ブロックの具体例を以下に示す。
図１１は、ディジタル電圧制御手段ＤＶＣの具体例を示す図である。図１１は、アナログ制御で云う誤差増幅器に相当する機能をｚ変換を用いたＰＩ制御で構成した例であり、ＡＤＤｚ１〜３は加算器、ＺＴＲＮはｚ変換演算子、Ｋｐは比例定数、Ｋｉは積分定数である。このディジタル電圧制御手段ＤＶＣでは、ディジタル出力電圧信号Ｄｏ（又は、ディジタル電圧信号ＤｏＣＲ）とディジタル基準電圧信号Ｄｒｅｆ（又は、新規のディジタル基準電圧信号Ｄｒｅｆ’）との偏差を消し去るようなディジタル電圧制御出力信号Ｄｅｏを算定する。
図１２は、セレクタＳＥＬの具体的構成例を示している。図１２は、“Ｈ（負荷急増時のデューティ１００％のＰＷＭパルス信号に相当）”、ＰＷＭ（定常状態の所望のデューティのＰＷＭパルス信号）、“Ｌ（負荷急減時のデューティ０％のＰＷＭパルス信号に相当）”の３種類の入力信号のいずれかを出力信号φとして、選択信号α０、α１００の信号状態に基づいて選択するものである。例えば、負荷急増が検出された場合には、選択信号α０、α１００はそれぞれ“Ｈ”、“Ｈ”となるので、ＮＡＮＤゲートＮＡ１１〜ＮＡ１３のうちＮＡＮＤゲートＮＡ１３の出力のみが“Ｌ”となるので、ＭＯＳ Ｍ１５、Ｍ１６がオンして、入力信号の“Ｈ”が出力信号φとして選択される。
図１３〜１６はそれぞれ、ディジタルＰＷＭ発生器ＤＰＷＭの具体的構成を示している。図１３は、ディレー要素ＤＬ０〜ＤＬｎ、マルチプレクサＭＵＸ、Ｒ−ＳフリップフロップＦＦ、発振器ＯＳＣで構成される具体例の一例である。ディレー要素ＤＬ０〜ＤＬｎの最小ディレー時間をｔｄｌｙとすると、ディジタル電圧制御手段ＤＶＣの出力であるディジタル電圧制御出力信号Ｄｅｏで与えられたＤｎ値がマルチプレクサＭＵＸに入力されるので、オン幅としてＤｎ×ｔｄｌｙのＰＷＭパルスがＰＷＭパルス信号ＰＷＭとして出力に得られる。
図１４は、ディジタルＰＷＭ発生器ＤＰＷＭの第２の具体例で、図１３との違いはディレー要素ＤＬ０〜ＤＬｎをリングオシレ−タ構成とすることで発振器ＯＳＣを省略した点である。このようにすることにより、図１３と同様のＰＷＭパルスを出力として得ることができる。この場合、ディレー要素は発振器として用いるため、その段数ｎは奇数に設定する必要がある。
図１５は、ディジタルＰＷＭ発生器ＤＰＷＭの他の具体例で、ディジタルコンパレータＤＣＰ、カウンタＣＯＵＮＴ、ラッチレジスタＲＥＧ、発振器ＯＳＣで構成される。このＰＷＭパルスのオン幅（オン時間）発生方法は、発振器ＯＳＣで発生したクロックを計数したカウンタＣＯＵＮＴの値と、ディジタル電圧制御出力信号Ｄｅｏで与えられ、ラッチレジスタＲＥＧに設定したＤｎ値と、がディジタルコンパレータＤＣＰで比較され、カウンタＣＯＵＮＴの計数値がＤｎ値と等しくなるまでをオン時間とする方法である。この場合、発振器ＯＳＣの発振周波数は、図１３、１４のディレー要素ＤＬ０〜ＤＬｎで必要な最小ディレー時間ｔｄｌｙを２分の１して逆数をとった値とする。
図１６は、図１５の発振器ＯＳＣを位相同期回路ＰＬＬを用いた具体例である。位相同期回路ＰＬＬの発振周波数は、Ｎ分周する分周回路ＤＩＶを設けることにより、クロック発生回路ＣＬＯＣＫの出力周波数をＮ逓倍した周波数として得られ、この周波数がカウンタＣＯＵＮＴに入力される。クロック発生回路ＣＬＯＣＫは、ＤＳＰコア、プロセッサ、等に用いるクロックが利用できる場合には省略できる。このようにＰＬＬを用いているので、処理の高速化が可能となる。
図１７は、ディジタルＰＷＭ発生器ＤＰＷＭとセレクタＳＥＬの２つの機能を一つにまとめた回路構成例を示している。図１７に示される回路は、ワンショット・マルチバイブレータＯＳＭ、電圧／電流変換回路ＶＩ、Ｄ／Ａ変換器ＤＡｅｏ、発振器ＯＳＣで構成される。ディジタル電圧制御手段ＤＶＣのディジタル電圧制御出力信号ＤｅｏをＤ／Ａ変換器ＤＡｅｏ、電圧／電流変換器ＶＩを介して電流ＩＰＷＭに変換し、この電流ＩＰＷＭを基にワンショット・マルチバイブレータＯＳＭで所望のデューティのＰＷＭパルスをＰＷＭパルス信号φとして出力する。ワンショット・マルチバイブレータＯＳＭでは、タイミングキャパシタＣＴの値が決まれば、電流ＩＰＷＭの値によってオン時間ｔｏｎの幅を設定し可変できる。ここで、電圧／電流変換回路ＶＩは、Ｄ／Ａ変換器ＤＡｅｏが電流出力形であれば省略してもよい。
続いて、図１７のワンショット・マルチバイブレータＯＳＭによる２つの機能、即ちＰＷＭパルス発生とセレクタの動作を、図１８の具体的なＯＳＭ回路構成図と図１９のタイムチャートを用いて説明する。
まず、ＰＷＭパルス発生の動作について説明する。図１９に示すクロックパルス信号ＣＬＫが入力されると、クロックパルス信号ＣＬＫの立下りで、ノードＶ１に微小パルスを発生し、ＭＯＳ Ｍ２２がその期間オンしてタイミングコンデンサＣＴの電荷を放電して、ノードＶ２を接地電位レベルにするとともに、ワンショット・マルチバイブレータＯＳＭの出力信号（ＰＷＭパルス信号とも云う）φを“Ｈｉｇｈ”に設定する。そして、ノードＶ１に微小パルスが消失すると、タイミングコンデンサＣＴはＭＯＳ Ｍ２８を流れる電流ＩＰＷＭで充電を開始し、ノードＶ２は０ＶからＣＴ／ＩＰＷＭの傾斜で上昇する。
このノードＶ２の上昇電圧がインバータＩＮ２７のロジックスレショホ−ルド電圧ＶＬＴに到達すると、インバータＩＮ２７の出力が反転するのでＰＷＭパルス信号φは“Ｌｏｗ”に戻る。このＰＷＭパルス信号φが“Ｈｉｇｈ”に設定され、“Ｌｏｗ”に戻るまでの期間、即ちオン時間をｔｏｎ、クロックパルス信号ＣＬＫの周期をＴｓとして、ＰＷＭパルス信号φを発生する。オン時間ｔｏｎの幅は、電流ＩＰＷＭの値で可変できる。よって、以上のＰＷＭパルス信号φは、クロックパルス信号ＣＬＫの周期で常に繰返され、発生する。このようにワンショット・マルチバイブレータＯＳＭによりＰＷＭパルス信号を出力しているので、高速処理が可能となる。
次は、セレクタの動作を説明する。セレクタの動作は、ワンショット・マルチバイブレータＯＳＭのＭＯＳ Ｍ２１、Ｍ２３のオン／オフ動作によって実現される。図２の動作状態遷移図を用いて説明すると、定常時は信号α０、α１００はそれぞれ“Ｈ”、“Ｌ”となっているので、ＭＯＳ Ｍ２１、Ｍ２３はいずれもオフとなり、上述のＰＷＭパルス発生の動作により所望のＰＷＭデューティのＰＷＭパルスがＰＷＭパルス信号φとして得られる。また、負荷急変に際しては、負荷急減時は図２から信号α０が“Ｌ”となるため、ＭＯＳ Ｍ２１がオンしてノードＶ２を強制的に電源電圧Ｖｃｃにする。これにより、ワンショット・マルチバイブレータＯＳＭの出力信号、即ちＰＷＭパルス信号φは“Ｌ”となるので、０％のＰＷＭデューティが得られる。一方、負荷急増時は図２から信号α１００が“Ｈ”となるため、ＭＯＳ Ｍ２３がオンしてノードＶ２を強制的にグランド電位ＧＮＤにする。これにより、ワンショット・マルチバイブレータＯＳＭの出力信号、即ちＰＷＭパルス信号φは“Ｈ”となるので、１００％のＰＷＭデューティが得られる。つまり、選択信号α０としてワンショット・マルチバイブレータのリセット信号を用いることができ、α１００としてタイミングコンデンサＣＴを短絡するために新たに設けられたスイッチＭ２３をＯＮする信号を用いることができる。以上のように、ディジタルＰＷＭ発生器ＤＰＷＭにワンショット・マルチバイブレータＯＳＭを用いることにより、ＰＷＭパルスの発生とセレクタの機能を１つの回路で実現できる。
なお、ディジタルＰＷＭ発生器ＤＰＷＭにワンショット・マルチバイブレータＯＳＭを用いる方法は、図１３〜図１６の回路で高分解能でＰＷＭパルスを発生する場合に比べてチップ面積に占める割合を小さくできる効果がある。
＜第５の実施形態＞
次に、複数の電源を並列運転する場合のマルチフェーズの実施形態について説明する。マルチフェーズの回路構成は、これまで述べた全ての回路構成例において、同種タイプの電源ユニット（ゲートドライバ、Ｑ１及びＱ２、ＬＣ平滑化フィルタ回路、ＣＲフィルタ回路、ＣＰ１＆２、ディジタル信号処理部で構成される。ただし、ディジタル信号処理部のＰＩＤは複数の電源ユニット間で共通化可能である）を複数設けることにより実現可能である。以下ではこれらの中から代表として、２フェーズ化を例にとって説明する。
図２０は、図１の回路図（図４が詳細回路図）のマルチフェーズ化の例を示している。図２０は、マルチフェーズ化のためにディジタルＰＷＭ発生器ＤＰＷＭのみを２組設けて、ディジタルＰＷＭ発生器ＤＰＷＭ内の発振器ＯＳＣをディジタル信号処理部１００に配置し、更にこれにフェーズシフト回路ＰＳＦＴを設けて接続し、この出力により１８０°位相をシフトした二相パルスＣＬＫ、ＣＬＫＢを生成する。この二相クロックパルス信号ＣＬＫ、ＣＬＫＢを２つのディジタルＰＷＭパルス発生器ＰＷＭとＰＷＭ２にそれぞれ入力するようにした。このようにして，１８０°位相をシフトしたマルチフェーズ動作を実現している。
このような２フェーズ化の場合には、扱える負荷の許容範囲を２倍にでき、かつ出力の変動（リップル）も低減できる（図３参照）。
＜第６の実施形態＞
図２１は、図７の２フェーズ化の例を示している。図２０との違いは、ディジタル信号処理部１００内にフェーズ分のディジタル電圧制御手段ＤＶＣ、ＤＶＣ２を設けて、それぞれのインダクタＬ、Ｌ２のＥＳＲ(図示せず)の違いによる各フェーズから供給できる電流のアンバランスをなくすためのカレントシェア機能を内蔵した点にある。
このカレントシェア機能による電流アンバランス補償では、各フェーズが分担している電流のうち最も大きな電流を最大値として算出して、その最大値を記憶する。各フェーズではこの記憶された最大値と今動作している電流値の差分をディジタル基準電圧信号に加算した値を新規のディジタル基準電圧信号として用いる。これにより、記憶された最大値に満たないフェーズがその差分に見合った幅広のオン幅のＰＷＭパルス信号を発生することになるので、出力電圧Ｖｏｕｔを上昇させて各フェーズの電流アンバランスを解消する。具体的には、最大値記憶回路ＭＶＭに２つのフェーズの（ＶｏＣＲ−ＶＦＢ）と（ＶｏＣＲ２−ＶＦＢ）をディジタル的に算出して、この中から最大値ＤＭＶを選んで記憶する。なお、インダクタＬのＥＳＲによる電流値の算出はできないので、ここでは、ＣＲフィルタＣ２、Ｒ２とＣ４、Ｒ４のＣの両端の電圧値で等価的にＥＳＲの電流値としている。
次いで、それぞれのフェーズでは、記憶した最大値ＤＭＶと（ＶｏＣＲ−ＶＦＢ）の差分、記憶した最大値ＤＭＶと（ＶｏＣＲ２−ＶＦＢ）の差分をそれぞれ減算器ＳＵＢＭ及びＳＵＢＭ２で求める。そして、この値をディジタル基準電圧信号Ｄｒｅｆと加算器ＡＤＤｒｅｆ，ＡＤＤｒｅｆ２でそれぞれ加算して新規のディジタル基準電圧信号Ｄｒｅｆ’’、Ｄｒｅｆ２’’を求める。元のディジタル基準電圧信号Ｄｒｅｆの代わりに、この新規のディジタル基準電圧信号Ｄｒｅｆ’’、Ｄｒｅｆ２’’を用いることにより、例えば、Ｐｈａｓｅ２に比べてＰｈａｓｅ１側の方が電流が大きいことを考えると、最大値はＤＭＶ＝（ＤｏＣＲ−Ｄｏ）となるので、Ｐｈａｓｅ１の新規のディジタル基準電圧信号Ｄｒｅｆ’’にはＤｒｅｆ（＝Ｄｒｅｆ＋ＤＭＶ−（ＤｏＣＲ−Ｄｏ））が与えられる。また、Ｐｈａｓｅ２の新規のディジタル基準電圧信号Ｄｒｅｆ２’’にはＤｒｅｆ＋ＤＭＶ−（ＤｏＣＲ２−Ｄｏ）が与えられることになる。よって、カレントシェア機能を実現したマルチフェーズ化が実現できる。
なお、図８、図１０のように過渡変動検出用のＣＲフィルタの出力電圧ＶｏＣＲをディジタル信号化してディジタル基準電圧信号Ｄｒｅｆと比較演算してＰＷＮパルスを発生するような場合には、図２２のように構成することで容易にマルチフェーズ化が実現可能である。この場合、ディジタル電圧制御手段ＤＶＣ、ＤＶＣ２に与える新規のディジタル基準電圧信号はＤｒｅｆ’、Ｄｒｅｆ２’となる。
以上のような動作において、定常状態では２つの電源のインダクタ電流は１８０°位相がシフトした逆位相で動作し、過渡負荷変動時には２つの電源のインダクタ電流は同位相となり、急激な負荷変動に対応することが確認できた。マルチフェーズ化の効果としては、複数電源装置使用のため出力電流の大電流化と出力電圧のリップル低減が挙げられる。
また、本実施形態は以上で述べたマルチフェーズ動作の電源ばかりでなく、複数電源の並列運転にも実現可能である。
＜第７の実施形態＞
以上の実施形態では、抵抗Ｒ２とコンデンサＣ２や抵抗Ｒ４とコンデンサＣ４からなるＣＲフィルタは過渡変動検出の他にマルチフェーズ動作や、並列運転時のカレントシェアに寄与していることを述べたが、このＣＲフィルタの役割をカレントシェア機能のみと限定した場合には、シングルフェーズ動作に対しての過渡変動検出の方法は、図２３に示すようになる。図２３が図４と異なる点は、抵抗Ｒ２とコンデンサＣ２から成るＣＲフィルタを省略して、出力端子ＶｏからコンパレータＣＰ１、ＣＰ２のそれぞれの入力端子（−）に加えるようにしても，図４と同様の効果が期待できる。
そして、図２３をベースにしたマルチフェーズ動作や並列運転時のカレントシェアの実施形態を図２４に示す。図２４が図２１と異なる点は、抵抗Ｒ２とコンデンサＣ２から成るＣＲフィルタと抵抗Ｒ４とコンデンサＣ４から成るＣＲフィルタの出力はカレントシェアのみに用いられる点である。また、過渡変動検出に関しては出力端子ＶｏからコンパレータＣＰ１、ＣＰ２のそれぞれの入力端子（−）に加えることにより、総ての電源ユニットへ提供する過渡変動検出信号が一括して得られるので、コンパレータＣＰ３、ＣＰ４が省略できる点も異なる。図２４のような構成を採用することにより、回路が簡略化できるうえ、図２１と同様の効果が期待できる。
＜第８の実施形態＞
また、図２３のディジタル信号処理部に市販のＤＳＰコア、プロセッサ、専用ハードウエア、等を用いれば、Ｖｒｅｆ±Δ発生回路ＶΔ、コンパレータＣＰ１、ＣＰ２、及びセレクタＳＥＬを追加することにより、図２５に示されるように、図２３と等価な構成を実現することができるようになる。この場合、Ｖｒｅｆ±Δ発生回路ＶΔは、ディジタル信号処理部内で実現できないことを想定して外付としている。このようにすることにより、少しの回路の追加によって所望の回路が実現できるので、既存の部品をそのまま流用することができる。
このときのＶｒｅｆ±Δ発生回路ＶΔの具体的な構成例を示すと、図２６のようになる。図２６は、ディジタル基準電圧信号ＤｒｅｆをＤ／Ａ変換器ＤＡｒｅｆを介して基準電圧Ｖｒｅｆに変換し、この基準電圧Ｖｒｅｆを基に演算増幅器ＯＰＡＭＰと４本の抵抗Ｒｉ、ＲｉΔ、Ｒｆ、ＲｆΔを用いて、Ｖｒｅｆ＋Δ、Ｖｒｅｆ−Δを発生する。勿論、Ｖｒｅｆ±Δ発生回路ＶΔがディジタル信号処理部内で実現できるなら、この回路は省略できる。
次に、図２５のコンパレータＣＰ１、ＣＰ２とセレクタＳＥＬを市販のディスクリート部品で構成した例を示すと図２７のようになる。図２７では、コンパレータＣＰ１、ＣＰ２にはリニアテクノロジ社のＬＴ１７１５を、セレクタＳＥＬには汎用ロジックＩＣのＳＮ７４ＨＣ１５７とＳＮ７４ＨＣ１５３を組合せて用いている。ここで、ＳＮ７４ＨＣ１５７を用いた理由は電源起動時に過渡変動検出動作を禁止してディジタル信号処理のみで出力端子Ｖｏに得られる出力電圧をなめらかに立ち上げる必要があるためである。
さらに、図１の構成を図２５と同様に表現すると、図２８に示されるような構成となる。つまり、ディジタル信号処理部に市販のＤＳＰコア、プロセッサ、専用ハードウエア、等を用い、Ｖｒｅｆ±Δ発生回路ＶΔ、コンパレータＣＰ１、ＣＰ２、及びセレクタＳＥＬのみを追加する。このようにすることにより、市販のプロセッサ等を用いて図１の構成を実現することができる。また、図２８に示される回路構成を用いて上述のようにマルチフェーズ化することも可能である。
図２９は、図２５の実施形態でマルチフェーズ動作や並列運転時のカレントシェアを実現するための構成例を示している。ディジタル信号処理部に使用する市販のＤＳＰコア、プロセッサ、専用ハードウエア、等がマルチフェーズ動作、等に対応していれば容易に実現可能で、上述の実施形態で得られた同様の効果が期待できる。
以上の実施形態では、基準信号はディジタル基準電圧信号Ｄｒｅｆのインターフェースで与えているが、この代わりに基準電圧Ｖｒｅｆとして与えられる場合には、ディジタル信号処理部ではＡ／Ｄ変換器を用いてディジタル基準電圧信号Ｄｒｅｆに変換する必要がある。この場合、図２６に示すＤ／Ａ変換器ＤＡｒｅｆが省略できる。
また以上の実施形態では、ディジタル信号処理部にディジタル電圧制御手段ＤＶＣやディジタルＰＷＭ発生器ＤＰＷＭ等を用いてディジタル制御としているが、これに限定するものではなくアナログ制御によっても実現可能である。
＜本発明の適用例＞
（１）図３０は、本発明の電源装置をＨＤＤ(Hard disk Drive)装置へ適用した例である。ＨＤＤ装置において、第１乃至第８の実施形態に係る電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎはＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等で構成されるボ−ドに対象毎に異なる、適した電圧の電力を供給している。図３０に示した電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎは電力を供給する対象のプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等の電流容量に応じてシングルフェーズの電源装置やマルチフェーズの電源装置を用いる。
なお、ＨＤＤ装置ＨＤＤ１〜ＨＤＤｍには本発明とは別の電源装置ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍが適用される。
（２）図３１は、第１乃至第８の実施形態による電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎをＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等と同一チップ上、或いは同一パッケージ上に実装して、対象毎に異なる、適した電圧の電力を供給する構成を示す図である。このようにＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎを同一チップ上、或いは同一パッケージ上に実装することにより、ＤＣ−ＤＣコンバータと負荷となるプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等との電源配線距離を極力短くできるので、負荷急変時の出力電圧変動を極端に低減でき、高速応答に効果がある。
また、図示していないがＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎをＩＣ化して、ＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等と同一パッケージ上に構成する実施形態も考えられ、同様に負荷
急変時の高速応答に効果がある。
以上では、半導体スイッチング素子としてパワーＭＯＳＦＥＴを例に説明したが、オンボード構成であれば、代わりにＩＧＢＴやＧａＮデバイス、ＳｉＣ（Silicon Carbide）デバイスなどの他のパワースイッチング素子を用いてもよい。
また、電源装置をプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等と同一チップ上、或いは同一パッケージ上に構成（内蔵）するのであれば、半導体スイッチング素子としてこれらのチップと同一プロセスの、例えばＣＭＯＳデバイスのスイッチング素子を用いてもよい。
また、上側の半導体スイッチング素子はＮ型を例に説明したが、Ｐ型であってもよい。
（３）第１の実施形態乃至第８の実施形態に係るディジタル制御スイッチング電源装置はこの他、図示しないが、ＶＲＭや、携帯機器用のＤＣ−ＤＣコンバータや、汎用のＤＣ−ＤＣコンバータ、等へ応用展開ができることは云うまでもない。
＜まとめ＞
各実施形態におけるディジタル制御方式は、絶縁型ＤＣ−ＤＣコンバータへの応用も可能で、一石のフォワード型コンバータ、二石のフォワード型、プッシュプル型、ハーフブリッジ型、フルブリッジ型、等の絶縁型ＤＣ−ＤＣコンバータの用途にも適用可能である。
また、市販のＤＳＰコア、プロセッサ、専用ハードウエア、等を用いたディジタル信号処理を用いても、これに過渡変動検出手段とセレクタとを追加することにより、数百Ａ／μｓ以上の電流変化に対して高速応答を有する第１の実施形態乃至第７の実施形態に係るディジタル制御スイッチング電源装置を実現できることは云うまでもない。
各実施形態によるディジタル制御スイッチング電源装置は、電流変化が数百Ａ／μｓ以上の負荷急変に対しては過渡変動検出手段のルートで検出し、これによるアクションを高速のディジタル信号処理を介さないでするので高速応答が実現できる。この高速応答により、出力電圧変動が抑制できるので、出力コンデンサの容量値を少なくでき、システム・装置の小型化、低コスト化が図れる。この他、低コスト化には、上述の理由からディジタル信号処理に低速、かつ安価なＤＳＰコアやプロセッサ（ＣＰＵ）、等が使える効果がある。
また、各実施形態によるディジタル制御スイッチング電源装置は、過渡変動検出手段のみの高速化で高速応答が実現できるので、低速のディジタル信号処理を行ってもスイッチング電源装置としては１ＭＨｚは勿論、それ以上の数１００ＭＨｚというような高周波スイッチング動作が可能である。
更に、複数電源によるマルチフェーズ動作や並列運転に対応できるので、出力電流の大電流化と出力電圧のリップル低減に効果がある。
本発明の第１の実施形態によるディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 図１の動作状態遷移を示す図である 図１の負荷急増時の出力応答波形を示す図である。 図１の（Ｖｒｅｆ±Δ）発生回路を具現化したブロック図である。 図１の電源装置の出力電圧対負荷電流を示す図である。 第１の実施形態の出力インダクタに存在するＥＳＲの影響を示す図である。 第２の実施形態によるディジタル制御スイッチング電源装置であって、図４の（Ｖｒｅｆ±Δ）発生回路を改良案を含む回路ブロック図である。 本発明の第３の実施形態によるディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 図８の出力インダクタに存在するＥＳＲの影響を表す図である。 本発明の第４の実施形態によるディジタル制御スイッチング装置であって、図８の出力レギュレーション補償を具現化した回路ブロック図である。 第４の実施形態のディジタル電圧制御手段の具体的回路構成を示す回路ブロック図である。 第４の実施形態のセレクタの具体的構成を示す回路ブロック図である。 第４の実施形態のディジタルＰＷＭ発生器の具体的構成を示す回路ブロック図である。 図１３のディジタルＰＷＭ発生器の変形例を示す回路ブロック図である。 第４の実施形態のディジタルＰＷＭ発生器の別の具体的構成を示す回路ブロック図である。 第４の実施形態のディジタルＰＷＭ発生器の発振器に位相同期回路を用いた例を示す回路ブロック図である。 本実施形態のディジタルＰＷＭ発生器とセレクタを１つの回路（ワンショット・マルチバイブレータ）で実現する例を示す回路ブロック図である。 図１７に用いるワンショット・マルチバイブレータの詳細を示す回路図である。 図１８の動作を説明するタイムチャート図である。 本発明の第５の実施形態による、マルチフェーズ対応のディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 本発明の第６の実施形態による、マルチフェーズ対応のディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 本発明の第６の実施形態による、マルチフェーズ対応のディジタル制御スイッチング電源装置の別の構成を示す回路ブロック図である。 本発明の第７の実施形態による、ディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 本発明の第７の実施形態による、マルチフェーズ対応のディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 本発明の第８の実施形態による、ディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 第８の実施形態のＶｒｅｆ±Δ発生回路の具体的構成を示す回路ブロック図である。 第８の実施形態の過渡変動検出手段及びセレクタに市販ＩＣを適用した構成を示す回路ブロック図である。 本発明の第１の実施形態の構成を、市販のディジタル信号処理部とそれに外付けしたセレクタとＶｒｅｆ±Δ発生回路とで構成したディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 本発明の第８の実施形態の構成を用いてマルチフェーズ化したディジタル制御スイッチング電源装置の構成を示す回路ブロック図である。 本発明による各実施形態のディジタル制御スイッチング電源装置を搭載した、別のＨＤＤ装置の情報処理用電源の構成図である。 本発明による各実施形態のディジタル制御スイッチング電源装置を搭載したＨＤＤ装置の情報処理用電源の構成図である。
符号の説明
１００…ディジタル信号処理部、α０、α１００、α０’、α１００’…セレクタ選択信号、ＡＤＤΔ、ＡＤＤｒｅｆ、ＡＤＤｒｅｆ２、ＡＤＤＭ、ＡＤＤＭ２、ＡＤＤｚ１〜ＡＤＤｚ３…加算器、ＡＤｏ、ＡＤｏＣＲ、ＡＤｏＣＲ２…Ａ／Ｄ変換器、ＡＮＤ…アンド回路、ＣＣ…定電流源、Ｃｏ、ＣＴ、Ｃ２、Ｃ４…コンデンサ、ＣＬＫ、ＣＬＫＢ…クロックパルス信号、ＣＬＯＣＫ…クロック発生回路、ＣＰ１〜ＣＰ４…コンパレータ、ＣＰＵ…プロセッサ（中央処理装置）、ＣＯＵＮＴ…カウンタ、ＤΔ…ディジタル過渡変動検出幅信号、ＤＡΔ＋、ＤＡΔ−、ＤＡｅｏ…Ｄ／Ａ変換器、ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ、ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍ…ＤＣ−ＤＣコンバータ、ＤＣＰ…ディジタルコンパレータ、Ｄｅｏ、Ｄｅｏ２…ディジタル電圧制御出力信号、ＤＩＶ…分周回路、ＤＬ０〜ＤＬｎ…ディレー要素、Ｄｏ…ディジタル出力電圧信号、ＤＭＶ…ディジタル最大値信号、ＤＰＷＭ、ＤＰＷＭ２…ディジタルＰＷＭ発生器、ＤＲＡＭ…ダイナミックＲＡＭ、Ｄｒｅｆ…ディジタル基準電圧信号、Ｄｒｅｆ’、Ｄｒｅｆ’’…新規の（補正された）ディジタル基準電圧信号、ＤＲＶ、ＤＲＶ２…ゲートドライバ、ＤＶＣ、ＤＶＣ２…ディジタル電圧制御手段、ＦＦ…フリップフロップ、ＧＮＤ…接地電位、ＨＤＤ１〜ＨＤＤｍ…ＨＤＤ、ＩＣ…ロジックＩＣ、ＩＮ１１〜ＩＮ１７、ＩＮ２１〜ＩＮ１９…インバータ回路、Ｉｏ…負荷電流、ＩＰＷＭ…ＰＷＭ電流信号、Ｋｉ…比例定数、Ｋｐ…積分定数、Ｌ、Ｌ２…インダクタ、ＬＩＮＥ…給電ライン、Ｍ１１〜Ｍ１６、Ｍ２１〜Ｍ２８…ＭＯＳＦＥＴ、ＭＵＸ…マルチプレクサ、ＭＶＭ…最大値記憶回路、ＮＡ１１〜ＮＡ１３、ＮＡ２１〜ＮＡ２４…ナンド回路、ＮＲ２１〜ＮＲ２２…ノア回路、ＯＰＡＭＰ…演算増幅器、ＯＳＣ…発振器、ＯＳＭ…ワンショット・マルチバイブレータ、ＰＬＬ…位相同期回路、ＰＳＦＴ…フェーズシフト回路、ＰＷＭ、ＰＷＭ２、φ、φ２…ＰＷＭパルス信号、Ｑ１、Ｑ３…上側パワーＭＯＳＦＥＴ、Ｑ２、Ｑ４…下側パワーＭＯＳＦＥＴ、Ｒ２、Ｒ４、ＲＬ、Ｒｉ、ＲｉΔ、Ｒｆ、ＲｆΔ…抵抗、ＲＥＧ…ラッチレジスタ、ＳＥＬ、ＳＥＬ２…セレクタ、ＳＲＡＭ…スタティックＲＡＭ、ＳＵＢΔ、ＳＵＢＭ、ＳＵＢＭ２、ＳＵＢｏ、ＳＵＢｏ２…減算器、ＴＶＤ、ＴＶＤ２…過渡変動検出手段、Ｖ１、Ｖ２…ノード電圧、Ｖｃｃ…電源電圧、Ｖｉ…入力端子、ＶＩ…電圧／電流変換回路、Ｖｉｎ…入力電圧、ＶＦＢ…フィードバック電圧、Ｖｏ…出力端子、ＶｏＣＲ、ＶｏＣＲ２…過渡変動検出用のＣＲフィルタの出力電圧、Ｖｏｕｔ…出力電圧、Ｖｒｅｆ…基準電圧、Ｖｒｅｆ’、Ｖｒｅｆ２’…新規の（補正された）基準電圧、ＶΔ、ＶΔ２…Ｖｒｅｆ±Δ発生回路、ＺＴＲＮ…ｚ変換演算子

Claims (10)

  1. 複数の電源ユニットを備えたディジタル制御スイッチング電源装置であって、
    １つの電源ユニットは、
    スイッチング電源装置の出力電圧をフィードバックしてディジタル化して得たディジタル出力電圧信号と、目標値の基準電圧をディジタル化して得たディジタル基準電圧信号との差信号がゼロになるように制御するディジタル電圧制御手段とパルス幅変調（ＰＷＭ）信号を発生するディジタルパルス幅変調（ＤＰＷＭ）発生器とを有するディジタル信号処理部と、
    ＰＷＭパルス信号で駆動する一対の電力半導体スイッチング素子と、
    前記一対の電力半導体スイッチング素子でスイッチングして得られた方形波電圧を直流に変換するＬＣ平滑フィルタと、
    前記ディジタル信号処理部に並列に設けられた、負荷急変時の過渡変動を検出する過渡変動検出手段と、
    前記過渡変動検出手段の検出結果に応じて、前記ＤＰＷＭ発生器が発生した所望のデューティのＰＷＭパルス信号、或いは予め設定された固定のデューティを有するＰＷＭパルス信号のいずれかを選択する選択手段と、を備え、前記選択手段で選択されたＰＷＭパルス信号によって、前記一対の電力半導体スイッチング素子を駆動し、
    前記複数の電源ユニットにおいて、前記ＬＣ平滑フィルタの出力コンデンサが共通化され、
    前記ＤＰＷＭ発生器は、前記ＰＷＭ信号を常時発生させており、
    前記過渡変動検出手段は、前記ＬＣ平滑フィルタのインダクタＬの両端に設けた過渡変動検出用のＣＲフィルタと、このＣＲフィルタの出力端に設けたウインドコンパレータで構成される過渡変動検出回路とを有し、
    前記過渡変動検出回路は、負荷急変時の検出情報を得るため、前記ＣＲフィルタの出力電圧と、前記スイッチング電源装置の出力電圧を得るために設定した基準電圧を中心に予め定めた上下限値とを比較し、その比較結果を前記選択手段に供給し、
    前記選択手段は、前記比較結果を選択信号として前記ＰＷＭパルス信号を選択し、
    さらに、前記ＣＲフィルタの出力電圧をＡ／Ｄ変換したディジタル信号と前記ディジタル制御スイッチング電源装置の出力電圧をＡ／Ｄ変換したディジタル出力電圧信号との差信号を求め、各電源ユニットで生成された複数の差信号のうち最大値を選択して記憶する最大値記憶回路と、
    各電源ユニットの前記ＣＲフィルタの出力電圧をＡ／Ｄ変換したディジタル信号と前記ディジタル制御スイッチング電源装置の出力電圧をＡ／Ｄ変換したディジタル出力電圧信号との差信号と、前記最大値記憶回路に記憶された差信号の最大値との差分値を前記ディジタル基準電圧信号に加えて補正ディジタル基準電圧信号を生成する手段と、を備え、
    前記選択手段は、前記過渡変動検出手段が負荷急増を検出した場合は１００％のデューティのＰＷＭパルス信号を、負荷急減を検出した場合は０％のデューティのＰＷＭパルス信号を、それ以外の場合は前記ディジタル信号処理部のＤＰＷＭ発生器で発生する所望のデューティのＰＷＭパルス信号を選択することを特徴とするディジタル制御スイッチング電源装置。
  2. さらに、クロック信号を生成する発振器と、
    前記発振器によって生成されたクロック信号の位相をシフトして複数の位相シフトクロック信号を生成するフェーズシフト回路と、を備え、
    前記複数の電源ユニットを並列運転するために、前記複数の電源ユニットに対して前記発振器は共通化され、前記生成された位相シフトクロック信号が前記複数の電源ユニットにおける各ＤＰＷＭ発生器に供給されることを特徴とする請求項１に記載のディジタル制御スイッチング電源装置。
  3. 複数の電源ユニットを備えたディジタル制御スイッチング電源装置であって、
    １つの電源ユニットは、
    スイッチング電源装置の出力電圧をフィードバックしてディジタル化して得たディジタル出力電圧信号と、目標値の基準電圧をディジタル化して得たディジタル基準電圧信号との差信号がゼロになるように制御するディジタル電圧制御手段とパルス幅変調（ＰＷＭ）信号を発生するディジタルパルス幅変調（ＤＰＷＭ）発生器とを有するディジタル信号処理部と、
    ＰＷＭパルス信号で駆動する一対の電力半導体スイッチング素子と、
    前記一対の電力半導体スイッチング素子でスイッチングして得られた方形波電圧を直流に変換するＬＣ平滑フィルタと、
    前記ディジタル信号処理部に並列に設けられた、負荷急変時の過渡変動を検出する過渡変動検出手段と、
    前記過渡変動検出手段の検出結果に応じて、前記ＤＰＷＭ発生器が発生した所望のデューティのＰＷＭパルス信号、或いは予め設定された固定のデューティを有するＰＷＭパルス信号のいずれかを選択する選択手段と、を備え、前記選択手段で選択されたＰＷＭパルス信号によって、前記一対の電力半導体スイッチング素子を駆動し、
    前記複数の電源ユニットにおいて、前記ＬＣ平滑フィルタの出力コンデンサが共通化され、
    前記ＤＰＷＭ発生器は、前記ＰＷＭ信号を常時発生させており、
    前記過渡変動検出手段は、前記ディジタル制御スイッチング電源装置の出力端に設けたウインドコンパレータであり、前記ディジタル制御スイッチング電源装置の出力電圧と、この出力電圧を得るために設定した基準電圧を中心に予め定めた上下限値とを比較し、その比較結果を前記選択手段に供給し、
    前記選択手段は、前記比較結果を選択信号として前記ＰＷＭパルス信号を選択し、
    さらに、前記ＬＣ平滑フィルタのインダクタＬの両端に設けたＣＲフィルタの出力電圧をＡ／Ｄ変換したディジタル信号と前記ディジタル制御スイッチング電源装置の出力電圧をＡ／Ｄ変換したディジタル出力電圧信号との差信号を求め、各電源ユニットで生成された複数の差信号のうち最大値を選択して記憶する最大値記憶回路と、
    各電源ユニットの前記ＣＲフィルタの出力電圧をＡ／Ｄ変換したディジタル信号と前記ディジタル制御スイッチング電源装置の出力電圧をＡ／Ｄ変換したディジタル出力電圧信号との差信号と、前記最大値記憶回路に記憶された差信号の最大値との差分値を前記ディジタル基準電圧信号に加えて補正ディジタル基準電圧信号を生成する手段と、を備え、
    前記選択手段は、前記過渡変動検出手段が負荷急増を検出した場合は１００％のデューティのＰＷＭパルス信号を、負荷急減を検出した場合は０％のデューティのＰＷＭパルス信号を、それ以外の場合は前記ディジタル信号処理部のＤＰＷＭ発生器で発生する所望のデューティのＰＷＭパルス信号を選択することを特徴とするディジタル制御スイッチング電源装置。
  4. 前記ディジタル電圧制御手段は、ディジタルＰＩＤ制御又はディジタルＰＩ制御を用いることを特徴とする請求項１乃至３の何れか１項に記載のディジタル制御スイッチング電源装置。
  5. 前記ＤＰＷＭ発生器は、２のｎ乗段のディレー要素と、この２のｎ乗段のディレー要素にスイッチング周期を与える発振器と、前記ディジタル電圧制御手段の出力信号で２のｎ乗のうちの１つの信号を選択して出力するマルチプレクサと、前記発振器のクロック信号でセットし、前記マルチプレクサの出力信号でリセットすることで所望のＰＷＭパルス信号を発生するＲ−Ｓフリップフロップと、を備えることを特徴とする請求項１乃至３の何れか１項に記載のディジタル制御スイッチング電源装置。
  6. 前記ＤＰＷＭ発生器における前記２のｎ乗段のディレー要素はリングオシレータで構成され、この場合前記発振器が省略されることを特徴とする請求項５に記載のディジタル制御スイッチング電源装置。
  7. 前記ＤＰＷＭ発生器は、前記ディジタル電圧制御手段の出力信号をセットするラッチレジスタと、発振器と、この発振器の出力クロックを計数するカウンタと、前記ラッチレジスタの値と前記カウンタの０から計数した値とを比較して、これらの２つの値が等しくなるときまでを所望のデューティのＰＷＭパルス信号として発生するディジタルコンパレータと、を備えることを特徴とする請求項１乃至３の何れか１項に記載のディジタル制御スイッチング電源装置。
  8. 前記発振器の代わりに位相同期回路（ＰＬＬ）を用いることを特徴とする請求項７に記載のディジタル制御スイッチング電源装置。
  9. 前記選択手段は、前記過渡変動検出手段の出力を選択信号としてα０、α１００とした場合に、α０及びα１００の動作状態がそれぞれ“Ｈ”及び“Ｌ”の場合は定常状態と判断して前記ＤＰＷＭ発生器出力の所望のデューティのＰＷＭパルス信号を選択し、前記α０及びα１００の動作状態が“Ｌ”及び“Ｌ”の場合は負荷急減状態と判断して前記０％のデューティのＰＷＭパルス信号を選択し、前記α０及びα１００の動作状態が“Ｈ”及び“Ｈ”の場合は負荷急増状態と判断して前記１００％のデューティのＰＷＭパルス信号を選択することを特徴とする請求項１乃至３の何れか１項に記載のディジタル制御スイッチング電源装置。
  10. 前記選択手段と前記ＤＰＷＭ発生器は一体化された一体化回路として構成され、
    前記一体化回路は、前記ディジタル電圧制御手段の出力信号により電流を出力するＤ／Ａ変換器と、前記電流によって所望のデューティのＰＷＭパルス信号を発生するワンショット・マルチバイブレータと、このワンショット・マルチバイブレータにＰＷＭ周期を与える発振器とを備え、
    前記過渡変動検出手段の出力を前記選択手段の選択信号α０、α１００に対応する信号とし、前記α０はワンショット・マルチバイブレータのリセット信号であり、前記α１００はワンショット・マルチバイブレータに含まれるタイミングコンデンサを短絡するために設けられたスイッチをＯＮする信号であることを特徴とする請求項９に記載のディジタル制御スイッチング電源装置。
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