JP5172751B2

JP5172751B2 - 三次元積層型半導体集積回路の製造方法

Info

Publication number: JP5172751B2
Application number: JP2009069082A
Authority: JP
Inventors: 忍藤田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-19
Filing date: 2009-03-19
Publication date: 2013-03-27
Anticipated expiration: 2029-03-19
Also published as: JP2010225701A

Description

本発明は、三次元積層型半導体集積回路の製造方法に関する。

近年、半導体集積回路の集積度を増やしつつ、増大する配線遅延を減少させる方法として、複数のチップを積み重ねた三次元積層型半導体集積回路が提案されている。そのうちの一つに、スルーシリコンビア(TSV: Through Silicon Via)を用いた三次元積層型半導体集積回路が知られている。

スルーシリコンビアは、積み重ねられた複数のチップ（半導体基板）を貫通するビアのことであり、複数のチップ内に形成された半導体集積回路を相互に接続するインターフェース技術として知られている。

ここで、本明細書では、スルーシリコンビアと表記したとしても、それを設ける対象となるチップは、シリコン(Si)に限定されないものとする。

スルーシリコンビアによれば、ボンディングワイヤに比べて、一つのパッケージ内に搭載できるチップ数を容易に増やすことができると共に、インターフェースに関する寄生抵抗及び寄生容量が低く抑えられるため、高速動作にも有効である。

このような三次元半導体集積回路を製作するには、複数のチップのそれぞれにスルーシリコンビアを形成した後、これら複数のチップの積み重ねを行わなければならない。

しかし、従来の方法では、この積み重ねに必要なステップ数が多く、製造コストの増大の原因の一つになっている。

また、積み重ねられた複数のチップは、それらの間に配置される電極（マイクロバンプ）により互いに固定される。そのため、その電極の横方向（積み重ね方向に垂直な方向。以下、同じ。）のサイズを大きくして、複数のチップの結合強度を高くする手法が採用される。これは、スルーシリコンビアの高密度化を阻害する要因となる。

さらに、電極のサイズを大きくせずに、複数の電極の間に接着剤を満たし、複数のチップの結合強度を補強することもできるが（例えば、特許文献１〜３を参照）、この場合、接着剤を流し込むときに電極が破壊され、製造歩留りが低下する新たな問題が発生する。

特開２００２−５０７３６号公報特開２００１−１７７０４７号公報特開２０００−２５２４１１号公報

本発明は、スルーシリコンビアの高密度化、製造歩留りの向上及び製造コストの低減を同時に実現する三次元積層型半導体集積回路を提案する。

本発明の例に係わる三次元積層型半導体集積回路の製造方法は、第一半導体基板の第一面側に第一半導体素子に繋がる第一電極を有する第一チップ及び第二半導体基板の第一面側に第二半導体素子に繋がる第二電極を有する第二チップをそれぞれ形成する工程と、前記第一チップの前記第一半導体基板の第一面側と保持具とを面で結合する工程と、前記保持具に結合された前記第一チップの前記第一半導体基板の第二面側を研磨する工程と、前記第二チップの前記第二半導体基板の前記第一面側と前記第一チップの前記第一半導体基板の前記第二面側とを面で結合する工程と、前記保持具に前記第一チップを介して結合された前記第二チップの前記第二半導体基板の第二面側を研磨する工程と、前記保持具に結合された前記第一及び第二チップの前記第一及び第二半導体基板を貫通し、かつ、前記第一チップ内の前記第一電極及び前記第二チップ内の前記第二電極を貫通する第一ビアを形成する工程とを備える。

本発明によれば、三次元積層型半導体集積回路のスルーシリコンビアの高密度化、製造歩留りの向上及び製造コストの低減を同時に実現できる。

本発明の基本構成を示す図である。第一変形例を示す図である。第二変形例を示す図である。電極の形状を示す図である。電極の形状を示す図である。本発明の製造方法の全工程を示す図である。比較例としての製造方法を示す図である。本発明の製造方法の一工程を示す図である。本発明の製造方法の一工程を示す図である。本発明の製造方法の一工程を示す図である。本発明の製造方法の一工程を示す図である。本発明の製造方法の一工程を示す図である。本発明の製造方法の一工程を示す図である。本発明の製造方法の一工程を示す図である。比較例としての製造方法の一工程を示す図である。比較例としての製造方法の一工程を示す図である。比較例としての製造方法の一工程を示す図である。比較例としての製造方法の一工程を示す図である。比較例としての製造方法の一工程を示す図である。比較例としての製造方法の一工程を示す図である。比較例としての製造方法の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。本発明の製造方法の変形例の一工程を示す図である。適用例を示す図である。適用例を示す図である。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．基本構成
本発明の例では、スルーシリコンビアの高密度化、製造歩留りの向上及び製造コストの低減を同時に実現するため、三次元積層型半導体集積回路について以下の基本構成を採用する。

図１は、三次元積層型半導体集積回路の基本構成を示している。

保持具１１は、パッケージの一部を構成する。保持具１１は、三次元積層型半導体集積回路の製造時に複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４を固定するために使用されるものであり、これをそのままパッケージの一部として使用する。

保持具１１には、第一面から第二面まで延びるビア１５が形成され、保持具１１の第二面には、ビア１５を介して複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４内の素子（トランジスタ、抵抗、容量など）Ｅに接続される外部電極（例えば、バンプ）１６が配置される。

保持具１１上には、複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４が同一方向を向いて互いに積み重ねられている。本例では、複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４は、四つであるが、これに限られず、二つ以上であればよい。

複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４上には、パッケージの一部を構成するキャップ層１２が配置される。

複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ、半導体基板２１と、半導体基板２１上に形成される複数の素子Ｅと、同一チップ内の複数の素子Ｅの間を繋ぐ多層配線層２２と、多層配線層２２を覆う絶縁層２３と、絶縁層２３内に配置される第一電極１４とを有する。

ここで、多層配線層２２は、複数の導電層と複数の層間絶縁層とから構成される。絶縁層２３は、層間絶縁層を意味する。即ち、第一電極１４は、絶縁層２３の外部に形成される電極（例えば、マイクロバンプ）とは異なる。

半導体基板２１側と反対側の複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４の面、即ち、絶縁層２３の面は、平坦である。第一電極１４は、絶縁層２３内に埋もれていてもよいし、その表面のみが絶縁層２３から露出していてもよい。

チップＣ１は、第一半導体基板２１側と反対側の面が保持具１１の第一面に結合される。この結合は、例えば、BCB (bis-benzocyclobutene)などの接着剤を用いて行うか、チップＣ１の最上面に絶縁層（例えば、酸化シリコン）を設け、二つのチップＣ１，Ｃ２を、絶縁層を介して熱圧着することにより行う。いずれの場合においても、チップＣ１，Ｃ２の結合は、面同士の結合であり、かつ、保持具１１とチップＣ１との間に電極（例えば、マイクロバンプ）が存在しない。

また、チップＣ２は、第一半導体基板２１側と反対側の面がチップＣ１に結合される。この結合は、例えば、接着剤を用いて行うが、面同士の結合であり、かつ、チップＣ１とチップＣ２との間に電極（例えば、マイクロバンプ）が存在しない。

同様に、チップＣ３は、チップＣ２に結合され、チップＣ４は、チップＣ３に結合される。

そして、スルーシリコンビア１３は、複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４を構成する半導体基板２１を貫通し、かつ、複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４内の第一電極１４を貫通する。

本例では、スルーシリコンビア１３は、保持具１１に複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４が結合された状態でエッチングにより一気に形成するため、スルーシリコンビア１３は、保持具１１まで延びている。

このような積み重ね構造により、スルーシリコンビア１３の高密度化、製造歩留りの向上及び製造コストの低減を同時に実現できる。

図２は、図１の基本構成の第一変形例を示している。

この変形例は、スルーシリコンビア１３の深さ（長さ）が異なる点に特徴を有する。

複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４は、第一電極１４とは異なる第二電極１７を有する。第二電極１７は、スルーシリコンビア１３を形成するときに、エッチングストッパとして機能する材料から構成する。

例えば、第一電極１４は、アルミニウム、銅などから構成され、第二電極１７は、タングステン、チタンカーバイト、タングステンカーバイトなどから構成される。

スルーシリコンビア１３は、複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４を構成する半導体基板２１を貫通し、かつ、複数のチップＣ１，Ｃ２，Ｃ３，Ｃ４内の第二電極１７でストップする。

このような積み重ね構造においても、スルーシリコンビア１３の高密度化、製造歩留りの向上及び製造コストの低減を同時に実現できる。

尚、図１の構造と図２の構造とを組み合わせることも当然に可能である。

図３は、図１の基本構成の第二変形例を示している。

この変形例は、保持具１１の構造に特徴を有する。

図１及び図２の構造では、保持具１１にビア１５及び電極１６が形成されるが、図３の構造では、保持具１１にそれらが形成されない。

本例では、製造時に使用した保持具１１をそのまま残して三次元積層型半導体集積回路を構成する。保持具１１は、不必要ならば、取り除いても構わない。

２．電極形状
図１乃至図３の三次元積層型半導体集積回路を構成するチップＣ１，Ｃ２，Ｃ３，Ｃ４内の電極１４，１７の形状について説明する。

本発明の例に係わる三次元積層型半導体集積回路では、スルーシリコンビア１３は、電極１４を貫通する。

この場合、スルーシリコンビア１３は、電極１４の横方向の側面のみと接触する。また、このときの接触面積は、スルーシリコンビア１３の底面で電極１４との接触をとるときの接触面積よりも実質的に小さくなる。なぜなら、スルーシリコンビア１３の側面は、凹凸を有するため、スルーシリコンビア１３と電極１４との間にボイドが形成され易いからである。これらの原因により、接触抵抗が増加する。

そこで、ここでは、電極１４の形状を工夫し、スルーシリコンビア１３と電極１４との接触抵抗を下げる技術について説明する。

図４は、図１乃至図３の電極１４の構造例を示している。

電極１４は、横方向の幅がＷ１×Ｗ２、高さがＨ１の平坦部と、スルーシリコンビア１３が延びる方向に突出する突出部とから構成される。

突出部は、横方向の幅がＷ３×Ｗ４、高さがＨ２である。

そして、スルーシリコンビア１３は、突出部を貫通する。

この場合、スルーシリコンビア１３の直径をφとすると、スルーシリコンビア１３と電極１４との接触面積は、（Ｈ１＋Ｈ２）×φπとなる。また、突出部が存在しない場合の接触面積は、Ｈ１×φπとなり、スルーシリコンビア１３の底面で電極１４との接触をとるときの接触面積は、（φ／２）^２×πとなる。

ここで、一例として、Ｗ１＝Ｗ２＝２．５μｍ、Ｗ３＝Ｗ４＝１．５μｍ、Ｈ１＝０．３μｍ、Ｈ２＝０．７μｍ、φ＝１μｍである場合を考える。但し、スルーシリコンビアの側面の凹凸は考慮しないものとする。

この場合、図４の構造では、スルーシリコンビア１３と電極１４との接触面積は、約３μｍ^２となる。これに対し、突出部が存在しない場合の接触面積は、０．９μｍ^２となり、スルーシリコンビア１３の底面で電極１４との接触をとるときの接触面積は、約０．７５μｍ^２となる。

突出部が存在しない場合の接触面積は、スルーシリコンビア１３の底面で電極１４との接触をとるときの接触面積とほぼ同じである。しかし、スルーシリコンビア１３の側面の凹凸を考慮すると、突出部が存在しない場合の接触面積は、スルーシリコンビア１３の底面で電極１４との接触をとるときの接触面積よりも実質的に小さくなる。

これに対し、図４の構造での接触面積は、スルーシリコンビア１３の底面で電極１４との接触をとるときの接触面積の３倍以上となるため、仮に、スルーシリコンビア１３の側面の凹凸を考慮したとしても、十分に低い接触抵抗を確保することができる。

図５は、図１乃至図３の電極１７の構造例を示している。

電極１７は、既に述べたように、スルーシリコンビア１３の形成時においてエッチングストッパとしての機能を有する。

従って、電極１７は、平坦部のみから構成し、突出部を有していなくてもよい。

しかし、同図に示すように、電極１７の形状は、平坦部と突出部とを有する形状であってもよいし、電極１４の形状と同じであってもよい。

３．製造方法
本発明の例に係わる三次元積層型半導体集積回路の製造方法について説明する。

図６は、本発明の製造方法の全工程を示している。また、図７は、比較例としての製造方法の全工程を示している。

ここで、以下に説明する製造方法において、チップとは、単独のチップの他、ウェハ内又は半導体基板内に形成される複数のチップエリアのうちの一つを意味するものとする。また、チップエリアとは、ダイシングにより単独のチップに分離される前の状態のチップをいうものとする。

(1) 本発明の製造方法
最初に、図６のフローチャート及び図８乃至図１４を参照しながら、本発明の製造方法を説明する。

まず、通常のフロントエンドプロセス及びバックエンドプロセスを終了した複数のウェハを形成する（ステップＳＴ１）。

即ち、図８に示すように、チップＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ、半導体基板２１と、半導体基板２１上に形成される複数の素子Ｅと、複数の素子Ｅの間を繋ぐ多層配線層２２と、多層配線層２２を覆う絶縁層２３と、絶縁層２３内に形成される電極１４とを有する。

次に、最初のウェハを保持具に結合する（ステップＳＴ２）。

即ち、図９に示すように、保持具１１の第一面と、半導体基板２１側と反対側のチップＣ１の面とを、例えば、BCB接着剤を用いて結合する。ここで、保持具１１とチップＣ１とは、面で結合されるため、その結合強度は、高くなる。

次に、保持具に結合された最初のウェハを、保持具に接着された面と反対側の面から研磨する（ステップＳＴ３）。

即ち、図１０に示すように、ＣＭＰなどの方法により、チップＣ１を構成する半導体基板２１を研磨し、その厚さを薄くする。この時、保持具１１は、薄くなったチップＣ１の強度を補強する役割を果たす。

この後、次のウェハを最初のウェハに結合する（ステップＳＴ４）。

即ち、図１１に示すように、二つのチップＣ１，Ｃ２が同一方向を向いた状態で両チップＣ１，Ｃ２を結合する。具体的には、チップＣ１の裏面（半導体基板２１側の面）と、半導体基板２１側と反対側のチップＣ２の面とを、例えば、BCB接着剤を用いて結合する。

ここで、二つのチップＣ１，Ｃ２は、面で結合されるため、その結合強度は、高くなる。また、二つのチップＣ１，Ｃ２の間に電極（例えば、マイクロバンプ）が存在しないため、スルーシリコンビアの密度を高くすることができると共に、製造歩留りを向上させることができる。

次に、保持具に結合された次のウェハを研磨する（ステップＳＴ５）。

即ち、図１２に示すように、ＣＭＰなどの方法により、チップＣ２を構成する半導体基板２１を研磨し、その厚さを薄くする。

この後、保持具上に全てのウェハを積み重ねるまで、ステップＳＴ４及びステップＳＴ５を繰り返す（ステップＳＴ６）。

本例では、図１３に示すように、保持具１１上に四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４を積み重ねる。ここで、これら全てのチップを積み重ねるに当って、保持具１１の取り外しを行うことがない。このため、積み重ねに必要なステップ数が減り、製造コストの低減に貢献することができる。

最後に、スルーシリコンビアを形成する（ステップＳＴ７）。

即ち、図１４に示すように、ＩＣＰ(Inductive Coupled Plasma)−ＲＩＥ(Reactive Ion Etching)などのエッチング方法を用いて、スルーホールを形成する。

また、このスルーホールの内面を酸化する。ここでは、半導体基板（例えば、シリコン基板）を酸化する。チップＣ１，Ｃ２，Ｃ３，Ｃ４内の電極１４は、酸化され難い材料から構成するか、又は、酸化され難い材料で覆っておくのが好ましい。

そして、このスルーホール内に導電材料を満たして、スルーシリコンビア１３を形成する。スルーシリコンビア１３は、四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４を積み重ねた後に一度に形成するため、製造工程が簡略化される。

導電材料は、それをスルーホール内に満たすのに適した方法により形成する。例えば、導電材料は、触媒金属を元に成長させることが可能なカーボンナノチューブから構成することができる。

その結果、スルーシリコンビア１３は、保持具１１に結合された四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４の半導体基板２１を貫通し、かつ、四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４内の第一電極１４を貫通する。

本例では、四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４間に電極（例えば、マイクロバンプ）が存在しないため、スルーシリコンビア１３の密度がその電極のサイズに影響されるということがない。このため、スルーシリコンビア１３の高密度化を実現できる。

また、保持具１１は、そのままパッケージとして使用することも可能である。

尚、本発明の製造方法において、積み重ねられる四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４のアライメント精度を高めるために、例えば、赤外線アライナーを用いたアライメントや、インダクティブカップリングアライメントセンサーによるアライメントなどを併用してもよい。

ここで、インダクティブカップリングとは、インダクタにより発生する磁場による磁力を利用したアライメント技術のことである。

(2) 比較例としての製造方法
次に、図７のフローチャート及び図１５乃至図２０を参照しながら、比較例としての製造方法を説明する。

ここで、スルーシリコンビア１３は、バックエンドプロセスにおいてウェハごとに形成する。

即ち、図１５に示すように、チップＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ、半導体基板２１と、半導体基板２１上に形成される素子Ｅと、素子Ｅを覆う絶縁層２２，２３と、絶縁層２３内に形成される電極１４と、電極１４に接続されるスルーシリコンビア１３とから構成される。

次に、最初のウェハを保持具に取り付ける（ステップＳＴ２）。

即ち、図１６に示すように、保持具３１の第一面と、半導体基板２１側と反対側のチップＣ２の面とを、例えば、接着剤を用いて結合する。

次に、保持具に結合された最初のウェハを研磨する（ステップＳＴ３）。

即ち、図１７に示すように、ＣＭＰなどの方法により、チップＣ２を構成する半導体基板２１を研磨し、その厚さを薄くする。半導体基板２１を研磨することにより、スルーシリコンビア１３の一端が半導体基板２１から露出する。また、この時、保持具３１は、薄くなったチップＣ２の強度を補強する役割を果たす。

この後、最初のウェハを別のウェハに結合する（ステップＳＴ４）。

即ち、図１８に示すように、まず、チップＣ１を用意する。そして、二つのチップＣ１，Ｃ２が同一方向を向いた状態で両チップＣ１，Ｃ２を結合する。具体的には、チップＣ２の裏面（半導体基板２１側の面）と、半導体基板２１側と反対側のチップＣ１の面とを、例えば、マイクロバンプ２４を介して互いに結合する。

ここで、二つのチップＣ１，Ｃ２は、マイクロバンプ２４を介して結合されるため、その結合強度は、一般的には弱くなる。

そこで、図１９に示すように、二つのチップＣ１，Ｃ２の間に、例えば、接着剤２５を介在させてもよい。しかし、この場合、接着剤２５の応力により、マイクロバンプ２４が破壊される危険性がある。

次に、保持具の取り外しを行う（ステップＳＴ５）。

即ち、図２０に示すように、保持具３１を、積み重ねられた二つのチップＣ１，Ｃ２から分離する。

この後、保持具上に全てのウェハを積み重ねるまで、ステップＳＴ３及びステップＳＴ４を繰り返す（ステップＳＴ６）。

即ち、次のウェハを保持具に取り付け（ステップＳＴ７）、これを研磨した後（ステップＳＴ３）、最初のウェハ上に次のウェハを結合する（ステップＳＴ４）。

本例では、図２１に示すように、四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４を積み重ねる。ここで、これら全てのチップを積み重ねるに当って、比較例では、保持具１１の取り付け及び取り外しを繰り返し行う。

この保持具１１の取り付け及び取り外しの繰り返しにより、マイクロバンプとスルーシリコンビアとの接合が外れてしまう可能性がある。この接合が一部でも外れると、集積回路全体が不良となる。

また、保持具３１をそのままパッケージとして使用することもできない。

(3) 本発明の製造方法のアドバンテージ
以上、本発明の製造方法を比較例と共に説明したが、本発明の製造方法は、比較例に対して以下のアドバンテージを有する。

第一に、保持具の取り付け及び取り外しを繰り返す必要がない。
第二に、薄膜化されたウェハを個別にハンドリングする必要がない。
第三に、スルーシリコンビアをチップごとに形成する必要がない。
第四に、チップ間にマイクロバンプが不要である。

第五に、保持具をパッケージとして使用することができる。

このようなアドバンテージから、三次元積層型半導体集積回路のスルーシリコンビアの高密度化、製造歩留りの向上及び製造コストの低減を同時に実現できる。

(4) 本発明の製造方法の変形例
スルーシリコンビアを有する三次元積層型半導体集積回路では、複数のチップを積み重ねるときのアライメントが重要になる。

ここで、本発明の製造方法では、保持具の取り付け及び取り外しを繰り返し行わない、という特徴から、複数のチップを積み重ねるときのアライメントが難しくなる。

即ち、比較例としての製造方法では、例えば、図１８に示すように、チップＣ２は、半導体基板２１側と反対側のチップＣ１の表面上（絶縁層２３上）に積み重ねられるため、チップＣ１の表面上（絶縁層２３上）に形成されたアライメントマークを認識し易い。これは、さらにチップＣ２上にチップＣ３を積み重ねる場合も同様である。

これに対し、本発明の製造方法では、例えば、図１１に示すように、チップＣ２は、半導体基板２１側のチップＣ１の裏面上に積み重ねられるため、チップＣ１の表面上（絶縁層２３上）に形成されたアライメントマークを認識し難い。これは、さらにチップＣ２上にチップＣ３を積み重ねる場合も同様である。

そこで、本発明の製造方法を実効あらしめるには、複数のチップを積み重ねるときのアライメント技術について検討する必要がある。

この課題に対しては、既に、本発明の製造方法で説明したように、例えば、赤外線アライナーを用いたアライメントとインダクティブカップリングアライメントセンサーによるアライメントとを組み合わせることにより対応可能である。

これ以外にも、以下の製造方法によりアライメントに関する課題を解決できる。図６のフローチャート及び図２２乃至図２９を参照しながら、その製造方法を説明する。

即ち、図２２に示すように、チップＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ、半導体基板２１と、半導体基板２１上に形成される素子Ｅと、素子Ｅを覆う絶縁層２２，２３と、絶縁層２３内に形成される電極１４と、絶縁層２３上に形成されるアライメントマーク４１とを有する。

即ち、図２３に示すように、保持具１１の第一面と、半導体基板２１側と反対側のチップＣ１の面とを、例えば、接着剤を用いて結合する。ここで、保持具１１とチップＣ１とは、面で結合されるため、その結合強度は、高くなる。

即ち、図２４に示すように、ＣＭＰなどの方法により、チップＣ１を構成する半導体基板２１を研磨し、その厚さを薄くする。この時、保持具１１は、薄くなったチップＣ１の強度を補強する役割を果たす。

また、アライメントマーク４１上のチップＣ１の半導体基板２１及び絶縁層２２，２３を、ＲＩＥなどのエッチング方法により除去し、アライメントマーク４１を露出させる。そして、アライメントマーク４１上の凹部に、光学的に透明な材料４２−１、例えば、赤外線を透過する材料を満たし、アライメントマーク４１を認識可能な状態にする。

尚、アライメントマーク４１上の凹部は、光学的に透明な材料４２−１により満たすことなく、空間のままにしておいてもよい。

即ち、図２５に示すように、二つのチップＣ１，Ｃ２が同一方向を向いた状態で両チップＣ１，Ｃ２を結合する。具体的には、チップＣ１の裏面（半導体基板２１側の面）と、半導体基板２１側と反対側のチップＣ２の面とを、例えば、接着剤を用いて結合する。

ここで、二つのチップＣ１，Ｃ２は、面で結合されるため、その結合強度は、高くなる。また、二つのチップＣ１，Ｃ２の間に電極（例えば、マイクロバンプ）が存在しないため、製造歩留りを向上させることができる。

また、チップＣ２をチップＣ１上に積み重ねるとき、チップＣ１のアライメントマークをはっきりと認識できるため、高精度なアライメントが可能になる。

即ち、図２５に示すように、ＣＭＰなどの方法により、チップＣ２を構成する半導体基板２１を研磨し、その厚さを薄くする。

また、図２６に示すように、アライメントマーク４１上のチップＣ２の半導体基板２１及び絶縁層２２，２３を、ＲＩＥなどのエッチング方法により除去する。

そして、図２７に示すように、アライメントマーク４１上の凹部に、光学的に透明な材料４２−２、例えば、赤外線を透過する材料を満たし、アライメントマーク４１を認識可能な状態にする。

尚、アライメントマーク４１上の凹部は、光学的に透明な材料４２−２により満たすことなく、空間のままにしておいてもよい。

本例では、図２８に示すように、保持具１１上に四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４を積み重ねる。ここで、これら全てのチップを積み重ねるに当って、保持具１１の取り外しを行うことがない。このため、積み重ねに必要なステップ数が減り、製造コストの低減に貢献することができる。

また、チップＣ３，Ｃ４の積み重ね時に、チップＣ１のアライメントマークをはっきりと認識できるため、高精度なアライメントが可能になる。

即ち、図２９に示すように、ＩＣＰ−ＲＩＥなどのエッチング方法を用いて、スルーホールを形成する。

また、本例では、四つのチップＣ１，Ｃ２，Ｃ３，Ｃ４間に電極（例えば、マイクロバンプ）が存在しないため、スルーシリコンビア１３の密度がその電極のサイズに影響されるということがない。このため、スルーシリコンビア１３の高密度化を実現できる。

絶縁層２２，２３が光学的に透明な材料からなる場合には、アライメントマークを露出させるために、これら絶縁層２２，２３をエッチングする必要はない。

４．適用例
本発明が適用される三次元積層型半導体集積回路の例を以下に示す。

図３０は、二つのチップから構成される半導体集積回路を示している。
この半導体集積回路は、例えば、プロセッサとして機能する。この場合、チップＣ１は、例えば、バス回路であり、チップＣ２は、例えば、ＣＰＵコアである。

図３１は、三つのチップから構成される半導体集積回路を示している。
この半導体集積回路は、例えば、プロセッサとして機能する。この場合、チップＣ１，Ｃ２は、それぞれ、例えば、キャッシュメモリであり、チップＣ３は、例えば、ＣＰＵコアである。

また、この半導体集積回路は、例えば、システムＬＳＩとして機能する。この場合、チップＣ１，Ｃ２は、それぞれ、例えば、ＤＲＡＭであり、チップＣ３は、例えば、ＣＰＵコアである。

さらに、この半導体集積回路は、例えば、ＮＡＮＤストレージとして機能する。この場合、チップＣ１は、例えば、ＮＡＮＤコントローラであり、チップＣ２，Ｃ３は、例えば、ＮＡＮＤフラッシュメモリである。

６．むすび
本発明によれば、三次元積層型半導体集積回路のスルーシリコンビアの高密度化、製造歩留りの向上及び製造コストの低減を同時に実現できる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明は、スルーシリコンビアを有する三次元積層型半導体集積回路に適用可能であり、産業上のメリットは多大である。

１１，３１：保持具、１２：キャップ層、１３：スルーシリコンビア、１４，１６，１７：電極、１５：ビア、２１：半導体基板、２２，２３：絶縁層、２４：マイクロバンプ、２５：接着剤、Ｃ１，Ｃ２，Ｃ３，Ｃ４：チップ。

Claims

第一半導体基板の第一面側に第一半導体素子に繋がる第一電極を有する第一チップ及び第二半導体基板の第一面側に第二半導体素子に繋がる第二電極を有する第二チップをそれぞれ形成する工程と、
前記第一チップの前記第一半導体基板の第一面側と保持具とを面で結合する工程と、
前記保持具に結合された前記第一チップの前記第一半導体基板の第二面側を研磨する工程と、
前記第二チップの前記第二半導体基板の前記第一面側と前記第一チップの前記第一半導体基板の前記第二面側とを面で結合する工程と、
前記保持具に前記第一チップを介して結合された前記第二チップの前記第二半導体基板の第二面側を研磨する工程と、
前記保持具に結合された前記第一及び第二チップの前記第一及び第二半導体基板を貫通し、かつ、前記第一チップ内の前記第一電極及び前記第二チップ内の前記第二電極を貫通する第一ビアを形成する工程と
を具備することを特徴とする三次元積層型半導体集積回路の製造方法。