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JP5115090B2 - 半導体メモリ、半導体メモリのテスト方法およびシステム - Google Patents

半導体メモリ、半導体メモリのテスト方法およびシステム Download PDF

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Description

本発明は、ロウアドレス信号およびコラムアドレス信号を受けて動作する半導体メモリに関する。
擬似ＳＲＡＭ等の半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。擬似ＳＲＡＭは、読み出し動作または書き込み動作を実行していない期間に、ＣＰＵ等のコントローラに認識されることなくリフレッシュ動作を実行する。リフレッシュ動作は、擬似ＳＲＡＭの内部で周期的に発生する内部リフレッシュ要求に応答して、内部アドレスカウンタで生成されるアドレス信号を用いて実行される（例えば、特許文献１参照。）。
特開平１−１２５７９６号公報
擬似ＳＲＡＭのメモリコアは、ＤＲＡＭのメモリコアと同じ構造を有しており、メモリコアはＤＲＡＭとして動作する。このため、ＤＲＡＭと擬似ＳＲＡＭが製造される場合に、ＤＲＡＭと同じプログラムを擬似ＳＲＡＭのテストに使用できれば、テスト効率は向上する。特に、マトリックス状に配置されるメモリセルに所定のデータパターンを書き込むためのテストパターンは、メモリコアのレイアウト構造に依存して設計される。このため、同じ構造のメモリコアを有する擬似ＳＲＡＭとＤＲＡＭで、それぞれテストパターンを設計することは無駄である。
しかし、擬似ＳＲＡＭでは、ロウアドレス信号とコラムアドレス信号は、アクセスコマンドとともに互いに異なる端子を介して同時に供給される（アドレスノンマルチプレクス方式）。一方、ＤＲＡＭでは、ロウアドレス信号とコラムアドレス信号は、共通のアドレス端子から順次に供給される（アドレスマルチプレクス方式）。したがって、従来、ＤＲＡＭのテストパターンを擬似ＳＲＡＭのテストに用いることはできなかった。
本発明の目的は、他の半導体メモリのテスト資産を用いて、半導体メモリをテスト可能にすることで、テスト効率を向上し、テストコストを削減することである。
本発明の一形態では、メモリコアは、複数のメモリセル、メモリセルに接続された複数のワード線、メモリセルに接続された複数のビット線、ロウアドレス信号に応じてワード線を選択するロウデコーダ、およびコラムアドレス信号に応じてビット線を選択するコラムデコーダを有する。アドレス切替回路は、第１動作モード中に、第１アドレス端子群に供給されるロウアドレス信号および第２アドレス端子群に供給されるコラムアドレス信号を受け、受けたロウアドレス信号およびコラムアドレス信号をロウデコーダおよびコラムデコーダに供給する。また、アドレス切替回路は、第２動作モード中に、第２アドレス端子群に供給されるロウアドレス信号を受け、その後、第２アドレス端子群に供給されるコラムアドレス信号を受け、受けたロウアドレス信号およびコラムアドレス信号をロウデコーダおよびコラムデコーダに供給する。
第２動作モードでは、アドレスを受けるために必要なアドレス端子の数は、第１動作モードに比べて少ない。このため、半導体メモリの動作テストを第２動作モードで実施することで、一度にテストできる半導体メモリの数を増やすことができる。また、ロウアドレス信号およびコラムアドレス信号を同じアドレス端子で順次に受けて動作する他の半導体メモリのテスト資産を用いて、半導体メモリをテストすることが可能になる。この結果、テスト効率を向上でき、テストコストを削減できる。例えば、半導体メモリのテストでは、まず、半導体メモリは第２動作モードに設定される。次に、ロウアドレス信号およびコラムアドレス信号が順次に第２アドレス端子群に供給され、半導体メモリの動作テストが実施される。例えば、第１動作モードは通常動作モードであり、第２動作モードはテストモードである。例えば、半導体メモリは、半導体メモリをアクセスするコントローラとともにシステムを構成する。
本発明では、他の半導体メモリのテスト資産を用いて、半導体メモリをテストできるため、テスト効率を向上でき、テストコストを削減できる。
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子（パッド）を示している。図中の二重の四角印は、半導体メモリがウエハ状態のときに電圧が供給されるテスト端子（パッド）である。
図１は、第１の実施形態を示している。半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭである。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。半導体メモリＭＥＭは、メモリコアおよびアドレス切替回路を有している。メモリコアは、複数のメモリセルＭＣ、メモリセルＭＣに接続された複数のワード線ＷＬ、メモリセルＭＣに接続された複数のビット線ＢＬ、／ＢＬ、ロウアドレス信号ＲＡＤに応じてワード線ＷＬを選択するロウデコーダＲＤＥＣ、およびコラムアドレス信号ＣＡＤに応じてビット線ＢＬ、／ＢＬを選択するコラムデコーダＣＤＥＣを有する。アドレス切替回路は、モード信号ＣＩＦＺが第１動作モードを示すときに、第１アドレス端子群ＡＤａに供給されるロウアドレス信号ＲＡＤ（ＡＤ９−１５）および第２アドレス端子群ＡＤｂに供給されるコラムアドレス信号ＣＡＤ（ＡＤ０−８）を受け、受けたロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤをロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに供給する。また、アドレス切替回路は、モード信号ＣＩＦＺが第２動作モードを示すときに、第２アドレス端子群ＡＤｂに供給されるロウアドレス信号ＲＡＤ（ＡＤ０−８）を受け、その後、第２アドレス端子群ＡＤｂに供給されるコラムアドレス信号ＣＡＤ（ＡＤ０−８）を受け、受けたロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤをロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに供給する。第２動作モードでは、アドレスＡＤを受けるために必要なアドレス端子の数は少ない。
第１の実施形態では、例えば、メモリＭＥＭの動作テストを第２動作モードで実施することで、一度にテストできるメモリＭＥＭの数を増やすことができる。また、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを同じアドレス端子ＡＤｂで順次に受けて動作するＤＲＡＭ等のテスト資産（テストパターン等）を用いて、メモリＭＥＭをテストすることが可能になる。この結果、テスト効率を向上でき、テストコストを削減できる。メモリＭＥＭのテストは、例えば、図２６に示すテストシステムにより実施される。メモリＭＥＭのテストでは、まず、メモリＭＥＭは第２動作モードに設定される。次に、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤが順次に第２アドレス端子群ＡＤｂに供給され、メモリＭＥＭの動作テストが実施される。例えば、第１動作モードは通常動作モード（擬似ＳＲＡＭインタフェースモード）であり、第２動作モードはテストモード（ＳＤＲＡＭインタフェースモード）である。メモリＭＥＭは、例えば、図２５に示すように、メモリＭＥＭをアクセスするコントローラとともにシステムを構成する。
図２は、第２の実施形態を示している。第１の実施形態と同じ要素については詳細な説明は省略する。メモリＭＥＭは、図１に加えて、アクセス制御回路を有している。半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭである。メモリＭＥＭは、例えば、図２５に示すように、メモリＭＥＭをアクセスするコントローラとともにシステムを構成する。メモリＭＥＭのテストは、例えば、図２６に示すテストシステムにより実施される。
アクセス制御回路は、モード信号ＣＩＦＺが第１動作モードを示すときに、メモリコアのアクセス動作を実行するためのアクセス制御信号（例えば、図４に示すイコライズ信号ＥＱＺ、ビット制御信号ＢＬＴＺ、ワード制御信号ＷＬＯＮＺ、センスアンプ制御信号ＳＡＥＺ、コラム制御信号ＣＬＰＺ、ライトアンプ制御信号ＷＡＥＺ、リードアンプ制御信号ＲＡＥＺ等）を、コラムアドレス信号ＣＡＤおよびロウアドレス信号ＲＡＤとともに供給されるアクセスコマンドＣＭＤに応答してメモリコアに出力する。また、アクセス制御回路は、モード信号ＣＩＦＺが第２動作モードを示すときに、アクセス制御信号を、アドレス切替回路へのコラムアドレス信号ＣＡＤの供給に応答してメモリコアに出力する。これにより、コラムアドレス信号ＣＡＤとロウアドレス信号ＲＡＤを異なるタイミングで受ける第２動作モード中に、コラムアドレス信号ＣＡＤの供給に合わせてメモリコアを動作させることができる。
以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、アドレスマルチプレクス方式のＤＲＡＭ等のテスト資産を用いてメモリＭＥＭをテストする場合に、メモリコアの動作タイミングをアドレスの供給タイミングに合わせることができ、メモリＭＥＭを正しく動作できる。この結果、テスト効率を向上でき、テストコストを削減できる。
図３は、第３の実施形態におけるアクセス制御回路の詳細を示している。第１および第２の実施形態と同じ要素については詳細な説明は省略する。アクセス制御回路を除く構成は、図２と同じである。すなわち、半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭである。メモリＭＥＭは、例えば、図２５に示すように、メモリＭＥＭをアクセスするコントローラとともにシステムを構成する。メモリＭＥＭのテストは、例えば、図２６に示すテストシステムにより実施される。
アクセス制御回路は、アクティブ制御回路、コマンド出力制御回路およびコア制御回路を有している。アクティブ制御回路は、第１動作モード中にアクティブイネーブル信号ＡＣＴＥＮＺを活性化し続け、第２動作モード中に、アクティブイネーブル信号ＡＣＴＥＮＺをコラムアドレス信号ＣＡＤの供給に応答して活性化する。コマンド出力制御回路は、アクティブイネーブル信号ＡＣＴＥＮＺの活性化中に、アクセスコマンドＣＭＤをアクセス要求信号ＲＤＰＺまたはＷＲＰＺとして出力し、アクティブイネーブル信号ＡＣＴＥＮＺの非活性化中にアクセス要求信号ＲＤＰＺ、ＷＲＰＺの出力を禁止する。アクセス要求信号ＲＤＰＺは、読み出しコマンドに応答して生成され、アクセス要求信号ＷＲＰＺは、書き込みコマンドに応答して生成される。コア制御回路は、メモリコアのアクセス動作を実行するために、アクセス要求信号ＲＤＰＺまたはＷＲＰＺに応じてアクセス制御信号を生成する。
この実施形態では、コマンド出力制御回路は、アクティブイネーブル信号ＡＣＴＥＮＺの非活性化中にアクセスコマンドＣＭＤを受けたときに、アクティブイネーブル信号ＡＣＴＥＮＺが活性化するまで、アクセス要求信号ＲＤＰＺまたはＷＲＰＺを出力しない。したがって、第２動作モード中、アクセス要求信号ＲＤＰＺまたはＷＲＰＺは、アクティブイネーブル信号ＡＣＴＥＮＺの活性化に同期して出力される。これにより、アクセス制御回路は、コラムアドレス信号ＣＡＤの供給に応答してアクセス制御信号をメモリコアに出力できる。
以上、第３の実施形態においても、第１および第２の実施形態と同様の効果を得ることができる。さらに、アクティブイネーブル信号ＡＣＴＥＮＺに応じて、アクセス要求信号ＲＤＰＺ、ＷＲＰＺの出力を許可／禁止することにより、簡易な回路により、メモリコアがアクセス動作を開始するタイミングを動作モードに応じて変更できる。すなわち、アドレスマルチプレクス方式のＤＲＡＭ等のテスト資産を用いてメモリＭＥＭをテストする場合に、メモリＭＥＭを正しく動作できる。この結果、テスト効率を向上でき、テストコストを削減できる。
図４は、第４の実施形態を示している。半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。このＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、テストエントリ回路１０、ＩＦ制御回路１２、ＣＲ制御回路１４、コンフィギュレーションレジスタ１６、コマンドバッファ１８、コマンド生成回路２０、コア制御回路２２、アドレス制御回路２４、リフレッシュ要求生成回路２６、リフレッシュアドレスカウンタ２８、アドレスバッファ３０、アドレス切替回路３２、アドレス選択回路３４、データ入出力バッファ３６、データ制御回路３８およびメモリコア４０を有している。
特に図示していないが、メモリＭＥＭは、不良のメモリセル等を救済するための冗長回路と、冗長回路を使用可能にするための冗長ヒューズ回路、冗長制御回路を有している。例えば、冗長回路は、冗長メモリセル、冗長メモリセルに接続された冗長ワード線、冗長ワード線に接続された冗長ワードデコーダおよび冗長ワードドライバ等を有している。冗長ヒューズ回路は、不良アドレスを記憶する。冗長制御回路は、アドレス信号が不良アドレスと一致することを検出し、通常のメモリセルのアクセスを禁止し冗長メモリセルのアクセスを許可する。なお、メモリＭＥＭは、後述する図２５に示すように、ＣＰＵとともにシステムを構成する。
テストエントリ回路１０は、テストコマンドとともに供給されるアドレス信号ＲＡＤ、ＣＡＤに応じてテスト信号ＴＥＳＺ（ＴＥＳ１Ｚ、ＴＥＳ２Ｚ、ＴＥＳ３Ｚ、ＴＥＳ４Ｚ、ＴＥＳｎＺ）を生成する。テストコマンドは、コマンドバッファ１８を介して供給される。テスト信号ＴＥＳＺに応じてメモリＭＥＭ内のテスト回路が動作し、メモリＭＥＭのテストが実施される。テストエントリ回路１０の動作は、図６、図７、図８に示す。
ＩＦ制御回路１２は、テストパッドＩＦ（テスト端子）の電圧値およびテスト信号ＴＥＳ１−４Ｚの値に応じて、共通インタフェースモード信号ＣＩＦＺ（以下、モード信号とも称する）およびレジスタ設定信号ＣＣＲＺを出力する。モード信号ＣＩＦＺが活性化される共通インタフェースモード（テストモードＴＥＳＴ；ＳＤＲＡＭインタフェースモード；第２動作モード）中、メモリＭＥＭの入出力インタフェースは、ＳＤＲＡＭのインタフェース仕様に設定される。これにより、後述するように、ＳＤＲＡＭのテストパターンを用いてＬＳＩテスタによりメモリＭＥＭをテストできる。モード信号ＣＩＦＺが非活性化されている通常動作モード（第１動作モード；ＦＣＲＡＭインタフェースモード）中、メモリＭＥＭの入出力インタフェースは、通常のＦＣＲＡＭ（擬似ＳＲＡＭ）インタフェース仕様に設定される。ＩＦ制御回路１２の詳細は、図５に示す。
ＣＲ制御回路１４（コンフィギュレーションレジスタ制御回路）は、コンフィギュレーションレジスタ１６を設定するための所定のコマンドおよびアドレス信号ＲＡＤ、ＣＡＤを受けたときに、設定信号ＳＥＴＰ０Ｚ、ＳＥＴＰ１Ｚを出力する。ＣＲ制御回路１４は、レジスタ設定信号ＣＣＲＺが高論理レベルに活性化されているとき、アドレス信号ＲＡＤ、ＣＡＤの値をレジスタ設定ビットＣＲＢＩＴとして出力する。ＣＲ制御回路１４は、レジスタ設定信号ＣＣＲＺが低論理レベルに活性化されているとき、データＤＱ（共通データバスＣＤＢ）の値をレジスタ設定ビットＣＲＢＩＴとして出力する。ＣＲ制御回路１４の詳細は、図９に示す。
コンフィギュレーションレジスタ１６は、レジスタ設定ビットＣＲＢＩＴの値を設定信号ＳＥＴＰ０ＺまたはＳＥＴＰ１Ｚに同期して受け、受けた値を記憶し、記憶している値をレジスタ信号ＣＲとして出力する。例えば、レジスタ信号ＣＲは、バースト長、動作モード、読み出しレイテンシ等を設定するために出力される。バースト長は、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータの出力回数、および１回の書き込みコマンドに応答してデータ端子ＤＱで受けるデータの入力回数である。動作モードは、クロック信号ＣＬＫに同期で書き込み動作または読み出し動作を実行する同期モードまたはクロック信号ＣＬＫに非同期で書き込み動作または読み出し動作を実行する非同期モードのいずれかである。読み出しレイテンシは、読み出しコマンドを受けてから最初の読み出しデータＤＱが出力されるまでのクロックサイクル数である。コンフィギュレーションレジスタ１６の詳細は、図９に示す。
コマンドバッファ１８は、クロック信号ＣＬＫおよびコマンド信号ＣＭＤ（チップイネーブル信号ＣＥ２、／ＣＥ１、アドレスバリッド信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢ）を受け、受けた信号をチップイネーブル信号ＣＥ１Ｚ、ＣＥ１Ｘ、アドレスバリッド信号ＡＤＶＺ、ＡＤＶＸ、アウトプットイネーブル信号ＯＥＺ、ライトイネーブル信号ＷＥＺ、ＷＥＸ、アッパーバイトコントロール信号ＵＢＺおよびロウアーバイトコントロール信号ＬＢＺとしてコマンド生成回路２０等に出力する。
コマンド生成回路２０は、コマンドバッファ１８からの信号（外部アクセス要求）またはリフレッシュ要求回路２６からのリフレッシュ要求に応じて、読み出し動作を実行するための読み出し信号ＲＤＰＺ、書き込み動作を実行するための書き込み信号ＷＲＰＺまたはリフレッシュ動作を実行するためのリフレッシュ信号ＲＥＦＰＺを出力する。コマンド生成回路２０のアービタＡＲＢは、読み出しコマンドおよび書き込みコマンドと、リフレッシュ要求ＲＲＥＱとの優先順を決める。例えば、アービタＡＲＢは、読み出しコマンドとリフレッシュ要求ＲＲＥＱを同時に受けたときに、リフレッシュ要求ＲＲＥＱを優先させる。読み出しコマンドに応答する読み出し信号ＲＤＰＺの出力は、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱが供給されたとき、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ信号ＲＥＦＰＺの出力は、読み出し動作が完了するまで一時保留される。
また、コマンド生成回路２０は、アクセス動作（読み出し動作、書き込み動作およびリフレッシュ動作）を実行するための後述する制御信号ＰＲＥＮＸ、ＰＲＡＴＤ、ＰＷＥＮＸ、ＰＷＡＴＤ、ＡＣＴＥＮＺ、ＲＥＲＥＺ等を出力する。なお、コマンド生成回路２０は、共通インタフェースモード中と通常動作モード中で一部の制御信号の出力タイミングを変更する。コマンド生成回路２０の詳細は、図１３に示す。
コア制御回路２２は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを高論理レベルに変化し、リフレッシュ動作を実行しないときに、リフレッシュ信号ＲＥＦＺを低論理レベルに変化する。コア制御回路２２は、読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺまたはリフレッシュ信号ＲＥＦＰＺに応答して、メモリコア４０のアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御するために、アクセス制御信号（イコライズ信号ＥＱＺ、ビット制御信号ＢＬＴＺ、ワード制御信号ＷＬＯＮＺ、センスアンプ制御信号ＳＡＥＺ、コラム制御信号ＣＬＰＺ（ＣＬＰＤＺ）、ライトアンプ制御信号ＷＡＥＺ、リードアンプ制御信号ＲＡＥＺ等）を出力する。コア制御回路２２の詳細は、図１７に示す。
イコライズ信号ＥＱＺは、ビット線ＢＬ、／ＢＬをプリチャージするためのタイミング信号である。ビット制御信号ＢＬＴＺは、ビット線対ＢＬ、／ＢＬをセンスアンプＳＡに接続するためのタイミング信号である。ワード制御信号ＷＬＯＮＺは、ワード線ＷＬを活性化するためのタイミング信号である。センスアンプ制御信号ＳＡＥＺは、センスアンプＳＡを活性化するためのタイミング信号である。コラム制御信号ＣＬＰＺ（ＣＬＰＤＺ）は、ビット線対ＢＬ、／ＢＬをデータバスＭＤＱに接続するためのコラムスイッチＣＳＷをオンするためのタイミング信号である。ライトアンプ制御信号ＷＡＥＺは、ライトアンプＷＡを動作するためのタイミング信号である。リードアンプ制御信号ＲＡＥＺは、リードアンプＲＡを動作するためのタイミング信号である。
コマンド生成回路２０およびコア制御回路２２は、図１５、図１６、図２８、図３０等に示すように、通常動作モード中に、メモリコア４０のアクセス動作を実行するためのアクセス制御信号を、コラムアドレス信号ＣＡＤおよびロウアドレス信号ＲＡＤとともに供給されるアクセスコマンドＲＤ、ＷＲに応答してメモリコア４０に出力し、共通インタフェースモード中に、アクセス制御信号を、アドレス切替回路３２へのコラムアドレス信号ＩＡＤ０−８の供給に応答してメモリコア４０に出力するアクセス制御回路として動作する。
アドレス制御回路２４は、モード信号ＣＩＦＺおよびコマンドバッファ１８からのチップイネーブル信号ＣＥ１Ｘ、アドレスバリッド信号ＡＤＶＸ等に応じて、アドレス切替回路３２の動作を制御するためのアドレスラッチ信号ＡＤＬＡＴＺ、ＲＡＤＬＡＴＺ、ＰＡＬＡＴＺおよびコラムアドレスイネーブル信号ＣＡＥＮＺを出力する。アドレスラッチ信号ＡＤＬＡＴＺおよびコラムアドレスイネーブル信号ＣＡＥＮＺは、コマンド生成回路２０にも出力される。アドレス制御回路２４の詳細は、図１４に示す。
リフレッシュ要求生成回路２６は、例えば、発振信号を所定の周期で出力する発振器を有している。リフレッシュ要求生成回路２６は、発振信号の周波数を分周し、リフレッシュ要求ＲＲＥＱ（内部アクセス要求）を生成する。リフレッシュ要求生成回路２６は、コンフィギュレーションレジスタ１６のリフレッシュ禁止ビットがセットされているとき、図示しないリフレッシュ禁止信号を受けてリフレッシュ要求ＲＲＥＱの生成を停止する。これにより、リフレッシュ動作は禁止される。なお、リフレッシュ動作を禁止するために、リフレッシュ禁止信号をコマンド生成回路２０に供給して、コマンド生成回路２０によるリフレッシュ要求ＲＲＥＱの受け付けを禁止してもよい。リフレッシュアドレスカウンタ２８は、リフレッシュ要求ＲＲＥＱに同期して、リフレッシュアドレス信号ＲＲＡＤを順次生成する。リフレッシュアドレス信号ＲＲＡＤは、ワード線ＷＬを選択するためのロウアドレス信号である。
アドレスバッファ３０は、アドレス端子ＡＤに供給されるアドレス信号ＡＤ（ＡＤ０−２２）をロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤとして受け、受けたアドレス信号を内部アドレス信号ＩＡＤ（ＩＡＤ０−２２）として出力する。後述するように、このメモリＭＥＭは、通常動作モード中に、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを互いに異なるアドレス端子ＡＤで同時に受けるアドレスノンマルチプレクスモードで動作する。また、メモリＭＥＭは、共通インタフェースモード中に、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを共通のアドレス端子ＡＤで順次に受けるアドレスマルチプレクスモードで動作する。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、ビット線対ＢＬ、／ＢＬを選択するために供給される。
アドレス切替回路３２は、通常動作モード中に、アドレス端子ＡＤ０−８に供給されるアドレス信号をコラムアドレス信号ＣＡＤとして出力し、アドレス端子ＡＤ９−２２に供給されるアドレス信号をロウアドレス信号ＲＡＤとして出力する。アドレス切替回路３２は、共通インタフェースモード中に、最初にアドレス端子ＡＤ０−１３に供給されるアドレス信号をロウアドレス信号ＲＡＤとして出力し、次にアドレス端子ＡＤ０−８に供給されるアドレス信号をコラムアドレス信号ＣＡＤとして出力する。アドレス切替回路３２の詳細は、図１８に示す。
アドレス選択回路３４は、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＲＡＤを選択し（ＲＥＦＺ＝高レベル）、リフレッシュ動作を実行しないときにロウアドレス信号ＲＡＤを選択し（ＲＥＦＺ＝低レベル）、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア３０に出力する。データ入出力バッファ３６は、書き込みデータ信号をデータ端子ＤＱ（例えば、１６ビット）を介して受信し、受信したデータ信号をデータバスＤＩＮに出力する。また、データ入出力バッファ３６は、後述するメモリセルＭＣからの読み出しデータ信号をデータバスＤＯＵＴを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。
データ制御回路３８は、書き込み動作時に、書き込みデータ信号ＤＩＮをコラムアドレス信号ＣＡＤ０−２に対応する共通データバスＣＤＢに出力する。データ制御回路３８は、読み出し動作時に、共通データバスＣＤＢ上の読み出しデータをコラムアドレス信号ＣＡＤ０−２に応じて選択し、読み出しデータ信号ＤＯＵＴとして出力する。データ制御回路３８の詳細は、図２２に示す。
メモリコア４０は、メモリブロックＭＢＬＫ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリブロックＭＢＬＫは、ロウブロックＲＢＬＫ（ＲＢＬＫ０−１；メモリブロック）と、ロウブロックＲＢＬＫ０−１に対応するロウデコーダＲＤＥＣと、ロウブロックＲＢＬＫ０−１の間に配置されたセンスアンプ領域ＳＡＡとを有している。なお、ロウブロックＲＢＬＫの数は、４個、８個あるいは１０個等でもよい。ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡＤに応じてワード線ＷＬを選択する。センスアンプ領域ＳＡＡは、ロウブロックＲＢＬＫ０−１にそれぞれ対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、ロウブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。
コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤに応じてビット線ＢＬ、／ＢＬを選択する。具体的には、コラムデコーダＣＤＥＣは、最大のバースト長に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤ３−８をデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介してデータバスＭＤＱに出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、共通データバスＣＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。メモリコア４０の詳細は、図２３に示す。
図５は、図４に示したＩＦ制御回路１２の詳細を示している。ＩＦ制御回路１２は、セレクタＳＥＬ１、ＳＥＬ２、抵抗Ｒ１およびスイッチ回路ＳＷ１を有している。セレクタＳＥＬ１は、テスト信号ＴＥＳ１Ｚ（モード選択制御信号）が低論理レベルのときにテストパッドＩＦの値をモード信号ＣＩＦＺとして出力し、テスト信号ＴＥＳ１Ｚが高論理レベルのときにテスト信号ＴＥＳ２Ｚ（モード切替信号）の値をモード信号ＣＩＦＺとして出力する。これにより、テストパッドＩＦが電源線等に接続されている場合にも、後述する図３６等に示すように、メモリＭＥＭの動作モードを変更できる。
セレクタＳＥＬ２は、テスト信号ＴＥＳ１Ｚが低論理レベルのときにテストパッドＩＦの値をレジスタ設定信号ＣＣＲＺとして出力し、テスト信号ＴＥＳ１Ｚが高論理レベルのときにテスト信号ＴＥＳ３Ｚ（レジスタ切替信号）の値をレジスタ設定信号ＣＣＲＺとして出力する。これにより、テストパッドＩＦが電源線等に接続されている場合にも、後述する図３６等に示すように、コンフィギュレーションレジスタ１６の設定方法を変更できる。
スイッチ回路ＳＷ１は、テスト信号ＴＥＳ４Ｚ（遮断信号）が低論理レベルのときにオンし、テストパッドＩＦを接地線（所定の電圧が供給される電圧線）に接続する。スイッチ回路ＳＷ１は、テスト信号ＴＥＳ４Ｚが高論理レベルのときにオフし、テストパッドＩＦをフローティング状態に設定する。スイッチ回路ＳＷ１をオフすることで、テストパッドＩＦが電源線等に接続されている場合にも、テストパッドＩＦから接地線にリーク電流が流れることを防止できる。したがって、メモリＭＥＭのテストにおいて、電流値を正確に測定できる。
図６は、共通インタフェース（ＩＦ）モード中のテストエントリ回路１０の動作を示している。破線で示したクロック信号ＣＬＫは、メモリＭＥＭに実際に供給されるのではなく、コマンド信号／ＣＥ１、／ＡＤＶ、／ＷＥ、／ＯＥにより生成されるサイクルを示している。テストエントリ回路１０は、クロック端子ＣＬＫでクロック信号ＣＬＫを受けることなく動作する。共通インタフェースモード（ＣＩＦＺ＝Ｈレベル）では、図８に示すＳＤＲＡＭのテストモードエントリに用いられるテストコマンドＴＥＳＴ１−ＴＥＳＴ８（テストパターン）がメモリＭＥＭに供給される。図６では、／ＵＢ信号および／ＬＢ信号が高論理レベルに非活性化されているため、メモリＭＥＭに供給されるコマンド信号は、通常のアクセス動作に使用されないイリーガルコマンドである。
共通インタフェースモード中、テストエントリ回路１０は、テストコマンドＴＥＳＴ１−８が正しいとき、４回目の／ＯＥ信号の立ち下がりエッジに同期してコラムアドレス信号ＣＡＤ０−８（ＡＤ０−８；サブテストコードＳＣＤ）を受ける。テストエントリ回路１０は、最初のテストコマンドＴＥＳＴ１とともに供給されたロウアドレス信号ＲＡＤ０−１３（ＡＤ０−１３；メインテストコードＭＣＤ）とサブテストコードＳＣＤとがテスト信号ＴＥＳＺのセットを示すときに、メモリコア４０等の内部回路をテストするために、対応するテスト信号ＴＥＳＺを活性化し、メモリＭＥＭをテストするためのテストモードにエントリする。このように、共通インタフェースモード中、テストエントリ回路１０は、メインテストコードＭＣＤおよびサブテストコードＳＣＤを、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤとして順次に受ける（アドレスマルチプレクス）。
図には示していないが、テストエントリ回路１０は、メインテストコードＭＣＤおよびサブテストコードＳＣＤが、テスト信号ＴＥＳＺのリセットを示すときに、対応するテスト信号ＴＥＳＺを非活性化する。
図７は、ＦＣＲＡＭインタフェース（ＩＦ）モード（通常動作モード）中のテストエントリ回路１０の動作を示している。通常動作モードでは、メインテストコードＭＣＤおよびサブテストコードＳＣＤを、ロウアドレス信号ＲＡＤ０−１３（ＡＤ９−２２）およびコラムアドレス信号ＣＡＤ０−８（ＡＤ０−８）として一度で受ける。このために、テスト信号ＴＥＳ１Ｚ等を活性化するためのテストパターンは、図６より１つ少ない。その他の動作は、図６と同じである。
図８は、ＳＤＲＡＭのテストモードエントリを示している。ＳＤＲＡＭでは、例えば、２回のイリーガルコマンドとともに供給されるロウアドレス信号ＲＡＤ０−１３（ＡＤ０−１３；メインテストコードＭＣＤ）とコラムアドレス信号ＣＡＤ０−８（ＡＤ０−８；サブテストコードＳＣＤ）に応じてテスト信号ＴＥＳＺが活性化される。その後、６回のダミーサブテストコードＤＳＣＤが供給される。
図６に示した共通インタフェースモードでは、ＳＤＲＡＭと同様に、メインテストコードＭＣＤおよびサブテストコードＳＣＤをアドレスマルチプレクス方式で受け、テストモードにエントリあるいはテストモードからイクジットできる。このため、メモリＭＥＭをテストする際に、アドレス端子ＡＤ１４−２２を未使用にでき、ＬＳＩテスタで一度にテストできるメモリＭＥＭの数を増やすことができる。また、テストモードエントリのために供給されるテストパターンＴＥＳＴ１−ＴＥＳＴ８を、ＳＤＲＡＭと共通にできる。したがって、各端子に供給する信号のタイミングを決める定義ファイルを除いて、テストプログラムをＳＤＲＡＭと共通にできる。
図９は、図４に示したＣＲ制御回路１４およびコンフィギュレーションレジスタ１６の詳細を示している。ＣＲ制御回路１４は、アドレス判定回路ＡＤＪＤＧ、ＣＲセット制御回路ＣＲＳＥＴおよびコンフィギュレーションレジスタ１６のビットＲＥＧに対応する複数のセレクタＳＥＬを有している。アドレス判定回路ＡＤＪＤＧは、レジスタ設定信号ＣＣＲＺが低論理レベルのとき、アドレス信号ＲＡＤ、ＣＡＤが全て高論理レベルのときに、アドレス判定信号ＣＲＡＤＺを高論理レベルに変化し、アドレス信号ＲＡＤ、ＣＡＤのいずれか１ビットが低論理レベルのときに、アドレス判定信号ＣＲＡＤＺを低論理レベルに変化する。また、アドレス判定回路ＡＤＪＤＧは、レジスタ設定信号ＣＣＲＺが高論理レベルのとき、アドレス信号ＲＡＤ、ＣＡＤの値によらず、アドレス判定信号ＣＲＡＤＺを高論理レベルに設定する。
ＣＲセット制御回路ＣＲＳＥＴは、メモリＭＥＭの外部から供給される読み出しコマンドおよび書き込みコマンドを読み出し信号ＲＤＰＺおよび書き込み信号ＷＲＰＺとして検出する。ＣＲセット制御回路ＣＲＳＥＴは、検出したコマンドに対応するアドレス判定信号ＣＲＡＤＺが全て高論理レベルであり、かつコマンドの供給順序と供給回数が予め決められた規則と同じであるときに、設定パルス信号ＳＥＴＰ０Ｚ、ＳＥＴＰ１Ｚを順次に出力する。セレクタＳＥＬは、レジスタ設定信号ＣＣＲＺが低論理レベルのとき、共通データバスＣＤＢに供給されるデータ信号ＤＱをレジスタ設定ビットＣＲＢＩＴとして出力する。セレクタＳＥＬは、レジスタ設定信号ＣＣＲＺが高論理レベルのとき、アドレス信号ＲＡＤ、ＣＡＤの値をレジスタ設定ビットＣＲＢＩＴとして出力する。
コンフィギュレーションレジスタ１６は、レジスタ設定ビットＣＲＢＩＴ毎に２つのレジスタＲＥＧ０（ＲＥＧ００、ＲＥＧ１０、ＲＥＧ２０、...）、ＲＥＧ１（ＲＥＧ０１、ＲＥＧ１１、ＲＥＧ２１、...）を有している。レジスタＲＥＧ０は、設定パルス信号ＳＥＴＰ０Ｚに同期してレジスタ設定ビットＣＲＢＩＴの値を記憶し、レジスタ信号ＣＲ０（ＣＲ００、ＣＲ１０、ＣＲ２０，...）として出力する。レジスタＲＥＧ１は、設定パルス信号ＳＥＴＰ１Ｚに同期してレジスタ設定ビットＣＲＢＩＴの値を記憶し、レジスタ信号ＣＲ１（ＣＲ０１、ＣＲ１１、ＣＲ２１、...）として出力する。
図１０は、共通インタフェースモード中のＣＲ制御回路１４およびコンフィギュレーションレジスタ１６の動作を示している。共通インタフェースモードでは、アドレス信号ＲＡＤ、ＣＡＤによらず、アドレス判定信号ＣＲＡＤＺは高論理レベルＨに固定される（図１０（ａ））。これにより、アドレス信号ＲＡＤ、ＣＡＤに、図１２に示すデータ信号ＤＱと同じ値（ＲＤａ、ＲＤａ、ＲＤａ、ＫＥＹ０−２）を順次に供給できる（図１０（ｂ））。換言すれば、共通インタフェースモード中に、アドレス信号を用いて設定されるＳＤＲＡＭのモードレジスタ設定と同じテストパターンを使用して、コンフィギュレーションレジスタ１６を設定できる。
ＣＲ制御回路１４は、１回の読み出しコマンドＲＤと５回の書き込みコマンドＷＲが連続してメモリＭＥＭに供給されたとき、最後の２回の書き込みコマンドＷＲとともに供給されたアドレス信号ＲＡＤ、ＣＡＤの値をコードＫＥＹ１、ＫＥＹ２として、コンフィギュレーションレジスタ１６のレジスタＲＥＧ０、ＲＥＧ１にそれぞれ書き込む（図１０（ｃ、ｄ））。そして、コンフィギュレーションレジスタ１６は、書き込まれた値に対応するレジスタ信号ＣＲ０、ＣＲ１を出力する。なお、コードＫＥＹ０は、例えば、最下位ビットが高論理レベルのときにコンフィギュレーションレジスタ１６の設定動作が行われ、最下位ビットが低論理レベルのときにコンフィギュレーションレジスタ１６のベリファイ動作が行われる。
図１１は、ＦＣＲＡＭインタフェース（ＩＦ）モード中のＣＲ制御回路１４およびコンフィギュレーションレジスタ１６の動作を示している。通常動作モードでは、ＣＲ制御回路１４は、アドレス信号ＲＡＤ、ＣＡＤの値が全て高論理レベルＨのときのみ、設定パルス信号ＳＥＴＰ０Ｚ、ＳＥＴＰ１Ｚを順次に出力する（図１１（ａ））。そして、最後の２回の書き込みコマンドＷＲとともに供給されたデータ信号ＤＱの値をコードＫＥＹ１、ＫＥＹ２として、コンフィギュレーションレジスタ１６のレジスタＲＥＧ０、ＲＥＧ１にそれぞれ書き込む（図１１（ｂ、ｃ））。レジスタＲＥＧ０、ＲＥＧ１の設定がデータ信号ＤＱの値を用いて行われることを除き、図１１の動作は、図１０と同じである。
図１２は、図９に示したＣＲ制御回路１４およびコンフィギュレーションレジスタ１６の動作の概要を示している。テスト信号ＴＥＳ１Ｚが低論理レベルＬに設定されているとき、レジスタ設定信号ＣＣＲＺの論理は、テストパッドＩＦの論理と同じである（図１２（ａ、ｂ））。テストパッドＩＦに高論理レベルＨが供給されているとき、コンフィギュレーションレジスタ１６は、アドレス信号ＡＤに応じて設定される（図１２（ａ））。テストパッドＩＦに低論理レベルＬが供給されているとき、コンフィギュレーションレジスタ１６は、データ信号ＤＱに応じて設定される（図１２（ｂ））。
一方、テスト信号ＴＥＳ１Ｚが高論理レベルＨに設定されているとき、レジスタ設定信号ＣＣＲＺの論理は、テスト信号ＴＥＳ３Ｚの論理と同じである（図１２（ｃ、ｄ））。テスト信号ＴＥＳ３Ｚに高論理レベルＨが供給されているとき、コンフィギュレーションレジスタ１６は、アドレス信号ＡＤに応じて設定される（図１２（ｃ））。テスト信号ＴＥＳ３Ｚに低論理レベルＬが供給されているとき、コンフィギュレーションレジスタ１６は、データ信号ＤＱに応じて設定される（図１２（ｄ））。
図１３は、図４に示したコマンド生成回路２０の詳細を示している。コマンド生成回路２０は、入力信号の遷移エッジを検出する遷移エッジ検出器ＡＴＤＧＥＮ１−６、パルス拡張器ＥＸＴＰＬＳ、ＮＡＮＤゲート、マスク回路ＭＳＫ１、アービタＡＲＢおよびコマンド出力制御回路ＣＭＤＣＴＬを有している。
遷移エッジ検出器ＡＴＤＧＥＮ１は、コラムアドレスイネーブル信号ＣＡＥＮＺの活性化中に動作し、アドレス信号ＣＡＤ３−８の各々の遷移エッジを検出したときに、検出パルスＡＤＴ１を出力する。遷移エッジ検出器ＡＴＤＧＥＮ２は、コラムアドレスイネーブル信号ＣＡＥＮＺの活性化中に動作し、チップイネーブル信号ＣＥ１Ｚおよびアドレスバリッド信号ＡＤＶＺの各々の立ち上がりエッジ（アサートタイミング）を検出したときに、検出パルスＡＤＴ２を出力する。遷移エッジ検出器ＡＴＤＧＥＮ３は、コラムアドレスイネーブル信号ＣＡＥＮＺの活性化中に動作し、アッパーバイトコントロール信号ＵＢＺおよびロウアーバイトコントロール信号ＬＢＺの各々の立ち上がりエッジ（アサートタイミング）を検出したときに、検出パルスＡＤＴ３を出力する。
遷移エッジ検出器ＡＴＤＧＥＮ４は、コラムアドレスイネーブル信号ＣＡＥＮＺの活性化中に動作し、ライトイネーブル信号ＷＥＸの立ち上がりエッジ（ネゲートタイミング）を検出したときに、パルス状のライト終了信号ＷＥＲＥＺを出力する。遷移エッジ検出器ＡＴＤＧＥＮ５は、読み出し動作中（ＯＥＺ信号＝高論理レベル）にアドレスラッチ信号ＡＤＬＡＴＺが高論理レベルの期間に、コラムアドレス信号ＣＡＤ０−２の遷移エッジを検出したときに、パルス状のリードアドレス遷移信号ＰＲＡＴＤを出力する。遷移エッジ検出器ＡＴＤＧＥＮ６（書き込み遷移エッジ検出器）は、書き込み動作中（書き込みコマンド信号ＷＥＺの高論理レベル中）にアドレスラッチ信号ＡＤＬＡＴＺが高論理レベルの期間に、コラムアドレス信号ＣＡＤ０−２の遷移エッジを検出したときに、書き込み検出パルスＰＷＡＴＤを出力する。
パルス拡張器ＥＸＴＰＬＳは、ＮＡＮＤゲートで論理演算をするために、検出パルスＡＴＤ１−３の立ち下がりエッジを遅延させ、パルス幅を拡張する。そして、マスク回路ＭＳＫ１は、高論理レベルのモード信号ＣＩＦＺを受けているとき（すなわち、共通インタフェースモード中）、最も遅い立ち上がりエッジを有する検出パルスＡＴＤ１−３に同期してアクティブイネーブル信号ＡＣＴＥＮＺを生成する。これにより、アクセス動作に必要な信号が全て揃った後に、アクセス動作を開始することができ、メモリコア４０が誤動作することを防止できる。マスク回路ＭＳＫ１は、低論理レベルのモード信号ＣＩＦＺを受けているとき（すなわち、通常動作モード中）、アクティブイネーブル信号ＡＣＴＥＮＺを高論理レベルに固定する。アクティブイネーブル信号ＡＣＴＥＮＺは、メモリコア４０のアクセス動作を開始するためのトリガ信号である。
アービタＡＲＢは、上述したように、読み出しコマンドＲＤおよび書き込みコマンドＷＲと、リフレッシュ要求ＲＲＥＱとが競合したときにこれらの優先順を決め、決めた優先順に従って、読み出し信号ＲＤＺ、書き込み信号ＷＲＺまたはリフレッシュ信号ＲＦＺを出力する。読み出し信号ＲＤＺ、書き込み信号ＷＲＺまたはリフレッシュ信号ＲＦＺの活性化状態は、コマンド出力制御回路ＣＭＤＣＴＬから読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺまたはリフレッシュ信号ＲＥＦＰＺが出力されるまでアービタＡＲＢ内で保持される。
コマンド出力制御回路ＣＭＤＣＴＬは、アクティブイネーブル信号ＡＣＴＥＮＺが活性化中に、読み出し信号ＲＤＺ、書き込み信号ＷＲＺ（アクセスコマンド）またはリフレッシュ信号ＲＦＺの活性化に応答して読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺ（アクセス要求信号）またはリフレッシュ信号ＲＥＦＰＺを出力する。コマンド出力制御回路ＣＭＤＣＴＬは、アクティブイネーブル信号ＡＣＴＥＮＺが非活性化中に、読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺまたはリフレッシュ信号ＲＥＦＰＺの出力を禁止し、アクティブイネーブル信号ＡＣＴＥＮＺの立ち上がりエッジに同期して読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺまたはリフレッシュ信号ＲＥＦＰＺを出力する。
遷移エッジ検出器ＡＴＤＧＥＮ１−３、パルス拡張器ＥＸＴＰＬＳおよびマスク回路ＭＳＫ１は、は、通常動作モード中にアクティブイネーブル信号ＡＣＴＥＮＺを活性化し続け、共通インタフェースモード中に、アクティブイネーブル信号ＡＣＴＥＮＺをコラムアドレス信号ＣＡＤ３−８の供給に応答して活性化するアクティブ制御回路として動作する。
図１４は、図４に示したアドレス制御回路２４の詳細を示している。アドレス制御回路２４は、ラッチ信号生成器ＬＡＴＧＥＮ１、ＬＡＴＧＥＮ２、パルス生成器ＰＬＳＧＥＮ、ＣＡイネーブル生成器ＣＡＥＮＧＥＮ（フリップフロップ回路）および遅延ラッチ生成器ＤＬＡＴＧＥＮを有している。ラッチ信号生成器ＬＡＴＧＥＮ１は、チップイネーブル信号ＣＥ１Ｘおよびアドレスバリッド信号ＡＤＶＸがともに活性化されているときに、ロウアドレスラッチ信号ＲＡＤＬＡＴＺを活性化する。ラッチ信号生成器ＬＡＴＧＥＮ２は、コラムアドレスイネーブル信号ＣＡＥＮＺが活性化中に、チップイネーブル信号ＣＥ１Ｘおよびアドレスバリッド信号ＡＤＶＸがともに活性化されているときに、アドレスラッチ信号ＡＤＬＡＴＺを活性化する。
パルス生成器ＰＬＳＧＥＮは、ロウアドレスラッチ信号ＲＡＤＬＡＴＺの立ち下がりエッジに同期してラッチイネーブル信号ＬＡＴＥＮＤＰＸを生成する。ＣＡイネーブル生成器ＣＡＥＮＧＥＮは、モード信号ＣＩＦＺの活性化中（共通インタフェースモード中）に動作し、ラッチイネーブル信号ＬＡＴＥＮＤＰＸに同期してセットされ、コラムアドレスイネーブル信号ＣＡＥＮＺを活性化し、チップイネーブル信号ＣＥ１Ｚの立ち下がりエッジに同期してコラムアドレスイネーブル信号ＣＡＥＮＺを非活性化する。また、ＣＡイネーブル生成器ＣＡＥＮＧＥＮは、モード信号ＣＩＦＺの非活性化中（通常動作モード中）に動作を停止し、コラムアドレスイネーブル信号ＣＡＥＮＺを活性化レベル（高論理レベル）に固定する。遅延ラッチ生成器ＤＬＡＴＧＥＮは、書き込み検出パルスＰＷＡＴＤまたはライト終了信号ＷＥＲＥＺに同期して遅延アドレスラッチ信号ＤＡＤＬＡＴＺを活性化する。
図１５は、共通インタフェースモード中の書き込み動作におけるアドレス制御回路２４およびコマンド生成回路２０の動作を示している。共通インタフェースモードでは、メモリＭＥＭは、ＳＤＲＡＭと同じインタフェース仕様で動作する。このため、最初のアドレスバリッド信号／ＡＤＶに同期してロウアドレスＲＡ００（ＡＤ０−１３）が供給され、次のアドレスバリッド信号／ＡＤＶに同期してコラムアドレス信号ＣＡ００（ＡＤ０−８）が供給される（図１５（ａ、ｂ））。アドレス端子ＡＤ１４−２２は、共通インタフェースモード中（テストモード中）にオープンであり、アドレス信号ＡＤ１４−２２の値は不定（ＨレベルまたはＬレベル）である。
最初のアドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期してラッチイネーブル信号ＬＡＴＥＮＤＰＸが生成され、コラムアドレスイネーブル信号ＣＡＥＮＺが活性化する（図１５（ｃ））。これにより、遷移エッジ検出器ＡＴＤＧＥＮ１−４が動作を開始し、検出パルスＡＤＴ１−３が出力され（図１５（ｄ））、アクティブイネーブル信号ＡＣＴＥＮＺが出力される（図１５（ｅ））。なお、図１７のＲＡＳ生成回路ＲＡＳＧＥＮは、アクティブイネーブル信号ＡＣＴＥＮＺが高レベルのときのみ、アクセス動作を実行するために、読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺまたはリフレッシュ信号ＲＥＦＰＺに対応して基本タイミング信号ＲＡＳＺを出力する（図１５（ｆ））。そして、図２４に示すようにアクセス動作（ワード線ＷＬの活性化）が開始される。
アドレス制御回路２４は、コラムアドレスイネーブル信号ＣＡＥＮＺの活性化中、アドレスバリッド信号／ＡＤＶに同期してアドレスラッチ信号ＡＤＬＡＴＺを活性化する（図１５（ｇ））。遷移エッジ検出器ＡＴＤＧＥＮ６は、ページ書き込み動作を実行するために、コラムアドレス信号ＣＡＤ０−２の変化に同期して書き込み検出パルスＰＷＡＴＤを出力する（図１５（ｈ、ｉ、ｊ））。ページ書き込み動作は、図２８に示す。この実施形態では、コラムアドレス信号ＣＡＤの変化に応じて書き込み検出パルスＰＷＡＴＤを生成することで、クロック信号ＣＬＫを用いることなく、ページ書き込み動作を実行できる。換言すれば、ＳＤＲＡＭのバースト書き込み動作用のテストパターンを用いて、メモリＭＥＭをテストすることができる。
図１６は、通常動作モード中の書き込み動作におけるアドレス制御回路２４およびコマンド生成回路２０の動作を示している。通常動作モードでは、コラムアドレスイネーブル信号ＣＡＥＮＺおよびアクティブイネーブル信号ＡＣＴＥＮＺは、高論理レベルに固定される（図１６（ａ、ｂ））。このため、検出パルスＡＤＴ１−３は生成されない（図１６（ｃ））。コラムアドレス信号ＣＡＤ０−２は、アドレスラッチ信号ＡＤＬＡＴＺの低レベル期間でのみ変化するため、書き込み検出パルスＰＷＡＴＤは生成されない（図１６（ｄ））。図１７のＲＡＳ生成回路ＲＡＳＧＥＮは、アクティブイネーブル信号ＡＣＴＥＮＺが高レベルのため、アクセス動作を実行するために、読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺまたはリフレッシュ信号ＲＥＦＰＺに同期して基本タイミング信号ＲＡＳＺを出力する（図１６（ｅ））。そして、図２４に示すようにアクセス動作（ワード線ＷＬの活性化）が開始される。
図１７は、図４に示したコア制御回路２２の詳細を示している。コア制御回路２２は、ＲＡＳ生成回路ＲＡＳＧＥＮ、ビット制御回路ＢＬＴＣＴＬ、イコライズ制御回路ＥＱＣＴＬ、ワード制御回路ＷＬＣＴＬ、センスアンプ制御回路ＳＡＥＣＴＬ、プリチャージ生成回路ＰＲＥＧＥＮ、コラム制御回路ＣＬＣＴＬおよびタイミング調整回路ＴＡＤＪを有している。
ＲＡＳ生成回路ＲＡＳＧＥＮは、読み出し信号ＲＤＰＺ、書き込み信号ＷＲＰＺまたはリフレッシュ信号ＲＥＦＰＺに応答して、基本タイミング信号ＲＡＳＺを生成する。ビット制御回路ＢＬＴＣＴＬは、基本タイミング信号ＲＡＳＺに応じてビット制御信号ＢＬＴＺを生成する。イコライズ制御回路ＥＱＣＴＬは、ビット制御信号ＢＬＴＺに応じて、イコライズ制御信号ＥＱＺを生成する。ワード制御回路ＷＬＣＴＬは、ビット制御信号ＢＬＴＺおよび基本タイミング信号ＲＡＳＺに応じてワード制御信号ＷＬＯＮＺを生成する。センスアンプ制御回路ＳＡＥＣＴＬは、ワード制御信号ＷＬＯＮＺに応じてセンスアンプ制御信号ＳＡＥＺを生成する。プリチャージ生成回路ＰＲＥＧＥＮは、センスアンプ制御信号ＳＡＥＺに応じてプリチャージ制御信号ＰＲＥＸを生成する。プリチャージ制御信号ＰＲＥＸは、基本タイミング信号ＲＡＳＺを非活性化するために使用される。
コラム制御回路ＣＬＣＴＬは、書き込み動作時に、センスアンプ制御信号ＳＡＥＺの活性化期間に、書き込み検出パルスＰＷＡＴＤおよびライト終了信号ＷＥＲＥＺに応じてコラム制御信号ＣＬＰＺを生成する。コラム制御回路ＣＬＣＴＬは、読み出し動作時およびリフレッシュ動作時に、センスアンプ制御信号ＳＡＥＺの活性化に同期してコラム制御信号ＣＬＰＺを生成する。タイミング調整回路ＴＡＤＪは、コラム制御信号ＣＬＰＺに応じて遅延コラム制御信号ＣＬＰＤＺおよびライトアンプ制御信号ＷＡＥＺを生成する。ライトアンプ制御信号ＷＡＥＺは、書き込み動作時のみ生成される。コア制御回路２２の動作は図２４に示す。
図１８は、図４に示したアドレス切替回路３２の詳細を示している。アドレス切替回路３２は、共通インタフェースモード（アドレスマルチプレクスモード）中に、順次に供給されるアドレス信号ＡＤ０−１３（ＩＡＤ０−１３）およびアドレス信号ＡＤ０−８（ＩＡＤ０−８）をロウアドレス信号ＲＡＤ０−１３およびコラムアドレス信号ＣＡＤ０−８として出力し、通常動作モード（アドレスノンマルチプレクスモード）中に、アドレス信号ＡＤ０−２２（ＩＡＤ０−２２）をロウアドレス信号ＲＡＤ０−１３およびコラムアドレス信号ＣＡＤ０−８として出力する回路である。このために、アドレス切替回路３２は、アドレスラッチ生成器ＡＬＧＥＮ、ロウアドレスラッチＲＡＬＡＴ、アドレス入力スイッチＡＩＮＳＷ１−３、内部アドレスラッチＩＡＤＬＡＴ１、ＩＡＤＬＡＴ２、遅延回路ＤＬＹ１およびコラムセレクタＣＳＥＬを有している。
アドレスラッチ生成器ＡＬＧＥＮは、コラムアドレスイネーブル信号ＣＡＥＮＺが非活性化中に、ロウアドレスラッチ信号ＲＡＤＬＡＴＺに同期してロウアドレスラッチ信号ＲＡＤＬＡＴＸを生成する。ロウアドレスラッチＲＡＬＡＴは、ロウアドレスラッチ信号ＲＡＤＬＡＴＸに同期して内部アドレス信号ＩＡＤ０−４、５−８、９−１３の値をそれぞれラッチし、ラッチした値をロウアドレス信号ＭＲＡＤ０−４、５−８、９−１３として出力する。
アドレス入力スイッチＡＩＮＳＷ１は、モード信号ＣＩＦＺが非活性化される通常動作モード中にオンし、内部アドレス信号ＩＡＤ９−１３、１４−１７、１８−２２をロウアドレス信号ＳＲＡＤ０−４、５−８、９−１３として出力する。アドレス入力スイッチＡＩＮＳＷ２は、モード信号ＣＩＦＺが活性化される共通インタフェースモード中にオンし、ロウアドレス信号ＭＲＡＤ０−４、５−８、９−１３をロウアドレス信号ＳＲＡＤ０−４、５−８、９−１３として出力する。アドレス入力スイッチＡＩＮＳＷ３は、通常動作モード中（ＣＩＦＺ＝低論理レベル）にオンし、あるいは共通インタフェースモード（ＣＩＦＺ＝高論理レベル）中にコラムアドレスイネーブル信号ＣＡＥＮＺが活性化されたときにオンし、内部アドレス信号ＩＡＤ０−４、５−８をコラムアドレス信号ＳＣＡＤ０−４、５−８として出力する。
内部アドレスラッチＩＡＤＬＡＴ１（アドレスラッチ回路）は、コラムアドレス信号ＳＣＡＤ０−４、５−８およびロウアドレス信号ＳＲＡＤ０−４、５−８、９−１３を、コラムアドレスイネーブル信号ＣＡＥＮＺの活性化中に生成されるアドレスラッチ信号ＡＤＬＡＴＺに同期してそれぞれラッチし、コラムアドレス信号ＩＣＡＤ０−２、ＣＡＤ３−８およびロウアドレス信号ＲＡＤ０−１３としてメモリコア４０に出力する。すなわち、コラムアドレス信号ＣＡＤ３−８とロウアドレス信号ＲＡＤ０−１３は、メモリコア４０に同時に出力される。したがって、共通インタフェースモードにおいて、メモリコア４０へのコラムアドレス信号ＣＡＤ３−８とロウアドレス信号ＲＡＤ０−１３の供給タイミングを、通常動作モードと同じにできる。この結果、メモリコア４０を誤動作させることなく、アクセス動作を実行できる。なお、コラムアドレスＣＡＤ０−２は、図４に示したように、データ制御回路３８に供給されるため、コラムアドレス信号ＣＡＤ３−８のメモリコア４０への供給タイミングと一致させる必要はない。
遅延回路ＤＬＹ１は、コラムアドレス信号ＩＣＡＤ０−２を遅延させて内部アドレスラッチＩＡＤＬＡＴ２に供給する。内部アドレスラッチＩＡＤＬＡＴ２は、遅延されたコラムアドレス信号ＩＣＡＤ０−２を遅延アドレスラッチ信号ＤＡＤＬＡＴＺに同期してラッチし、ページ書き込みアドレス信号ＰＷＡＤ０−２として出力する。コラムセレクタＣＳＥＬは、ライトイネーブル信号ＷＥＺが活性化中にページ書き込みアドレス信号ＰＷＡＤ０−２をコラムアドレス信号ＣＡＤ０−２として出力し、ライトイネーブル信号ＷＥＺが非活性化中（すなわち、読み出し動作中）にコラムアドレス信号ＩＣＡＤ０−２をコラムアドレス信号ＣＡＤ０−２として出力する。
図１９は、アドレス端子ＡＤに供給されるアドレス信号を示している。上述したように、通常動作モードＮＲＬＭＤ中、アドレス端子ＡＤ０−８（第２アドレス端子群）、ＡＤ９−１３（第３アドレス端子群）、ＡＤ１４−２２（第１アドレス端子群）に供給されるアドレス信号ＡＤは、コラムアドレス信号ＣＡＤ０−８およびロウアドレス信号ＲＡＤ０−１３としてデコーダ等の内部回路に供給される。一方、共通インタフェースモードＣＩＦＭＤ中、最初のアドレスバリッド信号／ＡＤＶに同期してアドレス端子ＡＤ０−８に供給されるアドレス信号は、ロウアドレス信号ＲＡＤ０−１３として内部回路に供給される。次のアドレスバリッド信号／ＡＤＶに同期してアドレス端子ＡＤ０−８に供給されるアドレス信号は、ロコラムアドレス信号ＣＡＤ０−８として内部回路に供給される。最初のアドレスバリッド信号／ＡＤＶは、ＳＤＲＡＭのロウアドレスストローブ信号／ＲＡＳに対応する。次のアドレスバリッド信号／ＡＤＶは、ＳＤＲＡＭのコラムアドレスストローブ信号／ＣＡＳに対応する。アドレス端子ＡＤ９−１３で受けるロウアドレス信号ＲＡＤのビット番号（０−４または９−１３）は、通常動作モードＮＲＬＭＤと共通インタフェースモードＣＩＦＭＤとで互いに異なっている。これにより、ロウアドレス信号ＲＡＤのビット数が、コラムアドレス信号ＣＡＤのビット数より多い場合にも、共通インタフェースモード中に、アドレス切替回路３２によりアドレス信号ＡＤを正しく切り替えできる。
図２０は、共通インタフェースモード中におけるアドレス制御回路２４およびアドレス切替回路３２の動作を示している。共通インタフェースモードでは、アドレス端子ＡＤ１４−２２は、未使用である。共通インタフェースモードでは、最初のアドレスバリッド信号／ＡＤＶが供給されるとき、コラムアドレスイネーブル信号ＣＡＥＮＺは低論理レベルである（図２０（ａ））。このため、ロウアドレスラッチ信号ＲＡＤＬＡＴＺに同期してロウアドレスラッチ信号ＲＡＤＬＡＴＸが生成される（図２０（ｂ））。アドレス端子ＡＤ０−１３に供給されるロウアドレス信号ＲＡ００は、ロウアドレスラッチ信号ＲＡＤＬＡＴＸの低論理レベル期間にロウアドレスラッチＲＡＬＡＴを介してロウアドレス信号ＭＲＡ０として出力される（図２０（ｃ））。ロウアドレス信号ＭＲＡＤは、アドレス入力スイッチＡＩＮＳＷ２を介してロウアドレス信号ＳＲＡＤとして出力される（図２０（ｄ））。
最初のアドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期してコラムアドレスイネーブル信号ＣＡＥＮＺが活性化される（図２０（ｅ））。コラムアドレスイネーブル信号ＣＡＥＮＺが活性化に同期してロウアドレスラッチ信号ＲＡＤＬＡＴＸが非活性化され、ロウアドレス信号ＲＡ００は、ロウアドレスラッチＲＡＬＡＴにラッチされる（図２０（ｆ））。
コラムアドレスイネーブル信号ＣＡＥＮＺの活性化により、図１８に示したアドレス入力スイッチＡＩＮＳＷ３がオンし、アドレス信号ＡＤ０−８がコラムアドレス信号ＳＣＡＤとして出力される（図２０（ｇ））。次のアドレスバリッド信号／ＡＤＶの立ち下がりエッジに同期してアドレスラッチ信号ＡＤＬＡＴＺが活性化される（図２０（ｈ））。アドレス信号ＳＣＡＤ、ＳＲＡＤは、アドレスラッチ信号ＡＤＬＡＴＺの高論理レベル期間に内部アドレスラッチＩＡＤＬＡＴ１を介してコラムアドレス信号ＣＡＤ０−８およびロウアドレス信号ＲＡＤ０−１３として出力される（図２０（ｉ））。チップイネーブル信号／ＣＥ１およびアドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期してコラムアドレスイネーブル信号ＣＡＥＮＺおよびアドレスラッチ信号ＡＤＬＡＴＺが非活性化される（図２０（ｊ））。アドレス信号ＳＣＡＤ、ＳＲＡＤは、アドレスラッチ信号ＡＤＬＡＴＺの非活性化に同期して内部アドレスラッチＩＡＤＬＡＴ１にラッチされる（図２０（ｋ））。
図２１は、通常動作モード中におけるアドレス制御回路２４およびアドレス切替回路３２の動作を示している。通常動作モードでは、コラムアドレスイネーブル信号ＣＡＥＮＺおよびロウアドレスラッチ信号ＲＡＤＬＡＴＸは高論理レベルＨに固定される（図２１（ａ、ｂ））。このため、図１８に示したアドレス入力スイッチＡＩＮＳＷ２がオフし、アドレス入力スイッチＡＩＮＳＷ１がオンする。アドレスラッチ信号ＡＤＬＡＴＺは、アドレスバリッド信号／ＡＤＶに同期して活性化される（図２１（ｃ））。
アドレス入力スイッチＡＩＮＳＷ１を介して供給されるロウアドレスＲＡ００およびコラムアドレスＣＡ００は、アドレスラッチ信号ＡＤＬＡＴＺの高論理レベル期間に内部アドレスラッチＩＡＤＬＡＴ１を介してロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力される（図２１（ｄ））。アドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期してアドレスラッチ信号ＡＤＬＡＴＺが非活性化される（図２１（ｅ））。アドレス信号ＳＣＡＤ、ＳＲＡＤは、アドレスラッチ信号ＡＤＬＡＴＺの非活性化に同期して内部アドレスラッチＩＡＤＬＡＴ１にラッチされる（図２１（ｆ））。
図２２は、図４に示したデータ制御回路３８の詳細を示している。特に、図２２では、書き込み動作に関係する回路のみを示している。データ制御回路３８は、データ制御回路ＤＴＣＴＬ、データ調整回路ＤＴＡＤＪおよびデータラッチＤＴＬＡＴを有している。データ制御回路ＤＴＣＴＬは、ライトイネーブル信号ＰＷＥＮＸの活性化中に書き込み検出パルスＰＷＡＴＤに同期してライトデータラッチ信号ＷＤＬＺを出力し、ライト終了信号ＷＥＲＥＺに同期してライトデータラッチ信号ＷＤＬＺを出力し、またはバーストクロック信号ＢＣＬＫに同期してライトデータラッチ信号ＷＤＬＺを出力する。
データ調整回路ＤＴＡＤＪは、書き込みデータ信号ＤＩＮのタイミング（セットアップ時間およびホールド時間）を調整し、データ信号ＤＴとして出力する。データラッチＤＴＬＡＴは、ライトデータラッチ信号ＷＤＬＺに同期してデータ信号ＤＴをラッチし、共通データバスＣＤＢを介してメモリコア４０に出力する。
図２３は、図４に示したメモリコア４０の要部の詳細を示している。なお、便宜上、図２３では、接続スイッチＢＴを介してビット線ＢＬ、／ＢＬに接続されたデータ線も、ビット線ＢＬ、／ＢＬと称する。各ロウブロックＲＢＬＫ０−１は、マトリックス状に配置された複数のメモリセルＭＣと、図の縦方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、図の横方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。各ロウブロックＲＢＬＫ０−１の構成は、図１のメモリセルアレイと同じである。メモリセルＭＣは、データを電荷として保持するためのキャパシタ（記憶部）と、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、セルプレート電圧線ＶＣＰ（図示せず）に接続されている。トランスファトランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択（高レベルへの活性化）により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬ、／ＢＬの一方に接続されている。これにより、例えば、ビット線ＢＬに接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬは、参照電圧線（プリチャージ電圧ＶＰＲ）として機能する。
接続スイッチＢＴは、ｎＭＯＳトランジスタ（スイッチ）により構成されている。ｎＭＯＳトランジスタのソース／ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタのソース／ドレインの他方は、センスアンプＳＡに接続されている。ｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＢＴ（ＢＴ０、ＢＴ１）を受けている。接続スイッチＢＴは、高レベルのスイッチ制御信号ＢＴを受けている間、ロウブロックＲＢＬＫのビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。この実施形態では、ビット線ＢＬ、／ＢＬに接続された一対の接続スイッチＢＴは、互いに独立に動作する。
プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０、ＢＲＳ１）を受けている。プリチャージ回路ＰＲＥは、メモリセルＭＣの非アクセス中を示す高レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。
センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡを受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡを受けている。センスアンプ活性化信号ＰＳＡは、センスアンプＳＡが動作するときに高レベルに設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡが動作するときに低レベルに設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。
コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬを受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。
図２４は、図１７に示したコア制御回路２２および図２３に示したメモリコア４０の動作を示している。この例では、読み出しコマンドＲＤまたは書き込みコマンドＷＲが供給され、またはリフレッシュ要求ＲＲＥＱが発生し、ロウブロックＲＢＬＫ０の読み出し動作、書き込み動作またはリフレッシュ動作が実行される。アクセス要求からアクセス動作が完了するまでのアクセスサイクル時間は、例えば、１００ｎｓである。
まず、アクセス要求ＲＤ、ＷＲまたはＲＲＥＱに対応して基本タイミング信号ＲＡＳＺ、ビット制御信号ＢＬＴＺ、イコライズ制御信号ＥＱＺ、ワード制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＥＺが順次に活性化される（図２４（ａ、ｂ、ｃ、ｄ、ｅ））。基本タイミング信号ＲＡＳＺは、共通インタフェースモード中、コラムアドレスイネーブル信号ＣＡＥＮＺに同期して生成される。
ビット制御信号ＢＬＴＺに同期してプリチャージ制御信号ＢＲＳ（この例ではＢＲＳ０）が非活性化される（図２４（ｆ））。プリチャージ制御信号ＢＲＳ０の非活性化により、アクセス動作を実行するビット線ＢＬ、／ＢＬとプリチャージ電圧線ＶＰＲとの接続が解除される。また、ビット制御信号ＢＬＴＺに同期して、アクセス動作を実行しないビット線ＢＬ、／ＢＬに対応するスイッチ制御信号ＢＴ（この例ではＢＴ１）が非活性化される（図２４（ｇ））。
ワード制御信号ＷＬＯＮＺの活性化に同期してワード線ＷＬが活性化され、メモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータが読み出される（図２４（ｈ））。また、センスアンプＳＡは、センスアンプ制御信号ＳＡＥＺの活性化に同期して増幅動作を開始し、ビット線対ＢＬ、／ＢＬの電圧差（メモリセルＭＣからビット線ＢＬ（または／ＢＬ）に読み出された信号量）を増幅する（図２４（ｉ））。
ライトアンプＷＡを動作するためのライトアンプ制御信号ＷＡＥＺは、書き込み動作ＷＲ時に活性化され、読み出し動作ＲＤ時に非活性化される（図２４（ｊ））。ビット線対ＢＬ、／ＢＬの電圧差が十分に大きくなった後、すなわち、読み出しデータＲＤＴがビット線対ＢＬ、／ＢＬに読み出された後、コラム制御信号ＣＬＰＺが活性化され、コラムアドレスＣＡＤにより選択されるコラムスイッチＣＳＷがオンする（図２４（ｋ））。書き込み動作ＷＲでは、コラムスイッチＣＳＷを介してビット線ＢＬ、／ＢＬに書き込みデータＷＤＴが供給される（図２４（ｌ））。読み出し動作ＲＤでは、ビット線ＢＬ、／ＢＬ上の読み出しデータＲＤＴがコラムスイッチＣＳＷを介してデータバスＭＤＱに出力される（図２４（ｍ））。なお、リフレッシュ動作では、コラム制御信号ＣＬＰＺが非活性化され続けることを除き、読み出し動作と同じである。
センスアンプＳＡが動作を開始してから所定時間後に、プリチャージ信号ＰＲＥＸが一時的に活性化され（図２４（ｎ））、基本タイミング信号ＲＡＳＺが非活性化される（図２４（ｏ））。基本タイミング信号ＲＡＳＺの非活性化に同期して、ワード制御信号ＷＬＯＮＺ、ビット制御信号ＢＬＴＺ、イコライズ制御信号ＥＱＺおよびセンスアンプ制御信号ＳＡＥＺが順次に非活性化される（図２４（ｐ、ｑ、ｒ、ｓ））。ワード制御信号ＷＬＯＮＺの非活性化に同期してワード線ＷＬが非活性化され、メモリセルＭＣの記憶部とビット線ＢＬ（または／ＢＬ）との接続が解除される（図２４（ｔ））。ビット制御信号ＢＬＴＺの非活性化に同期してプリチャージ制御信号ＢＲＳ（この例ではＢＲＳ０）が活性化される（図２４（ｕ））。プリチャージ制御信号ＢＲＳ０の活性化により、アクセス動作を実行したビット線ＢＬ、／ＢＬがプリチャージ電圧線ＶＰＲに接続される（図２４（ｖ））。また、ビット制御信号ＢＬＴＺの非活性化に同期して、アクセス動作を実行しないビット線ＢＬ、／ＢＬに対応するスイッチ制御信号ＢＴ（この例ではＢＴ１）が活性化され、これ等ビット線ＢＬ、／ＢＬは、センスアンプＳＡに接続される（図２４（ｗ））。そして、アクセス動作が完了する。
図２５は、第４の実施形態のシステムを示している。システムは、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図４に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介して上位のシステムＳＹＳに接続される。システムＳＹＳは、例えば、携帯電話などの携帯機器である。ＣＰＵは、メモリＭＥＭをアクセスするために、クロック信号ＣＬＫ、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。クロック信号ＣＬＫは、メモリＭＥＭを同期モードで動作させるときのみメモリＭＥＭに供給される。
図２６は、第４の実施形態のテストシステムを示している。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる（図３６、図３７）。ＬＳＩテスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。
１テストに合格したメモリＭＥＭは、単体でパッケージングされ、あるいは他の半導体チップとともにパッケージングされる（ＰＫＧ）。パッケージングされたメモリＭＥＭは、ＬＳＩテスタＴＥＳＴによりテストされる（図３８、図３９）。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。
ＬＳＩテスタＴＥＳＴは、共通インタフェースモードでメモリＭＥＭをテストするとき、ＳＤＲＡＭのテストパターンを用いて、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データマスク信号ＤＱＭ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、読み出しデータ信号ＤＱをメモリＭＥＭから受ける。この際、ＣＫＥ信号、／ＣＳ信号、／ＲＡＳ信号、／ＣＡＳ信号およびＤＱＭ信号は、ＣＥ２端子、／ＣＥ１端子、／ＡＤＶ端子、／ＯＥ端子および／ＵＢ、／ＬＢ端子に供給される。
一方、ＬＳＩテスタＴＥＳＴは、通常動作モードでメモリＭＥＭをテストするとき、チップイネーブル信号ＣＥ２、／ＣＥ１、アドレスバリッド信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイトコントロール信号／ＵＢ、ロウアーバイトコントロール信号／ＬＢ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、読み出しデータ信号ＤＱをメモリＭＥＭから受ける。
図２７は、テストモード（共通インタフェースモード）におけるメモリＭＥＭの端子と、ＳＤＲＡＭの端子との関係を示している。上述したように、テストモード中、ＬＳＩテスタＴＥＳＴは、ＣＥ２端子、／ＣＥ１端子、／ＡＤＶ端子、／ＯＥ端子および／ＵＢ、／ＬＢ端子を、ＳＤＲＡＭのＣＫＥ端子、／ＣＳ端子、／ＲＡＳ端子、／ＣＡＳ端子およびＤＱＭ端子として扱い、ＳＤＲＡＭのテストパターンを用いてメモリＭＥＭをテストする。
図２８は、共通インタフェースモードでの書き込み動作（ページ書き込み動作）を示している。図に示した動作は、ＳＤＲＡＭにバースト書き込み動作を実行させるためのテストパターンを、ＬＳＩテスタＴＥＳＴがメモリＭＥＭに供給することで実施される。ＬＳＩテスタＴＥＳＴは、ＳＤＲＡＭに対するアクティブコマンドＡＣＴ、書き込みコマンドＷＲＡおよび複数のページ書き込みコマンドＰＷＲをテストパターンとしてメモリＭＥＭに出力する（図２８（ａ））。このテストパターンは、メモリＭＥＭに供給する信号のタイミングを決める定義ファイルを除いて、ＳＤＲＡＭのテストパターンと同じである。テストプログラムをＳＤＲＡＭと共通にできるため、テスト設計期間を短縮でき、テストテストコストを削減できる。
メモリＭＥＭは、アクティブコマンドＡＣＴを、書き込みコマンドとして受ける。このとき、コラムアドレスイネーブル信号ＣＡＥＮＺ（図２０（ａ））は、低レベルに設定されているため、メモリコア４０は書き込み動作を開始しない。アクティブコマンドＡＣＴとともにメモリＭＥＭに供給されるロウアドレス信号ＲＡ００（ＡＤ０−１３）は、ロウアドレスラッチＲＡＬＡＴに保持される（図２８（ｂ））。
次に、コラムアドレス信号ＣＡ００（ＡＤ０−８）が、書き込みコマンドＷＲＡとともに供給される（図２８（ｃ））。アドレスラッチ信号ＡＤＬＡＴＺが活性化され（図２８（ｄ））、ロウアドレス信号ＲＡ００およびコラムアドレス信号ＣＡ００がメモリコア４０に供給される。アドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期して、図２０（ｅ）に示したように、コラムアドレスイネーブル信号ＣＡＥＮＺが活性化され、図１５（ｅ）に示したように、アクティブイネーブル信号ＡＣＴＥＮＺが活性化される。アクティブイネーブル信号ＡＣＴＥＮＺの活性化に同期して、センスアンプＳＡが動作を開始し、メモリコア４０の書き込み動作が開始される（図２８（ｅ））。なお、共通インタフェースモードでは、書き込みコマンドＷＲＡのサイクルは、メモリコア４０のアクティブ動作（ワード線ＷＬの活性化とセンスアンプＳＡの増幅動作）を含ませるため、ＳＤＲＡＭに比べて長くする必要がある。しかし、これは、信号のタイミングを決める定義ファイルを修正することで対応できるため、テストパターンを変更する必要はない。
また、書き込みデータＤ０が、書き込みコマンドＷＲＡとともに供給される（図２８（ｆ））。図２２に示したデータ制御回路３８は、書き込みデータＤ０をライトデータラッチ信号ＷＤＬＺに同期して共通データバスＣＤＢに出力する（図２８（ｇ））。コラムアドレスＣＡＤ０−２の切り替わりに応答してコラム制御信号ＣＬＰＺ、ＣＬＰＤＺが順次に活性化され（図２８（ｈ））、書き込みデータＤ０は、データバスＭＤＱを介してメモリセルＭＣに書き込まれる（図２８（ｉ））。この後、コラムアドレスＣＡＤ０−２の切り替わる毎にコラム制御信号ＣＬＰＺ、ＣＬＰＤＺが順次に活性化され、書き込みデータＤ１、Ｄ２、...、Ｄ７は、メモリセルＭＣに順次に書き込まれる（図２８（ｊ））。コラムアドレスＣＡＤ０−２の切り替わりを図１３に示したコマンド生成回路２０で検出することで、クロック信号ＣＬＫをメモリＭＥＭに供給することなく、ＳＤＲＡＭのテストパターンを用いてページ書き込み動作を実行できる。
図２９は、一般のＳＤＲＡＭの書き込み動作を示している。ＳＤＲＡＭに供給されるコマンドは、図２８と同じである。図２８と図２９を比較すると明らかなように、共通インタフェースモードでは、ＳＤＲＡＭのコマンドを用いて、ＳＤＲＡＭと同じサイクルで、書き込みデータをメモリＭＥＭに書き込むことができる。すなわち、メモリＭＥＭに供給された書き込みデータは、ＳＤＲＡＭと同様に、次のサイクルでメモリセルＭＣに書き込まれる。
図３０は、ＦＣＲＡＭインタフェースモードでの書き込み動作を示している。ＦＣＲＡＭインタフェースモードでは、ロウアドレスＲＡ００およびコラムアドレスＣＡ００が、アドレス端子ＡＤ０−２２を用いて書き込みコマンドＷＲとともに供給される（図３０（ａ））。そして、アドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期してコラム制御信号ＣＬＰＺ（ＣＬＰＤＺ）が出力され（図３０（ｂ））、書き込みデータＤ０がメモリセルＭＣに書き込まれる。このように、ＦＣＲＡＭインタフェースモードでは、通常のＦＣＲＡＭに供給されるコマンドを用いてメモリＭＥＭにデータを書き込むことができる。
図３１は、ＦＣＲＡＭインタフェースモードでのバースト書き込み動作を示している。この例では、バースト長ＢＬは”８”である。バースト書き込み動作は、クロック信号ＣＬＫに同期して実行される（同期モード）。まず、ロウアドレスＲＡ００およびコラムアドレスＣＡ００が、アドレス端子ＡＤ０−２２を用いて書き込みコマンドＷＲとともに供給される（図３１（ａ））。書き込みコマンドＷＲの次のサイクルから書き込みデータＤ０−Ｄ７が順次供給される（図３１（ｂ））。
次に、バーストクロック信号ＢＣＬＫに同期するライトデータラッチ信号ＷＤＬＺにより、書き込みデータＤ０−Ｄ７は、順次共通データバスＣＤＢに出力される（図３１（ｃ））。書き込みデータＤ３およびＤ７に同期してコラム制御信号ＣＬＰＺ（ＣＬＰＤＺ）が出力され、４つの書き込みデータＤ０−Ｄ３、Ｄ４−Ｄ７が、データバスＭＤＱを介してメモリセルＭＣに順次に書き込まれる（図３１（ｄ、ｅ））。このように、ＦＣＲＡＭインタフェースモードでは、通常のＦＣＲＡＭに供給されるコマンドを用いてメモリＭＥＭにバースト書き込み動作を実行させることができる。
図３２は、共通インタフェースモードでの読み出し動作を示している。アドレス信号の受信動作は、図２８と同じである。共通インタフェースモードであるため、ＬＳＩテスタＴＥＳＴは、ＳＤＲＡＭに対するアクティブコマンドＡＣＴ、読み出しコマンドＲＤＡおよび複数のページ読み出しコマンドＰＲＤをテストパターンとしてメモリＭＥＭに出力する（図３２（ａ））。このテストパターンは、メモリＭＥＭに供給する信号のタイミングを決める定義ファイルを除いて、ＳＤＲＡＭのテストパターンと同じである。テストプログラムをＳＤＲＡＭと共通にできるため、テスト設計期間を短縮でき、テストテストコストを削減できる。
共通インタフェースモードの読み出し動作では、図２８と同様に、アドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期して、図２０（ｅ）に示したように、コラムアドレスイネーブル信号ＣＡＥＮＺが活性化され、図１５（ｅ）に示したように、アクティブイネーブル信号ＡＣＴＥＮＺが活性化される。アクティブイネーブル信号ＡＣＴＥＮＺの活性化に同期してセンスアンプＳＡが動作を開始し、メモリコア４０の読み出し動作が開始される（図３２（ｂ））。読み出し動作では、コラム制御信号ＣＬＰＺ（ＣＬＰＤＺ）は、センスアンプ制御信号ＳＡＥＺに応答して、読み出しコマンドＲＤＡが供給されたサイクル中に２回生成される（図３２（ｃ））。コラムアドレスＣＡＤ０−２の切り替わりに応答してリードアドレス遷移信号ＰＲＡＴＤが生成され（図３２（ｄ））、データバスＭＤＱおよび共通データバスＣＤＢを介して、読み出しデータＤ０−Ｄ７がデータ端子ＤＱに出力される（図３２（ｅ））。なお、共通インタフェースモードでは、読み出しコマンドＲＤＡのサイクルは、メモリコア４０のアクティブ動作（ワード線ＷＬの活性化とセンスアンプＳＡの増幅動作）を含ませるため、ＳＤＲＡＭに比べて長くする必要がある。しかし、これは、信号のタイミングを決める定義ファイルを修正することで対応できるため、テストパターンを変更する必要はない。
図３３は、一般のＳＤＲＡＭの読み出し動作を示している。図では、読み出しレイテンシＲＬが”２”の例を示している。ＳＤＲＡＭに供給されるコマンドは、図３２と同じである。図３２と図３３を比較すると明らかなように、共通インタフェースモードでは、ＳＤＲＡＭのコマンドを用いて、読み出しデータをメモリＭＥＭから読み出すことができる。
図３４は、ＦＣＲＡＭインタフェースモードでの読み出し動作を示している。ＦＣＲＡＭインタフェースモードでは、ロウアドレスＲＡ００およびコラムアドレスＣＡ００が、アドレス端子ＡＤ０−２２を用いて読み出しコマンドＲＤとともに供給される（図３４（ａ））。そして、読み出しコマンドＲＤに応答してセンスアンプ制御信号ＳＡＥＺおよびコラム制御信号ＣＬＰＺ（ＣＬＰＤＺ）が順次に出力され（図３４（ｂ））、メモリセルＭＣから読み出しデータが読み出される（図３４（ｃ））。このように、ＦＣＲＡＭインタフェースモードでは、通常のＦＣＲＡＭに供給されるコマンドを用いてメモリＭＥＭからデータを読み出すことができる。
図３５は、ＦＣＲＡＭインタフェースモードでのバースト読み出し動作を示している。この例では、バースト長ＢＬは”８”、読み出しレイテンシＲＬは”２”である。バースト読み出し動作は、クロック信号ＣＬＫに同期して実行される（同期モード）。まず、ロウアドレスＲＡ００およびコラムアドレスＣＡ００が、アドレス端子ＡＤ０−２２を用いて読み出しコマンドＲＤとともに供給される（図３５（ａ））。読み出しコマンドＲＤの次のサイクルでセンスアンプ制御信号ＳＡＥＺが活性化される（図３５（ｂ））。ビット線ＢＬ、／ＢＬ上の読み出しデータＤ０−Ｄ３、Ｄ４−Ｄ７は、２回連続して活性化されるコラム制御信号ＣＬＰＺ（ＣＬＰＤＺ）に同期してデータバスＭＤＱに転送され（図３５（ｃ））、さらに共通データバスＣＤＢに転送される（図３５（ｄ））。そして、読み出しデータＤ０−Ｄ７は、バーストクロック信号ＢＣＬＫに同期してデータ端子ＤＱに順次に出力される（図３５（ｅ））。このように、ＦＣＲＡＭインタフェースモードでは、通常のＦＣＲＡＭに供給されるコマンドを用いてメモリＭＥＭにバースト読み出し動作を実行させることができる。
図３６は、共通インタフェースモードを用いたメモリＭＥＭのテスト方法を示している。このフローにより、ウエハ状態のメモリＭＥＭがテストされる。図３６のフローは、図２６に示したテスタＴＥＳＴがテストプログラムを実行することにより実施される。アドレス端子ＡＤ１４−２２は、テスタＴＥＳＴに接続されない。メモリＭＥＭがデータ信号の圧縮テスト機能を有する場合、データ端子ＤＱの一部もテスタＴＥＳＴに接続されない。このように、テストに用いる端子数を減らすことで、一度にテストできるメモリＭＥＭの数を増やすことができる。
テスタＴＥＳＴは、ステップＳ１０において、テストパッドＩＦに電源電圧ＶＤＤ（高レベルＨ）を供給する。メモリＭＥＭのパワーオン時に、テスト信号ＴＥＳ１−４Ｚは、低論理レベルＬに初期化されている。このため、高レベルＨのテストパッドＩＦにより、メモリＭＥＭの動作モードは、共通インタフェースモードに設定される。また、高レベルＨのテストパッドＩＦにより、レジスタ設定信号ＣＣＲＺが高論理レベルに設定されるため、コンフィギュレーションレジスタ１６は、アドレス信号ＡＤにより設定可能になる。
次に、ステップＳ１２において、コンフィギュレーションレジスタ１６がアドレス信号ＡＤにより設定され、メモリＭＥＭの内部状態が設定される。この際、コンフィギュレーションレジスタ１６のリフレッシュ禁止ビットをセットしてリフレッシュ動作を禁止してもよい。ステップ１４において、テストコマンドがテストエントリ回路１０に供給され、テスト信号ＴＥＳ１Ｚ、ＴＥＳ２Ｚが高論理レベルＨに設定される。これにより、共通インタフェースモードのまま、レジスタ設定信号ＣＣＲＺが低論理レベルに設定される。すなわち、コンフィギュレーションレジスタ１６は、データ信号ＤＱにより設定可能になり、コンフィギュレーションレジスタ１６が誤って設定されることを防止できる。具体的には、コンフィギュレーションレジスタ１６の設定仕様をデータ信号ＤＱに切り替えることで、テスト中にコンフィギュレーションレジスタ１６を設定するためにアドレス信号ＲＡＤ、ＣＡＤを全て高論理レベルＨに保持する必要がある。コンフィギュレーションレジスタ１６を設定するための条件を厳しくすることで、コンフィギュレーションレジスタ１６が誤って設定されることを確実に防止できる。
ステップＳ１６において、テストコマンドがテストエントリ回路１０に供給され、テスト信号ＴＥＳ４Ｚが高論理レベルＨに設定される。これにより、図５に示したように、テストパッドＩＦと接地線との接続が解除され、テストパッドＩＦから接地線にリーク電流が流れることを防止できる。ステップＳ１８において、スタンバイ電流等のテストが実施される。ステップＳ１６の処理により、リーク電流は流れないため、電流値を正確に測定できる。
ステップＳ２０において、複数のテスト信号ＴＥＳＺの少なくともいずれか高論理レベルＨに設定される。ステップＳ２２において、共通インタフェースモード（すなわち、ＳＤＲＡＭインタフェース）でメモリＭＥＭの動作テストが実施される。動作テストでは、特に、メモリコア４０内のテストが実施される。
次に、ステップＳ２４において、レジスタ設定信号ＣＣＲＺを高論理レベルに設定するために、テスト信号ＴＥＳ１Ｚが低論理レベルＬに設定される。ステップ２６において、コンフィギュレーションレジスタ１６がアドレス信号ＡＤにより設定され、メモリＭＥＭの内部状態が変更される。ステップ２８において、テスト信号ＴＥＳ１Ｚが再び高論理レベルＨに設定され、コンフィギュレーションレジスタ１６は、データ信号ＤＱにより設定可能になる。そして、ステップＳ３０において、共通インタフェースモード（すなわち、ＳＤＲＡＭインタフェース）でメモリＭＥＭの別の動作テストが実施される。ステップＳ２４からステップＳ３０を繰り返すことで、複数の動作テストが実施できる。そして、共通インタフェースモードによるウエハ状態でのテストが終了する。
図３７は、ＦＣＲＡＭインタフェースモードを用いたメモリＭＥＭのテスト方法を示している。このフローにより、ウエハ状態のメモリＭＥＭがテストされる。図３７のフローは、図２６に示したテスタＴＥＳＴがテストプログラムを実行することにより実施される。このテストでは、メモリＭＥＭ（ＦＣＲＡＭ）固有の周辺回路のテストや、ＦＣＲＡＭとして動作させたときの動作電流のテストが実施される。メモリセルＭＣの動作テストは、図３６のテストで実施されているため、アドレス端子ＡＤ１４−２２は、テスタＴＥＳＴに接続されなくてよい。
ステップＳ４０からステップＳ４６は、図３６のステップＳ１０からステップＳ１６と同じである。ステップＳ４８では、読み出しコマンドおよび書き込みコマンドが最小サイクルで供給され、あるいはバースト読み出し動作、バースト書き込み動作が実行され、動作電流がテストされる。ステップＳ５０において、テスト信号ＴＥＳ１Ｚ、ＴＥＳ２ＺおよびＴＥＳ３Ｚがそれぞれ高論理レベルＨ、低論理レベルＬおよび低論理レベルＬに設定される。これにより、ＦＣＲＡＭインタフェースモードのまま、レジスタ設定信号ＣＣＲＺが低論理レベルに設定される。すなわち、コンフィギュレーションレジスタ１６は、データ信号ＤＱにより設定可能になり、コンフィギュレーションレジスタ１６が誤って設定されることを防止できる。
ステップＳ５２において、ＦＣＲＡＭインタフェースモードでメモリＭＥＭ固有の動作テストが実施される。この際、アドレス端子ＡＤ０−９をアドレス端子ＡＤ１４−２２に対応するアドレスバッファに接続する機能（アドレス信号ＡＤの切り替え回路）をメモリＭＥＭに持たせることにより、アドレス端子ＡＤ１４−２２に接続された回路のテストを実施できる。このテストは、テストエントリ回路１０により設定可能なあるテストモードにより実施できる。そして、ステップＳ５４において、テスト信号ＴＥＳ１Ｚが低論理レベルＬに設定されることで、レジスタ設定信号ＣＣＲＺは高論理レベルに設定される。コンフィギュレーションレジスタ１６はアドレス信号ＡＤにより設定可能になる。そして、共通インタフェースモードによるウエハ状態でのテストが終了する。
図３８は、共通インタフェースモードを用いたメモリＭＥＭのテスト方法を示している。このフローにより、パッケージングされたメモリＭＥＭがテストされる。図３８のフローは、図２６に示したテスタＴＥＳＴがテストプログラムを実行することにより実施される。アドレス端子ＡＤ１４−２２は、テスタＴＥＳＴに接続されない。このため、パッケージに封止されたメモリＭＥＭにおいても、一度にテストできるメモリＭＥＭの数を増やすことができる。
ステップＳ６０は、テスト開始時の初期状態を示している。パッケージ内でメモリＭＥＭのテストパッドＩＦはオープン状態であり、テストパッドＩＦのノードは、図５に示した抵抗Ｒ１を介して接地線に接続されている（ＩＦ＝Ｌレベル）。メモリＭＥＭのパワーオン時に、テスト信号ＴＥＳ１−４Ｚは、Ｌレベルに初期化されている。このため、メモリＭＥＭは、ＦＣＲＡＭインタフェースモードに設定される。コンフィギュレーションレジスタ１６は、データ信号ＤＱにより設定可能である。
ステップＳ６２において、データ端子ＤＱを用いてコンフィギュレーションレジスタ１６が設定される。ステップＳ６４において、テスト信号ＴＥＳ１Ｚ、ＴＥＳ２Ｚがともに高論理レベルＨに設定され、メモリＭＥＭは、共通インタフェースモードに設定される。そして、ステップＳ６６において、共通インタフェースモード（すなわち、ＳＤＲＡＭインタフェース）でメモリＭＥＭの動作テストが実施される。動作テストでは、特に、メモリコア４０内のテストが実施される。ステップＳ６８において、テスト信号ＴＥＳ１Ｚ、ＴＥＳ２Ｚがともに低論理レベルＬに設定され、メモリＭＥＭは、ＦＣＲＡＭインタフェースモードに設定される。そして、共通インタフェースモードによるパッケージ状態でのテストが終了する。なお、図３８のテストでは、図３６と同様に、スタンバイ電流等の電流のテストを実施してもよい。
図３９は、ＦＣＲＡＭインタフェースモードを用いたメモリＭＥＭのテスト方法を示している。このフローにより、パッケージングされたメモリＭＥＭがテストされる。図３９のフローは、図２６に示したテスタＴＥＳＴがテストプログラムを実行することにより実施される。ステップＳ７０、Ｓ７２は、図３９のステップＳ６０、Ｓ６２と同じである。この状態で、メモリＭＥＭは、ＦＣＲＡＭインタフェースモードに設定される。コンフィギュレーションレジスタ１６は、データ信号ＤＱにより設定可能である。
ステップＳ７４において、ＦＣＲＡＭインタフェースモードでメモリＭＥＭ固有の動作テストが実施される。この際、図３７と同様に、例えば、テストエントリ回路１０により設定可能なあるテストモードにより、アドレス端子ＡＤ１４−２２に接続された回路のテストを実施できる。そして、ＦＣＲＡＭインタフェースモードによるパッケージ状態でのテストが終了する。
以上、第４の実施形態では、メモリＭＥＭをテストする際に、アドレス端子ＡＤ１４−２２を未使用にでき、一度にテストできるメモリＭＥＭの数を増やすことができる。また、アドレスマルチプレクス方式のＤＲＡＭ等のテスト資産（例えば、ＳＤＲＡＭのテストプログラム）を用いて、メモリＭＥＭをテストすることが可能になる。この結果、テスト効率を向上でき、テストコストを削減できる。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセル、前記メモリセルに接続された複数のワード線、前記メモリセルに接続された複数のビット線、ロウアドレス信号に応じて前記ワード線を選択するロウデコーダ、およびコラムアドレス信号に応じて前記ビット線を選択するコラムデコーダを有するメモリコアと、
第１動作モード中に、第１アドレス端子群に供給されるロウアドレス信号および第２アドレス端子群に供給されるコラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給し、第２動作モード中に、前記第２アドレス端子群に供給される前記ロウアドレス信号を受け、その後、前記第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給するアドレス切替回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記第１動作モード中に、前記メモリコアのアクセス動作を実行するためのアクセス制御信号を、前記コラムアドレス信号および前記ロウアドレス信号とともに供給されるアクセスコマンドに応答して前記メモリコアに出力し、前記第２動作モード中に、前記アクセス制御信号を、前記アドレス切替回路への前記コラムアドレス信号の供給に応答して前記メモリコアに出力するアクセス制御回路を備えていることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記アクセス制御回路は、
前記第１動作モード中にアクティブイネーブル信号を活性化し続け、前記第２動作モード中に、前記アクティブイネーブル信号を前記コラムアドレス信号の供給に応答して活性化するアクティブ制御回路と、
前記アクティブイネーブル信号の活性化中に、前記アクセスコマンドをアクセス要求信号として出力し、前記アクティブイネーブル信号の非活性化中に前記アクセス要求信号の出力を禁止するコマンド出力制御回路と、
前記アクセス要求信号に応じて前記アクセス制御信号を生成するコア制御回路とを備えていることを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記アクティブ制御回路は、前記コラムアドレス信号の遷移エッジおよび前記アクセスコマンドを検出したときに検出パルスをそれぞれ出力する複数の遷移エッジ検出器を有し、前記第２動作モード中に、最も遅く出力される検出パルスに同期して前記アクティブイネーブル信号を活性化することを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記第１動作モード中にコラムアドレスイネーブル信号を活性化し続け、前記第２動作モード中に最初のアクセスコマンドの供給後に前記コラムアドレスイネーブル信号を活性化するアドレス制御回路と、
前記コラムアドレスイネーブル信号の活性化中にアクセスコマンドに同期して前記ロウアドレス信号および前記コラムアドレス信号をラッチし、ラッチしたアドレス信号を前記メモリコアに出力するアドレスラッチ回路とを備えていることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記第２動作モード中に書き込みコマンドを受けているときに動作し、前記コラムアドレス信号の遷移エッジを検出する毎に書き込み検出パルスを出力する書き込み遷移エッジ検出器と、
前記メモリセルに書き込む書き込みデータを前記各書き込み検出パルスに応答して前記メモリコアに供給するデータ制御回路とを備え、
前記書き込みコマンドを受けている間に、前記コラムアドレス信号の切り替え毎に書き込みデータが供給されることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記書き込みコマンドに対応する最初の書き込みデータを、前記コラムアドレス信号の供給タイミングに合わせて受けるデータ入力バッファを備えていることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記アドレス切替回路は、前記第１および第２動作モード中に第３アドレス端子群に供給されるロウアドレス信号を受け、
前記第３アドレス端子群で受ける前記ロウアドレス信号のビット番号は、前記第１動作モードと前記第２動作モードとで互いに異なることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記第１動作モードは、前記第１および第２アドレス端子群を用いて半導体メモリをアクセスする通常動作モードであり、前記第２動作モードは、前記第１アドレス端子群のみを用いて半導体メモリをアクセスするテストモードであることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記第１動作モードは、前記コラムアドレス信号および前記ロウアドレス信号を同時に受けるアドレスノンマルチプレクスモードであり、
前記第２動作モードは、前記コラムアドレス信号および前記ロウアドレス信号を順次に受けるアドレスマルチプレクスモードであることを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
レジスタ設定信号の論理レベルに応じて、前記コラムアドレス信号および前記ロウアドレス信号の少なくともいずれか、またはデータ信号が供給され、前記半導体メモリの動作仕様を変更するためのコンフィギュレーションレジスタを備えていることを特徴とする半導体メモリ。
（付記１２）
付記１１記載の半導体メモリにおいて、
前記レジスタ設定信号の論理レベルに応じて、前記コラムアドレス信号および前記ロウアドレス信号の少なくともいずれか、またはデータ信号を選択し、選択した信号を前記コンフィギュレーションレジスタに出力するコンフィギュレーションレジスタ制御回路を備えていることを特徴とする半導体メモリ。
（付記１３）
付記１１記載の半導体メモリにおいて、
モード選択制御信号が第１論理レベルを示すときに、テスト端子に供給される電圧値に応じて前記レジスタ設定信号を出力し、前記モード選択制御信号が第２論理レベルを示すときにレジスタ切替信号の論理レベルに応じて前記レジスタ設定信号を出力するセレクタを備えていることを特徴とする半導体メモリ。
（付記１４）
付記１記載の半導体メモリにおいて、
モード選択制御信号が第１論理レベルを示すときに、テスト端子に供給される電圧値に応じて前記第１または第２動作モードを示すモード信号を出力し、前記モード選択制御信号が第２レベルを示すときにモード切替信号のレベルに応じて前記モード信号を出力するセレクタを備え、
前記アドレス切替回路は、前記モード信号が示す前記第１または第２動作モードに応じて動作することを特徴とする半導体メモリ。
（付記１５）
付記１４記載の半導体メモリにおいて、
所定の電圧が供給される電圧線と前記テスト端子との間に配置され、遮断信号が第１レベルを示すときにオンし、前記遮断信号が第２レベルを示すときにオフするスイッチ回路を備え、
前記セレクタは、前記所定の電圧を受けたときに、前記第１動作モードを示す前記モード信号を出力することを特徴とする半導体メモリ。
（付記１６）
付記１記載の半導体メモリにおいて、
前記第１動作モード中に、複数のテストコマンドとともに前記第１アドレス端子群に供給される前記コラムアドレス信号および前記第２アドレス端子群に供給される前記ロウアドレス信号をテストコードとして受け、前記第２動作モード中に、前記テストコマンドとともに前記第１アドレス端子群に順次に供給される前記ロウアドレス信号および前記コラムアドレス信号を前記テストコードとして受け、受けたテストコードに応じて内部回路をテストするためのテスト信号を出力するテストエントリ回路を備えていることを特徴とする半導体メモリ。
（付記１７）
複数のメモリセル、前記メモリセルに接続された複数のワード線、前記メモリセルに接続された複数のビット線、ロウアドレス信号に応じて前記ワード線を選択するロウデコーダ、およびコラムアドレス信号に応じて前記ビット線を選択するコラムデコーダを有するメモリコアと、
第１動作モード中に、第１アドレス端子群に供給されるロウアドレス信号および第２アドレス端子群に供給されるコラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給し、第２動作モード中に、前記第２アドレス端子群に供給される前記ロウアドレス信号を受け、その後、前記第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給するアドレス切替回路とを備えた半導体メモリのテスト方法であって、
前記半導体メモリを前記第２動作モードに設定し、
前記ロウアドレス信号および前記コラムアドレス信号を順次に前記第２アドレス端子群に供給して、前記半導体メモリの動作テストを実施することを特徴とする半導体メモリのテスト方法。）
（付記１８）
付記１７記載の半導体メモリのテスト方法において、
前記動作テストの後、前記半導体メモリを前記第１動作モードに設定し、
前記ロウアドレス信号および前記コラムアドレス信号を順次に前記第１および第２アドレス端子群に供給して、前記半導体メモリの動作テストを実施することを特徴とする半導体メモリのテスト方法。
（付記１９）
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
複数のメモリセル、前記メモリセルに接続された複数のワード線、前記メモリセルに接続された複数のビット線、ロウアドレス信号に応じて前記ワード線を選択するロウデコーダ、およびコラムアドレス信号に応じて前記ビット線を選択するコラムデコーダを有するメモリコアと、
第１動作モード中に、第１アドレス端子群に供給されるロウアドレス信号および第２アドレス端子群に供給されるコラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給し、第２動作モード中に、前記第２アドレス端子群に供給される前記ロウアドレス信号を受け、その後、前記第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給するアドレス切替回路とを備えていることを特徴とするシステム。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、ロウアドレス信号およびコラムアドレス信号を受けて動作する半導体メモリおよびこの半導体メモリのテスト方法に適用可能である。
第１の実施形態を示すブロック図である。 第２の実施形態を示すブロック図である。 第３の実施形態を示すブロック図である。 第４の実施形態を示すブロック図である。 図４に示したＩＦ制御回路の詳細を示す回路図である。 共通インタフェースモード中のテストエントリ回路の動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモード中のテストエントリ回路１０の動作を示すタイミング図である。 ＳＤＲＡＭのテストモードエントリを示すタイミング図である。 図４に示したＣＲ制御回路およびコンフィギュレーションレジスタの詳細を示すブロック図である。 共通インタフェースモード中のＣＲ制御回路およびコンフィギュレーションレジスタの動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモード中のＣＲ制御回路およびコンフィギュレーションレジスタの動作を示すタイミング図である。 図９に示したＣＲ制御回路およびコンフィギュレーションレジスタの動作の概要を示す説明図である。 図４に示したコマンド生成回路の詳細を示す回路図である。 図４に示したアドレス制御回路の詳細を示す回路図である。 共通インタフェースモード中の書き込み動作におけるアドレス制御回路およびコマンド生成回路の動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモード中の書き込み動作におけるアドレス制御回路およびコマンド生成回路の動作を示すタイミング図である。 図４に示したコア制御回路の詳細を示すブロック図である。 図４に示したアドレス切替回路の詳細を示すブロック図である。 アドレス端子ＡＤに供給されるアドレス信号を示す説明図である。 共通インタフェースモード中におけるアドレス制御回路およびアドレス切替回路の動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモード中におけるアドレス制御回路およびアドレス切替回路の動作を示すタイミング図である。 図４に示したデータ制御回路の詳細を示すブロック図である。 図４に示したメモリコアの要部の詳細を示す回路図である。 図１７に示したコア制御回路および図２３に示したメモリコアの動作を示すタイミング図である。 第４の実施形態のシステムを示すブロック図である。 第４の実施形態のテストシステムを示すブロック図である。 テストモード（共通インタフェースモード）におけるメモリＭＥＭの端子とＳＤＲＡＭの端子との関係を示す説明図である。 共通インタフェースモードでの書き込み動作を示すタイミング図である。 ＳＤＲＡＭの書き込み動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモードでの書き込み動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモードでのバースト書き込み動作を示すタイミング図である。 共通インタフェースモードでの読み出し動作を示すタイミング図である。 ＳＤＲＡＭの読み出し動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモードでの読み出し動作を示すタイミング図である。 ＦＣＲＡＭインタフェースモードでのバースト読み出し動作を示すタイミング図である。 共通インタフェースモードを用いたメモリのテスト方法を示すフロー図である。 ＦＣＲＡＭインタフェースモードを用いたメモリのテスト方法を示すフロー図である。 共通インタフェースモードを用いたメモリのテスト方法を示すフロー図である。 ＦＣＲＡＭインタフェースモードを用いたメモリのテスト方法を示すフロー図である。
符号の説明
１０‥テストエントリ回路；１２‥ＩＦ制御回路；１４‥ＣＲ制御回路；１６‥コンフィギュレーションレジスタ；１８‥コマンドバッファ；２０‥コマンド生成回路；２２‥コア制御回路；２４‥アドレス制御回路；２６‥リフレッシュ要求生成回路；２８‥リフレッシュアドレスカウンタ；３０‥アドレスバッファ；３２‥アドレス切替回路；３４‥アドレス選択回路；３６‥データ入出力バッファ；３８‥データ制御回路；４０‥メモリコア；ＢＬ、／ＢＬ‥ビット線；ＣＡＤ‥コラムアドレス信号；ＣＤＥＣ‥コラムデコーダ；ＭＣ‥メモリセル；ＲＡＤ‥ロウアドレス信号；ＲＤＥＣ‥ロウデコーダ；ＷＬ‥ワード線

Claims (12)

  1. 複数のメモリセル、前記メモリセルに接続された複数のワード線、前記メモリセルに接続された複数のビット線、ロウアドレス信号に応じて前記ワード線を選択するロウデコーダ、およびコラムアドレス信号に応じて前記ビット線を選択するコラムデコーダを有するメモリコアと、
    第１動作モード中に、第１アドレス端子群に供給される前記ロウアドレス信号および第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給し、第２動作モード中に、前記第２アドレス端子群に供給される前記ロウアドレス信号を受け、その後、前記第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給するアドレス切替回路と、
    前記第１動作モード中に、前記コラムアドレス信号および前記ロウアドレス信号とともに供給されるアクセスコマンドに応答して前記ワード線のいずれかを活性化するためのアクセス制御信号を生成して前記メモリコアに出力し、前記第２動作モード中に、前記ロウアドレス信号とともに供給されるアクセスコマンドを受けたとき、前記アドレス切替回路への前記コラムアドレス信号の供給に応答して前記アクセス制御信号を生成して前記メモリコアに出力するアクセス制御回路と
    を備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    半導体メモリの外部から供給される読み出しコマンドおよび書き込みコマンドを前記アクセスコマンドとして受けるコマンドバッファを備え、
    前記アクセス制御回路は、
    前記第１動作モード中に、前記コマンドバッファから受ける前記読み出しコマンドに応答して読み出し信号を生成し、前記コマンドバッファから受ける前記書き込みコマンドに応答して書き込み信号を生成し、生成した前記読み出し信号または前記書き込み信号に応答して前記アクセス制御信号を生成し、
    前記第２動作モード中に、前記コマンドバッファから前記読み出しコマンドを受けたときに、前記アドレス切替回路から出力される前記コラムアドレス信号に応答して前記読み出し信号を生成し、前記コマンドバッファを介して前記書き込みコマンドを受けたときに、前記アドレス切替回路から出力される前記コラムアドレス信号に応答して前記書き込み信号を生成し、生成した前記読み出し信号または前記書き込み信号に応答して前記アクセス制御信号を生成すること
    を特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記アクセス制御回路は、
    前記第１動作モード中にアクティブイネーブル信号を活性化し続け、前記第２動作モード中に、前記アクティブイネーブル信号を前記コラムアドレス信号の供給に応答して活性化するアクティブ制御回路と、
    前記アクティブイネーブル信号の活性化中に、前記アクセスコマンドをアクセス要求信号として出力し、前記アクティブイネーブル信号の非活性化中に前記アクセス要求信号の出力を禁止するコマンド出力制御回路と、
    前記アクセス要求信号に応じて前記アクセス制御信号を生成するコア制御回路と
    を備えていることを特徴とする半導体メモリ。
  4. 請求項１記載の半導体メモリにおいて、
    前記第１動作モード中にコラムアドレスイネーブル信号を活性化し続け、前記第２動作モード中に最初のアクセスコマンドの供給後に前記コラムアドレスイネーブル信号を活性化するアドレス制御回路と、
    前記コラムアドレスイネーブル信号の活性化中にアクセスコマンドに同期して前記ロウアドレス信号および前記コラムアドレス信号をラッチし、ラッチしたアドレス信号を前記メモリコアに出力するアドレスラッチ回路と
    を備えていることを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    前記第２動作モード中に書き込みコマンドを受けているときに動作し、前記コラムアドレス信号の遷移エッジを検出する毎に書き込み検出パルスを出力する書き込み遷移エッジ検出器と、
    前記メモリセルに書き込む書き込みデータを前記各書き込み検出パルスに応答して前記メモリコアに供給するデータ制御回路と
    を備え、
    前記書き込みコマンドを受けている間に、前記コラムアドレス信号の切り替え毎に書き込みデータが供給されることを特徴とする半導体メモリ。
  6. 請求項１記載の半導体メモリにおいて、
    レジスタ設定信号の論理レベルに応じて、前記コラムアドレス信号および前記ロウアドレス信号の少なくともいずれか、またはデータ信号が供給され、前記半導体メモリの動作仕様を変更するためのコンフィギュレーションレジスタ
    を備えていることを特徴とする半導体メモリ。
  7. 請求項１記載の半導体メモリにおいて、
    モード選択制御信号が第１論理レベルを示すときに、テスト端子に供給される電圧値に応じて前記第１または第２動作モードを示すモード信号を出力し、前記モード選択制御信号が第２レベルを示すときにモード切替信号のレベルに応じて前記モード信号を出力するセレクタを備え、
    前記アドレス切替回路は、前記モード信号が示す前記第１または第２動作モードに応じて動作することを特徴とする半導体メモリ。
  8. 請求項１記載の半導体メモリにおいて、
    前記第１動作モード中に、複数のテストコマンドとともに前記第１アドレス端子群に供給される前記コラムアドレス信号および前記第２アドレス端子群に供給される前記ロウアドレス信号をテストコードとして受け、前記第２動作モード中に、前記テストコマンドとともに前記第１アドレス端子群に順次に供給される前記ロウアドレス信号および前記コラムアドレス信号を前記テストコードとして受け、受けたテストコードに応じて内部回路をテストするためのテスト信号を出力するテストエントリ回路
    を備えていることを特徴とする半導体メモリ。
  9. 複数のメモリセル、前記メモリセルに接続された複数のワード線、前記メモリセルに接続された複数のビット線、ロウアドレス信号に応じて前記ワード線を選択するロウデコーダ、およびコラムアドレス信号に応じて前記ビット線を選択するコラムデコーダを有するメモリコアと、
    第１動作モード中に、第１アドレス端子群に供給される前記ロウアドレス信号および第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給し、第２動作モード中に、前記第２アドレス端子群に供給される前記ロウアドレス信号を受け、その後、前記第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給するアドレス切替回路と、
    前記第１動作モード中に、前記コラムアドレス信号および前記ロウアドレス信号とともに供給されるアクセスコマンドに応答して前記ワード線のいずれかを活性化するためのアクセス制御信号を生成して前記メモリコアに出力し、前記第２動作モード中に、前記ロウアドレス信号とともに供給されるアクセスコマンドを受けたとき、前記アドレス切替回路への前記コラムアドレス信号の供給に応答して前記アクセス制御信号を生成して前記メモリコアに出力するアクセス制御回路とを備えた半導体メモリのテスト方法であって、
    前記半導体メモリを前記第２動作モードに設定し、
    前記ロウアドレス信号および前記コラムアドレス信号を順次に前記第２アドレス端子群に供給して、前記半導体メモリの動作テストを実施すること
    を特徴とする半導体メモリのテスト方法。
  10. 半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
    前記半導体メモリは、
    複数のメモリセル、前記メモリセルに接続された複数のワード線、前記メモリセルに接続された複数のビット線、ロウアドレス信号に応じて前記ワード線を選択するロウデコーダ、およびコラムアドレス信号に応じて前記ビット線を選択するコラムデコーダを有するメモリコアと、
    第１動作モード中に、第１アドレス端子群に供給される前記ロウアドレス信号および第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給し、第２動作モード中に、前記第２アドレス端子群に供給される前記ロウアドレス信号を受け、その後、前記第２アドレス端子群に供給される前記コラムアドレス信号を受け、受けた前記ロウアドレス信号および前記コラムアドレス信号を前記ロウデコーダおよび前記コラムデコーダに供給するアドレス切替回路と、
    前記第１動作モード中に、前記コラムアドレス信号および前記ロウアドレス信号とともに供給されるアクセスコマンドに応答して前記ワード線のいずれかを活性化するためのアクセス制御信号を生成して前記メモリコアに出力し、前記第２動作モード中に、前記ロウアドレス信号とともに供給されるアクセスコマンドを受けたとき、前記アドレス切替回路への前記コラムアドレス信号の供給に応答して前記アクセス制御信号を生成して前記メモリコアに出力するアクセス制御回路と
    を備えていることを特徴とするシステム。
  11. 請求項９記載の半導体メモリのテスト方法において、
    前記半導体メモリは、
    外部から供給される読み出しコマンドおよび書き込みコマンドを前記アクセスコマンドとして受けるコマンドバッファを備え、
    前記アクセス制御回路は、
    前記第１動作モード中に、前記コマンドバッファから受ける前記読み出しコマンドに応答して読み出し信号を生成し、前記コマンドバッファから受ける前記書き込みコマンドに応答して書き込み信号を生成し、生成した前記読み出し信号または前記書き込み信号に応答して前記アクセス制御信号を生成し、
    前記第２動作モード中に、前記コマンドバッファから前記読み出しコマンドを受けたときに、前記アドレス切替回路から出力される前記コラムアドレス信号に応答して前記読み出し信号を生成し、前記コマンドバッファを介して前記書き込みコマンドを受けたときに、前記アドレス切替回路から出力される前記コラムアドレス信号に応答して前記書き込み信号を生成し、生成した前記読み出し信号または前記書き込み信号に応答して前記アクセス制御信号を生成し、
    前記半導体メモリを前記第２動作モードに設定し、
    前記書き込みコマンドおよび前記読み出しコマンドを前記ロウアドレス信号とともに前記半導体メモリに供給して、前記半導体メモリの動作テストを実施すること
    を特徴とする半導体メモリのテスト方法。
  12. 請求項１０記載のシステムにおいて、
    前記半導体メモリは、外部から供給される読み出しコマンドおよび書き込みコマンドを前記アクセスコマンドとして受けるコマンドバッファを備え、
    前記アクセス制御回路は、
    前記第１動作モード中に、前記コマンドバッファから受ける前記読み出しコマンドに応答して読み出し信号を生成し、前記コマンドバッファから受ける前記書き込みコマンドに応答して書き込み信号を生成し、生成した前記読み出し信号または前記書き込み信号に応答して前記アクセス制御信号を生成し、
    前記第２動作モード中に、前記コマンドバッファから前記読み出しコマンドを受けたときに、前記アドレス切替回路から出力される前記コラムアドレス信号に応答して前記読み出し信号を生成し、前記コマンドバッファを介して前記書き込みコマンドを受けたときに、前記アドレス切替回路から出力される前記コラムアドレス信号に応答して前記書き込み信号を生成し、生成した前記読み出し信号または前記書き込み信号に応答して前記アクセス制御信号を生成すること
    を特徴とするシステム。
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