JP5108850B2 - Switched capacitor circuit - Google Patents
Switched capacitor circuit Download PDFInfo
- Publication number
- JP5108850B2 JP5108850B2 JP2009209011A JP2009209011A JP5108850B2 JP 5108850 B2 JP5108850 B2 JP 5108850B2 JP 2009209011 A JP2009209011 A JP 2009209011A JP 2009209011 A JP2009209011 A JP 2009209011A JP 5108850 B2 JP5108850 B2 JP 5108850B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- input conductor
- circuit
- reference signal
- conductor portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 230
- 239000004020 conductor Substances 0.000 claims description 256
- 238000005070 sampling Methods 0.000 claims description 65
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Images
Landscapes
- Amplifiers (AREA)
Description
本発明は、スイッチトキャパシタ回路に関し、特に演算増幅器の同相入力変動を効果的に抑制することが可能なシングル／差動変換回路として適用されるスイッチトキャパシタ回路に関する。 The present invention relates to a switched capacitor circuit, and more particularly to a switched capacitor circuit applied as a single / differential conversion circuit that can effectively suppress common-mode input fluctuations of an operational amplifier.
図６は、スイッチトキャパシタ回路を用いたシングル／差動変換回路の従来における一般的な構成を示す回路図である。
図示のスイッチトキャパシタ回路は、入力信号ＶＩＰを受ける入力用導体部１００と、第１の参照信号ＶＩＮを受ける第１の参照信号入力用導体部１０１との間に供給される単相信号を差動信号に変換して該差動信号を演算増幅器１１０の反転出力用導体部１１１および非反転出力用導体部１１２の間に出力するシングル／差動変換回路として機能する。
FIG. 6 is a circuit diagram showing a conventional general configuration of a single / differential conversion circuit using a switched capacitor circuit.
The illustrated switched capacitor circuit differentially converts a single-phase signal supplied between an
演算増幅器１１０は非反転入力用導体部（＋）、反転入力用導体部（−）、反転出力用導体部（−）１１１、および、非反転出力力用導体部（＋）１１２を有すると共に、図示しないコモンモードフィードバック回路を内蔵している。
以下の説明では、演算増幅器１１０に関し、非反転入力用導体部への入力信号をＶｘ、反転入力用導体部への入力信号をＶｙ、反転出力用導体部からの出力信号をＶＯＰ、非反転出力用導体部からの出力信号をＶＯＮと表記する。
The
In the following description, regarding the
演算増幅器１１０の入力側の回路および帰還回路に関連して、図示のように、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４と、これらキャパシタの接続状態を切換えるスイッチＳＷ１〜スイッチＳＷ１０を含んで構成されるスイッチ回路ＳＷが設けられている。
上述のシングル／差動変換回路におけるサンプリングモードとホールドモードとにおけるこれらキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の接続状態が、スイッチ回路の各スイッチＳＷ１〜スイッチＳＷ１０によって切換えられる。
In relation to the circuit on the input side of the
The connection states of the capacitors C1, C2, C3, and C4 in the sampling mode and the hold mode in the single / differential conversion circuit described above are switched by the switches SW1 to SW10 of the switch circuit.
スイッチ回路ＳＷの切換えは図４のタイミングチャートに示す制御信号φ１およびφ２によって制御される。
制御信号φ１はサンプリングモードにおいて“Ｈ”となり、ホールドモードにおいて“Ｌ”となる。他方、制御信号φ２は、サンプリングモードにおいて“Ｌ”であり、ホールドモードにおいて“Ｈ”となる。各スイッチＳＷ１〜スイッチＳＷ１０は、自己に供給される制御信号が“Ｈ”のときにオン、“Ｌ”のときにオフとなる。
Switching of the switch circuit SW is controlled by control signals φ1 and φ2 shown in the timing chart of FIG.
The control signal φ1 is “H” in the sampling mode and “L” in the hold mode. On the other hand, the control signal φ2 is “L” in the sampling mode and “H” in the hold mode. Each of the switches SW1 to SW10 is turned on when the control signal supplied thereto is “H”, and turned off when it is “L”.
このため、サンプリングモードにおいて、制御信号φ１に対応する各スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオンになり、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８はオフとなる。
従って、キャパシタＣ１は、サンプリングモードにおいて、一端がスイッチＳＷ２を通して入力用導体部１００に接続される。同時に、キャパシタＣ２の一端がスイッチＳＷ３を通して入力用導体部１００に接続される。このとき、キャパシタＣ１およびＣ２の各他端側はＳＷ９を通して第２の参照信号入力用導体部１０２に接続される。
Therefore, in the sampling mode, the switches SW2, SW3, SW6, SW7, SW9, and SW10 corresponding to the control signal φ1 are turned on, and the switches SW1, SW4, SW5, and SW8 are turned off.
Thus, the capacitor C1, in the sampling mode, one end of which is connected to the input
従って、サンプリングモードにおいて、キャパシタＣ１およびＣ２の各一端側には入力信号ＶＩＰが印加され各他端側には第２の参照信号ＶＣＭが印加されて、電圧ＶＩＰ−ＶＣＭによって充電される。
一方、キャパシタＣ４は、サンプリングモードにおいて、一端がスイッチＳＷ７を通して第１の参照信号入力用導体部１０１に接続される。同時に、キャパシタＣ３の一端がスイッチＳＷ６を通して第１の参照信号入力用導体部１０１に接続される。このとき、キャパシタＣ４およびＣ３の各他端側はＳＷ１０を通して第２の参照信号入力用導体部１０２に接続される。
Therefore, in the sampling mode, the input signal VIP is applied to one end side of each of the capacitors C1 and C2, and the second reference signal VCM is applied to the other end side, and is charged by the voltage VIP-VCM.
On the other hand, one end of the capacitor C4 is connected to the first reference
従って、サンプリングモードにおいて、キャパシタＣ４およびＣ３の各一端側には第１の参照信号ＶＩＮが印加され各他端側には第２の参照信号ＶＣＭが印加されて、電圧ＶＩＮ−ＶＣＭによって充電される。
尚、以下の説明においては、便宜上、上述の各キャパシタとそれらの各容量値については同じ符号、Ｃ１、Ｃ２、Ｃ３、および、Ｃ４を用いて表記する。
Accordingly, in the sampling mode, the first reference signal VIN is applied to each one end of the capacitors C4 and C3, and the second reference signal VCM is applied to each other end, and is charged by the voltage VIN-VCM. .
In the following description, for the sake of convenience, the above-described capacitors and their respective capacitance values are described using the same symbols, C1, C2, C3, and C4.
サンプリングモードにおいて、各キャパシタは上述のように充電されるため、それらの各容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４における電荷量Ｑ１、Ｑ２、Ｑ３、および、Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ） ………（１）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ） ………（２）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＣＭ） ………（３）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＣＭ） ………（４）
サンプリングモードにおいて、反転出力用導体部１１１と非反転出力力用導体部１１２とは内部のコモンモードフィードバック回路によって短絡されており両出力用導体部からは所定の定電圧ＶＣＭに近い電圧が出力される。
In the sampling mode, since each capacitor is charged as described above, the charge amounts Q1, Q2, Q3, and Q4 in their respective capacitors C1, C2, C3, and C4 are respectively expressed by the following equations. .
Q1 = C1 (VIP-VCM) (1)
Q2 = C2 (VIP-VCM) (2)
Q3 = C3 (VIN-VCM) (3)
Q4 = C4 (VIN-VCM) (4)
In the sampling mode, the inverted
一方、ホールドモードにおいては、φ２が”Ｈ”となり、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８がオン、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオフとなる。
この状態で、キャパシタＣ１の一端に上述の出力信号ＶＯＰが印加され、キャパシタＣ４の一端に上述の出力信号ＶＯＮが印加されてネガティブフィードバックがかかり、演算増幅器１１０の非反転入力用導体部と反転入力用導体部とは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。
On the other hand, in the hold mode, φ2 is “H”, the switches SW1, SW4, SW5, and SW8 are turned on, and the switches SW2, SW3, SW6, SW7, SW9, and SW10 are turned off.
In this state, the output signal VOP described above is applied to one end of the capacitor C1, the output signal VON is applied to one end of the capacitor C4, negative feedback is applied, and the non-inverting input conductor of the
また、キャパシタＣ２およびＣ３の各一端側に第２の参照電圧ＶＣＭが印加される。
ホールドモードにおいて、各キャパシタには上述のように電圧が印加されるため、それらの各容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４に充電される電荷量Ｑ１、Ｑ２、Ｑ３、および、Ｑ４についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ） ………（５）
Ｑ２＝Ｃ２（ＶＣＭ−Ｖｘ） ………（６）
Ｑ３＝Ｃ３（ＶＣＭ−Ｖｙ） ………（７）
Ｑ４＝Ｃ４（ＶＯＮ−Ｖｙ） ………（８）
The second reference voltage VCM is applied to each one end side of the capacitors C2 and C3.
In the hold mode, since the voltage is applied to each capacitor as described above, the charge amounts Q1, Q2, Q3, and Q4 charged in the capacitors C1, C2, C3, and C4 are respectively It becomes like the following formula.
Q1 = C1 (VOP−Vx) (5)
Q2 = C2 (VCM−Vx) (6)
Q3 = C3 (VCM−Vy) (7)
Q4 = C4 (VON−Vy) (8)
サンプリングモードとホールドモードでＱ１とＱ２の総電荷量、Ｑ３とＱ４の総電荷量は一定なので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき出力電圧ＶＯＰ、ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝２ＶＩＰ−３ＶＣＭ＋２Ｖｘ ………（９）
ＶＯＮ＝２ＶＩＮ−３ＶＣＭ＋２Ｖｙ ………（１０）
既述のとおり、ホールドモードでは非反転入力用導体部（電圧Ｖｘ）と反転入力用導体部（電圧Ｖｙ）とは仮想短絡状態（Ｖｘ≒Ｖｙ）になっているので、差動出力ＶＯＰ−ＶＯＮは（９）および（１０）より次式のようになりシングル／差動変換動作を行うことができる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ） ………（１１）
Since the total charge amount of Q1 and Q2 and the total charge amount of Q3 and Q4 are constant in the sampling mode and hold mode, when C1 = C2 = C3 = C4, the output voltages VOP and VON are respectively expressed by the following equations.
VOP = 2VIP-3VCM + 2Vx (9)
VON = 2VIN-3VCM + 2Vy (10)
As described above, in the hold mode, the non-inverting input conductor (voltage Vx) and the inverting input conductor (voltage Vy) are in a virtual short-circuited state (Vx≈Vy), so the differential output VOP-VON From (9) and (10), the following equation is obtained, and single / differential conversion operation can be performed.
VOP-VON = 2 (VIP-VIN) (11)
ここで入力信号の同相成分（以下、同相入力という）について考察すると、上述した従来のスイッチトキャパシタ回路でのシングル／差動変換動作においては、サンプリングモードのスイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２に依存してホールドモードの演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２が大きく変動する（以下、演算増幅器１１０の同相入力変動と記載）という問題があり、その変化量は（９）および（１０）より次式のようになる。
（Ｖｘ＋Ｖｙ）／２
＝｛３ＶＣＭ＋（ＶＯＰ＋ＶＯＮ）｝／２−（ＶＩＰ＋ＶＩＮ）／２ ……（１２）
Considering the in-phase component of the input signal (hereinafter referred to as in-phase input), in the single / differential conversion operation in the conventional switched capacitor circuit described above, the in-phase input (VIP + VIN) / 2 of the switched capacitor circuit in the sampling mode. The common-mode input (V x + V y ) / 2 of the
(Vx + Vy) / 2
= {3VCM + (VOP + VON)} / 2- (VIP + VIN) / 2 (12)
図６における演算増幅器１１０の回路構成の例を図７に示し、このような構成の演算増幅器に関して、上述のサンプリングモードにおけるスイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２、および、ホールドモードにおける演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２が及ぼす影響について以下に説明する。
図７に示す演算増幅器は、初段にＭＯＳトランジスタＭ１〜Ｍ９で構成されるテレスコピック型のゲイン段を有し、後段にＭＯＳトランジスタＭ１０〜Ｍ１４で構成されるスイング段を有する２ステージの形式をとる。
An example of the circuit configuration of the
The operational amplifier shown in FIG. 7 takes a two-stage form having a telescopic gain stage composed of MOS transistors M1 to M9 in the first stage and a swing stage composed of MOS transistors M10 to M14 in the subsequent stage.
演算増幅器の後段で出力スイングを限界まで確保すると、後段の同相入力レベル（ＶＭＰ＋ＶＭＮ）／２は次式のようになる。尚、ここでは、ＭＯＳトランジスタのドレイン−ソース間電圧をＶｄｓとし、この後に該当するＭＯＳトランジスタを特定する符号を括弧書きにて添えるように表記する。同様にＭＯＳトランジスタのゲート−ソース間電圧をＶｇｓとし、この後に該当するＭＯＳトランジスタを特定する符号を括弧書きにて添えるように表記する。閾値電圧Ｖｔｈについても同様である。
（ＶＭＰ＋ＶＭＮ）／２
＝Ｖｄｓ（Ｍ１０）＋Ｖｇｓ（Ｍ１１（Ｍ１２））
＝ＶＯＮ（Ｍ１０）＋ＶＯＮ（Ｍ１１（Ｍ１２））＋Ｖｔｈ（Ｍ１１（Ｍ１２）
＝２ＶＯＮ＋Ｖｔｈ ………（１３）
When the output swing is secured to the limit at the subsequent stage of the operational amplifier, the in-phase input level (VMP + VMN) / 2 at the subsequent stage is expressed by the following equation. Here, the drain-source voltage of the MOS transistor is represented as Vds, and a code for specifying the corresponding MOS transistor is appended thereto in parentheses. Similarly, the gate-source voltage of the MOS transistor is denoted as Vgs, and thereafter, a code for identifying the corresponding MOS transistor is indicated in parentheses. The same applies to the threshold voltage Vth.
(VMP + VMN) / 2
= Vds (M10) + Vgs (M11 (M12))
= VON (M10) + VON (M11 (M12)) + Vth (M11 (M12)
= 2VON + Vth (13)
Ｍ３、Ｍ４のＶｄｓにも十分なＶＯＮを与えるとすると、Ｍ３、Ｍ４のソース電圧は
（ＶＭＰ＋ＶＭＮ）／２−ＶＯＮ（Ｍ３（Ｍ４））＝ＶＯＮ＋Ｖｔｈ……（１４）
となり、初段の入力差動対Ｍ１、Ｍ２が飽和領域で動作するための同相入力レベル（Ｖｘ＋Ｖｙ）／２の上限は、Ｍ１（Ｍ２）のドレイン電圧ＶＯＮ＋ＶｔｈにＭ１（Ｍ２）の閾値電圧Ｖｔｈを足した値となる。
（Ｖｘ＋Ｖｙ）／２（ＭＡＸ）＝ＶＯＮ＋Ｖｔｈ＋Ｖｔｈ（Ｍ１（Ｍ２））
＝ＶＯＮ＋２Ｖｔｈ ………（１５）
If sufficient VON is given to Vds of M3 and M4, the source voltage of M3 and M4 is (VMP + VMN) / 2−VON (M3 (M4)) = VON + Vth (14)
Thus, the upper limit of the common-mode input level (Vx + Vy) / 2 for the first-stage input differential pair M1, M2 to operate in the saturation region is the sum of the drain voltage VON + Vth of M1 (M2) plus the threshold voltage Vth of M1 (M2). It becomes the value.
(Vx + Vy) / 2 (MAX) = VON + Vth + Vth (M1 (M2))
= VON + 2Vth ......... (15)
一方、初段の入力差動対Ｍ１、Ｍ２が飽和領域で動作するための同相入力レベル（Ｖｘ＋Ｖｙ）／２の下限は次式のようになる。
（Ｖｘ＋Ｖｙ）／２（ＭＩＮ）
＝Ｖｄｓ（Ｍ９）＋Ｖｇｓ（Ｍ１（Ｍ２））
＝ＶＯＮ（Ｍ９）＋ＶＯＮ（Ｍ１（Ｍ２））＋Ｖｔｈ（Ｍ１（Ｍ２））
＝２ＶＯＮ＋Ｖｔｈ ………（１６）
従って、この演算増幅器の全てのＭＯＳトランジスタが飽和領域で動作する同相入力（Ｖｘ＋Ｖｙ）／２の範囲は、（１５）−（１６）より
ＶＯＮ＋２Ｖｔｈ−（２ＶＯＮ＋Ｖｔｈ）＝Ｖｔｈ−ＶＯＮ ………（１７）
となる。
On the other hand, the lower limit of the common-mode input level (Vx + Vy) / 2 for the first-stage input differential pair M1, M2 to operate in the saturation region is expressed by the following equation.
(Vx + Vy) / 2 (MIN)
= Vds (M9) + Vgs (M1 (M2))
= VON (M9) + VON (M1 (M2)) + Vth (M1 (M2))
= 2VON + Vth (16)
Accordingly, the range of the common-mode input (Vx + Vy) / 2 in which all MOS transistors of this operational amplifier operate in the saturation region is VON + 2Vth− (2VON + Vth) = Vth−VON (17) from (15) − (16).
It becomes.
このように全てのＭＯＳトランジスタが飽和領域で動作するための同相入力の範囲が狭い演算増幅器を用いてシングル／差動変換動作を行うと、スイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２が高く演算増幅器の同相入力（Ｖｘ＋Ｖｙ）／２が２ＶＯＮ＋Ｖｔｈより低いときはＭ９が飽和領域から外れてしまう。
また、逆に（ＶＩＰ＋ＶＩＮ）／２が低く（Ｖｘ＋Ｖｙ）／２がＶＯＮ＋Ｖｔｈより高いときはＭＯＳトランジスタＭ１、Ｍ２が飽和領域から外れてしまい、低電源電圧での変換、または高速の変換が困難になるという問題がある。
When single / differential conversion operation is performed using an operational amplifier having a narrow common-mode input range for operating all MOS transistors in the saturation region, the common-mode input (VIP + VIN) / 2 of the switched capacitor circuit is high. When the common-mode input (Vx + Vy) / 2 of the amplifier is lower than 2VON + Vth, M9 falls out of the saturation region.
Conversely, when (VIP + VIN) / 2 is low and (Vx + Vy) / 2 is higher than VON + Vth, the MOS transistors M1 and M2 are out of the saturation region, and conversion at a low power supply voltage or high-speed conversion becomes difficult. There is a problem.
入力信号の同相成分の変動を防止する回路技術が提案されている（例えば特許文献１参照）。
特許文献１の提案では、第１及び第２のクロックでスイッチトキャパシタ回路における複数のスイッチを制御して、演算増幅器に負帰還を施すキャパシタと入力信号をサンプルするキャパシタとをスイッチで切り換える。
この提案の場合、第１のクロックがオンの時に演算増幅器の入出力をショートして、サミングノードの電位と入力電圧との差をサンプル容量にチャージしておく。そして、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と帰還容量との比によって増幅し出力するサンプルホールド回路において、補正回路を設け、入力信号のコモン電圧と参照電圧に応じた制御信号を演算増幅器に供給し、同相入力の変動を防止するようにしている。
A circuit technique for preventing fluctuations in the in-phase component of an input signal has been proposed (see, for example, Patent Document 1).
In the proposal of
In the case of this proposal, the input / output of the operational amplifier is short-circuited when the first clock is on, and the difference between the potential of the summing node and the input voltage is charged in the sample capacitor. When the second clock is on, the switch is connected to a reference voltage that determines the operating point, and a correction circuit is provided in the sample and hold circuit that amplifies and outputs by the ratio of the sample capacity and the feedback capacity. A control signal corresponding to the voltage and the reference voltage is supplied to the operational amplifier so as to prevent fluctuation of the common-mode input.
しかしながら、特許文献１の技術では、サンプルホールド回路のホールドモードのときの出力電圧から同相電圧のズレを検出するため、演算増幅器の同相入力レベルの変化分の補正は１周期後のホールドモードに行われる。このため、大信号入力時のシングル／差動変換において、補正が追従できず、図６の従来例と同様に高速の変換が困難になるという技術課題を残している。
本発明は上述のような状況に鑑みてなされたものであり、スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することを目的とする。
However, in the technique of
The present invention has been made in view of the above situation, and suppresses common-mode input fluctuations of an operational amplifier during single / differential conversion in a switched capacitor circuit, thereby enabling conversion at a low power supply voltage or high-speed conversion. An object of the present invention is to provide a switched capacitor circuit that can cope with the above.
上記目的を達成するべく、本願では次に列記するようなスイッチトキャパシタ回路を提案する。
（１）入力信号を受ける入力用導体部と第１の参照信号を受ける第１の参照信号入力用導体部との間に供給される単相信号を差動信号に変換して該差動信号を反転出力用導体部および非反転出力用導体部間に出力するスイッチトキャパシタ回路であって、
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する第１の演算増幅器と、サンプリングモードにおいて第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記サンプリングモードおよび前記ホールドモードにおける前記各キャパシタの接続状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する第２参照信号生成部と、
を備え、
前記第２参照信号生成部は、前記第１の演算増幅器の非反転入力用導体部および反転入力用導体部のうちの何れか一方の入力用導体部の電圧が自器の反転入力用導体部に印加され且つ所定の定電圧が自器の非反転入力用導体部に印加され該印加された両電圧に基づいて前記第２参照信号を生成する第２の演算増幅器を有することを特徴とするスイッチトキャパシタ回路。
In order to achieve the above object, the present application proposes switched capacitor circuits as listed below.
(1) A single-phase signal supplied between an input conductor portion that receives an input signal and a first reference signal input conductor portion that receives a first reference signal is converted into a differential signal, and the differential signal Is a switched capacitor circuit that outputs between the inverting output conductor and the non-inverting output conductor,
A first operational amplifier that outputs a differential output between the inverting output conductor and the non-inverting output conductor, and from the inverting output conductor of the first operational amplifier in the sampling mode to the non-inverting input conductor. In the hold mode, the connection state is switched so as to form a capacitive feedback circuit from the inverting output conductor portion to the non-inverting input conductor portion of the first operational amplifier in the hold mode. A feedback capacitor; and a second reference signal input conductor portion that is connected between the input conductor portion and the non-inverting input conductor portion of the first operational amplifier in the sampling mode; N (N is a natural number) first group of non-feedback capacitors whose connection state is switched so as to be connected between the non-inverting input conductors of the first operational amplifier; A capacitive feedback circuit from the non-inverting output conductor portion of the first operational amplifier to the inverting input conductor portion is not formed in the ring mode, and the non-inverting output conductor portion of the first operational amplifier is in the hold mode. Another feedback capacitor whose connection state is switched so as to form a capacitive feedback circuit from the input conductor to the inverting input conductor, a predetermined first reference signal input conductor in the sampling mode, and the first calculation The connection state is switched so as to be connected between the inverting input conductor portions of the amplifier and connected between the second reference signal input conductor portion and the inverting input conductor portion of the first operational amplifier in the hold mode. A predetermined control signal indicating the connection state of each of the N second group of non-feedback capacitors and the respective capacitors in the sampling mode and the hold mode. A switched capacitor amplifier section and a switching circuit for switching in response to,
A second reference signal generation unit configured to generate a second reference signal having a common phase input of the first operational amplifier as a predetermined steady value and supply the second reference signal to the second reference signal input conductor unit;
Equipped with a,
The second reference signal generator is configured such that the voltage of any one of the non-inverting input conductor and the inverting input conductor of the first operational amplifier is the inverting input conductor of its own device. characterized Rukoto to have a second operational amplifier for generating the second reference signal based on both the voltage applied and the predetermined constant voltage is applied to the applied to the non-inverting input conductive portion of the self vessel to Switched capacitor circuit.
上記（１）のスイッチトキャパシタ回路では、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、一の帰還用キャパシタは、サンプリングモードにおいて反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
In the switched capacitor circuit of (1) above, the switch circuit in the switched capacitor section switches the connection state of each corresponding capacitor as follows.
That is, the one feedback capacitor does not form a capacitive feedback circuit from the inverting output conductor portion to the non-inverting input conductor portion in the sampling mode, and the inverting output conductor portion of the first operational amplifier in the hold mode. The connection state is switched so as to form a capacitive feedback circuit from the non-inverting input conductor portion to the non-inverting input conductor portion.
また、第１群の非帰還用キャパシタは、サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続される。
更に、サンプリングモードにおいて他の帰還用キャパシタは、前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
The first group of non-feedback capacitors are connected between the input conductor portion and the non-inverting input conductor portion of the first operational amplifier in the sampling mode, and a predetermined second reference signal in the hold mode. The input conductor is connected between the input conductor and the non-inverting input conductor of the first operational amplifier.
Further, in the sampling mode, the other feedback capacitor does not form a capacitive feedback circuit from the non-inverting output conductor portion to the inverting input conductor portion of the first operational amplifier, and in the hold mode, the first feedback amplifier does not form a capacitive feedback circuit. The connection state is switched so as to form a capacitive feedback circuit from the non-inverting output conductor portion of the operational amplifier to the inverting input conductor portion.
更にまた、第２群の非帰還用キャパシタは、サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられる。
そして、第２参照信号生成部は、前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する。
特に、第２の演算増幅器によって、前記第１の演算増幅器の双方の入力電圧のうちの一方と所定の定電圧との関係に応じて適切な第２参照信号が生成される。
Furthermore, the second group of non-feedback capacitors are connected between a predetermined first reference signal input conductor part and an inverting input conductor part of the first operational amplifier in the sampling mode, and in the hold mode, The connection state is switched so as to be connected between the second reference signal input conductor and the inverting input conductor of the first operational amplifier.
The second reference signal generation unit generates a second reference signal having the in-phase input of the first operational amplifier as a predetermined steady value and supplies the second reference signal to the second reference signal input conductor.
In particular, an appropriate second reference signal is generated by the second operational amplifier according to the relationship between one of the input voltages of the first operational amplifier and a predetermined constant voltage.
（２）入力信号を受ける入力用導体部と第１の参照信号を受ける第１の参照信号入力用導体部との間に供給される単相信号を差動信号に変換して該差動信号を反転出力用導体部および非反転出力用導体部間に出力するスイッチトキャパシタ回路であって、
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する第１の演算増幅器と、サンプリングモードにおいて第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記サンプリングモードおよび前記ホールドモードにおける前記各キャパシタの接続状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する第２参照信号生成部と、
を備え、
前記第２参照信号生成部は、
前記入力信号の電圧と所定の基準電圧とを比較して前記入力信号の電圧のレベルを判定するレベル判定回路と、
前記レベル判定回路における判定結果に基づいて予め設定された複数の電圧から１つの電圧を選択し前記第２の参照電圧として出力する選択回路と、
を有することを特徴とするスイッチトキャパシタ回路。
上記（２）のスイッチトキャパシタ回路では、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、一の帰還用キャパシタは、サンプリングモードにおいて反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
また、第１群の非帰還用キャパシタは、サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続される。
更に、サンプリングモードにおいて他の帰還用キャパシタは、前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
更にまた、第２群の非帰還用キャパシタは、サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられる。
そして、第２参照信号生成部は、前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する。
特に、第２参照信号の生成が帰還ループ等によらず開ループで設定されるため、帰還の影響を被ることがない簡素な構成で第２参照信号の生成が確実に生成され得る。
（３）前記スイッチトキャパシタアンプ部は、前記サンプリングモードにおいて、前記一の帰還用キャパシタと第１群の非帰還用キャパシタとが並列に接続され、且つ、前記他の帰還用キャパシタと第２群の非帰還用キャパシタとが並列に接続されるように、前記スイッチ回路が当該接続状態を切換えることを特徴とする（１）または（２）のスイッチトキャパシタ回路。
上記（３）のスイッチトキャパシタ回路では、（１）または（２）のスイッチトキャパシタ回路において特に、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、前記サンプリングモードにおいて、前記一の帰還用キャパシタと第１群の非帰還用キャパシタとが並列に接続され、且つ、前記他の帰還用キャパシタと第２群の非帰還用キャパシタとが並列に接続される。
(2) A single-phase signal supplied between an input conductor portion that receives an input signal and a first reference signal input conductor portion that receives a first reference signal is converted into a differential signal, and the differential signal Is a switched capacitor circuit that outputs between the inverting output conductor and the non-inverting output conductor,
A first operational amplifier that outputs a differential output between the inverting output conductor and the non-inverting output conductor, and from the inverting output conductor of the first operational amplifier in the sampling mode to the non-inverting input conductor. In the hold mode, the connection state is switched so as to form a capacitive feedback circuit from the inverting output conductor portion to the non-inverting input conductor portion of the first operational amplifier in the hold mode. A feedback capacitor; and a second reference signal input conductor portion that is connected between the input conductor portion and the non-inverting input conductor portion of the first operational amplifier in the sampling mode; N (N is a natural number) first group of non-feedback capacitors whose connection state is switched so as to be connected between the non-inverting input conductors of the first operational amplifier; A capacitive feedback circuit from the non-inverting output conductor portion of the first operational amplifier to the inverting input conductor portion is not formed in the ring mode, and the non-inverting output conductor portion of the first operational amplifier is in the hold mode. Another feedback capacitor whose connection state is switched so as to form a capacitive feedback circuit from the input conductor to the inverting input conductor, a predetermined first reference signal input conductor in the sampling mode, and the first calculation The connection state is switched so as to be connected between the inverting input conductor portions of the amplifier and connected between the second reference signal input conductor portion and the inverting input conductor portion of the first operational amplifier in the hold mode. A predetermined control signal indicating the connection state of each of the N second group of non-feedback capacitors and the respective capacitors in the sampling mode and the hold mode. A switched capacitor amplifier section and a switching circuit for switching in response to,
A second reference signal generation unit configured to generate a second reference signal having a common phase input of the first operational amplifier as a predetermined steady value and supply the second reference signal to the second reference signal input conductor unit;
With
The second reference signal generator is
A level determination circuit that compares the voltage of the input signal with a predetermined reference voltage to determine the level of the voltage of the input signal;
A selection circuit that selects one voltage from a plurality of preset voltages based on a determination result in the level determination circuit and outputs the selected voltage as the second reference voltage;
A switched capacitor circuit comprising:
In the switched capacitor circuit of (2) above, the switch circuit in the switched capacitor section switches the connection state of each corresponding capacitor as follows.
That is, the one feedback capacitor does not form a capacitive feedback circuit from the inverting output conductor portion to the non-inverting input conductor portion in the sampling mode, and the inverting output conductor portion of the first operational amplifier in the hold mode. The connection state is switched so as to form a capacitive feedback circuit from the non-inverting input conductor portion to the non-inverting input conductor portion.
The first group of non-feedback capacitors are connected between the input conductor portion and the non-inverting input conductor portion of the first operational amplifier in the sampling mode, and a predetermined second reference signal in the hold mode. The input conductor is connected between the input conductor and the non-inverting input conductor of the first operational amplifier.
Further, in the sampling mode, the other feedback capacitor does not form a capacitive feedback circuit from the non-inverting output conductor portion to the inverting input conductor portion of the first operational amplifier, and in the hold mode, the first feedback amplifier does not form a capacitive feedback circuit. The connection state is switched so as to form a capacitive feedback circuit from the non-inverting output conductor portion of the operational amplifier to the inverting input conductor portion.
Furthermore, the second group of non-feedback capacitors are connected between a predetermined first reference signal input conductor part and an inverting input conductor part of the first operational amplifier in the sampling mode, and in the hold mode, The connection state is switched so as to be connected between the second reference signal input conductor and the inverting input conductor of the first operational amplifier.
The second reference signal generation unit generates a second reference signal having the in-phase input of the first operational amplifier as a predetermined steady value and supplies the second reference signal to the second reference signal input conductor.
In particular, since the generation of the second reference signal is set in an open loop regardless of the feedback loop or the like, the generation of the second reference signal can be reliably generated with a simple configuration that does not suffer from the influence of feedback.
( 3 ) In the switched capacitor amplifier section, in the sampling mode, the one feedback capacitor and the first group of non-feedback capacitors are connected in parallel, and the other feedback capacitor and the second group of capacitors are connected in parallel. The switched capacitor circuit according to (1) or (2) , wherein the switch circuit switches the connection state so that a non-feedback capacitor is connected in parallel.
In the switched capacitor circuit of ( 3 ), particularly in the switched capacitor circuit of (1) or (2) , the switch circuit in the switched capacitor unit switches the connection state of each corresponding capacitor as follows.
That is, in the sampling mode, the one feedback capacitor and the first group of non-feedback capacitors are connected in parallel, and the other feedback capacitor and the second group of non-feedback capacitors are connected in parallel. Connected.
（４）前記スイッチトキャパシタアンプ部は、前記サンプリングモードにおいて、前記一の帰還用キャパシタおよび前記他の帰還用キャパシタの各両端がそれぞれ短絡されることによって容量性帰還回路を形成しないように、前記スイッチ回路が当該接続状態を切換えることを特徴とする（１）または（２）のスイッチトキャパシタ回路。
上記（４）のスイッチトキャパシタ回路では、（１）または（２）のスイッチトキャパシタ回路において特に、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、前記サンプリングモードにおいて、前記一の帰還用キャパシタおよび前記他の帰還用キャパシタの各両端がそれぞれ短絡される。これにより前記一の帰還用キャパシタおよび前記他の帰還用キャパシタは上記容量性帰還回路を形成しない。
( 4 ) In the sampling mode, the switched capacitor amplifier unit is configured to prevent the capacitive feedback circuit from being formed by short-circuiting both ends of the one feedback capacitor and the other feedback capacitor. The switched capacitor circuit according to (1) or (2) , wherein the circuit switches the connection state.
In the switched capacitor circuit of ( 4 ), particularly in the switched capacitor circuit of (1) or (2) , the switch circuit in the switched capacitor unit switches the connection state of each corresponding capacitor as follows.
That is, in the sampling mode, both ends of the one feedback capacitor and the other feedback capacitor are short-circuited. Thus, the one feedback capacitor and the other feedback capacitor do not form the capacitive feedback circuit.
（５）前記第２の演算増幅器の非反転入力用導体部に印加される所定の定電圧が自器の非反転入力用導体部に印加され、且つ、前記第１の演算増幅器の非反転入力用導体部および反転入力用導体部のうちの何れか他方の入力用導体部の電圧が自器の反転入力用導体部に印加された第３の演算増幅器を更に有することを特徴とする（１）のスイッチトキャパシタ回路。
上記（５）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、前記第１の演算増幅器の非反転入力端子とＧＮＤとの間の寄生容量と前記第１の演算増幅器の反転入力端子とＧＮＤとの間の寄生容量を等しくして安定した動作を実現することができる。
(5) A predetermined constant voltage applied to the non-inverting input conductor portion of the second operational amplifier is applied to the non-inverting input conductor portion of the own operational amplifier, and the non-inverting input of the first
In the switched capacitor circuit of (5), particularly in the switched capacitor circuit of ( 1 ), a parasitic capacitance between the non-inverting input terminal of the first operational amplifier and GND and the inverting input terminal of the first operational amplifier. Stable operation can be realized by equalizing the parasitic capacitance between the capacitor and GND.
（６）前記スイッチ回路における切換え動作を制御するための前記制御信号を生成するように構成され、前記スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラを更に備えたことを特徴とする（１）または（２）のスイッチトキャパシタ回路。
上記（６）のスイッチトキャパシタ回路では、（１）または（２）のスイッチトキャパシタ回路において特に、当該スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラによって、関連した回路系全体の動作のタイミングが最適化され得る。
( 6 ) It is configured to generate the control signal for controlling the switching operation in the switch circuit, and is also configured to generate a control signal for comprehensively controlling a circuit system related to the switched capacitor circuit. The switched capacitor circuit according to (1) or (2) , further comprising a system controller.
In the switched capacitor circuit of ( 6 ), particularly in the switched capacitor circuit of (1) or (2) , a control signal that comprehensively controls a circuit system related to the switched capacitor circuit is also generated. The system controller can optimize the timing of the operation of the entire associated circuitry.
本発明によれば、スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することができる。 According to the present invention, there is provided a switched capacitor circuit capable of suppressing the common-mode input fluctuation of the operational amplifier at the time of single / differential conversion in the switched capacitor circuit and corresponding to conversion at a low power supply voltage or high-speed conversion. Can be provided.
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のスイッチトキャパシタ回路の第１の実施の形態の構成を示す回路図である。
このスイッチトキャパシタ回路１は、入力信号ＶＩＰを受ける入力用導体部１００と第１の参照信号ＶＩＮを受ける第１の参照信号入力用導体部１０１との間に供給される単相信号を差動信号（ＶＯＰ−ＶＯＮ）に変換して該差動信号を反転出力用導体部１１１および非反転出力用導体部１１２間に出力する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of a switched capacitor circuit according to a first embodiment of the present invention.
The switched
第１の参照信号ＶＩＮは任意のＤＣ電圧であればよい。但し、シングル／差動変換という観点から、入力信号ＶＩＰの基準（０）レベルを入力するのが一般的である。
差動出力（ＶＯＰ−ＶＯＮ）を反転出力用導体部１１１および非反転出力用導体部１１２間に出力する第１の演算増幅器１１０が設けられ、この第１の演算増幅器１１０の入力側に複数のキャパシタ（図１の例ではＣ１〜Ｃ４）が設けられている。
The first reference signal VIN may be an arbitrary DC voltage. However, from the viewpoint of single / differential conversion, it is common to input the reference (0) level of the input signal VIP.
A first
更に、スイッチトキャパシタ回路１の動作モードがサンプリングモードにあるかホールドモードにあるかに応じてこれらのキャパシタの接続状態を切換えるスイッチ回路ＳＷが設けられている。
上述のキャパシタのうちの一のものは、サンプリングモードにおいて一端が入力用導体部１００に接続され他端側が第１の演算増幅器１１０の非反転入力用導体部（＋）に接続され且つホールドモードにおいて該一端が第１の演算増幅器１１０の反転出力用導体部（−）に接続されるように接続状態が切換えられて第１の演算増幅器１１０の反転出力用導体部（−）から非反転入力用導体部（＋）への帰還回路を形成する帰還用キャパシタＣ１をなしている。
Further, a switch circuit SW is provided for switching the connection state of these capacitors depending on whether the operation mode of the switched
One of the capacitors described above has one end connected to the
また、上述のキャパシタのうち帰還用キャパシタＣ１に該当しないＮ（Ｎは自然数）個の第１群の非帰還用キャパシタ（図１の例ではＮ＝１、即ち、一つのキャパシタＣ２）は、サンプリングモードにおいて帰還用キャパシタＣ１と並列に接続され且つホールドモードにおいて所定の第２の参照信号入力用導体部１０２と第１の演算増幅器１１０の非反転入力用導体部（＋）間に接続されるように接続状態が切換えられる。
Of the above-described capacitors, N (N is a natural number) first group of non-feedback capacitors (N = 1 in the example of FIG. 1, that is, one capacitor C2) not corresponding to the feedback capacitor C1 are sampled. It is connected in parallel with the feedback capacitor C1 in the mode and is connected between the predetermined second reference
更に、上述のキャパシタのうちの他の一のものは帰還用キャパシタＣ４として用いられ、該帰還用キャパシタＣ４は、サンプリングモードにおいて一端が第１の参照信号入力用導体部１０１に接続され他端側が第１の演算増幅器１１０の反転入力用導体部（−）に接続され且つホールドモードにおいて該一端が第１の演算増幅器１１０の非反転出力用導体部（＋）に接続されるように接続状態が切換えられて、第１の演算増幅器１１０の非反転出力用導体部（＋）から反転入力用導体部（−）への帰還回路を形成する。
Furthermore, the other one of the above-described capacitors is used as a feedback capacitor C4, and one end of the feedback capacitor C4 is connected to the first reference
また、上述のキャパシタのうち帰還用キャパシタＣ４に該当しないＮ（Ｎは自然数）個の第２群の非帰還用キャパシタ（図１の例ではＮ＝１、即ち、一つのキャパシタＣ３）は、サンプリングモードにおいて帰還用キャパシタＣ４と並列に接続され且つホールドモードにおいて第２の参照信号入力用導体部１０２と第１の演算増幅器１１０の反転入力用導体部（−）間に接続されるように接続状態が切換えられる。
Of the above-described capacitors, N (N is a natural number) second group of non-feedback capacitors (N = 1 in the example of FIG. 1, that is, one capacitor C3) not corresponding to the feedback capacitor C4 is sampled. Connected in parallel with the feedback capacitor C4 in the mode and connected between the second reference
上述のサンプリングモードおよびホールドモードにおける各キャパシタ（図１の例ではＣ１〜Ｃ４）の接続状態を所定の制御信号（図１の例ではφ１、φ２）に応答して切換えるスイッチ回路ＳＷが設けられ、このスイッチ回路ＳＷは、後述する各スイッチＳＷ１〜ＳＷ１０を含んで構成されている。
上述の第１の演算増幅器１１０、各キャパシタＣ１〜Ｃ４、および、スイッチ回路ＳＷを含んでスイッチトキャパシタアンプ部１０が構成される。
There is provided a switch circuit SW for switching the connection state of each capacitor (C1 to C4 in the example of FIG. 1) in response to a predetermined control signal (φ1, φ2 in the example of FIG. 1) in the sampling mode and the hold mode, The switch circuit SW includes switches SW1 to SW10 described later.
The switched
スイッチトキャパシタアンプ部１０における上述の第２の参照信号入力用導体部１０２に供給する第２参照信号ＶＣＭａを生成する第２参照信号生成部２０が設けられている。
この第２参照信号ＶＣＭａは、第１の演算増幅器１１０の同相入力を所定の定常値とする値を持つように生成される。
図１におけるこの第２参照信号生成部２０は、第１の演算増幅器１１０の非反転入力用導体部（＋）および反転入力用導体部（−）のうちの何れか一方の入力用導体部（図１の例では非反転入力用導体部）の電圧が自器の反転入力用導体部（−）に印加され且つ所定の定電圧ＶＣＭが自器の非反転入力用導体部（＋）に印加され該印加された両電圧に基づいて第２参照信号ＶＣＭａを生成する第２の演算増幅器１２０を有する。
A second reference
The second reference signal VCMa is generated to have a value that makes the in-phase input of the first operational amplifier 110 a predetermined steady value.
The second reference
図１のスイッチトキャパシタ回路１は、更に、第２の演算増幅器１２０の非反転入力用導体部（＋）に印加される所定の定電圧ＶＣＭが自器の非反転入力用導体部（＋）に印加され、且つ、第１の演算増幅器１１０の非反転入力用導体部（＋）および反転入力用導体部（−）のうちの何れか他方の入力用導体部（図１の例では反転入力用導体部）の電圧が自器の反転入力用導体部（−）に印加された第３の演算増幅器１３０を有する。
In the switched
この第３の演算増幅器１３０は、その出力端がどこにも接続されず所謂ダミーアンプとして用いられている。即ち、第１の演算増幅器１１０の非反転入力端子とＧＮＤとの間の寄生容量と第１の演算増幅器の反転入力端子とＧＮＤとの間の寄生容量を等しくして安定した動作を実現するようにしている。
既述のように、スイッチ回路ＳＷは、各スイッチＳＷ１〜ＳＷ１０を含んで構成される。これらのスイッチＳＷ１〜ＳＷ１０の配置について次に説明する。
The third
As described above, the switch circuit SW includes the switches SW1 to SW10. The arrangement of these switches SW1 to SW10 will be described next.
スイッチＳＷ１は、キャパシタＣ１の一端と演算増幅器１１０の反転出力用導体部１１１との間に介挿されている。
スイッチＳＷ２は、キャパシタＣ１の一端と入力用導体部１００との間に介挿されている。
スイッチＳＷ３は、キャパシタＣ２の一端と入力用導体部１００との間に介挿されている。
スイッチＳＷ４は、キャパシタＣ２の一端と第２の参照信号入力用導体部１０２との間に介挿されている。
スイッチＳＷ５は、キャパシタＣ３の一端と第２の参照信号入力用導体部１０２との間に介挿されている。
スイッチＳＷ６は、キャパシタＣ３の一端と第１の参照信号入力用導体部１０１との間に介挿されている。
The switch SW1 is interposed between one end of the capacitor C1 and the inverted
The switch SW2 is interposed between one end of the capacitor C1 and the
The switch SW3 is interposed between one end of the capacitor C2 and the
The switch SW4 is interposed between one end of the capacitor C2 and the second reference
The switch SW5 is interposed between one end of the capacitor C3 and the second reference
The switch SW6 is interposed between one end of the capacitor C3 and the first reference
スイッチＳＷ７は、キャパシタＣ４の一端と第１の参照信号入力用導体部１０１との間に介挿されている。
スイッチＳＷ８は、キャパシタＣ４の一端と演算増幅器１１０の非反転出力用導体部１１２との間に介挿されている。
スイッチＳＷ９は、所定の定電圧ＶＣＭが印加される導体部１２０Ｐと演算増幅器１１０の非反転入力用導体部（＋）との間に介挿されている。
スイッチＳＷ１０は、所定の定電圧ＶＣＭが印加される導体部１２０Ｐと演算増幅器１１０の反転入力用導体部（−）との間に介挿されている。
The switch SW7 is interposed between one end of the capacitor C4 and the first reference
The switch SW8 is interposed between one end of the capacitor C4 and the
The switch SW9 is interposed between the
The switch SW10 is interposed between the
次に本発明の図１の実施の形態におけるスイッチトキャパシタ回路１の動作を図４に示した制御信号のタイミングチャートを適宜参照して説明する。
制御信号φ１はサンプリングモードにおいて“Ｈ”となり、ホールドモードにおいて“Ｌ”となる。他方、制御信号φ２は、サンプリングモードにおいて“Ｌ”であり、ホールドモードにおいて“Ｈ”となる。各スイッチＳＷ１〜スイッチＳＷ１０は、自己に供給される制御信号が“Ｈ”のときにオン、“Ｌ”のときにオフとなる。
Next, the operation of the switched
The control signal φ1 is “H” in the sampling mode and “L” in the hold mode. On the other hand, the control signal φ2 is “L” in the sampling mode and “H” in the hold mode. Each of the switches SW1 to SW10 is turned on when the control signal supplied thereto is “H”, and turned off when it is “L”.
サンプリングモードにおいて、φ１が”Ｈ”の時に、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオン、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８はオフになり、キャパシタＣ１およびＣ２の一端に入力信号ＶＩＰが印加され、キャパシタＣ３およびＣ４の一端に第１の参照信号ＶＩＮ（電圧値ＶＩＮ）が印加される。また、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の各他端には所定の定電圧ＶＣＭ（電圧値ＶＣＭ）が印加される。 In the sampling mode, when φ1 is “H”, the switches SW2, SW3, SW6, SW7, SW9, SW10 are turned on, SW1, SW4, SW5, SW8 are turned off, and the input signal VIP is applied to one end of the capacitors C1 and C2. The first reference signal VIN (voltage value VIN) is applied to one end of the capacitors C3 and C4. A predetermined constant voltage VCM (voltage value VCM) is applied to the other ends of the capacitors C1, C2, C3, and C4.
従って、キャパシタＣ１は、サンプリングモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成する。
また、キャパシタＣ４は、サンプリングモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成する。
Therefore, the capacitor C1 does not form a capacitive feedback circuit from the inverting
Further, the capacitor C4 does not form a capacitive feedback circuit from the
それぞれの容量Ｃ１、Ｃ２、Ｃ３、Ｃ４に充電される電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ） ………（１８）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ） ………（１９）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＣＭ） ………（２０）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＣＭ） ………（２１）
ホールドモードにおいて、φ２が”Ｈ”の時に、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８がオン、ＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオフになり、キャパシタＣ１の一端にＶＯＰが印加されると共にキャパシタＣ４の一端にＶＯＮが印加されて演算増幅器１１０にネガティブフィードバックがかかる。
The amount of charge charged in each of the capacitors C1, C2, C3, and C4 is expressed by the following equation.
Q1 = C1 (VIP-VCM) (18)
Q2 = C2 (VIP-VCM) (19)
Q3 = C3 (VIN-VCM) (20)
Q4 = C4 (VIN-VCM) (21)
In the hold mode, when φ2 is “H”, SW1, SW4, SW5, SW8 are turned on, SW2, SW3, SW6, SW7, SW9, SW10 are turned off, VOP is applied to one end of the capacitor C1, and the capacitor VON is applied to one end of C4 and negative feedback is applied to the
このため演算増幅器１１０の入力Ｖｘ，Ｖｙは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。さらに、キャパシタＣ２およびＣ３の各一端側が第２の演算増幅器１２０の出力に接続されることによって、第２の演算増幅器１２０にもネガティブフィードバックが形成される。
このネガティブフィードバックにより、第２の演算増幅器１２０の反転入力端子（−）と非反転入力端子（＋）は仮想短絡状態となり、従って、反転入力端子（−）および非反転入力端子（＋）の電圧は該非反転入力端子（＋）に印加されている定電圧の参照信号ＶＣＭに略等しくなる（Ｖｘ（≒Ｖｙ）＝ＶＣＭ）。
それぞれの容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４に充電される電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ） ………（２２）
Ｑ２＝Ｃ２（ＶＣＭａ−Ｖｘ）………（２３）
Ｑ３＝Ｃ３（ＶＣＭａ−Ｖｙ）………（２４）
Ｑ４＝Ｃ４（ＶＯＮ−Ｖｙ） ………（２５）
Therefore, the inputs Vx and Vy of the
Due to this negative feedback, the inverting input terminal (−) and the non-inverting input terminal (+) of the second
The amount of charge charged in each of the capacitors C1, C2, C3, and C4 is expressed by the following equation.
Q1 = C1 (VOP−Vx) (22)
Q2 = C2 (VCMa−Vx) (23)
Q3 = C3 (VCMa−Vy) (24)
Q4 = C4 (VON−Vy) (25)
サンプリングモードとホールドモードでＱ１とＱ２の総電荷量、および、Ｑ３とＱ４の総電荷量はそれぞれ一定なので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき第１の演算増幅器１１０の両出力電圧ＶＯＰ、ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝２ＶＩＰ−２ＶＣＭ＋２Ｖｘ−ＶＣＭａ ………（２６）
ＶＯＮ＝２ＶＩＮ−２ＶＣＭ＋２Ｖｙ−ＶＣＭａ ………（２７）
ホールドモードで第１の演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２は、これら式（２６）および（２７）より次式のようになる。
（Ｖｘ＋Ｖｙ）／２
＝｛ＶＣＭａ＋２ＶＣＭ＋（ＶＯＰ＋ＶＯＮ）｝／２−（ＶＩＰ＋ＶＩＮ））／２
…（２８）
Since the total charge amount of Q1 and Q2 and the total charge amount of Q3 and Q4 are constant in the sampling mode and the hold mode, respectively, both output voltages VOP and VON of the first
VOP = 2VIP-2VCM + 2Vx-VCMa (26)
VON = 2VIN-2VCM + 2V y -VCMa ......... (27)
The in-phase input (Vx + Vy) / 2 of the first
(Vx + Vy) / 2
= {VCMa + 2VCM + (VOP + VON)} / 2- (VIP + VIN)) / 2
... (28)
以上から理解されるとおり、第２の参照電圧ＶＣＭａが一定の電圧であれば、ＶＩＰに依存して第１の演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２が変動していたのに対し、第１の演算増幅器１１０の非反転入力端子（＋）への入力信号を第２の演算増幅器１２０の反転入力端子（−）に供給するようにしてネガティブフィードバックを形成することによってＶｘ（≒Ｖｙ）＝ＶＣＭとなるように第２の参照電圧ＶＣＭａを調整するので、ＶＩＰのレベルに依らず第１の演算増幅器１１０の同相入力を所定の定電圧ＶＣＭのレベルに保つことができる。
この場合、第２の参照電圧ＶＣＭａの変動は差動回路でキャンセルされるので、本来のシングル／差動変換動作には影響を及ぼさないという顕著な効果を奏する。
As understood from the above, if the second reference voltage VCMa is a constant voltage, the in-phase input (V x + V y ) / 2 of the first
In this case, since the fluctuation of the second reference voltage VCMa is canceled by the differential circuit, there is a remarkable effect that the original single / differential conversion operation is not affected.
尚、既述のダミーアンプとしての第３の演算増幅器１３０を上述のように用いるに替えて、第２の演算増幅器１２０の反転入力端子（−）とＧＮＤとの間の寄生容量に等しいキャパシタを、第１の演算増幅器１１０の反転入力端子（−）とＧＮＤとの間に接続してもよい。
また、図１に示すシングル／差動変換回路の閉ループ利得は２であるが、既述の第１群の非帰還用キャパシタおよび第２群の非帰還用キャパシタの並列接続の個数Ｎ（Ｎは自然数）を選択することによってこの閉ループ利得を任意に選択することができる。上述のような閉ループ利得の選択については後に図面を参照して詳述する。
Instead of using the above-described third
The closed loop gain of the single / differential conversion circuit shown in FIG. 1 is 2, but the number N (N is the number of parallel connections of the first group of non-feedback capacitors and the second group of non-feedback capacitors described above). This closed loop gain can be arbitrarily selected by selecting (natural number). The selection of the closed loop gain as described above will be described in detail later with reference to the drawings.
図２は、本発明のスイッチトキャパシタ回路の第２の実施の形態の構成を示す回路図である。
図２の実施の形態において図１との対応部は同一の参照符号によって示してある。この第２の実施の形態における第１の実施の形態との相違点は、第１の実施の形態における第２参照信号生成部２０に替えて第２参照信号生成部２０ａを適用した点にある。スイッチトキャパシタアンプ部１０の構成については図１を参照して説明したものと同様である。
図２の実施の形態における第２参照信号生成部２０ａは、入力信号ＶＩＰの電圧と所定の基準電圧ＶＣＮ1〜ＶＣＮnとを比較して入力信号ＶＩＰの電圧のレベルを判定するレベル判定回路２１０と、レベル判定回路２１０における判定結果に基づいて予め設定された複数の電圧ＶＣＮn+1〜ＶＣＮmから１つの電圧を選択し第２の参照電圧ＶＣＭｂとして出力する選択回路２２０とを有する。
FIG. 2 is a circuit diagram showing a configuration of the second embodiment of the switched capacitor circuit of the present invention.
2 corresponding to those in FIG. 1 are denoted by the same reference numerals. The difference of the second embodiment from the first embodiment is that a second reference
The second
レベル判定回路２１０は複数のコンパレータを含んで構成される所謂コンパレータブロック回路であり、複数の基準電圧ＶＣＮ1、ＶＣＮ2、…、ＶＣＮn-1、ＶＣＮnが各対応するコンパレータに供給され、入力信号ＶＩＰがこの基準電圧と比較されてデジタル化された比較結果の信号を得る。
一方、選択回路２２０はマルチプレクサの形態を成すものであり、上述の比較結果の信号に応じて自己に供給される複数の信号ＶＣＮn+1、ＶＣＮn+2、…、ＶＣＮm-1、ＶＣＮmのうちから一のものを選択して第２の参照電圧ＶＣＭｂとして出力する。
The
On the other hand, the
サンプリングモードのＶＩＰのレベルに依らずにホールドモードの第１の演算増幅器１１０の同相入力を第２の参照電圧ＶＣＭのレベルに保つ第２の参照電圧ＶＣＭｂの理想値は、式（２８）において（Ｖｘ＋Ｖｙ）／２＝ＶＣＭ、（ＶＯＰ＋ＶＯＮ）／２＝ＶＣＭを代入して求めることができ、次式のようになる。
ＶＣＭｂ＝ＶＩＰ＋ＶＩＮ−ＶＣＭ ………（２９）
従って、選択回路２２０内のスイッチオン／オフ制御を式（２９）と関連付け、ＶＩＰのレベルに応じた参照電圧を第２の参照電圧ＶＣＭｂとして割り当てることによって、種々のＶＩＰのレベルに対してホールドモードで第１の演算増幅器１１０の同相入力の変動を抑制することが可能となる。
また、第２参照信号の生成が帰還ループ等によらず開ループで設定されるため、帰還の影響を被ることがない簡素な構成で第２参照信号の生成が確実に生成され得る。
The ideal value of the second reference voltage VCMb for maintaining the common-mode input of the first
VCMb = VIP + VIN-VCM (29)
Accordingly, the switch on / off control in the
In addition, since the generation of the second reference signal is set in an open loop regardless of the feedback loop or the like, the generation of the second reference signal can be reliably generated with a simple configuration that does not suffer from the influence of feedback.
図３は、本発明のスイッチトキャパシタ回路の第３の実施の形態の構成を示す回路図である。
図３の実施の形態において図１との対応部は同一の参照符号によって示してある。この第３の実施の形態ではスイッチトキャパシタアンプ部１０ａの構成が第１の実施の形態におけるスイッチトキャパシタアンプ部１０との相違点である。一方、第２参照信号生成部２０については図１を参照して既述のものと相違しないため、図１における説明を援用する。
FIG. 3 is a circuit diagram showing a configuration of a switched capacitor circuit according to a third embodiment of the present invention.
In the embodiment of FIG. 3, the corresponding parts to those of FIG. 1 are denoted by the same reference numerals. In the third embodiment, the configuration of the switched
図３の実施の形態におけるキャパシタＣ１は、一端が第１の演算増幅器１１０の非反転入力用導体部（＋）に接続され他端が第１の演算増幅器１１０の反転出力用導体部（−）１１１に接続されている。このキャパシタＣ１には、サンプリングモードにおいてオンとなってその該両端を短絡するスイッチＳＷ３１が並列に接続されている。
また、キャパシタＣ４は、一端が第１の演算増幅器１１０の反転入力用導体部（−）に接続され他端が第１の演算増幅器１１０の非反転出力用導体部（＋）１１１に接続されている。このキャパシタＣ４には、サンプリングモードにおいてオンとなり該両端を短絡するスイッチＳＷ３６が並列に接続されている。
The capacitor C1 in the embodiment of FIG. 3 has one end connected to the non-inverting input conductor (+) of the first
The capacitor C4 has one end connected to the inverting input conductor (−) of the first
従って、キャパシタＣ１は、サンプリングモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成する。
また、キャパシタＣ４は、サンプリングモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成する。
Therefore, the capacitor C1 does not form a capacitive feedback circuit from the inverting
Further, the capacitor C4 does not form a capacitive feedback circuit from the
一方、サンプリングモードにおいて入力用導体部１００（入力信号ＶＩＰ）と第１の演算増幅器１１０の非反転入力用導体部（＋）間に接続され且つホールドモードにおいて所定の第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）と第１の演算増幅器１１０の非反転入力用導体部（−）間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個（図示の例ではＮ＝１）の第１群の非帰還用キャパシタＣ２が図示のように設けられている。
On the other hand, the second reference signal input conductor is connected between the input conductor portion 100 (input signal VIP) and the non-inverting input conductor portion (+) of the first
更に、サンプリングモードにおいて所定の第１の参照信号入力用導体部１０１（第１の参照信号ＶＩＮ）と第１の演算増幅器１１０の反転入力用導体部（−）間に接続され且つホールドモードにおいて第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）と第１の演算増幅器１１０の反転入力用導体部（−）間に接続されるように接続状態が切換えられるＮ個（図示の例ではＮ＝１）の第２群の非帰還用キャパシタＣ３が図示のように設けられている。
Further, it is connected between a predetermined first reference signal input conductor 101 (first reference signal VIN) and the inverting input conductor (−) of the first
そして、図３の実施の形態ではスイッチ回路ＳＷ３０は、各スイッチＳＷ３１〜ＳＷ３６を含んで構成されている。これらのスイッチＳＷ３１〜ＳＷ３６の配置について次に説明する。
スイッチＳＷ３１は、既述のように、サンプリングモードにおいてオンとなってキャパシタＣ１の該両端を短絡するようにキャパシタＣ１に並列に接続されている。
スイッチＳＷ３２は、入力用導体部１００（入力信号ＶＩＰ）とキャパシタＣ２の一端との間に介挿されている。
In the embodiment shown in FIG. 3, the switch circuit SW30 includes the switches SW31 to SW36. The arrangement of these switches SW31 to SW36 will be described next.
As described above, the switch SW31 is turned on in the sampling mode and connected in parallel to the capacitor C1 so as to short-circuit both ends of the capacitor C1.
The switch SW32 is interposed between the input conductor portion 100 (input signal VIP) and one end of the capacitor C2.
スイッチＳＷ３３は、第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）と入力用導体部１００とキャパシタＣ２の一端との間に介挿されている。
スイッチＳＷ３４は、第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）とキャパシタＣ３の一端との間に介挿されている。
スイッチＳＷ３５は、第１の参照信号入力用導体部１０１（第１の参照信号ＶＩＮ）とキャパシタＣ３の一端との間に介挿されている。
スイッチＳＷ３６は、既述のように、サンプリングモードにおいてオンとなってキャパシタＣ４の該両端を短絡するようにキャパシタＣ４に並列に接続されている。
The switch SW33 is interposed between the second reference signal input conductor 102 (second reference signal VCMa), the
The switch SW34 is interposed between the second reference signal input conductor 102 (second reference signal VCMa) and one end of the capacitor C3.
The switch SW35 is interposed between the first reference signal input conductor 101 (first reference signal VIN) and one end of the capacitor C3.
As described above, the switch SW36 is turned on in the sampling mode and connected in parallel to the capacitor C4 so as to short-circuit both ends of the capacitor C4.
次に図３の実施の形態におけるスイッチトキャパシタ回路の動作を、図４に示したタイミング波形を適宜参照して説明する。
サンプルモードにおいて、図４の制御信号φ１が”Ｈ”の時に、スイッチＳＷ３１、ＳＷ３２、ＳＷ３５、および、ＳＷ３６がオン、ＳＷ３３およびＳＷ３４はオフになる。この結果、キャパシタＣ２の一端が入力用導体部１００（入力信号ＶＩＰ）に接続され、また、キャパシタＣ３の一端が第１の参照信号入力用導体部１０１（第１の参照信号ＶＩＮ）に接続される。
Next, the operation of the switched capacitor circuit in the embodiment of FIG. 3 will be described with reference to the timing waveforms shown in FIG.
In the sample mode, when the control signal φ1 in FIG. 4 is “H”, the switches SW31, SW32, SW35, and SW36 are turned on, and the SW33 and SW34 are turned off. As a result, one end of the capacitor C2 is connected to the input conductor portion 100 (input signal VIP), and one end of the capacitor C3 is connected to the first reference signal input conductor portion 101 (first reference signal VIN). The
ＶＯＰとＶＯＮは第１の演算増幅器１１０に内蔵されたコモンモードフィードバックとスイッチ回路により、ＶＣＭに等しい電圧になっている。Ｃ１、Ｃ４は両端がＳＷ３１、ＳＷ３６で短絡されているので電荷はチャージされず、Ｃ２、Ｃ３にチャージされる電荷量についてはそれぞれ次式のようになる。
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）…………（３０）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＣＭ）…………（３１）
ホールドモードにおいて、図４の制御信号φ２が”Ｈ”の時に、ＳＷ３３、ＳＷ３４がオン、ＳＷ３１、ＳＷ３２、ＳＷ３５、ＳＷ３６がオフになり、Ｃ１、Ｃ４を介してネガティブフィードバックがかかり、第１の演算増幅器１１０の入力Ｖｘ、Ｖｙは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。
VOP and VON are set to a voltage equal to VCM by the common mode feedback and switch circuit built in the first
Q2 = C2 (VIP-VCM) ............ (30)
Q3 = C3 (VIN-VCM) (31)
In the hold mode, when the control signal φ2 in FIG. 4 is “H”, SW33 and SW34 are turned on, SW31, SW32, SW35 and SW36 are turned off, negative feedback is applied via C1 and C4, and the first calculation is performed. The inputs Vx and Vy of the
ＯＰ２にネガティブフィードバックがかかり（Ｖｘ（≒Ｖｙ）＝ＶＣＭ）となるのは図１の実施の形態と同様である。それぞれの容量Ｃ１、Ｃ２、Ｃ３、Ｃ４にチャージされる電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）…………（３２）
Ｑ２＝Ｃ２（ＶＣＭ′−Ｖｘ）………（３３）
Ｑ３＝Ｃ３（ＶＣＭ′−Ｖｙ）………（３４）
Ｑ４＝Ｃ４（ＶＯＮ−Ｖｙ）…………（３５）
The negative feedback is applied to OP2 (Vx (≈Vy) = VCM) as in the embodiment of FIG. The amount of charge charged in each of the capacitors C1, C2, C3, and C4 is expressed by the following equation.
Q1 = C1 (VOP-Vx) (32)
Q2 = C2 (VCM′−Vx) (33)
Q3 = C3 (VCM′−Vy) (34)
Q4 = C4 (VON - Vy) ............ (35)
サンプルモードとホールドモードでＱ１とＱ２のトータル電荷量、Ｑ３とＱ４のトータル電荷量は一定なので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき出力電圧ＶＯＰ、ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＣＭ＋２Ｖｘ−ＶＣＭ′…………（３６）
ＶＯＮ＝ＶＩＮ−ＶＣＭ＋２Ｖｙ−ＶＣＭ′…………（３７）
既述のとおり、ホールドモードではＶｘ，Ｖｙは仮想短絡状態（Ｖｘ≒Ｖｙ）になっているので、差動出力ＶＯＰ−ＶＯＮは式（３６）−式（３７）より次式のようになり、図１の実施の形態と同様にシングル／差動変換動作を行うことができる。
ＶＯＰ−ＶＯＮ＝ＶＩＰ−ＶＩＮ…………（３８）
Since the total charge amount of Q1 and Q2 and the total charge amount of Q3 and Q4 are constant in the sample mode and hold mode, the output voltages VOP and VON are respectively expressed by the following equations when C1 = C2 = C3 = C4.
VOP = VIP-VCM + 2Vx-VCM '(36)
VON = VIN-VCM + 2Vy-VCM '(37)
As described above, in the hold mode, Vx and Vy are in a virtual short-circuited state (Vx≈Vy). Therefore, the differential output VOP-VON is expressed by the following equation from Equations (36) to (37): A single / differential conversion operation can be performed as in the embodiment of FIG.
VOP-VON = VIP-VIN ............ (38)
また、ホールドモードで第１の演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２は式（３６）＋式（３７）より次式のようになる。
（Ｖｘ＋Ｖｙ）／２＝（２ＶＣＭ′＋２ＶＣＭ
＋（ＶＯＰ＋ＶＯＮ）−（ＶＩＰ＋ＶＩＮ））／４…………（３９）
図１の実施の形態と同様に、Ｖｘ（≒Ｖｙ）＝ＶＣＭとなるようにＶＣＭ′を調整するので、ＶＩＰのレベルに依らず第１の演算増幅器１１０の同相入力レベルをＶＣＭのレベルに保つことができる。
In the hold mode, the in-phase input (Vx + Vy) / 2 of the first
(Vx + Vy) / 2 = (2VCM ′ + 2VCM
+ (VOP + VON)-(VIP + VIN)) / 4 ............ (39)
As in the embodiment of FIG. 1, VCM ′ is adjusted so that Vx (≈Vy) = VCM, so that the common-mode input level of the first
また、図３に示すシングル／差動変換回路の閉ループ利得は１であるが、図５を参照して後述するように非帰還用キャパシタの並列接続の個数を選択することによって、任意に閉ループ利得を選択することが可能である。
以上、図１、図２、および、図３の各実施の形態に関して、スイッチ回路ＳＷ、ＳＷ３０における切換え動作を制御ための制御信号（φ１、φ２）をシステムコントローラ５００によって生成し供給するように構成することができる。
The single / differential conversion circuit shown in FIG. 3 has a closed loop gain of 1, but can be arbitrarily closed loop gain by selecting the number of non-feedback capacitors connected in parallel as will be described later with reference to FIG. Can be selected.
1, 2, and 3, the
システムコントローラ５００はスイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号（φ３、…、φn-1、φn）をも生成するように構成されたものである。
このようなシステムコントローラ５００によってスイッチ回路ＳＷのスイッチＳＷ１〜ＳＷ１０のオンオフを制御するように構成することによって、関連した回路系全体の動作のタイミングが最適化され得る。
The
By configuring the
図５は、図１、図２、および、図３の実施の形態におけるシングル／差動変換回路の閉ループ利得を第１群の非帰還用キャパシタおよび第２群の非帰還用キャパシタの並列接続の個数Ｎ（Ｎは自然数）を選択することによって任意に選択することが可能であることについて説明するための図である。
図５において既述の図１および図２との対応部は同一の参照符号によって示してある。図１および図２では、Ｎ（Ｎは自然数）個の第１群の非帰還用キャパシタについてはＮ＝１、即ち、一つのキャパシタＣ２であり、同様にＮ（Ｎは自然数）個の第２群の非帰還用キャパシタについてもＮ＝１、即ち、一つのキャパシタＣ３である場合が表記されていた。
FIG. 5 shows the closed loop gain of the single / differential converter circuit in the embodiment of FIGS. 1, 2, and 3 in the parallel connection of the first group of non-feedback capacitors and the second group of non-feedback capacitors. It is a figure for demonstrating that it can select arbitrarily by selecting the number N (N is a natural number).
In FIG. 5, the parts corresponding to those in FIGS. 1 and 2 described above are indicated by the same reference numerals. 1 and 2, N = 1 (N is a natural number) for the first group of non-feedback capacitors, that is, one capacitor C2. Similarly, N (N is a natural number) second capacitors are used. Also for the non-feedback capacitors in the group, the case where N = 1, that is, one capacitor C3 is described.
これに対し、図５では、第１群の非帰還用キャパシタがＣ２、Ｃ３、…、ＣN、ＣN+1のＮ個であり、第２群の非帰還用キャパシタがＣN+2、ＣN+3、…、Ｃ2N、Ｃ2N+1のＮ個である場合が表記されている。
また、帰還用キャパシタは、図５においてＣ1およびＣ2N+2である。スイッチ回路ＳＷの切換えは図４のタイミングチャートに示す制御信号φ１およびφ２によって制御される。
In contrast, in FIG. 5, the first group of non-feedback capacitors is N of C2, C3,..., CN, CN + 1, and the second group of non-feedback capacitors is CN + 2,
The feedback capacitors are C1 and C2N + 2 in FIG. Switching of the switch circuit SW is controlled by control signals φ1 and φ2 shown in the timing chart of FIG.
上記構成の図５のスイッチトキャパシタ回路によるシングル／差動変換回路では、サンプリングモードおよびホールドモードにおける各キャパシタの電荷蓄積状況は次のようになる。
即ち、サンプリングモードにおいて：
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）
・・・
ＱN+1＝ＣN+1（ＶＩＰ−ＶＣＭ）
ＱN+2＝ＣN+2（ＶＩＮ−ＶＣＭ）
ＱN+3＝ＣN+3（ＶＩＮ−ＶＣＭ）
・・・
Ｑ2N+2＝Ｃ2N+2（ＶＩＮ−ＶＣＭ）
In the single / differential conversion circuit using the switched capacitor circuit of FIG. 5 configured as described above, the charge accumulation state of each capacitor in the sampling mode and the hold mode is as follows.
That is, in sampling mode:
Q1 = C1 (VIP-VCM)
Q2 = C2 (VIP-VCM)
...
QN + 1 = CN + 1 (VIP-VCM)
QN + 2 = CN + 2 (VIN-VCM)
QN + 3 = CN + 3 (VIN-VCM)
...
Q2N + 2 = C2N + 2 (VIN-VCM)
次に、ホールドモードにおいて：
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）
Ｑ２＝Ｃ２（ＶＣＭ−Ｖｘ）
・・・
ＱN+1＝ＣN+1（ＶＣＭ−Ｖｘ）
ＱN+2＝ＣN+2（ＶＣＭ−Ｖｙ）
ＱN+3＝ＣN+3（ＶＣＭ−Ｖｙ）
・・・
Ｑ2N+2＝Ｃ2N+2（ＶＯＮ−Ｖｙ）
Then in hold mode:
Q1 = C1 (VOP−V x )
Q2 = C2 (VCM−V x )
...
QN + 1 = CN + 1 ( VCM-V x)
QN + 2 = CN + 2 (VCM- Vy )
QN + 3 = CN + 3 (VCM- Vy )
...
Q2N + 2 = C2N + 2 ( VON-V y)
サンプリングモードとホールドモードとでは、Ｑ１〜ＱN+1の総電荷量、および、ＱN+2〜Ｑ2N+2の総電荷量は一定である。
従って、Ｃ１＝Ｃ２＝・・・＝Ｃ2N+1＝Ｃ2N+2のとき、
（２Ｎ＋１）（ＶＩＰ−ＶＣＭ）＝（ＶＯＰ−Ｖｘ）＋２Ｎ（ＶＣＭ−Ｖｘ）…（４０）
（２Ｎ＋１）（ＶＩＮ−ＶＣＭ）＝（ＶＯＮ−Ｖｙ）＋２Ｎ（ＶＣＭ−Ｖｙ）…（４１）
上記式（４０）および（４１）より
ＶＯＰ−ＶＯＮ＝（２Ｎ＋１）（ＶＩＰ−ＶＩＮ）…（４２）
即ち、Ｎの値の如何によって、スイッチトキャパシタ回路によるシングル／差動変換回路の閉ループ利得を任意に選択することができる。
In the sampling mode and the hold mode, the total charge amount of Q1 to QN + 1 and the total charge amount of QN + 2 to Q2N + 2 are constant.
Therefore, when C1 = C2 =... = C2N + 1 = C2N + 2,
(2N + 1) (VIP−VCM) = (VOP−V x ) + 2N (VCM−V x ) (40)
(2N + 1) (VIN−VCM) = (VON−V y ) + 2N (VCM−V y ) (41)
From the above formulas (40) and (41) VOP-VON = (2N + 1) (VIP-VIN) (42)
That is, the closed loop gain of the single / differential conversion circuit by the switched capacitor circuit can be arbitrarily selected depending on the value of N.
本発明のスイッチトキャパシタ回路は、例えば、ＡＤ変換回路の前段の処理回路部として適用することができる。 The switched capacitor circuit of the present invention can be applied, for example, as a processing circuit unit in the previous stage of an AD conversion circuit.
１，２…スイッチトキャパシタ回路
１０…スイッチトキャパシタアンプ部
２０…第２参照信号生成部
１１０…演算増幅器、第１の演算増幅器
１２０…第２の演算増幅器
１３０…第３の演算増幅器
５００…システムコントローラ
DESCRIPTION OF
Claims (6)
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する第１の演算増幅器と、サンプリングモードにおいて第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記サンプリングモードおよび前記ホールドモードにおける前記各キャパシタの接続状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する第２参照信号生成部と、
を備え、
前記第２参照信号生成部は、前記第１の演算増幅器の非反転入力用導体部および反転入力用導体部のうちの何れか一方の入力用導体部の電圧が自器の反転入力用導体部に印加され且つ所定の定電圧が自器の非反転入力用導体部に印加され該印加された両電圧に基づいて前記第２参照信号を生成する第２の演算増幅器を有することを特徴とするスイッチトキャパシタ回路。 A single-phase signal supplied between an input conductor portion that receives an input signal and a first reference signal input conductor portion that receives a first reference signal is converted into a differential signal, and the differential signal is inverted and output. A switched capacitor circuit that outputs between a conductor part for non-inversion and a conductor part for non-inverting output,
A first operational amplifier that outputs a differential output between the inverting output conductor and the non-inverting output conductor, and from the inverting output conductor of the first operational amplifier in the sampling mode to the non-inverting input conductor. In the hold mode, the connection state is switched so as to form a capacitive feedback circuit from the inverting output conductor portion to the non-inverting input conductor portion of the first operational amplifier in the hold mode. A feedback capacitor; and a second reference signal input conductor portion that is connected between the input conductor portion and the non-inverting input conductor portion of the first operational amplifier in the sampling mode; N (N is a natural number) first group of non-feedback capacitors whose connection state is switched so as to be connected between the non-inverting input conductors of the first operational amplifier; A capacitive feedback circuit from the non-inverting output conductor portion of the first operational amplifier to the inverting input conductor portion is not formed in the ring mode, and the non-inverting output conductor portion of the first operational amplifier is in the hold mode. Another feedback capacitor whose connection state is switched so as to form a capacitive feedback circuit from the input conductor to the inverting input conductor, a predetermined first reference signal input conductor in the sampling mode, and the first calculation The connection state is switched so as to be connected between the inverting input conductor portions of the amplifier and connected between the second reference signal input conductor portion and the inverting input conductor portion of the first operational amplifier in the hold mode. A predetermined control signal indicating the connection state of each of the N second group of non-feedback capacitors and the respective capacitors in the sampling mode and the hold mode. A switched capacitor amplifier section and a switching circuit for switching in response to,
A second reference signal generation unit configured to generate a second reference signal having a common phase input of the first operational amplifier as a predetermined steady value and supply the second reference signal to the second reference signal input conductor unit;
Equipped with a,
The second reference signal generator is configured such that the voltage of any one of the non-inverting input conductor and the inverting input conductor of the first operational amplifier is the inverting input conductor of its own device. characterized Rukoto to have a second operational amplifier for generating the second reference signal based on both the voltage applied and the predetermined constant voltage is applied to the applied to the non-inverting input conductive portion of the self vessel to Switched capacitor circuit.
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する第１の演算増幅器と、サンプリングモードにおいて第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記サンプリングモードおよび前記ホールドモードにおける前記各キャパシタの接続状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する第２参照信号生成部と、
を備え、
前記第２参照信号生成部は、
前記入力信号の電圧と所定の基準電圧とを比較して前記入力信号の電圧のレベルを判定するレベル判定回路と、
前記レベル判定回路における判定結果に基づいて予め設定された複数の電圧から１つの電圧を選択し前記第２の参照電圧として出力する選択回路と、
を有することを特徴とするスイッチトキャパシタ回路。 A single-phase signal supplied between an input conductor portion that receives an input signal and a first reference signal input conductor portion that receives a first reference signal is converted into a differential signal, and the differential signal is inverted and output. A switched capacitor circuit that outputs between a conductor part for non-inversion and a conductor part for non-inverting output,
A first operational amplifier that outputs a differential output between the inverting output conductor and the non-inverting output conductor, and from the inverting output conductor of the first operational amplifier in the sampling mode to the non-inverting input conductor. In the hold mode, the connection state is switched so as to form a capacitive feedback circuit from the inverting output conductor portion to the non-inverting input conductor portion of the first operational amplifier in the hold mode. A feedback capacitor; and a second reference signal input conductor portion that is connected between the input conductor portion and the non-inverting input conductor portion of the first operational amplifier in the sampling mode; N (N is a natural number) first group of non-feedback capacitors whose connection state is switched so as to be connected between the non-inverting input conductors of the first operational amplifier; A capacitive feedback circuit from the non-inverting output conductor portion of the first operational amplifier to the inverting input conductor portion is not formed in the ring mode, and the non-inverting output conductor portion of the first operational amplifier is in the hold mode. Another feedback capacitor whose connection state is switched so as to form a capacitive feedback circuit from the input conductor to the inverting input conductor, a predetermined first reference signal input conductor in the sampling mode, and the first calculation The connection state is switched so as to be connected between the inverting input conductor portions of the amplifier and connected between the second reference signal input conductor portion and the inverting input conductor portion of the first operational amplifier in the hold mode. A predetermined control signal indicating the connection state of each of the N second group of non-feedback capacitors and the respective capacitors in the sampling mode and the hold mode. A switched capacitor amplifier section and a switching circuit for switching in response to,
A second reference signal generation unit configured to generate a second reference signal having a common phase input of the first operational amplifier as a predetermined steady value and supply the second reference signal to the second reference signal input conductor unit;
Equipped with a,
The second reference signal generator is
A level determination circuit that compares the voltage of the input signal with a predetermined reference voltage to determine the level of the voltage of the input signal;
A selection circuit that selects one voltage from a plurality of preset voltages based on a determination result in the level determination circuit and outputs the selected voltage as the second reference voltage;
Switched-capacitor circuit according to claim Rukoto to have a.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009209011A JP5108850B2 (en) | 2008-09-12 | 2009-09-10 | Switched capacitor circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008235255 | 2008-09-12 | ||
| JP2008235255 | 2008-09-12 | ||
| JP2009209011A JP5108850B2 (en) | 2008-09-12 | 2009-09-10 | Switched capacitor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010093795A JP2010093795A (en) | 2010-04-22 |
| JP5108850B2 true JP5108850B2 (en) | 2012-12-26 |
Family
ID=42256012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009209011A Expired - Fee Related JP5108850B2 (en) | 2008-09-12 | 2009-09-10 | Switched capacitor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5108850B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5161909B2 (en) * | 2010-03-10 | 2013-03-13 | 旭化成エレクトロニクス株式会社 | Switched capacitor circuit |
| JP5457990B2 (en) * | 2010-10-15 | 2014-04-02 | 旭化成エレクトロニクス株式会社 | Switched capacitor circuit |
| JP5763112B2 (en) * | 2013-02-19 | 2015-08-12 | 旭化成エレクトロニクス株式会社 | Switched capacitor circuit |
| JP6419674B2 (en) * | 2015-10-16 | 2018-11-07 | アルプス電気株式会社 | Sine wave multiplier and input device having the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249240B1 (en) * | 1998-08-28 | 2001-06-19 | Texas Instruments Incorporated | Switched-capacitor circuitry with reduced loading upon reference voltages |
| JP3931323B2 (en) * | 2000-01-17 | 2007-06-13 | 横河電機株式会社 | Switched capacitor amplifier |
| US6646585B2 (en) * | 2002-04-05 | 2003-11-11 | Ess Technology, Inc. | Flash analog-to-digital converter |
| JP2006121307A (en) * | 2004-10-20 | 2006-05-11 | Sony Corp | Sample and hold circuit or ad converter using the same |
| JP2007243638A (en) * | 2006-03-09 | 2007-09-20 | Olympus Corp | Amplifying circuit, and high gain module using the same |
-
2009
- 2009-09-10 JP JP2009209011A patent/JP5108850B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010093795A (en) | 2010-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6363822B2 (en) | Signal processing circuit and resolver digital converter | |
| JP2006115003A (en) | Sample-hold circuit and pipeline a-d converter using the same | |
| US7868810B2 (en) | Amplifier circuit and A/D converter | |
| CN107623495B (en) | Low noise circuit | |
| JPWO2010103580A1 (en) | Switched capacitor amplification circuit, analog front-end circuit | |
| JP2008067143A (en) | Differential amplifier circuit, sample hold circuit | |
| US8013679B2 (en) | Operational amplifier | |
| JP5108850B2 (en) | Switched capacitor circuit | |
| JP5551626B2 (en) | Operational amplifier circuit | |
| JP2017083303A (en) | Semiconductor device and cell voltage measuring method | |
| US20090195533A1 (en) | High-accuracy multi-channel circuit | |
| JP6313036B2 (en) | Magnetic detector | |
| KR20150108120A (en) | Pixel Power Noise Generator Using Pixel Modeling | |
| US9444406B1 (en) | Amplifier topology achieving high DC gain and wide output voltage range | |
| US7358813B2 (en) | Differential operational amplifier | |
| US7289052B1 (en) | System and method for analog-to-digital conversion | |
| JP2018164307A (en) | Multipath nested mirror amplifier circuit | |
| JP5161909B2 (en) | Switched capacitor circuit | |
| JP5763112B2 (en) | Switched capacitor circuit | |
| JP4639162B2 (en) | Analog to digital converter | |
| JP4214787B2 (en) | Amplifier circuit and control method thereof | |
| JP2011188089A (en) | Switched capacitor circuit | |
| JP6220263B2 (en) | Reference voltage generator and switching power supply | |
| JP2012142799A (en) | Switched capacitor type integrator | |
| JP2010130135A (en) | Audio signal processing circuit, and method of controlling charge pump circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110804 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120612 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120702 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121002 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |