[go: up one dir, main page]

JP5102413B2 - 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置 - Google Patents

第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置 Download PDF

Info

Publication number
JP5102413B2
JP5102413B2 JP2000211185A JP2000211185A JP5102413B2 JP 5102413 B2 JP5102413 B2 JP 5102413B2 JP 2000211185 A JP2000211185 A JP 2000211185A JP 2000211185 A JP2000211185 A JP 2000211185A JP 5102413 B2 JP5102413 B2 JP 5102413B2
Authority
JP
Japan
Prior art keywords
reference voltage
node
voltage
coupled
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000211185A
Other languages
English (en)
Other versions
JP2002032991A (ja
JP2002032991A5 (ja
Inventor
キム・シィ・ハーディー
Original Assignee
ユナイテッド・マイクロエレクトロニクス・コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユナイテッド・マイクロエレクトロニクス・コーポレイション filed Critical ユナイテッド・マイクロエレクトロニクス・コーポレイション
Priority to JP2000211185A priority Critical patent/JP5102413B2/ja
Publication of JP2002032991A publication Critical patent/JP2002032991A/ja
Publication of JP2002032991A5 publication Critical patent/JP2002032991A5/ja
Application granted granted Critical
Publication of JP5102413B2 publication Critical patent/JP5102413B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【0001】
【発明の分野】
本発明は一般に、集積回路に関し、より特定的には、外部電源電圧から内部電源電圧を生成する電圧発生器回路を有する集積回路に関する。
【0002】
【発明の背景】
集積回路は、任意のチップ面積に対してより優れた機能性を提供すべく、ますます小型化されかつますます高密度に配された素子で製造されており、また、より高速な集積回路(すなわち、より少ない時間で特定された機能性を提供する回路)が求められている。このような傾向に伴って、集積回路に電力を供給する電源に対しても厳しい要求が生まれている。素子間の間隙が小さいより小型の素子においては、素子の損傷を防ぐためにかつ、素子間で十分に絶縁されるように、より低い電源電圧が求められている。
【0003】
典型的な集積回路は、たとえば5.0ボルトまたは3.3ボルトといった外部電源電圧(VCC)に結合されている。ただし他の電圧も使用され得る。オンチップ回路はVCCを使用して、内部回路によって使用するためのより高い電圧およびより低い電圧を生成する。たとえば、ダイナミックランダムアクセスメモリ(DRAM)回路はしばしば、外部から供給されたVCCよりも高い少なくとも1つの内部電圧を必要とする。DRAM素子は、論理信号を電圧としてキャパシタ上に記憶する。キャパシタは、読出および書込中にアクセストランジスタによってアクセスされる。複数のアクセストランジスタのゲートがワード線に結合されている。キャパシタが外部電源電圧レベルで論理信号を記憶している場合、アクセストランジスタをオンにするには、そのアクセストランジスタのゲートを、外部電源電圧よりも高い少なくとも1つのしきい値電圧の電圧に駆動せねばならない。このため、外部から供給される電源電圧よりも高い内部電圧を生成する電圧生成回路の存在が必要となる。
【0004】
このような問題の典型的な解決例として、集積回路上に電圧シフト回路を設けて、外部から供給された電圧から内部電圧供給レベル(すなわち集積回路上で利用可能な電圧電源)を生成するものがある。この一例として、DRAM内のたとえばワード線に電力供給するために、外部から供給された電圧からより高い電圧を生成するオンチップ回路がある。これを達成する方法の1つは、チャージポンプと、調整器回路と、フィルタキャパシタとを利用して、外部電源電圧VCCよりも高い内部供給電圧を生成するものである。このようなより高い電圧はVCCPと称される。
【0005】
典型的なポンプ回路は、調整器の信号に応答してオンおよびオフになる。比較器は、入力を受取って、ポンプされた供給電圧VCCPを基準電圧と比較する。VCCPを調整する方法としては、VCCに対するVCCPの比を比較して、VCCPがVCCにある定数を乗じたものとなるようにする方法がある。たとえば、比較器の基準電圧をVCCに設定し、かつ2/3VCCPに匹敵するようにすることにより、チャージポンプ比較器は、VCCPがすべての条件下でVCCの150%となるように調整する。
【0006】
この方法の問題の1つは、VCCの大きさが種々の動作条件によって大幅に変化し得ることである。たとえば素子のバーンイン中に、VCCが増大して機構の故障を加速することがある。VCCのこのような増加は、VCCPの生成によって倍加され、許容できないほど高いVCCPレベルをもたらすおそれがある。このような高いVCCPレベルは、様々な故障モード、なかでも、信頼性の問題、永久的なしきい値電圧のシフト、および、ゲート酸化物破壊等の問題を引起こしかねない。
【0007】
別の方法は、VCCPをVCCよりも一定電圧だけ高い電圧に調整するものである(すなわち、VCCに一定量を乗じるのではなく、VCCに一定量を加える)。たとえば、VCCPは、典型的なゲートアクセストランジスタにかかるしきい値電圧降下をVTNとして、VCC+VTNに等しく設定することができる。これによれば、高温における上述のような乗算の影響は防がれるが、VCCPは幾分予測不可能となる。なぜなら、ゲートアクセストランジスタのしきい値電圧は、チャネルのドーピング、ゲート酸化物の厚さ、チャネル長さおよび温度等の多くのパラメータに依存するためである。VTNもまた、ソース−ボディ間のバイアスに依存する。
【0008】
このため、予測可能であって、しかも、予期される動作条件の範囲にわたって過度の電圧を生成する危険を伴わない、特にチャージポンプ回路内で使用するための、基準電圧シフタが求められる。
【0009】
【発明の概要】
本発明は、電源電圧よりも予め選択された量だけ低い基準電圧を生成するための基準電圧発生器に関する。基準電圧源は、接地電位よりもVREFだけ大きい、第1の基準電圧を生成する。第1の負荷素子は接地ノードに結合され、第1の負荷素子内を流れる電流の大きさによって決定される内部基準信号を生成する。差動増幅器は、第1および第2の入力上の信号間の差によって決定される信号を生成する。電流調整スイッチは、差動増幅器の出力に結合された制御ノードを有し、第1の負荷素子を通じる電流を決定するよう結合される。第1の負荷素子に直列に結合されかつ電源ノードに結合された第2の負荷素子は、該第2の負荷素子が第2の基準電圧を生成するように選択されたインピーダンスを有する。
【0010】
別の局面において、本発明は、供給された電圧から所望の電圧を生成するための方法に関する。基準電圧は基準ノード上に生成され、供給電圧は供給ノード上に生成される。基準電圧およびフィードバック信号が差動的に増幅されて、差動増幅された信号が生成される。第1の負荷素子を通じる電流は、フィードバック信号を生成するよう調整される。この調整された電流は第2の負荷素子を通じて供給ノードに結合され、差動増幅された信号によって変調されて、第2の負荷素子にかかる電圧降下が基準電圧によって決定される。
【0011】
【好ましい実施例の詳細な説明】
多くの回路には、接地(またはシステムコモン)よりもわかっている電圧(VREF)だけ大きい基準電圧を生成するよう、基準電圧発生器が含まれている。ここで使用される「接地」という語は、アース接地と同じであるかまたは同じでない、システムコモンの電圧電位を意味する。概して、本発明は、(実施例においてVREFと示される)利用可能な基準電圧を使用して、(ここに示す特定的な実施例においてはVCOMPと称される基準電圧等の)1または複数の他の基準電圧を生成するための、システム、方法および回路に関する。ここで、該1または複数の他の基準電圧は、電源電圧等の別の電圧よりもVREFだけ小さい電圧である。本発明に従えば、生成されたVREFが供給電圧から実質的に減じられて、第2の基準電圧VCOMPが生成される。
【0012】
本発明は特に、好ましい実施例において説明されるチャージポンプ調整器回路において有益である。しかし、本発明は、ある基準電圧から別の基準電圧を生成するための一般用途の手段として、多数の回路において利用価値が見出される。これは、単一の、信頼可能な一定出力の基準電圧発生器が、特定の回路において複数の基準電圧を生成するのに使用されることを可能にする。
【0013】
図1は、本発明に従った電圧シフト装置の一実施例をブロック図で示す。比較器100は、バンドギャップ基準回路(図示せず)等の基準電圧発生器から基準電圧VREFを受取る。比較器100は、電源電圧VCCもまた受取る。チャージポンプ回路105はVCCで電力供給され、比較器100からのVOUT制御信号によってオンおよびオフが切換えられて、ポンプされた供給電圧VCCPを生成する。特定的な実施例においては、VCCPはVCC+VREFに実質的に等しくなるように調整される。チャージポンプ回路105は、特定の用途の必要を満たすようにどのような利用可能な技術で実現されてもよい。
【0014】
比較器100は、VREFおよびVCCPに結合されてVCOMPと称される制御信号をノード106上に生成する、制御ユニット104を含む。信号VOUTは、比較器103内でVCCをVCOMPと比較することによって生成される。比較器103の出力(VOUT)がチャージポンプ回路105を駆動し、チャージポンプ回路105が、ポンプされた供給電圧VCCPを生成する。このように、チャージポンプ回路105は、VCCPをVCC+VREFに実質的に等しい大きさに調整するようにオンおよびオフにされる。チャージポンプは、VCOMPがVCCよりも小さい場合にオンにされ、VCOMPがVCCよりも大きい場合にオフにされる。
【0015】
図2は、図1に示す電圧制御ユニット104を実現するのに好適な回路の一実施例を示す。差動増幅器214は、スイッチ204、205、206、207および208を含む。スイッチ204および205は信号入力として働き、特定の実施例においてはnチャネル電界効果トランジスタ(FET)を含む。スイッチ206および207はpチャネルFETとして実現され、それぞれ、差動増幅器214の左ブランチおよび右ブランチのための負荷素子として働く。スイッチ206および207は各々、VCC電源から電力を受取るよう結合された1つの電流保持端末を有する。スイッチ208はnチャネルFETとして実現され、接地電位に結合された電流源として働く。
【0016】
スイッチ205の制御端末はVREFに結合される。VREFを生成する基準電圧発生器はチップ上で既に利用可能であるため、また、図2に示す回路はVREF信号を最小限にロードするため、回路に最小限の複雑性を付加するだけで、正確な性能が達成される。スイッチ204の制御端末はノード217に結合されて、ここでは「VREF1」と称される信号を受取る。動作中、VREF1がVREFよりも大きい場合、ノード215上の電圧が増加する。VREF1がVREFよりも小さい場合、ノード215上の電圧が低下する。
【0017】
ノード215は、スイッチ209の制御電極に結合される。望ましくは、スイッチ209、スイッチ210およびスイッチ211は、直列結合されたpチャネル電界効果トランジスタとして実現される。スイッチ210および211は、たとえば、それらのチャネル長および幅を従来の方法で合致させることによって、同じドレイン−ソース間のオン電圧を有するように調和される。スイッチ209は、ノード215上の信号に応答して直列結合されたスイッチ209〜211における電流の量を制御する。
【0018】
安定な状態において、ノード215上の信号は、ノード217上の電圧がVREFに実質的に等しくなるようなレベルに駆動される。トランジスタ211を通じるドレイン−ソース電流がトランジスタ210を通じるドレイン−ソース電流と同じであるため、また、トランジスタ210および211が同じサイズにされているため、トランジスタ211にかかるオン電圧の降下は、トランジスタ210にかかるオン電圧降下とほぼ等しくなる。
【0019】
図2において、発振を防ぐために、かつ(たとえば高い負荷条件で)VCCまたはVCCPが迅速にレベル変化するときにより高速な応答を提供するために、キャパシタ212および213が付加されている。キャパシタ212は、nチャネルMOSトランジスタとして有利に実現され、そのソースおよびドレイン端末はVSS(または接地)に結合され、そのゲート端末はノード217に結合される。同様に、キャパシタ213は望ましくは、pチャネルMOSトランジスタとして実現され、そのソースおよびドレイン端末はVCCPに結合され、そのゲート端末はVCOMP生成ノードに結合される。同様の実現例を提供するように、他の利用可能なキャパシタ実現例が使用されてもよい。
【0020】
図3は、図2に示した回路の動作を示す、動作波形のコンピュータシミュレーションから導出された波形図を示す。図3において、水平軸は時間を表わし、縦軸は信号の大きさをボルトで表わす。当初、VCCはおよそ3.0ボルトであり、VREFはおよそ1.4ボルトである。VCCPは、VCC+VREF、すなわち、およそ4.4ボルトである。上述のように、安定な状態においては、VCOMPはVCCに等しく、チャージポンプユニット105(図1に示す)は活性化されない。
【0021】
0.0で示された時間のすぐ後に、VCCは3.6Vに上昇する。VCOMPがVCCよりも小さい時間期間中は、チャージポンプユニット105が活性化されて、(ある遅延の後に)VCCPを上昇させる。これは、図3においては3.0で示される時間前後で示される。VCCPが上昇すると、VCOMPもまた上昇する。VCCPが約5.0ボルトに上昇するとき、VCOMPはVCCに達し、チャージポンプユニット105が非活性化される。図3における時間4.0の後、VCOMP=VCCである安定状態条件が構築され、VCCPは、VCC+VREFに実質的に等しい大きさに調整される。
【0022】
以上に本発明をある程度特定的に説明しかつ図示したが、この開示は例示の目的のためのみのものであって、複数部分を組合せおよび配列することで前掲の特許請求の範囲および精神から離れることなく多くの変更が可能であることが、当業者には理解されるであろう。
【図面の簡単な説明】
【図1】 本発明に従った電圧シフト装置の一実施例をブロック図で示す図である。
【図2】 本発明に従った一実施例を概略的に示す図である。
【図3】 図2に示した実施例の装置の動作を示す波形図である。
【符号の説明】
100 比較器、104 制御回路、105 チャージポンプ回路、204,205,206,207,208,209,210,211 スイッチ、212,213 キャパシタ、214 差動増幅器。

Claims (9)

  1. 電源電圧から昇圧電圧を生成する装置であって、該昇圧電圧は該電源電圧よりもVREFだけ大きく、該装置は、
    接地電位をその上に有する接地ノードと、
    該電源電圧をその上に有する電源ノードと、
    該昇圧電圧をその上に有する昇圧ノードと、
    該接地電位よりもVREFだけ大きい第1の基準電圧を生成する第1の基準電圧発生器と、
    該第1の基準電圧を使用して該昇圧電圧よりもVREFだけ小さい第2の基準電圧を生成する、該第1の基準電圧発生器と結合された第2の基準電圧発生器とを含み、
    該第2の基準電圧発生器は、
    該第1の基準電圧発生器に結合された反転入力ノード、非反転入力ノード、および出力ノードを有する差動増幅器と、
    電流調整スイッチを含む出力段とをさらに含み、該電流調整スイッチは、該第2の基準電圧を生成する第1のノード、該差動増幅器の非反転入力ノードに結合された第2のノード、および該差動増幅器の出力ノードに動作的に結合された制御ノードを有し、
    該出力段は、
    該昇圧ノードと該電流調整スイッチの該第1のノードとの間に結合された第1の負荷素子と、
    該接地ノードと該電流調整スイッチの該第2のノードとの間に結合された第2の負荷素子とをさらに含む、装置。
  2. 該第2の基準電圧に結合された非反転入力、該電源ノードに結合された反転入力、および制御信号を生成する出力を有する比較器と、
    該電源ノードに結合され、該制御信号に応答して該昇圧電圧を生成するチャージポンプ回路とをさらに含む、請求項1に記載の装置。
  3. 該第2の基準電圧は、安定な状態で該電源電圧に実質的に等しい、請求項1に記載の装置。
  4. 該電流調整スイッチは、該第1のノードに結合されたソースおよび該第2のノードに結合されたドレインを有するpチャネル電界効果トランジスタを含む、請求項に記載の装置。
  5. 該第1および第2の負荷素子はインピーダンスが調和された素子を含む、請求項に記載の装置。
  6. 昇圧電圧よりもVREFだけ低い第2の基準電圧を生成するための基準電圧発生器であって、該基準電圧発生器は、
    接地電位をその上に有する接地ノードと、
    該昇圧電圧をその上に有する昇圧ノードと、
    該接地電位よりもVREFだけ大きい第1の基準電圧を生成する基準電圧発生器と、
    該接地ノードに結合されて内部基準電圧を生成する第1の負荷素子とを含み、該内部基準電圧は該第1の負荷素子を流れる電流の大きさによって決定され、さらに、
    該第1の基準電圧に結合された第1の入力、該内部基準電圧に結合された第2の入力、および該第1および第2の入力における信号間の差によって決定される信号を生成する出力を有する差動増幅器と、
    該差動増幅器の出力に結合された制御ノードを有し、該第1の負荷素子を通じる電流を決定するよう結合された電流調整スイッチと、
    電流調整スイッチと直列に結合されかつ該昇圧ノードに結合された第2の負荷素子とを含み、該第2の負荷素子は、該第2の負荷素子が該第2の基準電圧を生成するように選択されたインピーダンスを有し、該第2の基準電圧は該昇圧電圧よりもVREFだけ低い、基準電圧発生器。
  7. 該第1および第2の負荷素子はインピーダンスが調和されている、請求項に記載の基準電圧発生器。
  8. 該第1および第2の負荷素子は、調和された電界効果トランジスタを含む、請求項に記載の基準電圧発生器。
  9. 昇圧電圧よりも基準電圧だけ小さい所望の電圧を生成するための装置であって、該装置は、
    該基準電圧を基準ノード上に提供する基準電圧発生器と、
    該昇圧電圧をその上に有する昇圧ノードと、
    該昇圧ノードから電流を導く単一の電流経路と、
    該電流経路内の電流調整スイッチと、
    該単一の電流経路内にあって、該電流調整スイッチに動作的に結合されて、同じ電流がその各々に流れるようにされる第1および第2の負荷素子とを含み、該第1および第2の負荷素子は、該電流経路を流れる電流によって決定されるオン電圧を有し、さらに、
    該第1の負荷素子の該オン電圧を感知して該第1の負荷素子にかかる該オン電圧を該電流調整スイッチを制御することによって該基準電圧に維持するように結合されたフィードバック回路を含む、装置。
JP2000211185A 2000-07-12 2000-07-12 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置 Expired - Lifetime JP5102413B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000211185A JP5102413B2 (ja) 2000-07-12 2000-07-12 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000211185A JP5102413B2 (ja) 2000-07-12 2000-07-12 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置

Publications (3)

Publication Number Publication Date
JP2002032991A JP2002032991A (ja) 2002-01-31
JP2002032991A5 JP2002032991A5 (ja) 2007-07-12
JP5102413B2 true JP5102413B2 (ja) 2012-12-19

Family

ID=18707340

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000211185A Expired - Lifetime JP5102413B2 (ja) 2000-07-12 2000-07-12 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置

Country Status (1)

Country Link
JP (1) JP5102413B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129135A (ja) * 2008-11-28 2010-06-10 Renesas Technology Corp 半導体装置
KR20130098041A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 낮은 외부 전원 전압에 적합한 전압 발생부들

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3096545B2 (ja) * 1992-11-12 2000-10-10 松下電器産業株式会社 レベル検知回路及びこれを使用した昇圧電源発生回路
JP3676904B2 (ja) * 1997-04-11 2005-07-27 株式会社ルネサステクノロジ 半導体集積回路
JP3278765B2 (ja) * 1997-11-17 2002-04-30 日本電気株式会社 負電圧生成回路
JP2000019200A (ja) * 1998-07-01 2000-01-21 Mitsubishi Electric Corp 電位検出回路

Also Published As

Publication number Publication date
JP2002032991A (ja) 2002-01-31

Similar Documents

Publication Publication Date Title
US6194887B1 (en) Internal voltage generator
US5982162A (en) Internal voltage generation circuit that down-converts external power supply voltage and semiconductor device generating internal power supply voltage on the basis of reference voltage
US10503189B1 (en) Voltage regulator and dynamic bleeder current circuit
US6002599A (en) Voltage regulation circuit with adaptive swing clock scheme
US6154411A (en) Boosting circuit compensating for voltage fluctuation due to operation of load
US7667529B2 (en) Charge pump warm-up current reduction
KR19980071694A (ko) 승압 회로 및 반도체 기억 장치
US7834680B2 (en) Internal voltage generation circuit for generating stable internal voltages withstanding varying external conditions
JP3087838B2 (ja) 定電圧発生回路
US9081402B2 (en) Semiconductor device having a complementary field effect transistor
US7863969B2 (en) Power supply voltage dropping circuit using an N-channel transistor output stage
KR100493599B1 (ko) 워드선활성화전압의안정화회로를가지는반도체기억장치
CN108459644B (zh) 低压差稳压装置及其操作方法
JP3186034B2 (ja) 基準電圧発生回路
US6285242B1 (en) Reference voltage shifter
TWI408691B (zh) 內部電壓產生器
CN107453599B (zh) 多电压输出的正压电荷泵
US7511562B2 (en) High voltage generating circuit preserving charge pumping efficiency
US6771115B2 (en) Internal voltage generating circuit with variable reference voltage
KR100296612B1 (ko) 출력버퍼의출력전류를크게할수있는반도체기억장치
JP5102413B2 (ja) 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置
TWI659287B (zh) 調節電路及其提供調節電壓至目標電路的方法
US8222952B2 (en) Semiconductor device having a complementary field effect transistor
US5361000A (en) Reference potential generating circuit
US10044260B2 (en) Charge pump circuit and voltage generating device including the same

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070524

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100518

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5102413

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term