JP5097001B2 - ホール効果装置及びその動作方法 - Google Patents

Description

この発明は、ハイブリッドホール効果装置に関するものである。特に、本発明は、従来のホール板に強磁性体層をハイブリッド形式で組み合わせた装置に関するものである。この種のホール効果装置は、メモリ要素、磁界センサまたは論理ゲートとして用いられ、公知の半導体電界効果トランジスタ（ＦＥＴ）とともに集積されて、ハイブリッド型強磁性体／半導体装置を構成する。これらの強磁性体、これらの装置に新たな用途を加えるとともに、不揮発性メモリ等の環境において性能を向上させる。

電界効果トランジスタ（ＦＥＴ）は、一般にシリコン基板上に形成した金属酸化物半導体（ＭＯＳＥＦＥＴ）構造またはガリウム砒素基板にガリウム砒素（ＧａＡｓＦＥＴ）装置であり、近代のディジタル電子機器の構成要素である。例えば、二値化情報を記憶するメモリセルやディジタルデータ列を処理する論理ゲート等には、主要な構成要素としてＦＥＴが用いられている。

種々の従来のメモリ装置のセル構造には、以下のようなものがある。先端の揮発性メモリ技術（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の電源の遮断により記憶内容を喪失するメモリ）等のメモリ構造には、そのメモリ構造中に従来の半導体ＦＥＴ構造及びコンデンサが用いられている。また、他の多くのメモリ技術による不揮発性メモリ（電源供給が遮断された状態においても記憶内容を保持するメモリ）は、静電磁気結合および強磁性体で構成される磁気抵抗体が記憶内容を保持するために用いられている。さらに、アメリカ特許第５，４３２，３７３号において出願人により提案された不揮発性メモリ装置は、一または複数の受動要素を備えた磁気スピントランジスタが用いられている。

また、ホール効果及びホール効果素子についても考察する。また、最後に従来技術による一般的ゲートの動作に関しても説明する。

従来の揮発性メモリ装置に用いられるメモリセル構造
ＤＲＡＭに用いられるメモリセルの場合、もっとも一般的な市販のセルは、データ記憶用のコンデンサとセル配列から個別のセルを絶縁する電界効果トランジスタ（ＦＥＴ）の二つの要素のみで構成されている。この種のセルは、小型化が容易であり、従って高い集積度が得られ、さらに比較的安価であるために、広く用いられている。この種のセルの記憶要素はコンデンサであり、例えば電荷Ｑを蓄積した状態と、電荷０（零）を蓄積した状態の二つの状態により、二値化データの“１”と“０”を示す。各セルは、ビット線及びワード線と呼ばれる書き込み線及び読み出し線の配列に接続される。各個のコンデンサは、配列中のおいて他のコンデンサにリンクされているため、電荷が隣接する他のセルに流出する。各セルの各個のコンデンサは、セル内のトランジスタに接続されて絶縁されている。トランジスタがオンの時には、書き込み線または読み出し線は低抵抗となり、書き込み時には印加電圧がコンデンサに蓄積され、読み出し時には検出回路によって蓄積されている電荷が検出される。一方、トランジスタがオフの場合、書き込み線または読み出し線が高インピーダンスとなり、コンデンサは配列内の他の要素から絶縁される。

一般に、ＤＲＡＭに用いられる金属酸化物半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）は、シリコン基板上に一般的なリトグラフ処理により製造される。ゲートをチャンネルから絶縁する酸化物は、高度に絶縁され、金属ゲートが装置の他の部分に対してを容量を持つように構成される。このゲートの容量は、記憶容量として用いられる場合もある。この場合の読み出しは、Ｃの電荷（または電圧）をダミーセルの標準容量Ｃ’と比較する検出回路によって行われる。読み出し電圧は１０乃至１００ｍＶ程度であり、記憶電荷は１００００００electron程度である。

しかしながら、従来のＤＲＡＭは、いくつかの動作上及び物理的問題点を有している。まず第一に、メモリが揮発性であることである。漏れ電流の放出が不可避であるため、各セルは、常に読み出し及び再買い込みによりリフレッシュすることが必要であり、リフレッシュは数ｍｓｅｃ毎に行わなければならない。さらに、バックグラウンドα粒子の放出が、ＭＯＳＦＥＴに十分なコンダクタンスを生起して、擬似的に容量をドレインして、セルの記憶内容を消去する。

最後に、コンデンサのサイズによって制限を受けるため、リトグラフによって可能な限界まで、セル寸法を減少させることが出来ない。従って、従来擬津を用いたこの種のセルの集積度には限界あった。

不揮発性メモリ層に用いられるセル構造
不揮発性メモリセルの製造には、いくつかの技術が用いられる。誘電体として強磁性体を用いる容量型メモリ要素には、疲労の問題があり、読み出し／書き込み回数に制限がある。
また、強磁性体材料を用いた同様の装置がある。以下にこうした技術のうちの三つについて検討する。

磁気抵抗型ＲＡＭ（ＭＲＡＭ）
磁気抵抗型ＲＡＭは、例えば、J. M. Daughtonの「磁気抵抗メモリ技術」薄型固形フィルム ２１６、１６２（１９９２年）に示されている。この装置は、ビット線及びワード線の配列を用いている。各ビット線は、ｎ個の記憶セルに分割されている。各セルは、強磁性体金属ベース（Ｆ層）と、非鉄中間層（Ｎ層）及び強磁性体上層（Ｆ層）の三層構造となっている。このセル構造は、Ｆ層−Ｎ層間の界面における界面スピンの散乱が散乱全体に対して無視できる程度であり、Ｎ層を横切る交換結合がない巨大磁気抵抗（ＧＭＲ）構造とは異なっている。セルは、長さｌ、幅ｗ、厚さｄの寸法で形成される。セルの幅方向の断面を見ると、静電結合によって決定される二つの安定な磁化状態があり、これら二つの磁化状態によって、二つの強磁性体は、時計回り方向及び反時計回り方向の相互に逆向きの指向性を有している。

セルの長さ方向に印加される検出電流によって測定される各セルの抵抗は、Ｆ層の異方性磁気抵抗（ＡＭＲ）の関数である。磁化方向が検出電流と直交する方向（いずれかの安定な磁化状態）である場合の抵抗値はＲ１であり、強磁性体の磁化方向が強制的に検出電流と平行とされている場合には、抵抗値は、Ｒ１’となる。ビット線の各セルは、抵抗値Ｒｃを有する導電片により次のセルに接続されている。

ｎ個の列方向のワード線は、ｍ個の行方向のビット線と交差する。各非鉄ワード線は、各ビット線のセルの上面と交差する。セル（ｉ，ｊ）の状態は、セルを時計回り方向または反時計回り方向に磁化する電流によって生じる磁界を用いてビット線ｉ及びワード線ｊを介して適当な検出電流パルスを印加することによって書き込まれる。セルの記憶内容は、まず十分に大きな電流によってワード線ｊをバイアスして、電流によって生じる磁界によって両強磁性体を磁化してこれをビット線の軸線から４５度傾斜した向きとする。

この向きにおいて、ビット線に印加された検出電流に対するセルの抵抗は、Ｒ1及びＲ1’の間のＲ２となる。次に（ｎ−１）Ｒ１＋Ｒ２＋ｎＲｃに比例する値を持つ検出電流がビット線に印加される。最後に、読み出し電流パルスが、もとのバイアス電流に加えてワード線に与えられる。この状態において、ＦＥＴは、１０００Ω以下程度の小さな抵抗で電流を流す。バイアス電流Ｉｓｅｎｓｅは、磁気抵抗Ｒ及び基準抵抗Ｒ’の双方に与えられる。配列中の一つの列または行の端部において、検出電流は、二つの電圧と」比較され、例えば、それぞれＩｓｅｎｓｅ＊（Ｒ０―Ｒ’）＞０またはＩｓｅｎｎｓｅ＊（Ｒ―Ｒ’）＝０の場合、“１”または“０”に変換される。“１”（または“０”）に応じた電圧レベルは、ＴＴＬまたはＣＭＯＳレベルに増幅される。

電圧値“１”と“０”とを識別するための電圧Ｉｓｅｎｓｅ＊δＲは、識別の信頼性が確保できるように大きく設定される。強磁性体層（または多層構造のＧＭＲ層）の磁気抵抗比δＲ／Ｒ’は１０％以下と小さいので、磁気抵抗を非常に大きくする必要がある。例えば、Ｒ＝１００Ωで、δＲ／Ｒ’＝０．０６の場合、１ｍＡのバイアス電流において生じる読み出し電圧差は僅か６ｍＶとなり、ＧＭＲセルのS／Ｎ比を非常に小さなものとする。

上記の方法には、いくつかの問題がある。抵抗がセルの中の大きな面積を占有する。上記の例についていえば、１００Ωの磁気抵抗は、抵抗２０μΩ−ｃｍ、長さｌ＝５μｍ、幅ｗ＝１μ及び厚さｄｚ＝０．０１の強磁性体材料で形成することができる。このセルは、二つの抵抗Ｒ及びＲ’の作成を必要とし、その結果余分のＦＥＴを要し、全体として大きなスペースを必要とするものとなる。参照抵抗は、抵抗差δＲが非常に小さいために、各メモリの抵抗が所定の参照抵抗に一致しなければならない。抵抗値は温度の関数（Ｒ＝Ｒ（Ｔ））であるため、基準抵抗は、常に磁気抵抗と同じ温度に保持するために、磁気抵抗の極近くに形成する必要がある。また、基準抵抗の形成材料は、その抵抗値の温度依存性が磁気抵抗のものに近似したものとなるように選択しなければならない。最後に、各セルの抵抗は、非常に大きくなる。多数のセルが一つの読み出し線上に配置されて配列が形成される場合、読み出し線の抵抗は、非常に大きなものとなる。読み出しプロセスは、バイアス電流を用いるので、各読み出しサイクルにおける電力消費が大きくなる。

スピントランジスタ型不揮発性ＲＡＭ（ＮＲＡＭ）
磁気スピンの伝達を用いた活性装置が、従来より知られている。スピン伝達技術の歴史は、マーサーベイ(Mesevey)の実験［R, Meservey, P. M. Tedrow及びP, R. Meservey, Phys. Rev.. Lett, 25 1270 (1970); P. M. Tedrow及びP, R. Meservey, Phys. Rev.. Lett, 26 192 (1971年); Phys. Rev.B7, 318 (1973年)］より始まる。この実験において、強磁性体電極からの電流は、低伝達率のバリアを通過して実効スピン偏極を持つ超伝導検出器に伝達される。［Mark Johnson及びR. H. Silsbee, Phys. Rev. B 35,4959(1987年); Phys. Rev. B37,5312(1988年); Phys. Rev. B35,5326(1988年)を含むいくつかの雑誌に示されているように］スピン射出実験により、すべての強磁性体−非鉄（Ｆ１−Ｎ）界面は、実効スピン偏極を有しており、（Ｆ１−Ｎ）界面から古典的な拡散距離δｓに等しい特性長によりＮ側に拡散する非平衡磁化と均等なスピン偏極電子の非平衡ポピュレーション、及び第二の強磁性層のＮ−Ｆ２界面における電流の流れ（または発生された電圧）に影響されたＮ側への非平衡磁化を示す。

バイポーラ・スピントタンジスタとして知られている装置によって従来の半導体装置を置き換えることが、発明者等によって提案された。この装置及びこれに関連する変更は、マーク・ジョンソン(Mark Johnson)、「住めての金属スピントランジスタ(The All Metal Spin Transistor)」I.E.E.E. Spectrum Magazine, Vol. 31 No. 5 p47(1994年)及びマーク・ジョンソン「バイポーラ・スピントランジスタ(The Bipolar Spin Transistor)」Science 260, 320(1993年)に示されている。この装置の概略は、アルミニウムの連続体の一側には、第一の強磁性体層及び第二の強磁性体層F2が配置される。第一の強磁性体層は、拡散されるスピン偏極電子の供給源を射出する。第二の強磁性体層は、スピン偏極電子の存在を検出する。この装置は、新規なＦ（強磁性体）（非鉄）―（強磁性体）構造を有しており、不揮発性メモリセルの回路要素として用いられ、いくつかの利点をもたらす。読み出し電圧は、及び平行の場合は、バイポーラ及び正であり、及び非平行の場合は負であり、論理値“１”及び“０”間の判定は比較的容易であり、各セルには、単一の記憶要素のみが必要であり、その読み出し電圧は、接地レベルと比較される。さらに、スピントランジスタのトランスインピーダンスは、その大きさに対してほぼ反比例の慣例となり、小さな装置においては（一定電流に対して）読み出し電圧が大きくなり、この結果、セルの大きさの縮小を加速する。

装置の二つの特性は、ＮＲＡＭ内の装置を用いた場合を考慮しなければならない。まず、装置全体は金属で形成されており、このために、電気抵抗が低い。従って、列内の各要素を電気的に絶縁して、各要素の出力が隣接する要素を介して接地に短絡されることを防止しなければならない。第二の、装置から得られる出力電圧は、ＴＴＬレベルやＣＭＯＳレベルよりも低く、出力は、ＴＴＬまたはＣＯＭＳ回路に導入する前に、増幅しなければならない。

他のスピントランジスタＮＲＡＭセルのデザインは、出願人が所有する「磁気スピントランジスタ」に関するアメリカ特許第５，４３２，３７３号に示されている。このスピントランジスタＮＲＡＭセルは、スピントランジスタと一乃至複数のコンデンサ及び抵抗で構成される。受動要素は、各セルのスピントランジスタの絶縁に用いられ、読み出し電圧は、増幅要素の導線の端部に伝送される。このデザインの欠点は、チップ中において抵抗とコンデンサが大きな面積を占めることである。従って、セルの多くの部分は、受動要素で占有され、集積度の向上が制限され、スピントランジスタに独特のスケーリング特性が無駄になってしまう。

さらに、セルの絶縁があまり効果的ではなく、読み出し電圧は、検出回路への伝送中に劣化する可能性があり、ノイズが大きく読み出し感度が低くなる問題を生じる。これよりも新しい出願人により提案されたスピントランジスタメモリセルのデザインにおいては、スピントランジスタが、一乃至複数の絶縁用ＦＥＴとともに用いられている。これは、実用的な方法であり、この構成によりＤＲＡＭと同程度かそれ以上の集積度が達成される。

ホール・プレートは、該プレートの領域上の均質な磁界を測定する磁界センサとして長い間使用されてきた。また、ホール・プレートに強磁性フィルムを組合わせている様々な素子もある。代表的な構成［R.S. Popovi'c, "Hall-effect Devices," Sens. Actuators 17, 39(1989)］においては、ホール・プレートが適切なドーピング技法によって半導体基板内に垂直（即ち、基板表面に直交する方向）に埋設されている。強磁性フィルムはホール・プレート領域の外側に形成され、外部磁界の磁束をその垂直配置ホール・プレートに「集束」するために使用されている。大ざっぱに云えば、外部磁界は強磁性体の透磁率によって高められている。

線形応答性のセンサとして使用されるこの素子の短所としては、この素子の感度は制限されており、素子自体が比較的高価であるという事実である。感度が制限される理由は、印加された磁界に対する強磁性体層の集束に係る磁界の増強率が比較的に小さいことである。更に、この素子の形状は記憶効果を許容させず、また、他の様式でも、それをメモリ素子として、実際上、実装させることを妨げている。

「磁界センサ」と呼称される第二の構成（アメリカ特許第4,607,271号、１９８６年）が提案されているが、その応用例が見出されていない。上記のアメリカ特許第4,607,271号には、Ｎ型ドープ・シリコン基板のＰ型ドープ領域上に形成された磁気トランジスタの一部が示されている。絶縁層がこのシリコンの表面を不動態化（保護）しており、面内異方性の強磁性フィルム（ＮｉＦｅ或いはＮｉＣｏ等）が、コレクタとエミッタとの間の絶縁フィルム上に形成されている。強磁性フィルムの磁化は、常に、該フィルムの面内に横たわり、またこのフィルムは＾ｙ軸と平行する磁化容易軸を有するように形成されるので、磁化は＋＾ｙ或いは−＾ｙの何れかに沿って配向される。この素子は、検出される外部磁界もまた＾ｙに沿って配向されている場合に適合する。強磁性フィルムのこの（磁化）容易軸は、エミッターからコレクターへ向かう＾ｘ軸に沿っての電流方向とは直交する方向又は垂直方向に配向される。コレクター及びエミッターのＮ＋型拡散領域は、シリコン基板表面から数ミクロン或いはそれ以上（１ｍｍまで）の深さまでに延びており、また、Ｐ型ドープ領域も数ミクロンの最大厚みを有する。こうして、電流Ｉは幅ｗ（一般に５０ミクロン）及び１乃至１０ミクロン程度の深さｄから成る断面積を全体に亙って流れ、この面積は「検知ゾーン」として知られている。小さな磁界（強磁性フィルムの保磁力よりも大きい）が磁化を＋＾ｙに沿って配向し、強磁性フィルムは磁界を発生する。磁界は棒磁石のものに近似している。ゾーンに近接しての磁界は、略均一で±＾ｙに沿って配向され、外部磁界が電流を偏向するのと同様にローレンツ力によって電流を偏向する。偏向された電流は磁気トランジスタの特性によって標準的な態様で検出される。外部磁界が反対の符号を有すると共に、ＨCを上回る場合（｜Ｈ｜＞｜ＨC｜）、磁化は配向を逆転し、磁界Ｂは符号を変更し、ローレンツ偏向は符号を変更し、更に、磁気トランジスタはその逆転偏向を変更符号として検出する。ゾーン内の磁界Ｂは略５乃至１５Ｏｅ（エルステッド）であり、これは、強磁性フィルムの保磁力の１０倍の大きさと同じである。こうして、「磁界センサ」は、強磁性フィルム無しで形成された磁気トランジスタよりも、印加された磁界に対してより敏感である。この素子の分析結果としては、強磁性フィルムが（約）１０の利得を有した磁界変換器として動作し、これが、＾ｙに沿った外部磁界Ｈを同じく＾ｙに沿った磁界Ｂへ変換していると云える。更に重要なことは、強磁性フィルムはエミッター及びコレクターの間の中央であると共に「検知ゾーン」の中央に形成される必要があり、その容易軸は電流の流れる方向とは直交方向でなければならないことを留意すべきである。

この素子は、その磁界Ｂが「検知ゾーン」全体に亙って略均一になるという長所を有するのに対して、その主要な短所が利得が低いことである。Ｂの大きさは保磁力ＨCのそれよりも数倍大きいだけであるので、最大利得は約１０であり、Ｓ／Ｎ比には難点がある。更には、Ｂの均一性は、強磁性フィルムを相対的に長く製作することによって達成される。言い換えれば、この素子は伸縮性（スケーラブル）を有するものではなく、より小さくすればその性能が低下する。そうした振舞は、微細製作された高密度素子用に望まれるものとは対抗するものであり、メモリセルとして実用させるには装置を大型化してしまう。明らかなことは、新規でハイブリッド型の強磁性体-半導体ホール素子を考案することが望ましいことであり、それは、伸縮性があり（即ち、寸法が収縮しても素子特性は低下しない）、著しい高利得そしてそれ故の著しい高Ｓ／Ｎ比である素子である。

ホール導体、ガリウム砒素、並びに強磁性フィルムから成る更なる組合わせがメモリセルとして考案されてきている［J. De Boek, J. Harbison et al., "Non-volatile Memory Characteristics of Submicrometer Hall Structures Fabricated in Epitaxial Ferromagnetic MnAl Films on GaAs", Electronics Letter 29, 421 (1993)］。この素子を説明する前に、強磁性材料の幾つかの特性を概説する必要がある。薄い強磁性フィルムはそれらの異方性エネルギーに従って分類することができ、２つのカテゴリーに入ることになり、一方のカテゴリーが、フィルム面内に横たわる磁化をより好む磁化異方性を具備するものであり、他方のカテゴリーが、フィルム面と直交するように配向され磁化をより好む磁化異方性を具備するものである。Harbisonによって記載された素子において、ＭｎＡｌのτ相である面に直交する磁化異方性を具備する強磁性材は、ＡｌＡｓのバッファ層上に薄いフィルムとしてエピタキシャル成長させており、該バッファ層はガリウム砒素基板上に成長させてある。強磁性フィルムは、上向きか或いは下向きの磁化が伴われる２つの安定状態がある。隣接した読み出しライン内の電流パルスによる漂遊磁界を用いることによって書込まれる。この状態は、「異常ホール効果」と呼称される技術を用いて「読み出し」が行われる。この異常ホール効果は磁性材内で生じ、通常のホール効果のものとは無関係なメカニズムから引き起こされて、（古典的なホール効果と同様に）バイアス電流を横切るように電圧を発生することになる。Harbison素子において、検知導線及びＭｎＡｌ５５２が結着され、ガリウム砒素内のホール効果は利用されない。異常ホール効果の結果、下向きに配向されている場合、正の電圧が及びの間に生ずる。上向きに配向されている場合、発生される電圧は反対符号を有する。

このHarbison素子の１つの短所は、面に直交する大きな異方性を有する強磁性材もまた大きな保磁力を有することである。よって、大きな磁界（及び大きな書き込み電流）が素子状態を書込むために要求される。第二の短所は、これらの材料が一般的には新種であり（珍しい）、費用がかかるプロセスでエピタキシャル成長させなければならないことである。第三として、異常ホール効果は、材料中で高いホール移動度を有する通常のホール効果よりも幾分小さいので、Ｓ／Ｎ比は相対的に貧弱である。

ＦＥＴ論理ゲート
計算素子における論理処理は、一般には、ディジタル電圧パルス及び適切な方法で相互に連結されているＦＥＴゲートによって実行されている。簡潔な重大議論を可能とする一例を提供するために、ＡＮＤゲート動作用の標準的な構成［Paul Horowitz and Winfield Hill, "The Art of Electronics," Cambridge Univ. Press, Cambridge U.K. (1980); p.328参照］が図５に示されており、各素子がエンハンスメント・モード（又はエンハンスメント形）ＦＥＴである。各素子はｐ型チャネルＦＥＴである。ｐ型チャネルＦＥＴは高いインピーダンスを有し、ゲート電圧がゼロ或いは正のとき、「オフ」状態である。それは低いインピーダンスを有し、ゲート電圧がゼロ未満のしきい値より低いとき、「オン」状態である（ここで、しきい値は一般に０．５ボルト或いはそれ以下である）。各素子はｎ型チャネルＦＥＴである。ｎ型チャネルＦＥＴは、ゲート電圧が接地未満であるとき、「オフ」状態であり、ゲート電圧が接地を越えたしきい値より大きいとき、「オン」である。正或いはゼロの電圧パルスの振幅（ハイ又は「１」、或いはロー又は「０」）が同時に入力に印加されると、このセルは以下のようにＡＮＤゲートとして動作する。

この設計の論理ゲートはディジタル・エレクトロニックス処理のバックボーンをなすものであるが、それらは幾つかの短所で苦しむ。この論理ゲート・セルを構成するには多数のＦＥＴ（図５の例で６つ）が必要であり、それ故に、チップ内で大きな領域を占有する。更に、ブール代数処理の結果が記憶されず、後で再呼出しするためには、次の処理ステップで用いられるクロック・サイクルで同期化される必要があるか、或いは別個の記憶セルへ送る必要性がある。上記の議論は、相補型金属酸化膜シリコン（ＣＭＯＳ）論理素子用に提供された。トランジスタートランジスタ論理（ＴＴＬ）類はバイポーラ・トランジスタに基づくが、同様な結論が当てはまる。言い換えれば、単一ＴＴＬ論理ゲートのセルは幾つかのトランジスタと幾つかのレジスタを含み、チップ上の相当なスペースを使う。論理処理及び記憶の機能を単一要素内に統合することが望ましいと云うことは明らかである。

このようにして、高密度メモリ及び論理環境の点において、容易に且つ信頼性をもって使用可能な改良された素子の甚大な要望がある。

よって、本発明の目的は、強磁性体構成要素を含む改良されたホール効果素子であって、全ての他の環境（例えば、ディジタルの組合わせ可能なタスクを実行する論理応用例や、磁界センサ等を含む）であっても同様に、ディジタル情報の不揮発性記憶装置用のメモリ素子として使用可能である改良されたホール効果素子を提供することである。

本発明の他の目的は、本発明の変形ホール効果素子に従来の半導体ＦＥＴ構造を組合わせた改良ハイブリッド型ＦＥＴ素子を提供することであり、これは上記した応用例における従来のＦＥＴ（或いは従来の磁界センサ）と置き換えて使用することもできる。

本発明に従えば、新規なホール効果素子は、ホール・プレートの一部を覆い且つ該ホール・プレートから電気的に絶縁された強磁性体層を用いて製造される。この構造は、一般的には「変形ホール・プレート」と呼称され得る。

変形ホール・プレートの強磁性体層は、素子が２つの安定磁化状態（１つの異方性軸に沿って正と負）を有するように、磁気的に異方性であるように製造される。従って、変形ホール・プレートは２つの安定なホール電圧状態を有し、その状態が強磁性体層の磁化の配向によって決定されるものであり、即ち、（正配向用の）「正」ホール電圧と（負配向用の）「負」ホール電圧とである。外部磁界は、素子の磁化状態を強磁性体層の磁化を正或いは負となるように配向することによって変更すべく使用可能である。

本発明の第一の構成によれば、改良されたホール効果素子であって、
上面を有する共に、電流を担持できる導電性フィルム層と、
制御可能な磁化配向を有すると共に、前記のそうした上面の第一の部分を覆うが第二の部分を覆っていない強磁性体層であり、前記のそうした面に対して略垂直なフリンジ磁界が当該強磁性体層のエッジ部によって生じ得るようになされた強磁性体層とを備え、
電気信号が、前記導電性フィルム層内の電流に作用する前記フリンジ磁界に応答して生じ得ることから成るホール効果素子が提供される。

上記の構成において、前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを更に備え、前記電気信号が、前記第一センサと前記第二センサとをつなぐ軸に略沿って生ずる電圧とすることが望ましい。また、前記導電性フィルム層と、前記強磁性体層とを絶縁層によって分離するように構成することが望ましい。

前記電流が、前記導電性フィルム層の第三のエッジ部に結合された第一バイアス・ターミナルと、前記第三のエッジ部とは反対側である前記導電性フィルム層の第四のエッジ部に結合された第二バイアス・ターミナルとの間を流れるように構成することが望ましい。前記強磁性体層における磁化配向を構成するための書き込みラインを設けることも可能である。さらに、前記強磁性体層が、磁気的に記憶されたデータによって生ずる磁界に結合されており、発生した前記電気信号が前記データの値に関連されており、前記素子が磁界センサとして動作するように構成することが可能である。またさらに、前記強磁性体層が、前記電気信号に略平行すると共に前記第一及び第二センサを通る軸線に略直交する容易磁化軸を有するように構成することが可能である。

本発明の第二の構成によれば、導電性フィルム層と、
記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、前記導電性フィルム層の上面の一部を、二つの状態を有しするとともに前記導電性フィルム層の上面に対してほぼ法線方向のフリンジ磁界をエッジ部によって発生する強磁性体層とによって構成され、
前記導電性フィルム層に流れる電流に作用するフリンジ磁界の状態に応じて、前記データ項目の異なる二つの値に対応する二つの異なる電気信号を発生するようにしたことを特徴とするメモリ装置が提供される。

上記の本発明の第二の構成において、前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを更に備え、前記二つの異なる電気信号が、ほぼ前記第一センサと前記第二センサとを通る軸線に沿って生ずる電圧とすることが出来る。

上記の本発明の第二の構成において、前記二つの異なる電気信号は、前記データ項目の異なる二つの値の第一の値が前記メモリ装置に記憶されている場合に発生される第一の電圧出力信号と、前記データ項目の異なる二つの値の第二の値が前記メモリ装置に記憶されている場合に発生される第二の電圧出力信号で構成することが出来る。

上記の本発明の第二の構成において、前記メモリ装置の二つの電気信号を基準値と比較して、メモリ装置に記憶されたデータ項目の値を判定する検出回路設けることが出来る。

上記の本発明の第二の構成において、前記電流は、導電性フィルム層の第三のエッジ部に結合された第一のバイアス端子と、前記第三のエッジ部に対向する第四のエッジ部に結合された第二のバイアス端子の間に流れる読み出し電流とすることが出来る。

上記の本発明の第二の構成において、前記強磁性体層内の二つの制御可能な磁化配向状態を規定する配線を設けることが出来る。

上記の本発明の第二の構成において、前記強磁性体層が、前記電気信号に略平行すると共に前記第一及び第二センサを通る前記軸線に略直交する容易磁化軸を設けることが出来る。

上記の本発明の第二の構成において、前記強磁性体層の磁化配向は、
（ｉ）第一の振幅の書き込み電流に応じて第一の状態となるとともに、第一の書き込む磁界に関連づけられ、
（ｉｉ）第二の振幅の書き込み電流に応じて第二の状態となるとともに、第二の書き込む磁界に関連づけることが出来る。

上記の本発明の第二の構成において、前記強磁性体層の磁化配向、前記強磁性体層に他方の状態が設定されるまで、一方の状態に保持されるように構成することが出来る。

上記の本発明の第二の構成において、複数のメモリ装置が結合され、メモリ配列を構成することが出来る。

上記の本発明の第二の構成において、強磁性体層は、１３０ｎｍの層厚を持った鉄、コバルトまたはパーマロイの薄膜であり、前記導電性フィルム層は、１ミクロン幅のガリウム−砒素プレートであり、二つの層は層厚５０ｎｍの酸化物絶縁層により分離することが出来る。

本発明の第三の構成によれば、一乃至複数の入力信号と出力信号の結合に関連する論理関数の行うための論理装置であって、
導電性フィルム層と、
記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、前記導電性フィルム層の上面の一部を、二つの状態を有しするとともに前記導電性フィルム層の上面に対してほぼ法線方向のフリンジ磁界をエッジ部によって発生する強磁性体層と、及び
前記強磁性体層と、導線上の第一及び第二の電流値の一方の電流値を持つ入力データ信号によって発生される磁界と誘電的に結合する書き込み線とによって構成され、
フリンジ磁界に採用する導電性フィルム層に流れる電流に応じて電気出力信号が発生され、該電気出力信号が、前記入力データ信号及び前記論理関数に関連している論理装置が提供される。

上記の本発明の第三の構成によれば、前記電気出力信号は、強磁性体層の磁化配向の状態が、前記論理関数に関連した前記入力データ信号の第一の組み合わせに対応する磁界により反転された時に第一の値を有し、強磁性体層の磁化配向の状態が、前記論理関数に関連した前記入力データ信号の第二の組み合わせに対応する磁界により反転されない時に第二の値を有する構成とすることが出来る。

上記の本発明の第三の構成によれば、前記強磁性体の磁化配向は、前記論理装置において実行される論理関数の結果に対応しており、この結果は、後続の入力信号の組み合わせによって磁化配向状態が反転される間で、論理装置内に記憶されることが望ましい。

上記の本発明の第三の構成によれば、強磁性体層の磁化状態は、前記論理装置によって実行される論理関数に基づいて初期状態に設定されることが好ましい。

上記の本発明の第三の構成によれば、前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを更に備え、前記二つの異なる電気信号が、ほぼ前記第一センサと前記第二センサとを通る軸線に沿って生ずる電圧とすることが出来る。

上記の本発明の第三の構成によれば、前記メモリ装置の二つの電気信号を基準値と比較して、メモリ装置に記憶されたデータ項目の値を判定する検出回路を設けることが出来る。

上記の本発明の第三の構成によれば、前記電流は、導電性フィルム層の第三のエッジ部に結合された第一のバイアス端子と、前記第三のエッジ部に対向する第四のエッジ部に結合された第二のバイアス端子の間に流れる読み出し電流とすることが出来る。

上記の本発明の第三の構成によれば、前記強磁性体層が、前記電気信号に略平行すると共に前記第一及び第二センサを通る前記軸線に略直交する容易磁化軸を有する構成とすることが出来る。

上記の本発明の第三の構成によれば、前記論路装置は、ＯＲゲート、ＮＯＲゲート、ＮＯＴゲート、ＮＡＮＤゲート又はＡＮＤゲートの一つの所定の論理関数を実行するように構成され、前記所定の論理関数は、磁化配向の初期の構成及び各入力データ信号に関連する振幅に基づいて所定の論理関数に基づいていることが望ましい。

上記の本発明の第三の構成によれば、複数の論理装置が結合されて論理ゲート配列を形成しており、入力信号は一乃至複数の論理装置からの出力信号とすることが出来る。

上記の本発明の第三の構成によれば、所定のシーケンス中において、前記論理ゲート配列に記憶された論理関数の結果を読み出す読み出し回路を設けることが出来る。

上記の本発明の第三の構成によれば、後段の半導体回路によって使用可能な許容可能な論理レベルに論理装置の出力を変換するレベルシフタ回路を設けることが出来る。

本発明の第四の構成によれば、導電層の第一のエッジに結合された第一の点と前記導電層の第二のエッジに結合された第二の点を接続する第一の軸線に沿って発生される電圧電位に関連した電気信号を発生する方法であって、
前記第一の軸線と略直交する導電性フィルム層の第二の軸線に沿って流れる電流を発生し、
ほぼ前記第一の軸線に沿って位置する強磁性層のエッジ部に沿い、前記第二の軸線に対して略法線方向のフリンジ磁界を発生して、
前記電流に作用するフリンジ磁界に応答して電気信号を発生するようにした電気信号の発生方法が提供される。

上記の本発明の第四の構成によれば、前記フリンジ磁界は。強磁性体層の磁化配向状態から得られ、磁化状態は、磁界を発生する書き込み線によって強磁性体層を誘電的に結合することによって変化させることが出来る。

上記の本発明の第四の構成によれば、前記書き込み線から発生する前記フリンジ磁界によって、前記磁化配向を、バイナリデータ項目の第一の値を示す不揮発状態である第一の状態と、前記バイナリデータ項目の第二の値を示す不揮発状態である第二の状態に設定するとともに、発生された電気信号は、バイナリデータ項目の二つの値に対応する二つの異なる値とすることが出来る。

上記の本発明の第四の構成によれば、前記書き込み線から発生する前記フリンジ磁界によって、前記磁化配向を、二つの安定な不揮発状態のいずれかに設定するとともに、これらの状態は、一乃至複数の入力論理信号に関連するブール関数の結果を示しており、磁気配向は、ブール関数の結果を記憶し、所定の入力論理信号の組み合わせのみに応答して変化するように構成することが出来る。

上記の本発明の第四の構成によれば、電気信号の測定によって論理装置に記憶されたブール関数バイナリデータの読み込み、前記論理装置に記憶されやブール関数の結果によって決定された基準値と比較するステップを含む構成とすることが出来る。

上記の本発明の第四の構成によれば、電気信号を、後段の半導体回路によって使用可能な許容電圧の論理レベルに変換するステップを含む構成とする事が出来る。

上記の本発明の第四の構成によれば、前記強磁性体は、磁気的に記憶されたデータによって発生された磁界に結合されており、発生される前記電気信号は、データの値に関連づけるように構成することが出来る。

本発明の第五の構成によれば、ソース領域、ドレイン領域、ゲート及びチャンネルの含む電界効果トランジスタと、
制御可能な磁化配向を有し、前記チャンネルに対してほぼ法線方向のフリンジ磁界をエッジ部によって発生するようにゲートとチャンネルに関連して配置した強磁性体層とによって構成され、
強磁性体層の磁化配向に関連した電気信号が、電界効果トランジスタのソース領域及びドレイン領域間を流れる電流に作用するフリンジ磁界に応答して発生することができる電子装置が提供される。

上記の本発明の第五の構成によれば、前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを更に備え、前記二つの異なる電気信号が、ほぼ前記第一センサと前記第二センサとを通る軸線に沿って生ずる電圧とすることが出来る。

上記の本発明の第五の構成によれば、前記電流は、前記電界効果トランジスタのソース領域に結合された第一のバイアス端子と、前記電界効果トランジスタのドレイン領域に結合された第二のバイアス端子の間に流れるように構成することが出来る。

上記の本発明の第五の構成によれば、前記強磁性体層内の二つの制御可能な磁化配向状態を規定する配線を有する構成とすることが出来る。

上記の本発明の第五の構成によれば、前記チャンネルと前記強磁性体層は、第一の絶縁層によって分離され、配線及びゲートは第二の絶縁層によって分離することが可能である。

上記の本発明の第五の構成によれば、前記ゲートは、制御信号に応答してソース領域とドレイン領域間に流れる電流を制御することが出来る。

上記の本発明の第五の構成によれば、前記強磁性体は、磁気的に記憶されたデータによって発生された磁界に結合され、発生された電気信号は、データの値に関連され、電子装置は、磁界センサとして動作することが出来る。

上記の本発明の第五の構成によれば、前記強磁性体層が、前記電気信号に略平行すると共に前記第一及び第二センサを通る前記軸線に略直交する容易磁化軸を有する構成とすることが出来る。

本発明の第六の構成によれば、ソース領域、ドレイン領域、ゲート及びチャンネルの含む電界効果トランジスタと、
記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、前記導電性フィルム層の上面の一部を、二つの状態を有するとともに前記チャンネルに対してほぼ法線方向のフリンジ磁界をエッジ部によって発生するようにゲートとチャンネルに関連して配置した強磁性体層とによって構成され、
前記チャンネルに流れる電流に作用するフリンジ磁界の状態に応じて、前記データ項目の異なる二つの値に対応する二つの異なる電気信号を発生するようにしたことを特徴とするメモリ装置が提供される。

上記の本発明の第六の構成によれば、前記チャンネルに結合された第一センサと、前記第一のエッジ部とは反対側である前記チャンネルに結合された第二センサとを更に備え、前記二つの異なる電気信号が、ほぼ前記第一センサと前記第二センサとを通る軸線に沿って生ずる電圧とすることが出来る。

上記の本発明の第六の構成によれば、前記二つの異なる電気信号は、前記データ項目の異なる二つの値の第一の値が前記メモリ装置に記憶されている場合に発生される第一の電圧出力信号と、前記データ項目の異なる二つの値の第二の値が前記メモリ装置に記憶されている場合に発生される第二の電圧出力信号で構成することが出来る。

上記の本発明の第六の構成によれば、前記メモリ装置の二つの電気信号を基準値と比較して、メモリ装置に記憶されたデータ項目の値を判定する検出回路を有する構成とすることが出来る。

上記の本発明の第六の構成によれば、前記電流は、電界効果トランジスタのソース領域に結合された第一のバイアス端子と、電界効果トランジスタのドレイン領域に結合された第二のバイアス端子の間に流れる読み出し電流とすることが出来る。

上記の本発明の第六の構成によれば、前記強磁性体層内の二つの制御可能な磁化配向状態を規定する配線を有する構成とすることが出来る。

上記の本発明の第六の構成によれば、前記チャンネル及び前記強磁性体層は、第一の絶縁層で分離され、前記書き込み線と前記ゲートは、第二の絶縁層によって分離される構成とすることが出来る。

上記の本発明の第六の構成によれば、前記強磁性体層が、前記電気信号に略平行すると共に前記第一及び第二センサを通る前記軸線に略直交する容易磁化軸を有する構成とする事が出来る。

上記の本発明の第六の構成によれば、前記強磁性体層の磁化配向は、
（ｉ）第一の振幅の書き込み電流に応じて第一の状態となるとともに、第一の書き込む磁界に関連づけられ、
（ｉｉ）第二の振幅の書き込み電流に応じて第二の状態となるとともに、第二の書き込む磁界に関連づけられることが望ましい。

上記の本発明の第六の構成によれば、前記強磁性体層の磁化配向、前記強磁性体層に他方の状態が設定されるまで、一方の状態に保持される構成とすることが出来る。

上記の本発明の第六の構成によれば、複数のメモリ装置が結合され、メモリ配列を構成することが可能である。

上記の本発明の第六の構成によれば、前記ゲートは、読み出し信号に応答して、ソース領域とドレイン領域間に流れる電流を制御することが出来る。

本発明の第七の構成によれば、一乃至複数の入力信号と出力信号の結合に関連する論理関数の行うための論理装置であって、
ソースと、ドレインと、ゲート及びチャンネルを含む電界効果トランジスタと、
記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、前記導電性フィルム層の上面の一部を、二つの状態を有するとともに前記チャンネルに対してほぼ法線方向のフリンジ磁界をエッジ部によって発生するようにゲートとチャンネルに関連して配置した強磁性体層とによって構成され、
前記強磁性体層と、導線上の第一及び第二の電流値の一方の電流値を持つ入力データ信号によって発生される磁界と誘電的に結合する書き込み線とによって構成され、
前記チャンネルに流れる電流に作用するフリンジ磁界の状態に応じて、前記データ項目の異なる二つの値に対応する二つの異なる電気信号を発生するようにしたことを特徴とする論理装置を提供することが出来る。

上記の本発明の第七の構成によれば、前記電気出力信号は、強磁性体層の磁化配向の状態が、前記論理関数に関連した前記入力データ信号の第一の組み合わせに対応する磁界により反転された時に第一の値を有し、強磁性体層の磁化配向の状態が、前記論理関数に関連した前記入力データ信号の第二の組み合わせに対応する磁界により反転されない時に第二の値を有していることが出来る。

上記の本発明の第七の構成によれば、前記論理関数の結果は、磁化配向状態が後続の入力信号の組み合わせによって反転されるまで、論理装置に記憶される構成とすることが出来る。

上記の本発明の第七の構成によれば、強磁性体層の磁化配向状態は、論理装置によって実行される論理関数に基づいて初期状態に設定されることが出来る。

上記の本発明の第七の構成によれば、前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを更に備え、前記二つの異なる電気信号が、ほぼ前記第一センサと前記第二センサとを通る軸線に沿って生ずる電圧とすることが出来る。

上記の本発明の第七の構成によれば、前記論理装置に記憶された結果を決定するために、論理装置の電気出力信号を基準値の比較する検出回路を有する構成とすることが出来る。

上記の本発明の第七の構成によれば、前記電流は、前記電界効果トランジスタのソースに結合された第一のバイアス端子と電界効果トランジスタのドレインに結合された第二のバイアス端子間に流れる読み出し電流とすることが出来る。

上記の本発明の第七の構成によれば、前記強磁性体層が、前記電気信号に略平行すると共に前記第一及び第二センサを通る前記軸線に略直交する容易磁化軸を有する構成とすることが出来る。

上記の本発明の第七の構成によれば、前記論路装置は、ＯＲゲート、ＮＯＲゲート、ＮＯＴゲート、ＮＡＮＤゲート又はＡＮＤゲートの一つの所定の論理関数を実行するように構成され、前記所定の論理関数は、磁化配向の初期の構成及び各入力データ信号に関連する振幅に基づいて所定の論理関数に基づくものとすることが出来る。

上記の本発明の第七の構成によれば、複数の論理装置が結合されて論理ゲート配列を形成しており、入力信号は一乃至複数の論理装置からの出力信号とすることが出来る。

上記の本発明の第七の構成によれば、所定のシーケンス中において、前記論理ゲート配列に記憶された論理関数の結果を読み出す読み出し回路を有することが出来る。

上記の本発明の第七の構成によれば、後段の半導体回路によって使用可能な許容可能な論理レベルに論理装置の出力を変換するレベルシフタ回路を有する構成とすることが出来る。

本発明の第八の構成によれば、電界効果トランジスタのチャンネルの第一のエッジに結合された第一の点と前記電界効果トランジスタのチャンネルの第二のエッジに結合された第二の点を接続する第一の軸線に沿って発生される電圧電位に関連した電気信号を発生する方法であって、
第一の軸線に直交する第二の軸線に沿って電界効果トランジスタのチャンネルのソースからチャンネルと通って電界効果トランジスタのドレインに流れる電流を発生し、
フリンジ磁界は、チャンネルに対してほぼ法線方向に向けられた前記ゲートに対して配置される強磁性体層のエッジ部に沿ってフリンジ磁界を発生し、
前記電流に作用するフリンジ磁界に応答して電気信号を発生するようにした電気信号の発生方法が提供される。

上記の本発明の第八の構成によれば、前記フリンジ磁界は、強磁性体層の磁化配向状態から得られ、磁化状態は、磁界を発生する書き込み線によって強磁性体層を誘電的に結合することによって変化させることが出来る。

上記の本発明の第八の構成によれば、前記書き込み線から発生する前記フリンジ磁界によって、前記磁化配向を、バイナリデータ項目の第一の値を示す不揮発状態である第一の状態と、前記バイナリデータ項目の第二の値を示す不揮発状態である第二の状態に設定するとともに、発生された電気信号は、バイナリデータ項目の二つの値に対応する二つの異なる値を有する構成とすることが出来る。

上記の本発明の第八の構成によれば、前記書き込み線から発生する前記フリンジ磁界によって、前記磁化配向を、二つの安定な不揮発状態のいずれかに設定するとともに、これらの状態は、一乃至複数の入力論理信号に関連するブール関数の結果を示しており、磁気配向は、ブール関数の結果を記憶し、所定の入力論理信号の組み合わせのみに応答して変化するように構成することが出来る。

上記の本発明の第八の構成によれば、電気信号の測定によって論理装置に記憶されたブール関数バイナリデータの読み込み、前記論理装置に記憶されやブール関数の結果によって決定された基準値と比較するステップを含む構成とすることが出来る。

上記の本発明の第八の構成によれば、電気信号を、後段の半導体回路によって使用可能な許容電圧の論理レベルに変換するステップを含む構成とすることが出来る。

従来のホール効果素子
典型的なホール効果素子が図７に示されており、電流Ｉがホール・プレート５２０と呼称される薄い矩形プレートを通るように駆動されている。均一磁界Ｂがプレート５２０に直交して加えられると、プレート内の電流担体又は電流キャリヤ（電子或いは正孔）に対するローレンツ力が、Ｂ磁界の方向とターミナル５２２からターミナル５２４へ流れる電流の方向とに直交するように発生する。プレート５２０の両側部の検知接点の間（Ｓ1５１４とＳ2５１６との間）で為される電圧測定は、ホール効果によって生ずるホール電圧ＶHを測定する。Ｂの符号が逆転すると、検出される電圧の符号も逆転する。

全ての導体はホール効果を示し、ビスマス（金属）や、適切にドープされたシリコン、そしてガリウム砒素等の低キャリヤ密度を具備する材料中で最も強力な効果を示す。この効果は金属では相対的に弱く、半導体で相対的に強い。特定の材料内でのこの効果の強さの定量的な測定値は、ホール移動度μHと呼称される１つの特性である。ホール・プレート５２０の厚みはこの効果に寄与せず、一般的に、より薄いプレートがより良好に働く。特に、薄いビスマス・フィルム、ドープされたシリコン或いはガリウム砒素の薄いフィルム、二次元電子気体（２ＤＥＧ）、或いはＦＥＴの導電チャネル等が、ホール・プレートとして充分に機能する。典型的な薄膜ホール・プレートが図８に示されている。

変形ホール・プレート実施例
本発明の変形ホール・プレートの概略構成図が図６に示されている。この素子は、従来のホール・プレート５２０の一部を該ホール・プレートから電気的に絶縁された強磁性フィルム５１０で覆うことによって形成されており、そのフィルム５１０の一方のエッジ部又は縁部が、ホール検知ターミナル５１４及び５１６の軸とその上方で整列又は整合させられている。強磁性フィルム５１０は、好ましくは、その磁化５１２を該フィルム５１０の空間的平面に＾ｘに沿っての容易軸に合わされた状態で束縛する又は閉じ込める異方性を伴って形成されている。よって、フィルム５１０の磁化は、ホール検知ターミナル５１４及び５１６の軸に直交する軸に沿った正或いは負の状態で配向又は設定される。強磁性フィルム５１０の磁化が＋＾ｘに沿った正であると、前記エッジ部下方において局所化されたへり又は周辺のフリンジ磁界Ｂはホール・プレート５２０に対して垂直であり、−＾ｚに沿って下方へ指向する。この局所磁界Ｂはセンサ近辺のキャリヤのローレンツ偏向を生じて、検知されるホール出力電圧（Ｓ1５１４とＳ2５１６との間に生ずる電圧）は所与の極性を有する（例えば、正）。

強磁性フィルム５１０の磁化が負であると、エッジ部下方におけるフリンジ磁界はホール・プレートに対して垂直であり、＋＾ｚに沿った反対方向へ指向する。ローレンツ偏向は符号を変え、出力は極性を変える（例えば、負）。ホール出力の極性規則は、ホール・プレート用の材料の選択によって或いはバイアス電流（或いは電圧）の極性変更によって逆転させることができる。こうして、上述の素子は２つの状態を有し、そうした状態は強磁性フィルム５１０の磁化配向５１２によって決定され、これは、「１」或いは「０」が正或いは負の磁化配向５１２に対応する［任意でよい］。

素子内に記憶されるべきデータ・ビットの形態のデータ値は、磁化を正方向或いは負方向へ配向すべく上に被さった書き込みライン内の電流パルスで生ずる磁界を用いることによって書込める。書き込み処置で、正［負］極性且つ２ｍＡ（ミリアンペア）の書き込み電流パルスを書き込みライン（図示されていないが、フィルム５１０から約５０ｎｍ遠ざかって配置される）へ送ると、（約８Ｏｅの）磁界Ｈを生じ、強磁性フィルム５１０の磁化５１２を正［或いは負］に配向する（ここで、パーマロイで構成された強磁性フィルム５１０の場合では、Ｈ＝８Ｏｅ＞Ｈｃ＝４Ｏｅである）。書き込みラインは「ライン（線）」として記載説明している一方、磁界Ｈを発生すべく充分な電流を担持できる多数の公知の構造（例えば、導電性フィルム、或いは相互接続ラインを含む）が本発明において適合することは、当業者であれば明らかであろう。更に、本発明の説明には必須ではないが、強磁性体層に関連する読み出し／書き込みラインの動作に関する更なる詳細は、上述した米国出願第08/425,884号及び第08/493,815号内に見出すことができる。

記憶された情報は不揮発性であり、ホール・プレート５２０のバイアス・ターミナル５２２及び５２４へ電流（或いは電圧）パルスを送って、ホール検知ターミナル５１４及び５１６を横切って生ずる電圧を検知することによって読み出され、この特別な実施例において、正電圧は「１」を表わし、負電圧は「０」を表わす。

本発明のこの「変形ホール・プレート」の好適実施例は、図９により詳細に示されている。面内磁化異方性を有する強磁性フィルム５１０は、ホール・プレート５２０の一部を覆っている。薄い電気的絶縁（バッファ）層５７０がホール・プレート５２０を強磁性体層５１０から分離している。この有効範囲は、フィルム５１０の一方のエッジ部が検知プローブＳ1５１４及びＳ2５１６の軸と一直線上に並ぶまでの程度のものである。強磁性フィルム５１０は、磁化５１２をそのフィルム面に拘束する又は閉じ込める大きな異方性を有し、また、容易磁化軸が５２２から５２４への電流の流れ方向に沿って存在するような弱い異方性を有する。そうした面内異方性は、一般的には、（パーマロイ、鉄、或いはＮｉＣｏ等の）強磁性材料、適切な材料厚み、或いは、当業界に精通している人々に公知である他の標準的な磁気バイアス技法を適宜選択することによって達成される。当業界で公知の他の非金属強磁性材料もまた適合し、例えば、半金属（例えば、ホイスラー合金）、ある種の半導体、強磁性相を有するある種の酸化物（例えば、灰チタン石）、他の絶縁体／強磁性目である材料がある。単一軸の磁化軸を提供する異方性は、強磁性フィルムのデポジション中又は形成中に基板に対して磁界を提供すること、適切な下層或いは上層に対して交替バイアスを用いること、或いは、当業界に精通している人々に公知である他の標準的な磁気バイアス技法を用いること等によって達成される。

変形ホール・プレート５２０は図１０に更に示され、素子の上面が略一律の縮尺で描かれている。フィルム５１０の幅ｗ（とホール・プレート５２０の幅）は、数ミクロン或いはそれ以下であり得て（この場合、１ミクロン）、長さｌはその幅と略同一であり（この場合、約１．２ミクロン）、ホール・センサ５１４及び５１６の幅は幾分より狭い（この実施例において、約０．６乃至０．８ミクロン）。フィルム５１０の幅は、ホール・プレート５２０の幅よりも若干小さくするか或いは大きくすることができ、（＾ｙに関しての）中央に完全に整列させる必要性はない。しかしながら、本発明の重要な特性は、先行技術とは異なって、フィルム５１０のエッジ部はホール・センサ５１４及び５１６とをつなぐ線に沿って横たわっていることである。上述したように、強磁性体層５１０は磁気異方性を有して形成されているので、＾ｘに沿っての磁化の容易軸がある。

こうした状況下で、強磁性体層５１０の磁化＾Ｍは、＾ｘに沿って正方向或いは負方向へ指向する２つの安定磁気配向状態を有する。隣接する書き込みライン内の書き込みパルスからの漂遊磁界によって供給され得る小さな外部磁界＋／−Ｈxは＾Ｍを正或いは負に配向させることになる。この文脈において、本発明は情報ビットを記憶するメモリ素子として機能することが判る。他の実施例において、小さな磁界Ｈxは磁性媒体上の記憶ビットの磁化からの漂遊磁界に関連された外部磁界として発生可能であり、この場合に本発明は読み出しヘッドにおける磁界センサとして機能することになる。

断面図において、強磁性フィルム５１０（＾Ｍが正のとき）によって生ずる磁界Ｂは棒磁石のダイポール（双極子）磁界に似ており、これが図１１に一般的に示されている（この断面図は一律の縮尺で描かれていない）。この図に示されているように、フィルム５１０のエッジ部下方はベクトル磁界Ｂであり、その内の幾つかの部分が、同図中、矢印及び点線の磁力線によって表わされている。Ｂは＋／−＾ｚ方向に大きな成分Ｂzを有する。Ｂzは、＾Ｍが正のときに−＾ｚに沿って指向され、＾Ｍが負のときに＋＾ｚに沿って指向される。Ｂzの大きさは、距離の強力な関数であり、そして、フィルムのエッジ部から距離が増大すると、急激に減少する。

磁界の大きさの距離依存性の概要は、ホール・プレート５２０とフィルム５１０との間の分離ｚ0と、フィルム５１０の厚みｄとに依存する。典型的な概要は、静磁気学的に容易に計算され、ｄ＝１３０ｎｍ及びｚ0＝５０ｎｍを典型値として図１２に描かれている。Ｂzの大きさは、フィルム５１０の飽和磁化Ｍｓ（この材料の固有の特性）に直接的に比例しており、フィルム５１０の厚みｄに線形的に比例している。ｄに対する磁界の比例関係は、ｄが１ミクロン或いはそれ以下の程度の限度内において略当てはまる。ｄのより厚い値は実用的ではなく、その理由は、製造の困難性や、ｄが約０．３ミクロンを上回ると、面内磁化異方性が弱まるからである。１ミクロンの小数部程度の厚みは微細加工において通常用いられ、本発明の許容内である。パーマロイの場合、飽和磁化Ｍｓは１０００ｅｍｕ／ｃｍ3に略等しく、ｄ、ｚ0、並びにＭSが上記の値の場合、フィルム５１０のエッジ部中央部における１ミクロン幅の領域の平均磁界Ｂzは１０００Ｏｅである。

概念上、強磁性フィルム５１０は、外部に提供された小さな磁界Ｈxを大きな、局所化された磁界Ｂzへ変換する変換器として動作する。磁界Ｂzの大きさは、ホール・プレート５２０内のキャリヤに対する古典的なホール効果を用いて測定可能である。（図９）センサＳ1５１４及びＳ2５１６の間に生ずるホール電圧ＶHは以下の数式１の線積分によって記載され、ここで、Ｊはバイアス電流密度、Ｂは磁界、ｄｌがこの線積分の単位ベクトルである。

本発明は、磁化がホール・プレート５２０の領域上に均一でないときでさえ、フィルム５１０のエッジ部が上式に与えられると共に図９に示されたような経路に対して充分に整列保持されている限り、実質的なホール電圧が存在し得るということを利用している。実際の実施例（図１０）において、ホール・プローブＳ1 ５１４及びＳ2 ５１６は有限の幅ｗsを有しており、この幅は１ミクロン程度に製作することができる。ホール効果は、ｚ0の小さな値の場合と同等に、ｗsのより小さな値の場合により良好に動作することは、上記分析及び説明から明らかである。こうした場合、ホール電圧は磁界の平均値Ｂavを用いて近似させることができる（数式２）。

Ｂavの値は、そうした平均値がより狭い幅ｗs上で取込まれたならば増大するので（そして、より完全な分析では、より狭い幅ｗ上）、ホール電圧ＶHは寸法が減少された分より大きくなることが判る。言い換えれば、この素子は逆転した倍率を有し、その特性は寸法が減少されれば改良され、これは先行技術に係るホール素子を凌ぐ著しい改良である。

１３０ｎｍ厚のパーマロイ及びｗ_ｓ＝１μｍの場合、１０００Ｏｅであると上記のように概算されるＢavの値を用いれば、ＶHの値を幾つかの材料の場合に概算することができる。典型的なホール移動度μH≒０．９ｍ^２Ｖ^−１ｓｅｃ^−１を有するガリウム砒素の場合、ＶHの値は読み出しバイアス電圧当たりＶH＝０．０６７であると予測される。ホール移動度μH≒０．１７ｍ^２Ｖ^−１ｓｅｃ^−１を有する低ドープｎ型シリコンの場合、ＶHの値は読み出しバイアス電圧当たりＶH＝０．０１３であると予測される。当業者であれば、これらの値は、強磁性体層５１０の厚みを増大すること、より大きな飽和磁化を有する強磁性材（例えば、鉄）を用いること、或いは、他の適切なパラメータを調整すること等によって、増大させることができることが理解されよう。

本発明の更なる変形においては、第二の強磁性フィルム５１０’（不図示）を上記第一のフィルム５１０とは反対のホール・プレート５２０の他方の側に付加させることができ、各フィルムのエッジ部をセンサＳ1及びＳ2の軸に沿って整列させる。そうした素子の製作は幾分複雑である一方、幾つかの環境においては望ましいかもしれない僅かに強力なフリンジ磁界を提供するという長所もある。

上述したように、面内異方性を有する強磁性材は本発明のこうした前後関係からより好ましく、その理由は、より低い保持力を有する傾向があるからである。しかしながら、直交する異方性を有する材料は本発明の幾つかの応用例においては等しく有用であり、その理由は、保磁力が多くの環境において決定的なパラメートではないからである。これらの実施例において、強磁性フィルムは好ましくは小さく（センサＳ1及びＳ2の幅程度）、その配向はそれらセンサ間の経路に沿って一直線上とされる。他の形状及び構造は当業者であれば明らかであろう。

検知される電圧ＶHは、＾Ｍが正のときに正の値となり、＾Ｍが負のときに負の値（同一の大きさを有して）となるバイポーラ（双極性）である。出力は、Ｓ1５１４及びＳ2５１６との相対位置を僅かにオフセット（ずらす）ことによって、例えば０から２ＶHの範囲に及んでバイアスで上げたり下げたりすることができる。更には、バイポーラ出力が望ましくなければ、読み出しは５２２或いは５２４等の任意の好都合なターミナルを基準とする単一センサによって達成可能である。また、ターミナル５２２から５２４へ測定した抵抗変化として、感度の幾分かの損失を伴って達成可能である。

外部磁場を集束すべく強磁性フィルムを取入れた前出のホール素子は［先に挙げたPopovi'cによる素子を参考にしている］は、垂直配置ホール・プレートの相対的に大きな領域上に均質な磁界を送り出すように設計され、強磁性構成要素をホール・プレートの中央領域から遠ざけるように意図的に配置させていた。磁界センサとしての感度を有するこの限定されたものは、その異常な垂直構造のために製造するには高価であり、記憶装置用として或いは論理応用分野で使用するに可能なような記憶効果を何等発揮しなかった。

本発明が利用するものは新しい洞察、即ち、ホール・センサ間の主に線積分路に沿って相当程度の大きさを有する著しいホール電圧が、同質ではなく、局部的な磁界に生じ得ることである。細いセンサ（及び細いホール・プレート）の製造が可能な従来のリソグラフィ術を利用することによって、本発明は相当により大きな感度を有する素子を作り出し［即ち、変換器として分析されるものであり、その素子は＾ｘに沿っての外部磁界Ｈxを＾ｚに沿っての局部磁界ＢZに変換し、比ＢZ／Ｈxを表わす利得は約２５０（或いはそれ以上）であり、これは先行技術に係る素子のそれよりも相当に大きい］、それをより効率的な磁界センサと為している。更には、メモリ要素用に適合する素子を作り出している。

先行技術に係る「磁界センサ」は大きな領域に亙って均質な磁界を提供するように設計された。変換器として分析されると、それは、約１０の利得を伴って、＾ｙに沿っての外部磁界Ｈyを＾ｙに沿っての僅かにより大きな磁界Ｂyに変換する。その素子は伸縮性（スケーラブル）を有せず、それ故に、集積された微細製作素子用として収縮不可能であった。これとは対照的に、本発明での利得（変換器として分析された場合）は、２５０或いはそれ以上、即ち、約２５倍であり、逆の収縮性を有するので、微細製作及び集積応用例には理想的である。

Harbisonによって説明された先行技術に係る素子と比較すると、本発明はより大きな利得を有し、それ故に、より少ない消費電力で済むように相当により小さな振幅の書き込み電流を使用することができる。更に、それは、パーマロイ、鉄、並びにコバルト等の簡素で廉価な材料から製造可能であり、シリコン系の素子技術と互換性がある。

変形ホール効果素子は単一要素として単一要素メモリセル内に用いることができ、複数のセルから成るアレイは、図１３に示されるように、不揮発性のランダム・アクセス・メモリとして製作可能である。適合するホール移動度を有する任意の材料、例えば、ビスマス、ガリウム砒素、或いはドープされたシリコンの薄いフィルム等がホール・プレート用に使用可能である。ビットをセル６１０内に書き込むには、正極性或いは負極性の書き込みパルスを検知導線５１４及び５１６に通すように送ることによって可能であり、それで強磁性フィルム５１０の磁化を正或いは負（例えば、「１」或いは「０」）に配向する。この実施例において、書き込み電流振幅は１ｍＡ（ミリアンペア）程度で可能である。

記憶されたビットは不揮発性であり、リフレッシュする必要がない。後ほど、ターミナル６１２から６１４の間を電流或いは電圧でバイアスし、検知プローブ５１４及び５１６の間に生ずるホール電圧を検知することによって読み出すことができる。この実施例において、正電圧が「１」に対応し、負電圧が「０」に対応する。当業者にはご理解頂けるように、この読み出しプロセスは、導線５１４及び５１６でバイアスして、導線６１２及び６１４間の電圧を検知することによる等の、異なる導線の組合わせを用いることが可能である。唯一の配慮事項は、読み出し電流の大きさは書き込みの大きさよりより小さくすべきことであり、もしそうでなければ、ある種の使用にあたっては破壊的な読み出しの可能性があり、そのビットの再書き込みの必要性が出てくる。

図１３に示されたメモリは充分に積層された不揮発性であり、一般的にはセル当たり２μｍ×２μｍの寸法であり、既に従来のＤＲＡＭの少なくとも２倍の記憶密度を呈する。更に、従来素子とは異なり、本発明での性質は、素子寸法が減少される程に、性能特性がより大きく改善されることを可能とするようなものである。よって、加工術及びリソグラフィ術が改良されれば、ここでの教示に従って構成された素子はサイズにおいて更に一層減少されることが期待される。

図１３に示されるアレイは特別簡素なセルを利用しており、簡単な構造を利用している。複数の書き込みラインから成る別個のアレイを、絶縁層によって素子の残りから分離した状態で図１４に示されるように設けることもできる。この実施例は、書き込みプロセス中の検知ライン５１４及び５１６の高抵抗によって生ずる可能性のある電力損失を避けるため、低電力環境においてはより好ましい可能性がある。こうした構成において、幅が０．６から０．８ミクロン程度である書き込みライン導線６１６を通じて正極性或いは負極性の書き込みパルスを送ることによって、ビットをセル６１０に書き込むことができる。読み出し操作は上述したものと同一である。

強磁性体ゲート型ＦＥＴ
ホール・プレートはＦＥＴの導電チャネルとして製作され、且つ、強磁性フィルムがそのチャネル・ゲート内或いはその近辺に取込まれると、その素子は強磁性体ゲート型ＦＥＴとして動作する（以下に詳細に説明）。書き込み及び読み出し機能は変形ホール・プレートを用いた場合のように実行されるが、この場合、素子はゲート電圧によって決定される２つの追加的状態を有し、「オン」状態において、チャネルのコンダクタンスは高く、「オフ」状態において、そのコンダクタンスは無視し得る程に小さい。こうして、この強磁性体ゲート型ＦＥＴは、通常、「オフ」状態の無限のインピーダンスによって複数素子から成るアレイから孤立させられている。記憶されたビットは、ゲートへ電圧パルスを送り、チャネルのコンダクタンスを上昇し、ＦＥＴを「オン」状態へ設定し、それから、この素子上のホール・センサ・プローブを横切って生ずる電圧を検知することによって読み出される。

図１５の概略図は、ゲート型ＦＥＴ（例えば、エンハンスメント・モード素子）を表わし、その導電チャネルがホール・プレートとして機能し、該ＦＥＴのゲート６６０における強磁性体層に電磁誘導的に結合された書き込みライン６６４を有している。電流（或いは電圧）バイアスがこのＦＥＴの（典型的には）ソース６５２からドレイン６５４へ提供され、２つの追加的なターミナル６５６及び６５８がホール電圧を検知するためにチャネル６６２に付加されている。

図１８に見られるように、強磁性フィルム５１０をゲート６６０の一部として、或いは代替的に別個の層として、一体的に含ませることができる。このＦＥＴにおけるチャネル６６２のコンダクタンスは、ゲート６６０に印加される制御電圧ＶGによって決定され、コンダクタンスをゼロに接近させるか（「オフ」）、或いは、相対的に高くする（「オン」）ように制御する。書き込みライン６６４は強磁性フィルム５１０に隣接した状態で配置されているので、正の電流パルスＩwをワイヤ６６４を通すように駆動することは正の＾ｘに沿って＾Ｍを配向させ（これ以降、「＋」方向、或いは同等な「上方」と呼称する）、負の電流パルス−Ｉwをワイヤ６６４を通すように駆動することは負の＾ｘに沿って＾Ｍを配向させる（これ以降、「−」方向、或いは同等な「下方」と呼称する）。

メモリセルとしての本素子の使用を例示する好適実施例は図１６に概略的に示されている。ドレイン６５４が電圧ＶDDによってバイアスされ、ソース６５２が接地されている。ホール検知ラインの一方（６５６）が接地され（例えば、別個に接地）、出力電圧Ｖoutが（この接地に対して）他方のホール検知ライン６５８で測定される。もしフィルム５１０の磁化状態が＋方向或いは上方（＋＾Ｍ）に配向されていれば、この２状態素子は正のデータ値（「１」）を記憶するものとして説明可能であり、同様にして、＾Ｍが−方向或いは下方（−＾Ｍ）に配向されていれば、記憶された状態は負のデータ値（「０」）である。

データ値（ビット）の素子への書き込みは、上述した＾Ｍの＋或いは−の何れかへの配向のための書き込み動作と同じように、上方に被せられた書き込みライン６６４内の電流パルスからの磁界を用いることによって行われる［再度、図１７及び図１８を参照のこと］。記憶されたデータ・ビットは不揮発性であり、複数要素のアレイ形態となった他の要素から分離されており、その理由は、ゲート電圧が印加されない際の「オフ」状態における略ゼロのコンダクタンス（無限のインピーダンス）（例えば、エンハンスメント・モードのＦＥＴ）と、適切な電圧がゲート６６０に印加された際の「オン」状態における高いコンダクタンスとの２つの設定可能な状態を、チャネル６６２のコンダクタンスをも有するからである。記憶されたビットの読み出しは、ゲート６６０に制御電圧パルス６７０を送り、チャネル６６２のコンダクタンスを上昇させ、そして、ドレインに電圧ＶDDでバイアスする一方で、ＦＥＴを「オン」状態に設定することによって行われる。次いで、出力電圧Ｖoutは素子内に記憶されたビットの値、即ち正或いは負のデータ値（「１」或いは「０」）の何れが存在するかを決定すべく検知可能である。

強磁性体ゲート型ＦＥＴの好適実施例の断面図が図１８に示されており、強磁性体層５１０がエンハンスメント・モードのｎ型チャネルＦＥＴ内に取込まれている。典型的なＭＯＳＦＥＴ構造におけるソース６５２からドレイン６５４までのチャネル６６２の長さは１ミクロン程度である。薄い絶縁体６８０はゲート６６０をチャネル６６２から分離している。上述したように、強磁性体層５１０はゲートの一部として取入れ可能、或いは分離した状態で製作可能である。ホール・センサ・プローブ６５６及び６５８は、典型的なソース６５２及びドレイン６５４の製作用のものと同様なプロセスによるドープされたシリコンを用いて、チャネル６６２の縁部に製作することができる。これらプローブのチャネル６６２の長さ方向に沿った位置ｙは、最大信号用に最適化させることが可能である。

書き込みライン６６４（或いは、もし１つのアレイとして用いられるのであれば、複数本の書き込みライン）は、この素子から薄い絶縁層６８２によって電気的に絶縁されている。この状態は、書き込みライン６６４、絶縁層６８２、ゲート６６０、強磁性体層５１０、並びに導電チャネル６６２上方の絶縁層６８０に関しての分解図（図１７）において示されている。例えば、書き込み電流用の導電路がゲート６６０の全て或いは一部を横切るような代替的な形状や配置関係は、当業者には明らかであろう。

典型的なＭＯＳＦＥＴは、μH≒０．０６ｍ^２Ｖ^−１ｓｅｃ^−１のホール移動度を有するので、上記実施例における読み出し電圧の大きさは、約ＶH＝０．０２Ｖである（ＶG＝１０Ｖ及びＶT＝０．５５Ｖの際）。結果としての信号雑音比（Ｓ／Ｎ比）は、ＤＲＡＭや競合する不揮発性メモリ技術のそれより優れている。

この素子は、例えば記憶ヘッド内における等の、磁界センサとしても使用可能である。留意することは、読み出し電圧が、強磁性体の種類や厚み等のパラメータを変更することによって増大可能であることである。例えば、鉄フィルムはパーマロイの飽和磁化の約２倍であり、パーマロイの代りに鉄を用いることで読み出し電圧が倍増される。

多数の強磁性体ゲート型ＦＥＴメモリセルを図１９に示されるような１つのアレイを形成するように製造することができる。各要素は、もしそれがアドレス指定されていなければ、アレイから電気的に絶縁されており、該アレイ内の全ての要素は同一の検知回路７００を共有している。ビットの要素７１０への書き込みは、適切な書き込みパルスを書き込みライン６６４に通じるように送ることによって行われる。そのビットの読み出しは、電圧パルスＶGをゲート６６０へ送る一方、バイアスＶDD７１２を印加することによって行われる。要素７１０だけからのホール電圧が検知ライン６５６及び６５８を横切るように生じて、読み出しのために検知回路７００へ伝達される。

この横方向のホール電圧ＶHを生ずるローレンツ力もまた、チャネルの抵抗Ｒxxに対する影響を有しており、該Ｒxxはソースからドレインへの電流の流れ方向に沿って測定され、磁気抵抗と呼称される。磁化＋／−＾Ｍの２つの状態による、抵抗差δＲxxは、ホール抵抗Ｒxyよりも小さい（ここで、Ｒxyは、ＶH＝Ｉ・Ｒxyの関係によって定義される）。こうして、素子の状態は磁気抵抗の効果を用いることによっても同様に検知可能である一方、ホール電圧の読み出しはこの素子状態のより鋭敏な決定を提供する。当業界に精通している人々には明らかであることは、ホール抵抗Ｒxyを検知するに２つのセンサを用いることは好ましいかもしれないが、必須ではないことである。単一のセンサを、例えば、任意の接地と共に用いることが可能である。

強磁性体ゲート型ホール・プレートは、そのメモリセルが単一要素を有しているので記憶密度がより大きいため、ＤＲＡＭよりも進歩したものである。また、優れたＳ／Ｎ比を有すると共に、不揮発性メモリであるので、そのアレイは実質的により少ない電力で済む。強磁性ゲート型ホール・プレートは、そのセルがよい簡素であり、記憶密度がより大きく、Ｓ／Ｎ比が優れ、アレイとの絶縁がより効率的であるので、他の不揮発性技術のものを凌ぐ改良型である。強磁性体ゲート型ホール・プレートは、ＤＲＡＭと同一の構造構成を共有すると共に、アレイからの絶縁が優れているため、変形ホール・プレートとは異なる。

論理ゲートとしての強磁性体ゲート型ＦＥＴ
ブール論理処理もまたこの強磁性体ゲート型ＦＥＴを用いて実行可能である。例えば、２つの論理データ値を有する論理入力は、データ・ワイヤ上の２つの異なる電流レベルによって表わすことができる。この論理入力（「１」或いは「０」に対応する特定の電流レベルを有する）は、第二の論理入力（また、「１」或いは「０」の何れかに対応する特定の電流レベルを有する）と組合わせることができ、次いでこれら入力の電流レベルの組合わせ合計をＦＥＴの強磁性体層と磁気的に結合された書き込みラインに付与させることができる。これら論理入力の合計は書き込みラインにおける書き込み電流パルスを構成し、対応する磁界は強磁性体層の磁化状態＾Ｍに対して電磁誘導的に作用する。強磁性体層の配向＾Ｍの状態、そしてそれ故の入力の特定の組合わせに応じて、書き込み電流パルスの磁界はこの磁化を変えることができ、従って強磁性体層内の新たな磁化配向の形態として論理演算の結果を「記憶」する。また、本発明の説明に必須ではないが、磁気スピン・トランジスタのブール論理処理に関連して使用可能な構造及び回路に関する更なる詳細は、前述した米国出願連番第08/425,884号及び第08/493,815号に見出すことができる。

当業者にはご理解頂けるように、本発明の原理はｎ入力型論理ＡＮＤゲート又は同等な論理プロセッサを作り出すべく拡張させることができる。例えば、論理処理装置を、ＦＥＴドレインの磁化状態にｎ個の配向容易軸が与えられて、ｎ個全ての入力が高電流レベルとなったときだけその磁化状態が変更され得るように設定すべく実装させることができ、そうしてＦＥＴ強磁性体層の配向を変化させる充分高い磁界を発生するようにする。他のブール処理に適合する他の構成は当業者であれば容易に理解されるであろう。

一般的なｎ゜状態素子（或いはここでの議論における２ー状態素子）の結果は、ブール関数データ値として自動的に記憶され、任意時に読み出し可能である。この様にして、強磁性体ゲート型ＦＥＴはメモリ能力を有した論理ゲートとして機能することができる。もし読み出し操作がその結果（「０」或いは「１」、ハイ或いはロー）を他の操作のために他のゲートへ伝達させることが可能であれば、これらゲートは相互に連係して組合わせタスクのディジタル処理を実行することができる。適切な読み出し技術の一例は、図２０に表わされている。読み出し回路７５０は出力をＣＭＯＳレベル（ハイ或いはロー）まで増幅するために、それをＣＭＯＳ（或いは，ＴＴＬ等の適切な回路用）論理に統合させることができる。代替的には、出力は他の強磁性体ゲートＦＥＴの書き込みラインへ送出させることができる。図２０の例は、ｎ型チャネルのエンハンスメント・モード強磁性体ゲート型ＦＥＴの場合に当てはめている。強磁性体ゲート型ＦＥＴ７６０は、「オン」状態において２つのホール電圧＋／−ＶHを有する。典型的なＭＯＳＦＥＴ素子において、ＶHは、電圧ＶDD＝１５ボルトでバイアスされた際、値ＶH＝＋／−０．５ボルトを一般に有し得る。読み出し回路７５０において、ＦＥＴ Ｑ1７７２はｎ型チャネルのエンハンスメント・モードＦＥＴであり、その本体は接地されてバイアスされている（Ｖ1＝０）。ＦＥＴ Ｑ2７７４はｐ型チャネルのエンハンスメント・モードＦＥＴであり、その本体は接地でバイアスされている（Ｖ2＝０）。より一般的には、ＦＥＴＱ1７７２及びＱ2７７４の本体は可変電圧Ｖ1及びＶ2でバイアスさせることができる。ｎ個の別個の磁化状態を具備する強磁性体層が使用される一般的な場合、読み出し可能なｎ個の可能性のある電圧状態がある。ＦＥＴＱ1７７２及びＱ2７７４の本体の適切な電圧値でのバイアスは、ｎ個状態型の強磁性体ゲート型ＦＥＴのｎ個の可能性あるデータ値の識別が可能である。

図２０のバイナリの場合、ＶHがハイ（０．５ボルト）のとき、Ｑ1７７２は「オン」となり、Ｑ2７７４は「オフ」となり、出力は制限されたハイ（ＶDD）となる。ＶHがロー（−０．５ボルト）のとき、Ｑ1７７２は「オフ」となり、Ｑ2７７４は「オン」となり、出力は制限されたロー（接地）となる。読み出しの結果として、出力電圧値はＣＭＯＳレベル（ＶDD及び接地）にリセットされる。図２０の各要素を単一ゲートとして取り扱うと、構成要素の数は３であり、典型的なＣＭＯＳゲートのサイズのたった半分であり、論理ゲートの記憶密度は増大され得る。結果を記憶するために追加的なメモリ要素が何等要求されないので、記憶密度の付加的な増大が達成可能である。更には、単一の読み出しセルを幾つかの強磁性体ゲート型ＦＥＴと関連させることが可能である。その後者の各々はプログラムされたブール処理を実行でき、その結果は記憶され、要望に応じて、任意のシーケンスで呼出し可能である。図２０に示された読み出し回路は幾つかの可能性ある回路の内のほんの一例である。

本発明は好適実施例の観点から記載されたが、本発明の教示から逸脱することなく、数多くの変更及び修正をそうした実施例に為し得ることが当業者にはご理解頂けよう。例えば、ここでは図示されず且つ議論されずであるものの、半導体メモリ・アレイに共通して関連される追加的な周辺的及び支援的な回路（デコーダ、バッファ、ラッチ、等化、プレチャージ等々）が本発明用に容易に適合され得ることが当業者には明らかであろう。更に、好適実施例はエンハンスメント・モードＦＥＴをもって示される一方、他の能動的素子（空乏モード、ｐ型チャネル等々）が、本発明の教示を含むべく公知の技術を用いて製造可能である。

更には、軽くドープされたソース／ドレイン、垂直配列等々を含む他の適合するＦＥＴ配向及び形状が本発明によって使用可能である。

また、素子を積層状態で、即ち多重的レベル構成で本発明のメモリセル或いは論理ゲートを有する等の積層状態で構築可能であることが当業者には明らかであろう。こうしたことは、単に、適切な従来の相互接続回路及び周辺支援回路を伴って、そうした多レベルの間に受動的素子或いは同様絶縁層を追加することによって達成可能である。従って、このようにして構成された素子は先行技術を凌ぐより著しい統合性の長所を有することができる。

従って、全てのそうした変更や等価的な修正は、特許請求の範囲によって規定される本発明の範囲及び精神の内に含まれるように意図されている。

図１は、スピン偏極電子を用いている先行技術に係る「スピン・インジェクション」トランジスタの概略上面図である。 図２は、強磁性フィルム及び磁気トランジスタを用いている先行技術に係る磁界センサの概略構成図である。 磁気トランジスタの電流担持領域における磁界分布を示す、図２の素子の断面図である。 半導体基板と、フィルム面に対して垂直方向に磁気的異方性を有する強磁性フィルムとを用いている先行技術に係るメモリセルの概略構成図及び断面図である。 従来の半導体電界効果トランジスタ（ＦＥＴ）を含む論理ＡＮＤゲート・セルの回路図及びそれに付随する真理表である。 本発明に教示に従って構成された変形ホール・プレートの概略上面図であり、その一般構造をその中に確認している。 従来のホール・プレートの斜視図である。 従来のホール・プレートの斜視図である。 図６に示された変形ホール・プレートの斜視図であり、強磁性体層、ホール・プレート、並びにこの素子に生ずる磁界の間における空間的な関係を示す。 図６に示された変形ホール・プレートの更なる上面図である。 一律の縮尺に従わずに描かれた上記のものと同一の変形ホール・プレートの更なる断面図であり、この素子に使用された強磁性体層が、この層の磁化が＾ｘに沿って正方向に配向されたときにこの層の端部に生ずる磁界と共に図示されている。 図１１に示された磁界Ｂの直交方向成分ＢZの大きさの分布の典型的な概略図である。 本発明の更なる実施例の上面図であり、単一メモリセルとして動作する変形ホール効果素子を有するメモリ・アレイを含み、それらセルへの書き込みがホール・プレートの検知導線を用いて実行されている。 本発明の更なる実施例の上面図であり、単一メモリセルとして動作する変形ホール効果素子を有するメモリ・アレイを含み、それらセルへの書き込みが追加的な書き込み導線を用いて実行されている。 本発明の更なる実施例の概略断面図であり、従来のＦＥＴが組込まれた変形ホール・プレートを含む強磁性体ゲート型ＦＥＴを含む。 本発明の更なる実施例の概略断面図であり、メモリセルとして動作する強磁性体ゲート型ＦＥＴと、このセルにビットを書込むための電磁誘導的に結合された書き込みラインとを含む。 強磁性体ゲート型ＦＥＴのゲート内に或いはその近くに取入れられた強磁性体層に電磁誘導的に結合するために用いられた書き込みラインの分解図である。 本発明の強磁性体ゲート型ＦＥＴの１つの好ましい実装の斜視図である。 本発明の更なる実施例の概略図であり、多数の強磁性体ゲート型ＦＥＴがメモリセルとして使用され、単一セル内に記憶されたデータ・ビットの読み出し用の検知回路と組合わせられたメモリ・アレイを形成するように配列されている。 本発明の更なる実施例の概略構成図であり、論理ゲートとして使用されている強磁性体ゲート型ＦＥＴと、それと共に使用可能な読み出し回路とを含む。

符号の説明

５１０ 強磁性体層（フィルム）
５２０ 変形ホール・プレート
５１４，５１６ 検知ターミナル
５２２，５２４ バイアス・ターミナル
Ｂ フリンジ磁界
Ｈ （書き込み）磁界

Claims (30)

1. 導電性フィルム層と、
   制御可能な磁化配向を有すると共に、前記導電性フィルムの第一の上面の第一の部分を覆うが第二の部分を覆っていない強磁性体層であり、当該強磁性体層のエッジ部によって前記導電性フィルムの第一の上面に対する垂直成分を含むフリンジ磁界を発生させる第一の強磁性体層と、
   制御可能な磁化配向を有すると共に、前記第一の上面と反対側の第二の上面の第三の部分を覆うが第四の部分を覆っていない強磁性体層であり、当該強磁性体層のエッジ部によって前記導電性フィルムの第二の上面に対する垂直成分を含むフリンジ磁界を発生させる第二の強磁性体層とを備え、
   電気信号が、前記導電性フィルム層内の電流に作用する前記フリンジ磁界に応答して生じ得ることから成る、改良されたホール効果素子。
2. 前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを備え、前記電気信号が、前記第一センサと前記第二センサを通る軸線と直交する方向に沿って生ずる電圧である、請求項１に記載のホール効果素子。
3. 前記導電性フィルム層と、前記第一および第二の強磁性体層とは絶縁層によって分離されている、請求項１に記載のホール効果素子。
4. 前記電流が、前記導電性フィルム層の第三のエッジ部に結合された第一バイアス・ターミナルと、前記第三のエッジ部とは反対側である前記導電性フィルム層の第四のエッジ部に結合された第二バイアス・ターミナルとの間を流れる、請求項１に記載のホール効果素子。
5. 前記第一および第二の強磁性体層における磁化配向を構成するための書き込みラインを更に備える、請求項１に記載のホール効果素子。
6. 前記第一および第二の強磁性体層が、磁気的に記憶されたデータによって生ずる磁界に結合されており、発生した前記電気信号が前記データの値に関連されており、前記素子が磁界センサとして動作する、請求項１に記載のホール効果素子。
7. 前記第一および第二の強磁性体層が、前記電気信号に略直交すると共に前記第一及び第二センサをつなぐ前記軸線に略平行する容易磁化軸を有する、請求項２に記載のホール効果素子。
8. 導電性フィルム層と、
   記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、二つの状態を有するとともに前記導電性フィルム層の第一の上面に対する法線成分を含むフリンジ磁界をエッジ部によって発生するように、前記導電性フィルム層の第一の上面の一部を覆う第一の強磁性体層と、
   記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、二つの状態を有するとともに前記導電性フィルム層の第一の上面と反対側の第二の上面に対する法線成分を含むフリンジ磁界をエッジ部によって発生するように、前記導電性フィルム層の第二の上面の一部を覆う第二の強磁性体層とを備え、
   前記導電性フィルム層に流れる電流に作用する前記フリンジ磁界の状態に応じて、前記データ項目の異なる二つの値に対応する二つの異なる電気信号を発生するようにしたことを特徴とする、メモリ装置。
9. 前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを更に備え、前記二つの異なる電気信号が、前記第一センサと前記第二センサとを通る軸線と直交する方向に沿って生ずる電圧である、請求項８に記載のメモリ装置。
10. 前記二つの異なる電気信号は、前記データ項目の異なる二つの値の第一の値が前記メモリ装置に記憶されている場合に発生される第一の電圧出力信号と、前記データ項目の異なる二つの値の第二の値が前記メモリ装置に記憶されている場合に発生される第二の電圧出力信号で構成される、請求項９に記載のメモリ装置。
11. 前記メモリ装置の二つの電気信号を基準値と比較して、メモリ装置に記憶されたデータ項目の値を判定する検出回路を有している、請求項１０に記載のメモリ装置。
12. 前記電流は、導電性フィルム層の第三のエッジ部に結合された第一のバイアス端子と、前記第三のエッジ部に対向する第四のエッジ部に結合された第二のバイアス端子の間に流れる読み出し電流である、請求項８に記載のメモリ装置。
13. 前記第一および第二の強磁性体層内の二つの制御可能な磁化配向状態を規定する配線を有している、請求項８に記載のメモリ装置。
14. 前記第一および第二の強磁性体層が、前記電気信号に略直交すると共に前記第一及び第二センサを通る前記軸線に略平行する容易磁化軸を有する、請求項２に記載のメモリ装置。
15. 前記第一および第二の強磁性体層の磁化配向は、
    （ｉ）第一の振幅の書き込み電流に応じて第一の状態となるとともに、第一の書き込む磁界に関連づけられ、
    （ｉｉ）第二の振幅の書き込み電流に応じて第二の状態となるとともに、第二の書き込む磁界に関連づけられる、請求項８に記載のメモリ装置。
16. 前記第一および第二の強磁性体層の磁化配向は、前記第一および第二の強磁性体層に他方の状態が設定されるまで、一方の状態に保持される、請求項１５に記載のメモリ装置。
17. 複数のメモリ装置が結合され、メモリ配列を構成する、請求項８に記載のメモリ装置。
18. 前記第一および第二の強磁性体層は、１３０ｎｍの層厚を持った鉄、コバルトまたはパーマロイの薄膜であり、前記導電性フィルム層は、１ミクロン幅のガリウム−砒素プレートであり、二つの層は層厚５０ｎｍの酸化物絶縁層により分離されている、請求項８に記載のメモリ装置。
19. 一乃至複数の入力信号と出力信号の結合に関連する論理関数を実行するための論理装置であって、
    導電性フィルム層と、
    記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、二つの状態を有するとともに前記導電性フィルム層の第一の上面に対する法線成分を含むフリンジ磁界をエッジ部によって発生するように、前記導電性フィルム層の第一の上面の一部を覆う第一の強磁性体層と、
    記憶するデータ項目の異なる二つの値に対応して少なくとも二つの制御可能で安定な磁化配向を有し、二つの状態を有するとともに前記導電性フィルム層の第一の上面と反対側の第二の上面に対する法線成分を含むフリンジ磁界をエッジ部によって発生するように、前記導電性フィルム層の第二の上面の一部を覆う第二の強磁性体層と、
    前記第一および第二の強磁性体層と、導線上の第一及び第二の電流値の一方の電流値を持つ入力データ信号によって発生される磁界と誘電結合する書き込み線とを備え、
    導電性フィルム層に流れる電流に作用する前記フリンジ磁界に応じて電気出力信号が発生され、該電気出力信号が、前記入力データ信号及び前記論理関数に関連している、論理装置。
20. 前記電気出力信号は、前記第一および第二の強磁性体層の磁化配向の状態が、前記論理関数に関連した前記入力データ信号の第一の組み合わせに対応する磁界により反転された時に第一の値を有し、前記第一および第二の強磁性体層の磁化配向の状態が、前記論理関数に関連した前記入力データ信号の第二の組み合わせに対応する磁界により反転されない時に第二の値を有している、請求項１９に記載の論理装置。
21. 前記第一および第二の強磁性体層の磁化配向は、前記論理装置において実行される論理関数の結果に対応しており、この結果は、後続の入力信号の組み合わせによって磁化配向状態が反転される間で、論理装置内に記憶される、請求項１９に記載の論理装置。
22. 前記第一および第二の強磁性体層の磁化状態は、前記論理装置によって実行される論理関数に基づいて初期状態に設定される、請求項２１に記載の論理装置。
23. 前記導電性フィルム層の第一のエッジ部に結合された第一センサと、前記第一のエッジ部とは反対側である前記導電性フィルム層の第二のエッジ部に結合された第二センサとを更に備え、前記二つの異なる電気信号が、前記第一センサと前記第二センサとを通る軸線と直交する方向に沿って生ずる電圧である、請求項２２に記載の論理装置。
24. メモリ装置の二つの電気信号を基準値と比較して、前記メモリ装置に記憶されたデータ項目の値を判定する検出回路を有している、請求項２１に記載の論理装置。
25. 前記電流は、導電性フィルム層の第三のエッジ部に結合された第一のバイアス端子と、前記第三のエッジ部に対向する第四のエッジ部に結合された第二のバイアス端子の間に流れる読み出し電流である、請求項１９に記載の論理装置。
26. 前記第一および第二の強磁性体層が、前記電気信号に略直交すると共に前記第一及び第二センサを通る前記軸線に略平行する容易磁化軸を有する、請求項２３に記載の論理装置。
27. 前記論理装置は、ＯＲゲート、ＮＯＲゲート、ＮＯＴゲート、ＮＡＮＤゲート又はＡＮＤゲートの一つの所定の論理関数を実行するように構成され、前記所定の論理関数は、磁化配向の初期の構成及び各入力データ信号に関連する振幅に基づいて所定の論理関数に基づいていることを特徴とする、請求項１９に記載の論理装置。
28. 複数の論理装置が結合されて論理ゲート配列を形成しており、入力信号は一乃至複数の論理装置からの出力信号である、請求項２０に記載の論理装置。
29. 所定のシーケンス中において、前記論理ゲート配列に記憶された論理関数の結果を読み出す読み出し回路を有している、請求項２８に記載の論理装置。
30. 後段の半導体回路によって使用可能な許容可能な論理レベルに論理装置の出力を変換するレベルシフタ回路を有している、請求項２７に記載の論理装置。

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