JP5092860B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置およびその製造方法に関するものである。

モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。

このようなＨＶＩＣとして、特許文献１に開示されているものがある。具体的には、この特許公報１では、ＨＶＩＣを１チップにレイアウトすることにより、２チップ以上のＩＣを１つに実装したマルチチップにてＨＶＩＣを構成する場合と比較して、チップ小型化が図れるようにしている。
特開２００６−１４８０５８号公報

しかしながら、特許文献１に開示されているようにＨＶＩＣを１チップにレイアウトすると、チップ自体の面積が大きくなり、結果的に実装後の装置のサイズが大型化してしまうという問題がある。また、ウェハとしてＳＯＩ（Silicon on insulator）基板を用いなければならず、結果的にチップコストが高くなるという問題がある。

本発明は上記点に鑑みて、ＨＶＩＣを構成する半導体装置において、チップ面積を小さくでき、かつ、ＳＯＩ基板を用いなくてもよい構造を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、高電位基準回路部（ＨＶ）が備えられる単層の半導体層にて構成された第１の基板（１）と、第１の基板（１）とは別チップであって、低電位基準回路部（ＬＶ）が備えられる単層の半導体層にて構成された第２の基板（２）と、を備え、第１の基板（１）には、高電位基準回路部（ＨＶ）が形成される素子領域（１３〜１５）と、該素子領域（１３〜１５）を囲み、かつ、該素子領域（１３〜１５）とその外部とを絶縁分離する外周トレンチ（１６）とが備えられていると共に、該第１の基板（１）のうち外周トレンチ（１６）よりも外側の領域（１７）に信号伝達用素子（３１）の少なくとも一部が備えられており、第２の基板（２）には、低電位基準回路部（ＬＶ）が形成される素子領域（２３〜２５）と、該素子領域（２３〜２５）を囲み、かつ、該素子領域（２３〜２５）とその外部とを絶縁分離する外周トレンチ（２６）とが備えられていると共に、該第２の基板（２）のうち外周トレンチ（２６）よりも外側の領域（２７）に信号伝達用素子（３１）の少なくとも一部が備えられており、第１の基板（１）と第２の基板（２）は、高電位基準回路部（ＨＶ）や低電位基準回路部（ＬＶ）が形成された表面側に対して反対側となる裏面同士が、外周領域（１７）に配置された接合部材（３０、３４）を介して接合させることで一体化されていることを特徴としている。

このように構成された半導体装置では、高電位基準回路部（ＨＶ）と低電位基準回路部（ＬＶ）とを第１、第２の基板（１、２）という別々の基板に形成し、これらを互いに貼り合せることで一体化している。このため、２チップ分を１チップ分の面積に抑えることが可能となり、ＨＶＩＣを構成する半導体装置のチップ面積を小さくすることが可能となる。

例えば、請求項２に記載したように、接合部材を絶縁膜（３０）とし、信号伝達用素子（３１）として、絶縁膜（３０）を挟んで第１の基板（１）における外側の領域（１７）と第２の基板（２）における外側の領域（２７）とにより構成されるキャパシタを備えることができる。

また、請求項３に記載したように、信号伝達用素子（３１）を縦型の半導体素子とすることにより、第１の基板（１）の裏面のうち外側の領域（１７）に配置された金属層（３３）を通じて電流を流すと共に、第２の基板（２）の裏面のうち外側の領域（２７）に配置された金属層（３３）を通じて電流を流すように構成し、かつ、接合部材を導電性接着剤（３４）とし、第１の基板（１）における外側の領域（１７）に備えられた金属層（３３）と第２の基板（２）における外側の領域（２７）に備えられた金属層（３３）とを電気的に接合することができる。

上記のような半導体装置は、例えば請求項４に記載した製造方法により製造できる。具体的には、バルク基板もしくはエピ基板にて構成される半導体ウェハを用意する第１工程と、半導体ウェハの表面から所定深さのトレンチ（１０、２０）を形成すると共に、該トレンチ（１０、２０）内を絶縁膜（１１、２１）にて埋め込むことにより素子分離を行う素子分離用トレンチ（１２、２２）を形成すると共に、素子分離される素子領域（１３〜１５）を囲む外周トレンチ（１６、２６）を形成することで、該外周トレンチ（１６、２６）よりも外側の領域（１７、２７）を素子領域（１３〜１５）と分離する第２工程と、素子領域（１３〜１５）に対して、高電位基準回路部（ＨＶ）もしくは低電位基準回路部（ＬＶ）を構成する回路素子を形成する第３工程と、回路素子を形成した後の半導体ウェハを裏面から素子分離用トレンチ（１２、２２）および外周トレンチ（１６、２６）が露出するように研削する第４工程と、研削後の半導体ウェハをチップ単位に分割する第５工程と、第１〜第５工程を１つの半導体ウェハもしくは２つの半導体ウェハに対して行うことにより、高電位基準回路部（ＨＶ）が形成された第１の基板（１）および低電位基準回路部（ＬＶ）が形成された第２の基板（２）を形成する第６工程と、第１の基板（１）と第２の基板（２）とを、高電位基準回路部（ＨＶ）や低電位基準回路部（ＬＶ）が形成された表面側に対して反対側となる裏面同士で、該第１、第２の基板（２）における外側の領域（１７、２７）に接合部材（３０、３４）を配置することにより接合する第７工程と、を含んだ製造方法にて、上記した半導体装置を製造することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。また、図２（ａ）、（ｂ）は、それぞれ、図１に示す半導体装置を上面側から見た時のレイアウト図と、裏面側から見た時のレイアウト図である。なお、図１は、図２（ａ）、（ｂ）のＡ−Ａ断面に相当する図である。

以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図１の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。

図１に示すように、本実施形態にかかる半導体装置は、共に単層の半導体層にて構成された第１の基板１と第２の基板２を貼り合せることにより構成されている。これら第１、第２の基板１、２は、例えばｎ型シリコンにて構成されており、ｎ型シリコンに各種素子が形成された構成とされている。

第１の基板１は、高電位（後述する第１の電によりも高電位である第２の電位）が印加される回路素子が形成された高電位基準回路部ＨＶを構成するための基板として用いられる。第１の基板１には、第１の基板１の表裏を貫通するように形成されたトレンチ１０およびトレンチ１０内に配置された側壁酸化膜およびＰｏｌｙ−Ｓｉなどで構成された絶縁膜１１による素子分離用トレンチ１２が形成されており、図２（ａ）に示されるように素子分離用トレンチ１２によって複数の素子領域１３〜１５に分離されている。複数の素子領域１３〜１５には、高電位基準回路部ＨＶを構成する各種素子が形成され、例えば素子領域１３には高耐圧ＬＤＭＯＳ、素子領域１４にはＣＭＯＳ、素子領域１５にはバイポーラトランジスタが形成される。なお、ここでは高電位基準回路部ＨＶを構成する各種素子の一例を挙げたが、これら以外の素子を形成することもできる。

一方、第２の基板２は、低電位（第１の電位）が印加される回路素子が形成された低電位基準回路部ＬＶを構成するための基板として用いられる。第２の基板２には、第２の基板２の表裏を貫通するように形成されたトレンチ２０およびトレンチ２０内に配置された側壁酸化膜およびＰｏｌｙ−Ｓｉなどで構成された絶縁膜２１による素子分離用トレンチ２２が形成されており、図２（ｂ）に示されるように素子分離用トレンチ２２によって複数の素子領域２３〜２５に分離されている。複数の素子領域２３〜２５には、低電位基準回路部ＬＶを構成する各種素子が形成され、例えば素子領域２３には高耐圧ＬＤＭＯＳ、素子領域２４にはＣＭＯＳ、素子領域２５にはバイポーラトランジスタが形成される。なお、ここでは低電位基準回路部ＬＶを構成する各種素子の一例を挙げたが、これら以外の素子を形成することもできる。

また、第１、第２の基板１、２に形成された素子分離用トレンチ１２、２２を囲むように、外周トレンチ１６、２６が形成されている。外周トレンチ１６、２６も素子分離用トレンチ１２、２２と同様の構成とされている。この外周トレンチ１６、２６よりも外側の領域１７、２７において、第１、第２の基板１、２が接合部材に相当する絶縁膜３０を介して裏面同士（各種素子が形成された表面と反対側の面同士）で貼り合わされている。この貼り合せは、例えば第１の基板１と第２の基板２のそれぞれに絶縁膜３０として酸化膜を形成しておき、酸化膜同士を接合することにって行われている。

このように第１、第２の基板１、２における外周トレンチ１６、２６よりも外側の領域に、絶縁膜３０を挟み込むように配置されたｎ型シリコンによるキャパシタにて構成される信号伝達用素子３１が構成されている。すなわち、第１の基板１と第２の基板２にそれぞれキャパシタの一部が備えられ、第１、第２の基板１、２が貼り合わされたことでキャパシタが構成されている。この信号伝達用素子３１を構成するキャパシタは、高電位基準回路部ＨＶと低電位基準回路部ＬＶとのレベルシフトの際の信号伝達を行うために用いられる。すなわち、立ち上がりが急峻な信号（例えば小信号）を低電位基準回路部ＬＶ側から入力することにより、信号伝達用素子３１を構成するキャパシタを通過して高電位基準回路部ＨＶに信号伝達が行われるようにしている。

そして、このように第１、第２の基板１、２を貼り合せた構造において、絶縁膜３０を外周トレンチ１６、２６よりも外側にだけ配置することで、第１の基板１のうち高電位基準回路部ＨＶが形成された領域と第２の基板２のうち低電位基準回路部ＬＶが形成された領域との間に間隙３２が形成されるようにしている。この間隙３２内は空気であっても構わないが、高電位基準回路部ＨＶで使用される高電圧が低電位基準回路部ＬＶに影響を与えないようにするために、低誘電率であることが望ましく、本実施形態では真空としている。

以上のようにして本実施形態にかかる半導体装置が構成されている。このように構成された半導体装置では、高電位基準回路部ＨＶと低電位基準回路部ＬＶとを第１、第２の基板１、２という別々の基板に形成し、これらを互いに貼り合せることで一体化している。このため、２チップ分を１チップ分の面積に抑えることが可能となり、ＨＶＩＣを構成する半導体装置のチップ面積を小さくすることが可能となる。

続いて、上記のように構成された本実施形態にかかる半導体装置の製造方法について、図３を参照して説明する。

図３は、図１に示す半導体装置の製造工程を示した断面図である。まず、図３（ａ）に示すように、第１の基板１や第２の基板２を形成するためのｎ型シリコンなどで構成された半導体ウェハを用意する。このとき用意する半導体ウェハとしては、シリコンインゴットを切り出して作製したバルク基板であっても良いし、バルク基板上にｎ型シリコン層をエピタキシャル成長させたエピ基板であっても良い。

次に、図３（ｂ）に示すように、半導体ウェハのうち、第１、第２の基板１、２における素子分離用トレンチ１２、２２および外周トレンチ１６、２６の形成予定領域に、トレンチ１０、２０を形成すると共に、トレンチ１０、２０内を熱酸化して側壁酸化膜を形成したのち、トレンチ１０、２０内をＰｏｌｙ−Ｓｉにて埋め込み、さらにＰｏｌｙ−Ｓｉをエッチバックすることでトレンチ１０、２０内にのみ残す。これにより、素子分離用トレンチ１２、２２および外周トレンチ１６、２６が形成される。

さらに、半導体ウェハのうち、第１、第２基板１、２における素子領域１３〜１４にデバイス形成プロセスを実施することにより、高耐圧ＬＤＭＯＳやＣＭＯＳおよびバイポーラトランジスタ等の高電位基準回路部ＨＶや低電位基準回路部ＬＶを構成する各種素子を作り込む。また、素子分離用トレンチ１２、２２や外周トレンチ１６、２６を研磨ストッッパーとして、これらが露出するまで半導体ウェハの裏面を研削することで、素子分離用トレンチ１２、２２や外周トレンチ１６、２６により半導体ウェハ内部において各素子領域１３〜１５、２３〜２５および外側の領域１７、２７を完全に絶縁分離させる。そして、第１、第２の基板１、２を形成するための半導体ウェハの裏面それぞれに酸化膜などで構成される絶縁膜３０を形成したのち、パターニングすることで、絶縁膜３０を外周トレンチ１６、２６の外側にのみ残す。このとき、絶縁膜３０をＣＶＤ法にて形成するようにすれば、第１、第２の基板１、２を形成するための半導体ウェハそれぞれに１μｍ以上の厚さで絶縁膜３０を形成することができるため、間隙３２を確保することが可能となる。

その後、各種素子を作り込んだ半導体ウェハをチップ単位に分割して第１、第２の基板１、２を形成したのち、真空装置内に第１、第２の基板１、２を配置し、第１、第２の基板１、２の裏面同士を向かい合わせ、絶縁膜３０を介してこれらを貼り合せる。例えば、絶縁膜３０を酸化膜で構成すれば、酸化膜同士を直接接合させることができるため、容易に第１、第２の基板１、２を貼り合せることが可能となる。これにより、図１に示した半導体装置が完成する。

このようにして構成された半導体装置は、例えばリードフレームに対して電気的に接続されたのち、リードフレームの一部と共に樹脂封止されることにより、樹脂封止型半導体装置とされる。図４（ａ）は、図１に示す半導体装置を含む樹脂封止型半導体装置の一例を示した断面図、図４（ｂ）は、図４（ａ）に示す樹脂封止型半導体装置の上面レイアウトの概略図である。

図４（ａ）に示されるように、第１の基板１における所望部位がボンディングワイヤ４０を介してリードフレーム４１に電気的に接続されていると共に、第２の基板２における所望部位がはんだボール４２を介してリードフレーム４１に電気的に接続されている。そして、リードフレーム４１の一部と共に、半導体装置およびボンディングワイヤ４０やはんだボール４２を樹脂部４３にて封止することにより、樹脂封止型半導体装置が構成されている。このような構成とすることで、重ね合わせて貼り合せた第１の基板１と第２の基板２のそれぞれの所望部位をリードフレーム４１に電気的に接続することが可能である。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して外周トレンチ１６、２６の外側に備えるレベルシフトの際の信号伝達を行うため信号伝達用素子３１として、キャパシタではなく他の素子を備えた点が異なっており、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図５は、本実施形態にかかる半導体装置の断面図である。本実施形態では、外周トレンチ１６、２６の外側に備える信号伝達用素子３１として、キャパシタに代えて他の縦型構造の素子を備えている。信号伝達用素子３１は、第１、第２の基板１、２のそれぞれに備えられ、各信号伝達用素子３１が裏面に形成された電極もしくは配線パターンを構成する金属層３３が導電性接着剤３４を介して電気的に接続された構造とされている。このような信号伝達用素子３１としては、例えば縦型のＤＭＯＳ等を挙げることができる。

このように、レベルシフトの際の信号伝達を行うための信号伝達用素子３１として、縦型のＬＤＭＯＳ等の縦型半導体素子を形成することもできる。このような構成としても、第１実施形態と同様の効果を得ることができる。

なお、このような構造とする場合、上述した第１実施形態の半導体装置の製造方法に対して、半導体ウェハの裏面に絶縁膜３０を形成する工程に代えて、金属層３３の形成およびパターニング工程を行い、さらにパターニングした金属層３３の表面に導電性接着剤３４を塗布し、これらを貼り合せるようにすれば良い。また、金属層３３とのオーミックを取るためには下地となる半導体ウェハ裏面側の不純物濃度が濃い必要があるため、好ましくは金属層３３を形成する前に研磨後の半導体ウェハの裏面にｎ型もしくはｐ型不純物をドーピングしておくと良い。

（他の実施形態）
上記第１実施形態では、信号伝達用素子３１をキャパシタとする場合において、絶縁膜３０を介して第１、第２の基板１、２が貼り合わされるようにしたが、絶縁膜３０同士を導電性接着剤３４にて貼り合せるようにしても良い。

また、第１実施形態では、間隙３２を形成するために絶縁膜３０の一部を除去するようにしているが、間隙３２を形成しなくても第１、第２の基板１、２の絶縁を確保できるため、絶縁膜３０を除去しなくても構わない。ただし、これらの間に寄生容量が形成されることになるため、寄生容量を通じて高電位基準回路部ＨＶで使用される高電圧が低電位基準回路部ＬＶに影響を与えることが懸念される。このため、間隙３２を形成するために絶縁膜３０の一部を除去するようにした方が好ましい。

本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。 （ａ）、（ｂ）は、それぞれ、図１に示す半導体装置を上面側から見た時のレイアウト図と、裏面側から見た時のレイアウト図である。 図１に示す半導体装置の製造工程を示した断面図である。 （ａ）は、図１に示す半導体装置を含む樹脂封止型半導体装置の一例を示した断面図、（ｂ）は、（ａ）に示す樹脂封止型半導体装置の上面レイアウトの概略図である。 本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。

符号の説明

１、２ 第１、第２の基板
１２、２２ 素子分離用トレンチ
１６ 外周トレンチ
１７ 外側の領域
３０ 絶縁膜
３１ 信号伝達用素子
３２ 間隙
３３ 金属層
３４ 導電性接着剤
４０ ボンディングワイヤ
４１ リードフレーム
４２ はんだボール
４３ 樹脂部
ＨＶ 高電位基準回路部
ＬＶ 低電位基準回路部

Claims (4)

1. 第１の電位が印加される回路素子を含む低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位である第２の電位が印加される回路素子を含む高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間でのレベルシフトの際の信号伝達を行うための信号伝達用素子（３１）が備えられたレベルシフト素子形成部とが形成されてなる半導体装置において、
   前記高電位基準回路部（ＨＶ）が備えられる単層の半導体層にて構成された第１の基板（１）と、
   前記第１の基板（１）とは別チップであって、前記低電位基準回路部（ＬＶ）が備えられる単層の半導体層にて構成された第２の基板（２）と、を備え、
   前記第１の基板（１）には、前記高電位基準回路部（ＨＶ）が形成される素子領域（１３〜１５）と、該素子領域（１３〜１５）を囲み、かつ、該素子領域（１３〜１５）とその外部とを絶縁分離する外周トレンチ（１６）とが備えられていると共に、該第１の基板（１）のうち前記外周トレンチ（１６）よりも外側の領域（１７）に前記信号伝達用素子（３１）の少なくとも一部が備えられており、
   前記第２の基板（２）には、前記低電位基準回路部（ＬＶ）が形成される素子領域（２３〜２５）と、該素子領域（２３〜２５）を囲み、かつ、該素子領域（２３〜２５）とその外部とを絶縁分離する外周トレンチ（２６）とが備えられていると共に、該第２の基板（２）のうち前記外周トレンチ（２６）よりも外側の領域（２７）に前記信号伝達用素子（３１）の少なくとも一部が備えられており、
   前記第１の基板（１）と前記第２の基板（２）は、前記高電位基準回路部（ＨＶ）や前記低電位基準回路部（ＬＶ）が形成された表面側に対して反対側となる裏面同士が、前記外周領域（１７）に配置された接合部材（３０、３４）を介して接合させることで一体化されていることを特徴とする半導体装置。
2. 前記接合部材は絶縁膜（３０）であり、前記信号伝達用素子（３１）は、前記絶縁膜（３０）を挟んで前記第１の基板（１）における前記外側の領域（１７）と前記第２の基板（２）における前記外側の領域（２７）とにより構成されるキャパシタであることを特徴とする請求項１に記載の半導体装置。
3. 前記信号伝達用素子（３１）は、縦型の半導体素子であり、前記第１の基板（１）の裏面のうち前記外側の領域（１７）に配置された金属層（３３）を通じて電流を流すと共に、前記第２の基板（２）の裏面のうち前記外側の領域（２７）に配置された金属層（３３）を通じて電流を流すように構成され、
   前記接合部材は導電性接着剤（３４）であり、前記第１の基板（１）における前記外側の領域（１７）に備えられた前記金属層（３３）と前記第２の基板（２）における前記外側の領域（２７）に備えられた前記金属層（３３）とを電気的に接合していることを特徴とする請求項１に記載の半導体装置。
4. 第１の電位が印加される回路素子を含む低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位である第２の電位が印加される回路素子を含む高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間でのレベルシフトの際の信号伝達を行うための信号伝達用素子（３１）が備えられたレベルシフト素子形成部とが形成されてなる半導体装置の製造方法において、
   バルク基板もしくはエピ基板にて構成される半導体ウェハを用意する第１工程と、
   前記半導体ウェハの表面から所定深さのトレンチ（１０、２０）を形成すると共に、該トレンチ（１０、２０）内を絶縁膜（１１、２１）にて埋め込むことにより素子分離を行う素子分離用トレンチ（１２、２２）を形成すると共に、素子分離される素子領域（１３〜１５）を囲む外周トレンチ（１６、２６）を形成することで、該外周トレンチ（１６、２６）よりも外側の領域（１７、２７）を前記素子領域（１３〜１５）と分離する第２工程と、
   前記素子領域（１３〜１５）に対して、前記高電位基準回路部（ＨＶ）もしくは前記低電位基準回路部（ＬＶ）を構成する回路素子を形成する第３工程と、
   前記回路素子を形成した後の前記半導体ウェハを裏面から前記素子分離用トレンチ（１２、２２）および前記外周トレンチ（１６、２６）が露出するように研削する第４工程と、
   研削後の前記半導体ウェハをチップ単位に分割する第５工程と、
   前記第１〜第５工程を１つの半導体ウェハもしくは２つの半導体ウェハに対して行うことにより、前記高電位基準回路部（ＨＶ）が形成された第１の基板（１）および前記低電位基準回路部（ＬＶ）が形成された第２の基板（２）を形成する第６工程と、
   前記第１の基板（１）と前記第２の基板（２）とを、前記高電位基準回路部（ＨＶ）や前記低電位基準回路部（ＬＶ）が形成された表面側に対して反対側となる裏面同士で、該第１、第２の基板（２）における前記外側の領域（１７、２７）に接合部材（３０、３４）を配置することにより接合する第７工程と、を含んでいることを特徴とする半導体装置の製造方法。

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