JP5076175B2

JP5076175B2 - Nonvolatile semiconductor memory device

Info

Publication number: JP5076175B2
Application number: JP2007243673A
Authority: JP
Inventors: 知也河越
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-09-20
Filing date: 2007-09-20
Publication date: 2012-11-21
Anticipated expiration: 2027-09-20
Also published as: JP2009076137A

Description

この発明は不揮発性半導体記憶装置に関し、特に、抵抗値の変化によってデータを記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a nonvolatile semiconductor memory device including a resistor memory element that stores data according to a change in resistance value.

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。 The nonvolatile semiconductor memory device can hold stored data even when the power supply voltage is cut off, and does not need to supply the power supply voltage in a standby state. For this reason, it is widely used in portable devices that are required to have low power consumption.

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある（たとえば、非特許文献１参照）。 One such nonvolatile semiconductor memory device is an MRAM (Magnetic Random Access Memory) that stores data using the magnetoresistive effect. One of the MRAMs uses a tunnel magnetoresistive element having a magnetic tunnel junction (MTJ) (see, for example, Non-Patent Document 1).

このＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられたワード線およびディジット線と、各列に対応して設けられたビット線とを備える。各メモリセルは、トンネル磁気抵抗素子およびトランジスタを含む。トンネル磁気抵抗素子の一方電極はビット線に接続され、その他方電極はトランジスタを介して接地され、トランジスタのゲートはワード線に接続される。 The MRAM includes a plurality of memory cells arranged in a plurality of rows and a plurality of columns, a word line and a digit line provided corresponding to each row, and a bit line provided corresponding to each column. Each memory cell includes a tunnel magnetoresistive element and a transistor. One electrode of the tunnel magnetoresistive element is connected to the bit line, the other electrode is grounded through the transistor, and the gate of the transistor is connected to the word line.

書込動作時は、選択した行のディジット線に磁場印加電流を流すとともに、書込データに応じた極性の書込電流を選択した列のビット線に流して、選択したメモリセルのトンネル磁気抵抗素子を高抵抗状態または低抵抗状態にする。複数のメモリセルのうちの２つのメモリセルは参照メモリセルとして使用され、２つの参照メモリセルはそれぞれ高抵抗状態および低抵抗状態にされる。 During a write operation, a magnetic field application current is supplied to the digit line of the selected row, and a write current having a polarity corresponding to the write data is supplied to the bit line of the selected column, so that the tunnel magnetoresistance of the selected memory cell The element is put into a high resistance state or a low resistance state. Two of the plurality of memory cells are used as reference memory cells, and the two reference memory cells are set to a high resistance state and a low resistance state, respectively.

読出動作時は、選択した行のワード線を選択レベルにしてその行の各メモリセルのトランジスタを導通させ、選択した列のビット線から選択したメモリセルのトンネル磁気抵抗素子およびトランジスタを介して流出する電流を検出して、記憶データを読み出す。具体的には、選択したメモリセルに対応するビット線を列選択ゲートを介して比較回路の一方入力ノードに接続し、２つの参照メモリセルに対応する２本のビット線を列選択ゲートを介して比較回路の他方入力ノードに並列接続し、一方入力ノードから選択したメモリセルに流れる電流と、他方入力ノードから２つの参照メモリセルに流れる電流とを比較して、記憶データを読み出していた。
2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture During a read operation, the word line of the selected row is set to the selected level, the transistor of each memory cell in that row is turned on, and the memory cell flows out from the bit line of the selected column through the tunnel magnetoresistive element and transistor of the selected memory cell. Current is detected and the stored data is read out. Specifically, a bit line corresponding to the selected memory cell is connected to one input node of the comparison circuit via a column selection gate, and two bit lines corresponding to two reference memory cells are connected via a column selection gate. The parallel connection is made to the other input node of the comparison circuit, and the stored data is read by comparing the current flowing from the one input node to the selected memory cell and the current flowing from the other input node to the two reference memory cells.
2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture

しかし、従来のＭＲＡＭでは、読出動作時に、比較回路の他方入力ノードに２本のビット線を並列接続するための配線が設けられていたので、比較回路の２つの入力ノード間に寄生容量の差が生じ、読出動作が遅延するという問題があった。 However, in the conventional MRAM, the wiring for connecting the two bit lines in parallel to the other input node of the comparison circuit is provided at the time of the read operation, so that there is a difference in parasitic capacitance between the two input nodes of the comparison circuit. As a result, the read operation is delayed.

それゆえに、この発明の主たる目的は、読出動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供することである。 SUMMARY OF THE INVENTION Therefore, a main object of the present invention is to provide a nonvolatile semiconductor memory device capable of speeding up a read operation.

この発明に係る半導体記憶装置は、各々が、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線と含み、複数のビット線の延在する方向に配列された第１および第２のメモリアレイを備える。第１および第２のメモリアレイの同じ列の２本のビット線は対を成しており、第１および第２のメモリアレイの複数のビット線対は予め２対ずつグループ化されている。第１および第２のメモリアレイの各々の複数のメモリセルは、各行において、ビット線グループに対応して予め２つずつグループ化されている。各メモリセルは、抵抗値のレベル変化によってデータを記憶する抵抗体記憶素子と、対応のビット線と基準電圧のラインとの間に抵抗体記憶素子と直列接続され、対応のワード線が選択レベルにされた場合に導通するトランジスタとを有する。第１および第２のメモリアレイの各々の予め定められた行の各メモリセルグループは参照メモリセルグループとして使用され、各参照メモリセルグループに属する２つのメモリセルの抵抗体記憶素子の抵抗値はそれぞれ高レベルおよび低レベルに設定されている。 In the semiconductor memory device according to the present invention, a plurality of memory cells each arranged in a plurality of rows and a plurality of columns, a plurality of word lines provided corresponding to a plurality of rows, respectively, and a plurality of columns are provided. And a first memory array and a second memory array arranged in the extending direction of the plurality of bit lines. Two bit lines in the same column of the first and second memory arrays form a pair, and a plurality of bit line pairs of the first and second memory arrays are grouped in advance by two pairs. The plurality of memory cells in each of the first and second memory arrays are grouped in advance in two corresponding to the bit line group in each row. Each memory cell is connected in series with a resistor memory element that stores data according to a resistance level change, and a corresponding bit line and a reference voltage line, and the corresponding word line is at a selected level. And a transistor that is turned on when turned on. Each memory cell group in a predetermined row of each of the first and second memory arrays is used as a reference memory cell group, and the resistance values of the resistor memory elements of the two memory cells belonging to each reference memory cell group are High and low levels are set respectively.

この不揮発性半導体記憶装置は、さらに、デコーダ、ドライバ、第１の切換回路、第２の切換回路、第１の比較回路、第２の比較回路、およびゲート回路を備える。デコーダは、アドレス信号に従って、第１および第２のメモリアレイのうちのいずれか一方のメモリアレイと、その一方のメモリアレイに属する複数のワード線のうちのいずれかのワード線と、他方のメモリアレイの参照メモリセルグループの行のワード線と、複数のビット線対グループのうちのいずれかのビット線対グループとを選択する。ドライバは、デコーダによって選択された各ワード線を選択レベルにする。 The nonvolatile semiconductor memory device further includes a decoder, a driver, a first switching circuit, a second switching circuit, a first comparison circuit, a second comparison circuit, and a gate circuit. In accordance with the address signal, the decoder includes one of the first and second memory arrays, one of the plurality of word lines belonging to the one memory array, and the other memory. A word line in a row of the reference memory cell group of the array and any bit line pair group of the plurality of bit line pair groups are selected. The driver sets each word line selected by the decoder to a selection level.

第１の切換回路は、各ビット線対グループに対応して設けられ、デコーダによって対応のビット線対グループが選択されたことに応じて、対応のビット線対グループに属する４本のビット線のうちの、第１のメモリアレイに属する第１および第２のビット線をそれぞれ第１および第２のノードに接続するとともに、第２のメモリアレイに属する第３および第４のビット線をそれぞれ第３および第４のノードに接続する。第２の切換回路は、各ビット線対グループに対応して設けられ、デコーダによって対応のビット線対グループおよび第１のメモリアレイが選択された場合は、第１、第２、第４および第３のビット線をそれぞれ第１〜第４のノードに接続し、デコーダによって対応のビット線対グループおよび第２のメモリアレイが選択された場合は、第２、第１、第３および第４のビット線をそれぞれ第１〜第４のノードに接続する。 The first switching circuit is provided corresponding to each bit line pair group, and in response to selection of the corresponding bit line pair group by the decoder, four bit lines belonging to the corresponding bit line pair group are provided. The first and second bit lines belonging to the first memory array are connected to the first and second nodes, respectively, and the third and fourth bit lines belonging to the second memory array are respectively connected to the first and second nodes. Connect to 3rd and 4th nodes. The second switching circuit is provided corresponding to each bit line pair group. When the corresponding bit line pair group and the first memory array are selected by the decoder, the first, second, fourth, and second switching circuits are provided. 3 bit lines are connected to the first to fourth nodes, respectively, and when the corresponding bit line pair group and the second memory array are selected by the decoder, the second, first, third and fourth Bit lines are connected to the first to fourth nodes, respectively.

第１の比較回路は、第１のノードと基準電圧のラインとの間の抵抗値と、第３のノードと基準電圧のラインとの間の抵抗値とを比較し、比較結果に応じたレベルの第１のデータ信号を出力する。第２の比較回路は、第２のノードと基準電圧のラインとの間の抵抗値と、第４のノードと基準電圧のラインとの間の抵抗値とを比較し、比較結果に応じたレベルの第２のデータ信号を出力する。ゲート回路は、第１および第２のデータ信号を受け、デコーダによって第１および第２のメモリアレイのうちの一方のメモリアレイが選択された場合は第１および第２のデータ信号をそのまま出力し、デコーダによって他方のメモリアレイが選択された場合は第１および第２のデータ信号の各々を反転させて出力する。 The first comparison circuit compares a resistance value between the first node and the reference voltage line with a resistance value between the third node and the reference voltage line, and determines a level according to the comparison result. The first data signal is output. The second comparison circuit compares a resistance value between the second node and the reference voltage line with a resistance value between the fourth node and the reference voltage line, and determines a level according to the comparison result. The second data signal is output. The gate circuit receives the first and second data signals and outputs the first and second data signals as they are when one of the first and second memory arrays is selected by the decoder. When the other memory array is selected by the decoder, each of the first and second data signals is inverted and output.

また、この発明に係る他の不揮発性半導体記憶装置は、上記第１および第２のメモリアレイ、上記デコーダ、および上記ドライバに加え、第１の切換回路、第２の切換回路、第１の比較回路、および第２の比較回路を備える。第１の切換回路は、各ビット線対グループに対応して設けられ、デコーダによって対応のビット線対グループおよび第１のメモリアレイが選択された場合は、対応のビット線対グループに属する４本のビット線のうちの、第１のメモリアレイに属する第１および第２のビット線をそれぞれ第１および第２のノードに接続するとともに、第２のメモリアレイに属する第３および第４のビット線をそれ
ぞれ第３および第４のノードに接続し、デコーダによって対応のビット線対グループおよび第２のメモリアレイが選択された場合は、第３および第４のビット線をそれぞれ第１および第２のノードに接続するとともに、第１および第２のビット線をそれぞれ第３および第４のノードに接続する。 Another nonvolatile semiconductor memory device according to the present invention includes a first switching circuit, a second switching circuit, and a first comparison in addition to the first and second memory arrays, the decoder, and the driver. A circuit and a second comparison circuit. The first switching circuit is provided corresponding to each bit line pair group. When the corresponding bit line pair group and the first memory array are selected by the decoder, the four switching circuits belong to the corresponding bit line pair group. Of the first and second bit lines belonging to the first memory array to the first and second nodes, respectively, and the third and fourth bits belonging to the second memory array If the lines are connected to the third and fourth nodes, respectively, and the corresponding bit line pair group and the second memory array are selected by the decoder, the third and fourth bit lines are respectively connected to the first and second nodes. And the first and second bit lines are connected to the third and fourth nodes, respectively.

第２の切換回路は、各ビット線対グループに対応して設けられ、デコーダによって対応のビット線対グループおよび第１のメモリアレイが選択された場合は、第１および第２のビット線をそれぞれ第１および第２のノードに接続するとともに、第４および第３のビット線をそれぞれ第３および第４のノードに接続し、デコーダによって対応のビット線対グループおよび第２のメモリアレイが選択された場合は、第３および第４のビット線をそれぞれ第１および第２のノードに接続するとともに、第２および第１のビット線をそれぞれ前記第３および第４のノードに接続する。第１および第２の比較回路は、それぞれ上記第１および第２の比較回路と同じである。 The second switching circuit is provided corresponding to each bit line pair group, and when the corresponding bit line pair group and the first memory array are selected by the decoder, the first and second bit lines are respectively set. The first and second nodes are connected, the fourth and third bit lines are connected to the third and fourth nodes, respectively, and the corresponding bit line pair group and the second memory array are selected by the decoder. In this case, the third and fourth bit lines are connected to the first and second nodes, respectively, and the second and first bit lines are connected to the third and fourth nodes, respectively. The first and second comparison circuits are the same as the first and second comparison circuits, respectively.

この発明に係る不揮発性半導体記憶装置では、選択されたビット線対グループに属する第１〜第４のビット線をそれぞれ第１〜第４のノードに接続する第１の切換回路と、第１のメモリアレイが選択された場合は、第１、第２、第４および第３のビット線をそれぞれ第１〜第４のノードに接続し、第２のメモリアレイが選択された場合は、第２、第１、第３および第４のビット線をそれぞれ第１〜第４のノードに接続する第２の切換回路とが設けられる。したがって、第１〜第４のノードの寄生容量を等しくすることができ、読出速度の高速化を図ることができる。 In the nonvolatile semiconductor memory device according to the present invention, the first switching circuit for connecting the first to fourth bit lines belonging to the selected bit line pair group to the first to fourth nodes, respectively, When the memory array is selected, the first, second, fourth, and third bit lines are connected to the first to fourth nodes, respectively, and when the second memory array is selected, the second And a second switching circuit for connecting the first, third and fourth bit lines to the first to fourth nodes, respectively. Therefore, the parasitic capacitances of the first to fourth nodes can be made equal, and the reading speed can be increased.

また、この発明に係る他の不揮発性半導体記憶装置では、対応のビット線対グループおよび第１のメモリアレイが選択された場合は、第１の切換回路によって第１〜第４のビット線がそれぞれ第１〜第４のノードに接続されるとともに、第２の切換回路によって第１、第２、第４および第３のビット線が第１〜第４のノードに接続され、対応のビット線対グループおよび第２のメモリアレイが選択された場合は、第１の切換回路によって第３、第４、第１および第２のビット線がそれぞれ第１〜第４のノードに接続されるとともに、第２の切換回路によって第３、第４、第２および第１のビット線が第１〜第４のノードに接続される。したがって、第１〜第４のノードの寄生容量を等しくすることができ、読出速度の高速化を図ることができる。 In another nonvolatile semiconductor memory device according to the present invention, when the corresponding bit line pair group and the first memory array are selected, the first to fourth bit lines are respectively set by the first switching circuit. The first, second, fourth and third bit lines are connected to the first to fourth nodes by the second switching circuit and connected to the first to fourth nodes, and the corresponding bit line pair When the group and the second memory array are selected, the first switching circuit connects the third, fourth, first, and second bit lines to the first to fourth nodes, respectively. Two switching circuits connect the third, fourth, second and first bit lines to the first to fourth nodes. Therefore, the parasitic capacitances of the first to fourth nodes can be made equal, and the reading speed can be increased.

[実施の形態１]
図１は、この発明の実施の形態１によるＭＲＡＭの全体構成を示すブロック図である。図１において、このＭＲＡＭは、２つのメモリアレイ１，２、行デコーダ３、ドライバ４、列デコーダ５、書込／読出回路６、および制御回路７を備える。 [Embodiment 1]
FIG. 1 is a block diagram showing an overall configuration of an MRAM according to Embodiment 1 of the present invention. 1, this MRAM includes two memory arrays 1 and 2, a row decoder 3, a driver 4, a column decoder 5, a write / read circuit 6, and a control circuit 7.

メモリアレイ１は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬＡと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬＡと、それぞれ複数列（ここでは、３２列とする）に対応して設けられた複数のビット線ＢＬＡ０〜ＢＬＡ１５，ＢＬＡ３１〜ＢＬＡ１６とを含む。 As shown in FIG. 2, the memory array 1 corresponds to a plurality of memory cells MC arranged in a plurality of rows and a plurality of columns, a plurality of word lines WLA provided corresponding to the plurality of rows, and a plurality of rows, respectively. A plurality of digit lines DLA and a plurality of bit lines BLA0 to BLA15 and BLA31 to BLA16 respectively provided corresponding to a plurality of columns (32 columns in this case).

各メモリセルＭＣは、図３に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化
する素子である。 Each memory cell MC includes a tunnel magnetoresistive element TMR and an access transistor (N channel MOS transistor) ATR as shown in FIG. Tunneling magneto-resistance element TMR and access transistor ATR are connected in series between corresponding bit line BL and the ground voltage VSS line, and the gate of access transistor ATR is connected to corresponding word line WL. Tunneling magneto-resistance element TMR is an element whose electric resistance value changes according to the logic of stored data.

すなわちトンネル磁気抵抗素子ＴＭＲは、図４に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的高い値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的低い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ１，０にそれぞれ対応付けられる。 That is, as shown in FIG. 4, tunnel magnetoresistive element TMR includes fixed magnetization film FL, tunnel insulating film TB, and free magnetization film VL stacked between electrode EL and bit line BL. Each of the fixed magnetization film FL and the free magnetization film VL is composed of a ferromagnetic film. The magnetization direction of the fixed magnetization film FL is fixed in one direction. The magnetization direction of free magnetic film VL is written in one of one direction and the other direction. When the magnetization directions of the fixed magnetic film FL and the free magnetic film VL are the same, the resistance value of the tunnel magnetoresistive element TMR becomes a relatively high value, and when the magnetization directions of the two are opposite, the tunnel magnetoresistive element TMR The electrical resistance value is relatively low. The two-stage resistance values of tunneling magneto-resistance element TMR are associated with data 1 and 0, for example.

データ書込時は、図４に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。 At the time of data writing, as shown in FIG. 4, word line WL is set to the “L” level of the non-selection level and access transistor ATR is made non-conductive, and writing is performed to each of bit line BL and digit line DL. A current flows. The magnetization direction of free magnetic film VL is determined by the combination of the directions of the write currents flowing through bit line BL and digit line DL.

図５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図５を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。 FIG. 5 is a diagram showing the relationship between the direction of the data write current and the magnetic field direction during data writing. Referring to FIG. 5, a magnetic field Hx indicated by the horizontal axis indicates a magnetic field H (DL) generated by a data write current flowing through digit line DL. On the other hand, the magnetic field Hy indicated on the vertical axis indicates the magnetic field H (BL) generated by the data write current flowing through the bit line BL.

自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。 The magnetic field direction stored in the free magnetic film VL is newly written only when the sum of the magnetic fields H (DL) and H (BL) reaches a region outside the asteroid characteristic line shown in the drawing. That is, when a magnetic field corresponding to the area inside the asteroid characteristic line is applied, the magnetic field direction stored in the free magnetic film VL is not updated. Therefore, in order to update the storage data of tunneling magneto-resistance element TMR by the write operation, it is necessary to pass a current through both digit line DL and bit line BL. The magnetic field direction once stored in tunneling magneto-resistance element TMR, that is, the stored data is held in a nonvolatile manner until new data writing is executed.

データ読出時は、図６に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電位ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。 At the time of data reading, as shown in FIG. 6, word line WL is set to the “H” level of the selection level and access transistor ATR is turned on, and grounded from bit line BL through tunneling magneto-resistance element TMR and access transistor ATR. A current Is flows through the line of the potential VSS. The value of this current Is changes according to the resistance value of tunneling magneto-resistance element TMR. Therefore, the data stored in tunneling magneto-resistance element TMR can be read by detecting the value of current Is.

図２に戻って、メモリアレイ２は、メモリアレイ１と同じ構成であり、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬＢと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬＢと、それぞれ複数列（ここでは、３２列とする）に対応して設けられた複数のビット線ＢＬＢ０〜ＢＬＢ１５，ＢＬＢ３１〜ＢＬＢ１６とを含む。 Returning to FIG. 2, the memory array 2 has the same configuration as the memory array 1, and includes a plurality of memory cells MC arranged in a plurality of rows and a plurality of columns, and a plurality of word lines WLB provided corresponding to the plurality of rows, respectively. A plurality of digit lines DLB provided corresponding to a plurality of rows, and a plurality of bit lines BLB0 to BLB15, BLB31 to BLB16 provided corresponding to a plurality of columns (32 columns in this case), respectively. including.

メモリアレイ１，２の同じ列の２本のビット線ＢＬＡｎとＢＬＢｎ（ただし、ｎは０から３１までの整数である）は対を成しており、メモリアレイ１，２の複数のビット線対は予め２対ずつグループ化されている。図２では、メモリアレイ１，２の図中左右の両端から内側に向かって２対ずつグループ化されており、ビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６；ＢＬＡ１，ＢＬＢ１，ＢＬＡ１７，ＢＬＢ１７；…；ＢＬＡ１５，ＢＬＢ１５，ＢＬＡ３１，ＢＬＢ３１が４本ずつグループ化されている。 Two bit lines BLAn and BLBn (where n is an integer from 0 to 31) in the same column of the memory arrays 1 and 2 form a pair, and a plurality of bit line pairs of the memory arrays 1 and 2 Are previously grouped in pairs. In FIG. 2, two pairs are grouped inward from the left and right ends of the memory arrays 1 and 2 in the figure, and bit lines BLA0, BLB0, BLA16, BLB16; BLA1, BLB1, BLA17, BLB17; , BLB15, BLA31, and BLB31 are grouped in groups of four.

メモリアレイ１，２の各々の複数のメモリセルＭＣは、各行において、ビット線グループに対応して予め２つずつグループ化されている。メモリアレイ１，２の各々の予め定められた行（図２では書込／読出回路６に隣接する行）の各メモリセルグループは参照メモリセルグループとして使用され、その行のワード線ＷＬおよびディジット線ＤＬはそれぞれ参照ワード線ＲＷＬおよび参照ディジット線ＤＬとして使用される。各参照メモリセルグループに属する２つのメモリセルＭＣのトンネル磁気抵抗素子ＴＭＲは、それぞれ最高値および最低値に設定されている。したがって、それらの２つのメモリセルＭＣの並列接続体の抵抗値は、トンネル磁気抵抗素子ＴＭＲの抵抗値の最高値と最低値との平均値となる。これをデータ読出に利用する。 The plurality of memory cells MC in each of the memory arrays 1 and 2 are grouped in advance in two corresponding to the bit line group in each row. Each memory cell group in a predetermined row of each of memory arrays 1 and 2 (row adjacent to write / read circuit 6 in FIG. 2) is used as a reference memory cell group, and word line WL and digit of that row are used. Line DL is used as reference word line RWL and reference digit line DL, respectively. The tunnel magnetoresistive elements TMR of the two memory cells MC belonging to each reference memory cell group are set to the highest value and the lowest value, respectively. Therefore, the resistance value of the parallel connection body of these two memory cells MC is an average value of the highest value and the lowest value of the resistance value of tunneling magneto-resistance element TMR. This is used for data reading.

図１に戻って、行デコーダ３は、行アドレス信号ＲＡに従ってメモリアレイ１，２のうちのいずれか一方のメモリアレイと、そのメモリアレイの複数行のうちのいずれかの行のワード線ＷＬおよびディジット線ＤＬと、他方のメモリアレイの参照ワード線ＲＷＬとを選択する。ドライバ４は、データ書込時は行デコーダ３によって選択されたディジット線ＤＬに書込電流を流し、データ読出時は行デコーダ３によって選択されたワード線ＷＬおよび参照ワード線ＲＷＬの各々を選択レベルの「Ｈ」レベルに立上げる。列デコーダ５は、列アドレス信号ＣＡに従って、１６個のビット線対グループのうちのいずれかのビット線対グループを選択する。 Returning to FIG. 1, the row decoder 3 includes the memory array of any one of the memory arrays 1 and 2 according to the row address signal RA, the word line WL of any one of the plurality of rows of the memory array, and Digit line DL and reference word line RWL of the other memory array are selected. Driver 4 applies a write current to digit line DL selected by row decoder 3 at the time of data writing, and selects each of word line WL and reference word line RWL selected by row decoder 3 at the selection level at the time of data reading. To “H” level. Column decoder 5 selects one of the 16 bit line pair groups in accordance with column address signal CA.

書込／読出回路６は、データ書込時は、外部から与えられた書込データ信号Ｄ０，Ｄ１に従って、列デコーダ５によって選択されたビット線対グループのうちの、行デコーダ３によって選択されたメモリアレイに属する２本のビット線ＢＬの各々に書込電流を流し、２個のメモリセルＭＣの各々にデータ信号を書込む。 Write / read circuit 6 is selected by row decoder 3 in the bit line pair group selected by column decoder 5 in accordance with externally applied write data signals D0 and D1 during data writing. A write current is supplied to each of the two bit lines BL belonging to the memory array, and a data signal is written to each of the two memory cells MC.

また、書込／読出回路６は、データ読出時は、列デコーダ５によって選択されたビット線対グループのうちの、行デコーダ３によって選択されたメモリアレイに属する２本のビット線ＢＬの各々に流れる電流と、他方のメモリアレイに属する２本のビット線に流れる電流値の平均値とを比較し、比較結果に応じた論理レベルのデータ信号Ｑ０，Ｑ１を外部に出力する。制御回路７は、外部コマンド信号ＣＭＤに従ってＭＲＡＭ全体を制御する。 The write / read circuit 6 also applies data to each of the two bit lines BL belonging to the memory array selected by the row decoder 3 in the bit line pair group selected by the column decoder 5. The flowing current is compared with the average value of the current values flowing through the two bit lines belonging to the other memory array, and data signals Q0 and Q1 having logic levels corresponding to the comparison result are output to the outside. The control circuit 7 controls the entire MRAM according to the external command signal CMD.

以下、この発明の特徴となるデータ読出方法について説明する。図７は、書込／読出回路６のうちのデータ読出に関連する部分を示す回路図である。図７において、書込／読出回路６は、それぞれ１６個のビット線対グループに対応して設けられた１６本の列選択線ＣＳＬ０〜ＣＳＬ１５と、それぞれ１６個のビット線対グループに対応して設けられた１６組の切換回路１０ａ，１０ｂとを備える。 The data reading method that characterizes the present invention will be described below. FIG. 7 is a circuit diagram showing a portion of the write / read circuit 6 related to data reading. In FIG. 7, write / read circuit 6 corresponds to 16 column select lines CSL0-CSL15 provided corresponding to 16 bit line pair groups, and 16 bit line pair groups, respectively. 16 sets of switching circuits 10a and 10b are provided.

１６組の切換回路１０ａ，１０ｂは、接続されるビット線ＢＬおよび列選択線ＣＳＬの番号が異なるだけで、同じ構成であるので、ここでは、１つのビット線対グループＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６に対応する切換回路１０ａ，１０ｂについて説明する。 Since the 16 sets of switching circuits 10a and 10b have the same configuration except for the numbers of the bit line BL and the column selection line CSL connected to each other, here one bit line pair group BLA0, BLB0, BLA16, BLB16 The switching circuits 10a and 10b corresponding to are described.

切換回路１０ａは、ＡＮＤゲート１１，１２およびＮチャネルＭＯＳトランジスタ１３〜１８を含む。ＮチャネルＭＯＳトランジスタ１３，１４，１５のソースはともにビット線ＢＬＡ０に接続され、それらのドレインはそれぞれノードＮ１，Ｎ１，Ｎ３に接続される。ＮチャネルＭＯＳトランジスタ１６，１７，１８のソースはともにビット線ＢＬＢ０に接続され、それらのドレインはそれぞれノードＮ４，Ｎ２，Ｎ２に接続される。 Switching circuit 10a includes AND gates 11 and 12 and N channel MOS transistors 13-18. The sources of N channel MOS transistors 13, 14, and 15 are all connected to bit line BLA0, and their drains are connected to nodes N1, N1, and N3, respectively. The sources of N channel MOS transistors 16, 17, and 18 are all connected to bit line BLB0, and their drains are connected to nodes N4, N2, and N2, respectively.

ＡＮＤゲート１１の一方入力ノードは行アドレス信号／ＲＡ０を受け、その他方入力ノードは列選択線ＣＳＬ０に接続され、その出力信号はＮチャネルＭＯＳトランジスタ１３
，１６のゲートに与えられる。ＮチャネルＭＯＳトランジスタ１４，１７のゲートは、列選択線ＣＳＬ０に接続される。ＡＮＤゲート１２の一方入力ノードは行アドレス信号ＲＡ０を受け、その他方入力ノードは列選択線ＣＳＬ０に接続され、その出力信号はＮチャネルＭＯＳトランジスタ１５，１８のゲートに与えられる。 One input node of AND gate 11 receives row address signal / RA0, the other input node is connected to column select line CSL0, and its output signal is N channel MOS transistor 13.
, 16 gates. The gates of N channel MOS transistors 14 and 17 are connected to column select line CSL0. One input node of AND gate 12 receives row address signal RA0, the other input node is connected to column select line CSL0, and its output signal is applied to the gates of N channel MOS transistors 15 and 18.

切換回路１０ｂは、ＡＮＤゲート２１，２２およびＮチャネルＭＯＳトランジスタ２３〜２８を含む。ＮチャネルＭＯＳトランジスタ２３，２４，２５のソースはともにビット線ＢＬＡ１６に接続され、それらのドレインはそれぞれノードＮ３，Ｎ３，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ２６，２７，２８のソースはともにビット線ＢＬＢ１６に接続され、それらのドレインはそれぞれノードＮ２，Ｎ４，Ｎ４に接続される。 Switching circuit 10b includes AND gates 21 and 22 and N-channel MOS transistors 23 to 28. The sources of N-channel MOS transistors 23, 24 and 25 are all connected to bit line BLA16, and their drains are connected to nodes N3, N3 and N1, respectively. The sources of N channel MOS transistors 26, 27, 28 are all connected to bit line BLB16, and their drains are connected to nodes N2, N4, N4, respectively.

ＡＮＤゲート２１の一方入力ノードは行アドレス信号／ＲＡ０を受け、その他方入力ノードは列選択線ＣＳＬ０に接続され、その出力信号はＮチャネルＭＯＳトランジスタ２３，２６のゲートに与えられる。ＮチャネルＭＯＳトランジスタ２４，２７のゲートは、列選択線ＣＳＬ０に接続される。ＡＮＤゲート２２の一方入力ノードは行アドレス信号ＲＡ０を受け、その他方入力ノードは列選択線ＣＳＬ０に接続され、その出力信号はＮチャネルＭＯＳトランジスタ２５，２８のゲートに与えられる。 One input node of AND gate 21 receives row address signal / RA0, the other input node is connected to column select line CSL0, and its output signal is applied to the gates of N channel MOS transistors 23 and 26. The gates of N channel MOS transistors 24 and 27 are connected to column select line CSL0. One input node of AND gate 22 receives row address signal RA0, the other input node is connected to column select line CSL0, and its output signal is applied to the gates of N channel MOS transistors 25 and 28.

行アドレス信号ＲＡ０，／ＲＡ０は、メモリアレイ１，２のうちのいずれか一方のメモリアレイを選択するための信号であり、行デコーダ３で生成される。行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、メモリアレイ１が選択され、そのメモリアレイ１の複数のワード線ＷＬＡのうちのいずれかのワード線ＷＬＡが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ２の参照ワード線ＲＷＬＢが選択レベルの「Ｈ」レベルにされる。行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、メモリアレイ２が選択され、そのメモリアレイ２の複数のワード線ＷＬＢのうちのいずれかのワード線ＷＬＢが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ１の参照ワード線ＲＷＬＡが選択レベルの「Ｈ」レベルにされる。 Row address signals RA 0 and / RA 0 are signals for selecting one of memory arrays 1 and 2, and are generated by row decoder 3. When row address signals RA0, / RA0 are at "L" level and "H" level, respectively, memory array 1 is selected, and one of word lines WLA of memory array 1 is selected. At the same time, the reference word line RWLB of the other memory array 2 is set to the “H” level of the selection level. When row address signals RA0 and / RA0 are at “H” level and “L” level, respectively, memory array 2 is selected, and one of word lines WLB of memory array 2 is selected. At the same time, the reference word line RWLA of the other memory array 1 is set to the selection level “H” level.

列選択線ＣＳＬ０〜ＣＳＬ１５は、列デコーダ５に接続される。列デコーダ５は、列アドレス信号ＣＡに従って、１６本の列選択線ＣＳＬ０〜ＣＳＬ１５のうちのいずれかの列選択線を選択レベルの「Ｈ」レベルにする。列選択線ＣＳＬ０が非選択レベルの「Ｌ」レベルの場合は、ＡＮＤゲート１１，１２，２１，２２の出力信号が「Ｌ」レベルに固定され、切換回路１０ａ，１０ｂの全トランジスタ１３〜１８，２３〜２８が非導通にされる。 Column selection lines CSL0 to CSL15 are connected to the column decoder 5. The column decoder 5 sets any one of the 16 column selection lines CSL0 to CSL15 to the “H” level of the selection level in accordance with the column address signal CA. When the column selection line CSL0 is at the “L” level, which is a non-selection level, the output signals of the AND gates 11, 12, 21, and 22 are fixed at the “L” level, and all the transistors 13 to 18 of the switching circuits 10a and 10b, 23-28 are made non-conductive.

列選択線ＣＳＬ０が「Ｈ」レベルにされると、トランジスタ１４，１７，２４，２７が導通し、ビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６がそれぞれノードＮ１〜Ｎ４に接続される。この状態で、行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされると、トランジスタ１３，１６，２３，２６が導通し、ビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６がそれぞれノードＮ１，Ｎ４，Ｎ３，Ｎ２に接続される。また、その状態で行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、トランジスタ１５，１８，２５，２８が導通し、ビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６がそれぞれノードＮ３，Ｎ２，Ｎ１，Ｎ４に接続される。 When column select line CSL0 is set to “H” level, transistors 14, 17, 24, and 27 are turned on, and bit lines BLA0, BLB0, BLA16, and BLB16 are connected to nodes N1 to N4, respectively. In this state, when row address signals RA0, / RA0 are set to "L" level and "H" level, transistors 13, 16, 23, and 26 are turned on, and bit lines BLA0, BLB0, BLA16, and BLB16 are respectively set. Connected to nodes N1, N4, N3 and N2. In this state, when row address signals RA0, / RA0 are set to "H" level and "L" level, transistors 15, 18, 25, 28 are turned on, and bit lines BLA0, BLB0, BLA16, BLB16 are turned on. Connected to nodes N3, N2, N1, and N4, respectively.

したがって、列選択線ＣＳＬ０が「Ｈ」レベルにされ、かつ行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされると、ノードＮ１〜Ｎ４にそれぞれビット線ＢＬＡ０，ＢＬＡ０；ＢＬＢ０，ＢＬＢ１６；ＢＬＡ１６，ＢＬＡ１６；ＢＬＢ０，ＢＬＢ１６が接続される。換言すると、ノードＮ１にビット線ＢＬＡ０を介してメモリアレイ１のメモリセルＭＣが接続され、ノードＮ２にビット線ＢＬＢ０，ＢＬＢ１６を介
してメモリアレイ２の１対の参照メモリセルＭＣが接続される。また、ノードＮ３にビット線ＢＬＡ１６を介してメモリアレイ１のメモリセルＭＣが接続され、ノードＮ４にビット線ＢＬＢ０，ＢＬＢ１６を介してメモリアレイ２の１対の参照メモリセルＭＣが接続される。 Therefore, when column select line CSL0 is set to "H" level and row address signals RA0 and / RA0 are set to "L" level and "H" level, respectively, bit lines BLA0 and BLA0; BLB0, BLB16; BLA16, BLA16; BLB0, BLB16 are connected. In other words, the memory cell MC of the memory array 1 is connected to the node N1 via the bit line BLA0, and the pair of reference memory cells MC of the memory array 2 is connected to the node N2 via the bit lines BLB0 and BLB16. Further, the memory cell MC of the memory array 1 is connected to the node N3 via the bit line BLA16, and a pair of reference memory cells MC of the memory array 2 is connected to the node N4 via the bit lines BLB0 and BLB16.

また、列選択線ＣＳＬ０が「Ｈ」レベルにされ、かつ行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ノードＮ１〜Ｎ４にそれぞれビット線ＢＬＡ０，ＢＬＡ１６；ＢＬＢ０，ＢＬＢ０；ＢＬＡ０，ＢＬＡ１６；ＢＬＢ１６，ＢＬＢ１６が接続される。換言すると、ノードＮ１にビット線ＢＬＡ０，ＢＬＡ１６を介してメモリアレイ１の１対の参照メモリセルＭＣが接続され、ノードＮ２にビット線ＢＬＢ０を介してメモリアレイ２のメモリセルＭＣが接続される。また、ノードＮ３にビット線ＢＬＡ０，ＢＬＡ１６を介してメモリアレイ１の１対の参照メモリセルＭＣが接続され、ノードＮ４にビット線ＢＬＢ１６を介してメモリアレイ２のメモリセルＭＣが接続される。 When column select line CSL0 is set to “H” level and row address signals RA0, / RA0 are set to “H” level and “L” level, respectively, bit lines BLA0, BLA16; BLB0, BLB0; BLA0, BLA16; BLB16, BLB16 are connected. In other words, a pair of reference memory cells MC of the memory array 1 are connected to the node N1 via the bit lines BLA0 and BLA16, and a memory cell MC of the memory array 2 is connected to the node N2 via the bit line BLB0. A pair of reference memory cells MC of the memory array 1 are connected to the node N3 via the bit lines BLA0 and BLA16, and a memory cell MC of the memory array 2 is connected to the node N4 via the bit line BLB16.

また、書込／読出回路６は、図８に示すように、比較回路３１，３２およびＥＸ−ＯＲゲート３３，３４を備える。なお、図８では、列選択線ＣＳＬ０に「Ｈ」レベル（電源電圧ＶＣＣ）が印加され、行アドレス信号／ＲＡ０がＡＮＤゲート１１，２１を通過してＮチャネルＭＯＳトランジスタ１３，１６，２３，２６のゲートに与えられ、行アドレス信号ＲＡ０がＡＮＤゲート１２，２２を通過してＮチャネルＭＯＳトランジスタ１５，１８，２５，２８のゲートに与えられている状態が示されている。 The write / read circuit 6 includes comparison circuits 31 and 32 and EX-OR gates 33 and 34 as shown in FIG. In FIG. 8, “H” level (power supply voltage VCC) is applied to column selection line CSL 0, and row address signal / RA 0 passes through AND gates 11, 21 and N channel MOS transistors 13, 16, 23, 26. A state is shown in which the row address signal RA0 is applied to the gates of the N-channel MOS transistors 15, 18, 25, 28 through the AND gates 12, 22.

比較回路３１は、ノードＮ１，Ｎ２に一定の電圧を印加してノードＮ１，Ｎ２から流出する電流Ｉ１，Ｉ２を比較し、たとえば、Ｉ１＞Ｉ２の場合は信号φ３１を「Ｌ」レベルにし、Ｉ１＜Ｉ２の場合は信号φ３１を「Ｈ」レベルにする。比較回路３２は、ノードＮ３，Ｎ４に一定の電圧を印加してノードＮ３，Ｎ４から流出する電流Ｉ３，Ｉ４を比較し、たとえば、Ｉ３＞Ｉ４の場合は信号φ３２を「Ｌ」レベルにし、Ｉ３＜Ｉ４の場合は信号φ３２を「Ｈ」レベルにする。 The comparison circuit 31 applies a constant voltage to the nodes N1 and N2 and compares the currents I1 and I2 flowing out from the nodes N1 and N2. For example, when I1> I2, the signal φ31 is set to “L” level, and I1 In the case of <I2, the signal φ31 is set to the “H” level. Comparison circuit 32 applies a constant voltage to nodes N3 and N4 to compare currents I3 and I4 flowing out from nodes N3 and N4. For example, when I3> I4, signal φ32 is set to “L” level, and I3 In the case of <I4, the signal φ32 is set to the “H” level.

図９は、比較回路３１の構成を示す回路図である。図９において、比較回路３１は、ＰチャネルＭＯＳトランジスタ４１〜４６、ＮチャネルＭＯＳトランジスタ４７〜５３、およびインバータ５４を含む。トランジスタ４５，５２は電源電圧ＶＣＣのラインとノードＮ１との間に直列接続され、トランジスタ４６，５３は電源電圧ＶＣＣのラインとノードＮ２との間に直列接続される。トランジスタ４５，４６のゲートは接地され、トランジスタ４５，４６の各々は抵抗素子を構成する。トランジスタ５２，５３のゲートは一定の電圧ＶＳＡを受け、トランジスタ５２，５３は、それぞれノードＮ１，Ｎ２に一定の電圧を印加する定電圧源を構成する。ノードＮ１，Ｎ２の各々には、電圧ＶＳＡよりもトランジスタ５２，５３のしきい値電圧だけ低い一定の電圧ＶＣが印加される。 FIG. 9 is a circuit diagram showing a configuration of the comparison circuit 31. In FIG. 9, comparison circuit 31 includes P channel MOS transistors 41 to 46, N channel MOS transistors 47 to 53, and an inverter 54. Transistors 45 and 52 are connected in series between the line of power supply voltage VCC and node N1, and transistors 46 and 53 are connected in series between the line of power supply voltage VCC and node N2. The gates of the transistors 45 and 46 are grounded, and each of the transistors 45 and 46 constitutes a resistance element. The gates of the transistors 52 and 53 receive a constant voltage VSA, and the transistors 52 and 53 constitute a constant voltage source that applies a constant voltage to the nodes N1 and N2, respectively. A constant voltage VC lower than the voltage VSA by a threshold voltage of the transistors 52 and 53 is applied to each of the nodes N1 and N2.

ノードＮ１と接地電圧ＶＳＳのラインとの間には、たとえば、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲが接続される。メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて最高値Ｒmaxまたは最低値Ｒminに設定されている。ノードＮ１から接地電圧ＶＳＳのラインに流出する電流Ｉ１は、ＶＣ／Ｒmax＝ＶＣ（１／Ｒmax＋１／Ｒmax）／２またはＶＣ／Ｒmin=ＶＣ（１／Ｒmin＋１／Ｒmin）／２となる。 For example, tunneling magneto-resistance element TMR of memory cell MC is connected between node N1 and the line of ground voltage VSS. The resistance value of tunneling magneto-resistance element TMR of memory cell MC is set to the maximum value Rmax or the minimum value Rmin according to the write data signal. The current I1 flowing out from the node N1 to the line of the ground voltage VSS is VC / Rmax = VC (1 / Rmax + 1 / Rmax) / 2 or VC / Rmin = VC (1 / Rmin + 1 / Rmin) / 2.

一方、ノードＮ２と接地電圧ＶＳＳのラインとの間には、たとえば、一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの並列接続体が接続されている。一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ最高値Ｒmaxおよび最低値Ｒminに設定されている。ノードＮ２から接地電圧ＶＳＳのラインに流出する電流Ｉ２は、ＶＣ（１／Ｒmax＋１／Ｒmin）／２となる。ここで、電流Ｉ２がＶＣ（１／Ｒmax＋１／Ｒmin）の２分の１となるのは、一対の参照メモリセルＭＣのトンネル磁気抵抗素子
ＴＭＲの並列接続体には、もう１つの比較回路３２からも同じ値の電流が供給されるからである。 On the other hand, a parallel connection body of tunnel magnetoresistive elements TMR of a pair of reference memory cells MC is connected between the node N2 and the line of the ground voltage VSS, for example. The resistance value of the tunnel magnetoresistive element TMR of the pair of reference memory cells MC is set to the maximum value Rmax and the minimum value Rmin, respectively. The current I2 flowing out from the node N2 to the line of the ground voltage VSS is VC (1 / Rmax + 1 / Rmin) / 2. Here, the current I2 becomes 1/2 of VC (1 / Rmax + 1 / Rmin) because the parallel connection body of the tunnel magnetoresistive element TMR of the pair of reference memory cells MC has another comparator circuit 32. This is because the same current is supplied.

したがって、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が最高値Ｒmaxに設定されている場合はＩ１＜Ｉ２となり、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が最低値Ｒminに設定されている場合はＩ１＞Ｉ２となる。よって、電流Ｉ１，Ｉ２の大小関係を検出することにより、メモリセルＭＣの記憶データを読み出すことができる。 Therefore, when the resistance value of the tunnel magnetoresistive element TMR of the memory cell MC is set to the maximum value Rmax, I1 <I2, and the resistance value of the tunnel magnetoresistive element TMR of the memory cell MC is set to the minimum value Rmin. If so, I1> I2. Therefore, the data stored in the memory cell MC can be read by detecting the magnitude relationship between the currents I1 and I2.

トランジスタ４１，４７，４９は電源電圧ＶＣＣのラインとノードＮ５１との間に直列接続され、トランジスタ４２，４８，５０は電源電圧ＶＣＣのラインとノードＮ５１との間に直列接続され、トランジスタ５１はノードＮ５１と接地電圧ＶＳＳのラインとの間に接続される。トランジスタ４１，４７のゲートはトランジスタ４２，４８の間のノードＮ４４に接続され、トランジスタ４２，４８のゲートはトランジスタ４１，４７の間のノードＮ４３に接続される。トランジスタ４９のゲートはトランジスタ４５，５２間のノードＮ４５の電圧Ｖ４５を受け、トランジスタ５０のゲートはトランジスタ４６，５３間の電圧Ｖ４６を受ける。トランジスタ５１のゲートは、活性化信号ＳＥを受ける。 Transistors 41, 47, and 49 are connected in series between the line of power supply voltage VCC and node N51, and transistors 42, 48, and 50 are connected in series between the line of power supply voltage VCC and node N51. N51 is connected to the ground voltage VSS line. The gates of the transistors 41 and 47 are connected to a node N44 between the transistors 42 and 48, and the gates of the transistors 42 and 48 are connected to a node N43 between the transistors 41 and 47. The gate of transistor 49 receives voltage V45 at node N45 between transistors 45 and 52, and the gate of transistor 50 receives voltage V46 between transistors 46 and 53. The gate of transistor 51 receives activation signal SE.

トランジスタ４３，４４のソースはともに電源電圧ＶＣＣを受け、それらのドレインはそれぞれノードＮ４３，Ｎ４４に接続され、それらのゲートはプリチャージ信号ＰＣを受ける。インバータ５４は、ノードＮ４３に現れる信号の反転信号を、比較回路３１の出力信号φ３１として出力する。トランジスタ４１〜４４，４７〜５１およびインバータ５４は、差動増幅回路５５を構成する。 The sources of transistors 43 and 44 both receive power supply voltage VCC, their drains are connected to nodes N43 and N44, respectively, and their gates receive precharge signal PC. Inverter 54 outputs an inverted signal of the signal appearing at node N43 as output signal φ31 of comparison circuit 31. Transistors 41 to 44, 47 to 51 and inverter 54 constitute a differential amplifier circuit 55.

次に、この比較回路３１の動作について説明する。ノードＮ１から流出する電流Ｉ１がノードＮ２から流出する電流Ｉ２よりも大きい場合は、トランジスタ４５，４６の電圧降下により、ノードＮ４５の電圧Ｖ４５がノードＮ４６の電圧Ｖ４６よりも低くなり、トランジスタ４９の電流駆動能力がトランジスタ５０の電流駆動能力よりも低くなる。逆に、Ｉ１がＩ２よりも小さい場合は、Ｖ４５がＶ４６よりも高くなり、トランジスタ４９の電流駆動能力がトランジスタ５０の電流駆動能力よりも高くなる。 Next, the operation of the comparison circuit 31 will be described. When the current I1 flowing out from the node N1 is larger than the current I2 flowing out from the node N2, the voltage V45 of the node N45 becomes lower than the voltage V46 of the node N46 due to the voltage drop of the transistors 45 and 46, and the current of the transistor 49 The driving capability is lower than the current driving capability of the transistor 50. On the contrary, when I1 is smaller than I2, V45 is higher than V46, and the current driving capability of the transistor 49 is higher than the current driving capability of the transistor 50.

この状態で、プリチャージ信号ＰＣが所定時間だけ活性化レベルの「Ｌ」レベルにされる。これにより、トランジスタ４３，４４が所定時間だけ導通し、ノードＮ４３，Ｎ４４がともに「Ｈ」レベル（電源電圧ＶＣＣ）に充電される。このとき、インバータ５４の出力信号φ３１は、「Ｌ」レベルになっている。 In this state, the precharge signal PC is set to the “L” level of the activation level for a predetermined time. Thereby, transistors 43 and 44 are turned on for a predetermined time, and nodes N43 and N44 are both charged to the “H” level (power supply voltage VCC). At this time, output signal φ31 of inverter 54 is at “L” level.

次いで、活性化信号ＳＥが活性化レベルの「Ｈ」レベルに立ち上げられると、トランジスタ５１が導通して差動増幅回路５５が活性化される。Ｉ１＞Ｉ２の場合は、トランジスタ４９の電流駆動能力がトランジスタ５０の電流駆動能力よりも低いので、ノードＮ４４が「Ｌ」レベルに引き下げられ、信号φ３１は「Ｌ」レベルに維持される。逆に、Ｉ１＜Ｉ２の場合は、トランジスタ４９の電流駆動能力がトランジスタ５０の電流駆動能力よりも高いので、ノードＮ４３が「Ｌ」レベルに引き下げられ、信号φ３１は「Ｈ」レベルに立ち上げられる。比較回路３２も、比較回路３１と同じ構成である。 Next, when the activation signal SE is raised to the “H” level of the activation level, the transistor 51 is turned on and the differential amplifier circuit 55 is activated. When I1> I2, since the current driving capability of transistor 49 is lower than the current driving capability of transistor 50, node N44 is pulled down to “L” level, and signal φ31 is maintained at “L” level. Conversely, when I1 <I2, the current drive capability of transistor 49 is higher than the current drive capability of transistor 50, so that node N43 is pulled down to "L" level and signal φ31 is raised to "H" level. . The comparison circuit 32 has the same configuration as the comparison circuit 31.

図８に戻って、ＥＸ−ＯＲゲート３３は、比較回路３１の出力信号φ３１と行アドレス信号／ＲＡ０とを受け、読出データ信号Ｑ０を出力する。行アドレス信号／ＲＡ０が「Ｌ」レベルの場合は、比較回路３１の出力信号φ３１がそのまま読出データ信号Ｑ０となり、行アドレス信号／ＲＡ０が「Ｈ」レベルの場合は、比較回路３１の出力信号φ３１の反転信号が読出データ信号Ｑ０となる。 Returning to FIG. 8, EX-OR gate 33 receives output signal φ31 of comparison circuit 31 and row address signal / RA0, and outputs read data signal Q0. When row address signal / RA0 is at "L" level, output signal .phi.31 of comparison circuit 31 becomes read data signal Q0 as it is, and when row address signal / RA0 is at "H" level, output signal .phi.31 of comparison circuit 31. Is the read data signal Q0.

ＥＸ−ＯＲゲート３４は、比較回路３２の出力信号φ３２と行アドレス信号／ＲＡ０とを受け、読出データ信号Ｑ１を出力する。行アドレス信号／ＲＡ０が「Ｌ」レベルの場合は、比較回路３２の出力信号φ３２がそのまま読出データ信号Ｑ１となり、行アドレス信号／ＲＡ０が「Ｈ」レベルの場合は、比較回路３２の出力信号φ３２の反転信号が読出データ信号Ｑ１となる。 EX-OR gate 34 receives output signal φ32 of comparison circuit 32 and row address signal / RA0, and outputs read data signal Q1. When row address signal / RA0 is at "L" level, output signal .phi.32 of comparison circuit 32 becomes read data signal Q1 as it is, and when row address signal / RA0 is at "H" level, output signal .phi.32 of comparison circuit 32. Is the read data signal Q1.

なお、行アドレス信号／ＲＡ０のレベルに応じて比較回路３１，３２の出力信号φ３１，φ３２を反転させるのは、上述の通り、行アドレス信号／ＲＡ０が「Ｈ」レベルの場合はノードＮ２，Ｎ４に一対の参照メモリセルＭＣが接続されるのに対し、行アドレス信号／ＲＡ０が「Ｌ」レベルの場合はノードＮ１，Ｎ３に一対の参照メモリセルＭＣが接続され、行アドレス信号／ＲＡ０の論理レベルに応じて比較回路３１，３２の出力信号φ３１，φ３２の極性が変わるからである。 Note that the output signals φ31 and φ32 of the comparison circuits 31 and 32 are inverted according to the level of the row address signal / RA0 as described above when the row address signal / RA0 is at the “H” level. In contrast, when the row address signal / RA0 is at "L" level, a pair of reference memory cells MC are connected to the nodes N1 and N3, and the logic of the row address signal / RA0 is connected. This is because the polarities of the output signals φ31 and φ32 of the comparison circuits 31 and 32 change according to the level.

この実施の形態１では、図８に示したように、ノードＮ１に３つのトランジスタ１３，１４，２５のドレインが接続され、ノードＮ２に３つのトランジスタ１７，１８，２６のドレインが接続され、ノードＮ３に３つのトランジスタ２３，２４，１５のドレインが接続され、ノードＮ４に３つのトランジスタ２７，２８，１６のドレインが接続されている。したがって、比較回路３１の入力ノードＮ１，Ｎ２の寄生容量が等しく、比較回路３２の入力ノードＮ３，Ｎ４の寄生容量が等しいので、比較回路の２つの入力ノードの寄生容量に差があった従来に比べ、読出速度の高速化を図ることができる。また、トランジスタ１４，１７，２４，２７が列選択ゲートを兼ねているので、トランジスタ１３〜１８，２３〜２８による信号遅延は小さくて済む。 In the first embodiment, as shown in FIG. 8, the drains of the three transistors 13, 14, and 25 are connected to the node N1, and the drains of the three transistors 17, 18, and 26 are connected to the node N2. The drains of the three transistors 23, 24, and 15 are connected to N3, and the drains of the three transistors 27, 28, and 16 are connected to the node N4. Accordingly, since the parasitic capacitances of the input nodes N1 and N2 of the comparison circuit 31 are equal and the parasitic capacitances of the input nodes N3 and N4 of the comparison circuit 32 are equal, there is a difference in the parasitic capacitance between the two input nodes of the comparison circuit. In comparison, the reading speed can be increased. Further, since the transistors 14, 17, 24, and 27 also serve as column selection gates, the signal delay due to the transistors 13 to 18 and 23 to 28 can be small.

図１０は、この実施の形態１の変更例を示す回路図であって、図９と対比される図である。図１０を参照して、このＭＲＡＭでは、比較回路３１が比較回路６１で置換され、比較回路３２も比較回路６１と同様の比較回路で置換される。比較回路６１は、比較回路３１のトランジスタ５２，５３を除去してノードＮ１，Ｎ２をそれぞれノードＮ４５，Ｎ４６に接続し、トランジスタ４５，４６のゲートに所定の電圧ＶＲＥＦを印加したものである。トランジスタ４５，４６は、それぞれノードＮ１，Ｎ２に一定の電流を流す定電流源を構成する。 FIG. 10 is a circuit diagram showing a modification of the first embodiment, and is a diagram to be compared with FIG. Referring to FIG. 10, in this MRAM, comparison circuit 31 is replaced with comparison circuit 61, and comparison circuit 32 is also replaced with a comparison circuit similar to comparison circuit 61. The comparison circuit 61 is obtained by removing the transistors 52 and 53 of the comparison circuit 31, connecting the nodes N1 and N2 to the nodes N45 and N46, respectively, and applying a predetermined voltage VREF to the gates of the transistors 45 and 46. Transistors 45 and 46 constitute a constant current source for supplying a constant current to nodes N1 and N2, respectively.

ノードＮ１と接地電圧ＶＳＳのラインとの間には、たとえば、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲが接続される。メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて最高値Ｒmaxまたは最低値Ｒminに設定されている。ノードＮ１から接地電圧ＶＳＳのラインに定電流ＩＣを流すと、ノードＮ４５の電圧Ｖ４５は、Ｖ４５＝ＩＣ×ＲmaxまたはＩＣ×Ｒminとなる。 For example, tunneling magneto-resistance element TMR of memory cell MC is connected between node N1 and the line of ground voltage VSS. The resistance value of tunneling magneto-resistance element TMR of memory cell MC is set to the maximum value Rmax or the minimum value Rmin according to the write data signal. When the constant current IC is passed from the node N1 to the line of the ground voltage VSS, the voltage V45 of the node N45 becomes V45 = IC × Rmax or IC × Rmin.

一方、ノードＮ２と接地電圧ＶＳＳのラインとの間には、たとえば、一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの並列接続体が接続されている。一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ最高値Ｒmaxおよび最低値Ｒminに設定されている。ノードＮ２から接地電圧ＶＳＳのラインに定電流ＩＣを流すと、ノードＮ４６の電圧Ｖ４６は、Ｖ４６＝２ＩＣ×Ｒmax×Ｒmin／（Ｒmax＋Ｒmin）となる。ここで、電圧Ｖ４６がＩＣ×Ｒmax×Ｒmin／（Ｒmax＋Ｒmin）の２倍になるのは、一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの並列接続体には、もう１つの比較回路からも同じ値の定電流ＩＣが供給されるからである。 On the other hand, a parallel connection body of tunnel magnetoresistive elements TMR of a pair of reference memory cells MC is connected between the node N2 and the line of the ground voltage VSS, for example. The resistance value of the tunnel magnetoresistive element TMR of the pair of reference memory cells MC is set to the maximum value Rmax and the minimum value Rmin, respectively. When a constant current IC is passed from the node N2 to the line of the ground voltage VSS, the voltage V46 of the node N46 becomes V46 = 2IC × Rmax × Rmin / (Rmax + Rmin). Here, the voltage V46 is twice as large as IC × Rmax × Rmin / (Rmax + Rmin). The parallel connection body of the tunnel magnetoresistive element TMR of the pair of reference memory cells MC is the same from the other comparison circuit. This is because a constant current IC having a value is supplied.

メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が最高値Ｒmaxに設定されている場合はＶ４５＞Ｖ４６となり、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が最低値Ｒminに設定されている場合はＶ４５＜Ｖ４６となる。したがって、電圧Ｖ４５，Ｖ４６の大小関係を差動増幅回路５５によって検出することにより、メモリセルＭＣの
記憶データを読み出すことができる。 When the resistance value of the tunnel magnetoresistive element TMR of the memory cell MC is set to the maximum value Rmax, V45> V46, and when the resistance value of the tunnel magnetoresistive element TMR of the memory cell MC is set to the minimum value Rmin Becomes V45 <V46. Therefore, the data stored in the memory cell MC can be read by detecting the magnitude relationship between the voltages V45 and V46 by the differential amplifier circuit 55.

図１１は、この実施の形態１の他の変更例を示す回路図であって、図９と対比される図である。図１１を参照して、このＭＲＡＭでは、比較回路３１が比較回路６２で置換され、比較回路３２も比較回路６２と同様の比較回路で置換される。比較回路６２は、比較回路３１のトランジスタ５２，５３を除去してノードＮ１，Ｎ２をそれぞれノードＮ４５，Ｎ４６に接続し、トランジスタ４５，４６をそれぞれ定抵抗素子６３，６４で置換したものである。定抵抗素子６３，６４は、それぞれ負荷電源電圧ＶＬのラインとノードＮ４５，Ｎ４６との間に接続される。定抵抗素子６３，６４の各々は一定の抵抗値ＲＣを有する。 FIG. 11 is a circuit diagram showing another modification of the first embodiment, which is compared with FIG. Referring to FIG. 11, in this MRAM, comparison circuit 31 is replaced with comparison circuit 62, and comparison circuit 32 is also replaced with a comparison circuit similar to comparison circuit 62. In the comparison circuit 62, the transistors 52 and 53 of the comparison circuit 31 are removed, the nodes N1 and N2 are connected to the nodes N45 and N46, respectively, and the transistors 45 and 46 are replaced with constant resistance elements 63 and 64, respectively. Constant resistance elements 63 and 64 are connected between a line of load power supply voltage VL and nodes N45 and N46, respectively. Each of the constant resistance elements 63 and 64 has a constant resistance value RC.

ノードＮ１と接地電圧ＶＳＳのラインとの間には、たとえば、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲが接続される。メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて最高値Ｒmaxまたは最低値Ｒminに設定されている。ノードＮ４５の電圧Ｖ４５は、Ｖ４５＝ＶＬ×Ｒmax／（Ｒmax＋ＲＣ）またはＶＬ×Ｒmin／（Ｒmin＋ＲＣ）となる。 For example, tunneling magneto-resistance element TMR of memory cell MC is connected between node N1 and the line of ground voltage VSS. The resistance value of tunneling magneto-resistance element TMR of memory cell MC is set to the maximum value Rmax or the minimum value Rmin according to the write data signal. The voltage V45 of the node N45 is V45 = VL × Rmax / (Rmax + RC) or VL × Rmin / (Rmin + RC).

一方、ノードＮ２と接地電圧ＶＳＳのラインとの間には、たとえば、一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの並列接続体が接続されている。一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ最高値Ｒmaxおよび最低値Ｒminに設定されている。Ｒmax×Ｒmin／（Ｒmax＋Ｒmin）をＲＭとすると、ノードＮ４６の電圧Ｖ４６は、Ｖ４６＝２ＲＭ／（ＲＣ＋２ＲＭ）となる。ここで、ＲＭを２倍にするのは、一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの並列接続体には、もう１つの比較回路の定抵抗素子６４も接続されるからである。 On the other hand, a parallel connection body of tunnel magnetoresistive elements TMR of a pair of reference memory cells MC is connected between the node N2 and the line of the ground voltage VSS, for example. The resistance value of the tunnel magnetoresistive element TMR of the pair of reference memory cells MC is set to the maximum value Rmax and the minimum value Rmin, respectively. When Rmax × Rmin / (Rmax + Rmin) is RM, the voltage V46 of the node N46 is V46 = 2RM / (RC + 2RM). Here, RM is doubled because the constant resistance element 64 of the other comparison circuit is also connected to the parallel connection body of the tunnel magnetoresistive element TMR of the pair of reference memory cells MC.

メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が最高値Ｒmaxに設定されている場合はＶ４５＞Ｖ４６となり、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値が最低値Ｒminに設定されている場合はＶ４５＜Ｖ４６となる。したがって、電圧Ｖ４５，Ｖ４６の大小関係を差動増幅回路５５によって検出することにより、メモリセルＭＣの記憶データを読み出すことができる。 When the resistance value of the tunnel magnetoresistive element TMR of the memory cell MC is set to the maximum value Rmax, V45> V46, and when the resistance value of the tunnel magnetoresistive element TMR of the memory cell MC is set to the minimum value Rmin Becomes V45 <V46. Therefore, the data stored in the memory cell MC can be read by detecting the magnitude relationship between the voltages V45 and V46 by the differential amplifier circuit 55.

[実施の形態２]
図１２は、この発明の実施の形態２によるＭＲＡＭの書込／読出回路の要部を示す回路図であって、図８と対比される図である。図１２において、このＭＲＡＭでは、各メモリセルグループに対応して切換回路が設けられ、この切換回路はＮチャネルＭＯＳトランジスタ７１〜７８，８１〜８８を含む。図８では、列選択線ＣＳＬ０に対応する切換回路において、対応の列選択線ＣＳＬ０が選択レベルの「Ｈ」レベルにされて、行アドレス信号／ＲＡ０がトランジスタ７２，７３，７５，７８，８２，８３，８５，８８のゲートに与えられ、行アドレス信号ＲＡ０がトランジスタ７１，７４，７６，７７，８１，８４，８６，８７のゲートに与えられている状態が示されている。 [Embodiment 2]
FIG. 12 is a circuit diagram showing a main part of the write / read circuit of the MRAM according to the second embodiment of the present invention, which is compared with FIG. 12, in this MRAM, a switching circuit is provided corresponding to each memory cell group, and this switching circuit includes N channel MOS transistors 71-78, 81-88. In FIG. 8, in the switching circuit corresponding to column selection line CSL0, the corresponding column selection line CSL0 is set to the “H” level of the selection level, and row address signal / RA0 is converted to transistors 72, 73, 75, 78, 82, A state is shown in which the row address signal RA0 is applied to the gates of transistors 83, 85, and 88, and the gates of the transistors 71, 74, 76, 77, 81, 84, 86, and 87 are applied.

トランジスタ７１〜７４のソースはともにビット線ＢＬＡ０に接続され、それらのドレインはそれぞれノードＮ４，Ｎ１，Ｎ１，Ｎ２に接続されている。トランジスタ７５〜７８のソースはともにビット線ＢＬＢ０に接続され、それらのドレインはそれぞれノードＮ２，Ｎ１，Ｎ１，Ｎ４に接続されている。トランジスタ８１〜８４のソースはともにビット線ＢＬＡ１６に接続され、それらのドレインはそれぞれノードＮ２，Ｎ３，Ｎ３，Ｎ４に接続されている。トランジスタ８５〜８８のソースはともにビット線ＢＬＢ１６に接続され、それらのドレインはそれぞれノードＮ４，Ｎ３，Ｎ３，Ｎ２に接続されている。 The sources of the transistors 71 to 74 are all connected to the bit line BLA0, and their drains are connected to the nodes N4, N1, N1, and N2, respectively. The sources of transistors 75-78 are all connected to bit line BLB0, and their drains are connected to nodes N2, N1, N1, and N4, respectively. The sources of the transistors 81 to 84 are all connected to the bit line BLA16, and their drains are connected to nodes N2, N3, N3, and N4, respectively. The sources of transistors 85-88 are both connected to bit line BLB16, and their drains are connected to nodes N4, N3, N3, and N2, respectively.

行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされると、
トランジスタ７２，７３，７５，７８，８２，８３，８５，８８が導通し、ノードＮ１〜Ｎ４にそれぞれビット線ＢＬＡ０，ＢＬＡ０；ＢＬＢ０，ＢＬＢ１６；ＢＬＡ１６，ＢＬＡ１６；ＢＬＢ０，ＢＬＢ１６が接続される。換言すると、ノードＮ１にビット線ＢＬＡ０を介してメモリアレイ１のメモリセルＭＣが接続され、ノードＮ２にビット線ＢＬＢ０，ＢＬＢ１６を介してメモリアレイ２の１対の参照メモリセルＭＣが接続される。また、ノードＮ３にビット線ＢＬＡ１６を介してメモリアレイ１のメモリセルＭＣが接続され、ノードＮ４にビット線ＢＬＢ０，ＢＬＢ１６を介してメモリアレイ２の１対の参照メモリセルＭＣが接続される。 When row address signals RA0, / RA0 are set to "L" level and "H" level, respectively.
Transistors 72, 73, 75, 78, 82, 83, 85, 88 are turned on, and bit lines BLA0, BLA0; BLB0, BLB16; BLA16, BLA16; BLB0, BLB16 are connected to nodes N1-N4, respectively. In other words, the memory cell MC of the memory array 1 is connected to the node N1 via the bit line BLA0, and the pair of reference memory cells MC of the memory array 2 is connected to the node N2 via the bit lines BLB0 and BLB16. Further, the memory cell MC of the memory array 1 is connected to the node N3 via the bit line BLA16, and a pair of reference memory cells MC of the memory array 2 is connected to the node N4 via the bit lines BLB0 and BLB16.

また、行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ノードＮ１〜Ｎ４にそれぞれビット線ＢＬＢ０，ＢＬＢ０；ＢＬＡ０，ＢＬＡ１６；ＢＬＢ１６，ＢＬＢ１６；ＢＬＡ０，ＢＬＡ１６が接続される。換言すると、ノードＮ１にビット線ＢＬＢ０を介してメモリアレイ２のメモリセルＭＣが接続され、ノードＮ２にビット線ＢＬＡ０，ＢＬＡ１６を介してメモリアレイ１の１対の参照メモリセルＭＣが接続される。また、ノードＮ３にビット線ＢＬＢ１６を介してメモリアレイ２のメモリセルＭＣが接続され、ノードＮ３にビット線ＢＬＡ０，ＢＬＡ１６を介してメモリアレイ１の１対の参照メモリセルＭＣが接続される。 When row address signals RA0 and / RA0 are set to "H" level and "L" level, respectively, bit lines BLB0 and BLB0; BLA0 and BLA16; BLB16 and BLB16; BLA0 and BLA16 are connected to nodes N1 to N4, respectively. Is done. In other words, the memory cell MC of the memory array 2 is connected to the node N1 via the bit line BLB0, and the pair of reference memory cells MC of the memory array 1 is connected to the node N2 via the bit lines BLA0 and BLA16. The memory cell MC of the memory array 2 is connected to the node N3 via the bit line BLB16, and a pair of reference memory cells MC of the memory array 1 is connected to the node N3 via the bit lines BLA0 and BLA16.

比較回路３１は、ノードＮ１，Ｎ２の一定の電圧を印加し、ノードＮ１，Ｎ２から流出する電流Ｉ１，Ｉ２を比較し、たとえば、Ｉ１＞Ｉ２の場合はデータ信号Ｑ０を「Ｌ」レベルにし、Ｉ１＜Ｉ２の場合はデータ信号Ｑ０を「Ｈ」レベルにする。比較回路３２は、ノードＮ３，Ｎ４の一定の電圧を印加し、ノードＮ３，Ｎ４から流出する電流Ｉ３，Ｉ４を比較し、たとえば、Ｉ３＞Ｉ４の場合はデータ信号Ｑ１を「Ｌ」レベルにし、Ｉ３＜Ｉ４の場合はデータ信号Ｑ１を「Ｈ」レベルにする。 The comparison circuit 31 applies a constant voltage at the nodes N1 and N2 and compares the currents I1 and I2 flowing out from the nodes N1 and N2. For example, when I1> I2, the data signal Q0 is set to the “L” level. When I1 <I2, data signal Q0 is set to “H” level. The comparison circuit 32 applies a constant voltage at the nodes N3 and N4, compares the currents I3 and I4 flowing out from the nodes N3 and N4. For example, when I3> I4, the data signal Q1 is set to the “L” level. When I3 <I4, data signal Q1 is set to “H” level.

なお、ＥＸ−ＯＲゲート３３，３４は不要である。これは、上述の通り、行アドレス信号／ＲＡ０の論理レベルに応じて比較回路３１，３２の出力信号φ３１，φ３２の極性が変わらないからである。 The EX-OR gates 33 and 34 are not necessary. This is because the polarities of the output signals φ31 and φ32 of the comparison circuits 31 and 32 do not change according to the logic level of the row address signal / RA0 as described above.

この実施の形態２では、ノードＮ１に４つのトランジスタ７２，７３，７６，７７のドレインが接続され、ノードＮ２に４つのトランジスタ７４，７５，８１，８８のドレインが接続され、ノードＮ３に４つのトランジスタ８２，８３，８６，８７のドレインが接続され、ノードＮ４に４つのトランジスタ７１，７８，８４，８５のドレインが接続されている。したがって、比較回路３１の入力ノードＮ１，Ｎ２の寄生容量が等しく、比較回路３２の入力ノードＮ３，Ｎ４の寄生容量が等しいので、比較回路の２つの入力ノードの寄生容量に差があった従来に比べ、読出速度の高速化を図ることができる。また、トランジスタ７１〜７８，８１〜８８が列選択ゲートを兼ねているので、トランジスタ７１〜７８，８１〜８８による信号遅延は小さくて済む。 In the second embodiment, the drains of the four transistors 72, 73, 76, 77 are connected to the node N1, the drains of the four transistors 74, 75, 81, 88 are connected to the node N2, and the four transistors are connected to the node N3. The drains of the transistors 82, 83, 86, and 87 are connected, and the drains of the four transistors 71, 78, 84, and 85 are connected to the node N4. Accordingly, since the parasitic capacitances of the input nodes N1 and N2 of the comparison circuit 31 are equal and the parasitic capacitances of the input nodes N3 and N4 of the comparison circuit 32 are equal, there is a difference in the parasitic capacitance between the two input nodes of the comparison circuit. In comparison, the reading speed can be increased. Further, since the transistors 71 to 78 and 81 to 88 also serve as column selection gates, the signal delay due to the transistors 71 to 78 and 81 to 88 can be small.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

この発明の実施の形態１によるＭＲＡＭの全体構成を示すブロック図である。It is a block diagram which shows the whole structure of MRAM by Embodiment 1 of this invention. 図１に示したメモリアレイの構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a memory array illustrated in FIG. 1. 図２に示したメモリセルの構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a memory cell shown in FIG. 2. 図３に示したメモリセルのデータ書込方法を説明するための図である。FIG. 4 is a diagram for explaining a method of writing data in the memory cell shown in FIG. 3. 図３に示したメモリセルのデータ書込方法を説明するための他の図である。FIG. 4 is another diagram for explaining a data writing method of the memory cell shown in FIG. 3. 図３に示したメモリセルのデータ読出方法を説明するための図である。FIG. 4 is a diagram for explaining a data reading method of the memory cell shown in FIG. 3. 図１に示した書込／読出回路の要部を示す回路図である。FIG. 2 is a circuit diagram showing a main part of the write / read circuit shown in FIG. 1. 図１に示した書込／読出回路の要部を示す他の回路図である。FIG. 4 is another circuit diagram showing a main part of the write / read circuit shown in FIG. 1. 図８に示した比較回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the comparison circuit shown in FIG. 実施の形態１の変更例を示す回路図である。FIG. 6 is a circuit diagram showing a modification of the first embodiment. 実施の形態１の他の変更例を示す回路図である。FIG. 10 is a circuit diagram showing another modification of the first embodiment. この発明の実施の形態２によるＭＲＡＭの書込／読出回路の要部を示す回路図である。It is a circuit diagram which shows the principal part of the write / read circuit of MRAM by Embodiment 2 of this invention.

Explanation of symbols

１，２メモリアレイ、３行デコーダ、４ドライバ、５列デコーダ、７制御回路、ＭＣメモリセル、ＴＭＲトンネル磁気抵抗素子、ＡＴＲアクセストランジスタ、ＷＬワード線、ＤＬディジット線、ＢＬビット線、ＥＬ電極、ＦＬ固定磁化膜、ＴＢトンネル絶縁膜、ＶＬ自由磁化膜、ＣＳＬ列選択線、１１，１２，２１，２２ＡＮＤゲート、１３〜１８，２３〜２８，４７〜５３，７１〜７８，８１〜８８ＮチャネルＭＯＳトランジスタ、３１，３２，６１，６２比較回路、３３，３４ＥＸ−ＯＲゲート、４１〜４６ＰチャネルＭＯＳトランジスタ、５４インバータ、６３，６４定抵抗素子。 1, 2 memory array, 3 row decoder, 4 driver, 5 column decoder, 7 control circuit, MC memory cell, TMR tunnel magnetoresistive element, ATR access transistor, WL word line, DL digit line, BL bit line, EL electrode, FL pinned magnetic film, TB tunnel insulating film, VL free magnetic film, CSL column selection line, 11, 12, 21, 22 AND gate, 13-18, 23-28, 47-53, 71-78, 81-88 N Channel MOS transistor, 31, 32, 61, 62 comparison circuit, 33, 34 EX-OR gate, 41-46 P channel MOS transistor, 54 inverter, 63, 64 constant resistance element.

Claims

Each includes a plurality of memory cells arranged in a plurality of rows and a plurality of columns, a plurality of word lines provided corresponding to the plurality of rows, and a plurality of bit lines provided corresponding to the plurality of columns, respectively. First and second memory arrays arranged in a direction in which the plurality of bit lines extend;
Two bit lines in the same column of the first and second memory arrays form a pair, and a plurality of bit line pairs of the first and second memory arrays are grouped in advance in pairs. And the plurality of memory cells of each of the first and second memory arrays are grouped in advance in two corresponding to the bit line group in each row,
Each memory cell is connected in series with a resistor memory element that stores data according to a change in resistance value level, and a corresponding bit line and a reference voltage line, and a corresponding word line is selected. A transistor that conducts when the level is reached,
Each memory cell group in a predetermined row of each of the first and second memory arrays is used as a reference memory cell group, and the resistance value of the resistor memory element of two memory cells belonging to each reference memory cell group Are set to high and low levels respectively.
Furthermore, according to the address signal, one of the first and second memory arrays, one of the plurality of word lines belonging to the one memory array, and the other memory A decoder for selecting a word line of a row of a reference memory cell group of the array and any one of the plurality of bit line pair groups;
A driver for setting each word line selected by the decoder to a selection level;
The first bit line of the four bit lines belonging to the corresponding bit line pair group is provided corresponding to each bit line pair group and corresponding to the selection of the corresponding bit line pair group by the decoder. The first and second bit lines belonging to the first memory array are connected to the first and second nodes, respectively, and the third and fourth bit lines belonging to the second memory array are respectively connected to the third and fourth nodes. A first switching circuit connected to the node of
When the corresponding bit line pair group and the first memory array are selected by the decoder, the first, second, fourth and third bit lines are provided corresponding to each bit line pair group. When the corresponding bit line pair group and the second memory array are selected by the decoder, the second, first, third and fourth bit lines are connected to the first to fourth nodes, respectively. A second switching circuit respectively connected to the first to fourth nodes;
The resistance value between the first node and the reference voltage line is compared with the resistance value between the third node and the reference voltage line, and a first level corresponding to the comparison result is compared. A first comparison circuit that outputs a data signal of
A resistance value between the second node and the reference voltage line is compared with a resistance value between the fourth node and the reference voltage line, and a second level corresponding to the comparison result is compared. A second comparison circuit that outputs a data signal of
When the first and second data signals are received and one of the first and second memory arrays is selected by the decoder, the first and second data signals are output as they are. A non-volatile semiconductor memory device comprising: a gate circuit that inverts and outputs each of the first and second data signals when the other memory array is selected by the decoder.

The first switching circuit has one terminal connected to the first to fourth bit lines, and the other terminal connected to the first to fourth nodes, respectively. Including first to fourth switching elements that conduct in response to selection of a bit line pair group;
The second switching circuit is
One terminal thereof is connected to each of the first, second, fourth, and third bit lines, and the other terminal thereof is connected to each of the first to fourth nodes. Fifth to eighth switching elements which are turned on in response to selection of a pair group and the first memory array;
One terminal thereof is connected to each of the second, first, third and fourth bit lines, and the other terminal thereof is connected to each of the first to fourth nodes. 2. The nonvolatile semiconductor memory device according to claim 1, comprising: a pair group and ninth to twelfth switching elements that are turned on in response to selection of the second memory array.

Each includes a plurality of memory cells arranged in a plurality of rows and a plurality of columns, a plurality of word lines provided corresponding to the plurality of rows, and a plurality of bit lines provided corresponding to the plurality of columns, respectively. First and second memory arrays arranged in a direction in which the plurality of bit lines extend;
Two bit lines in the same column of the first and second memory arrays form a pair, and a plurality of bit line pairs of the first and second memory arrays are grouped in advance in pairs. And the plurality of memory cells of each of the first and second memory arrays are grouped in advance in two corresponding to the bit line group in each row,
Each memory cell is connected in series with a resistor memory element that stores data according to a change in resistance value level, and a corresponding bit line and a reference voltage line, and a corresponding word line is selected. A transistor that conducts when the level is reached,
Each memory cell group in a predetermined row of each of the first and second memory arrays is used as a reference memory cell group, and the resistance value of the resistor memory element of two memory cells belonging to each reference memory cell group Are set to high and low levels respectively.
Furthermore, according to the address signal, one of the first and second memory arrays, one of the plurality of word lines belonging to the one memory array, and the other memory A decoder for selecting a word line of a row of a reference memory cell group of the array and any one of the plurality of bit line pair groups;
A driver for setting each word line selected by the decoder to a selection level;
Provided corresponding to each bit line pair group, and when the corresponding bit line pair group and the first memory array are selected by the decoder, of the four bit lines belonging to the corresponding bit line pair group The first and second bit lines belonging to the first memory array are connected to the first and second nodes, respectively, and the third and fourth bit lines belonging to the second memory array are respectively connected to the first and second nodes. And when the corresponding bit line pair group and the second memory array are selected by the decoder, the third and fourth bit lines are connected to the first and second nodes, respectively. A first switching circuit connected to the node and connecting the first and second bit lines to the third and fourth nodes, respectively.
Provided corresponding to each bit line pair group, and when the corresponding bit line pair group and the first memory array are selected by the decoder, the first and second bit lines are respectively connected to the first and second bit lines. And the fourth and third bit lines are connected to the third and fourth nodes, respectively, and the corresponding bit line pair group and the second memory array are selected by the decoder. In this case, the third and fourth bit lines are connected to the first and second nodes, respectively, and the second and first bit lines are connected to the third and fourth nodes, respectively. Two switching circuits;
The resistance value between the first node and the reference voltage line is compared with the resistance value between the third node and the reference voltage line, and a first level corresponding to the comparison result is compared. A first comparison circuit that outputs a data signal of
A resistance value between the second node and the reference voltage line is compared with a resistance value between the fourth node and the reference voltage line, and a second level corresponding to the comparison result is compared. And a second comparison circuit that outputs the data signal of the non-volatile semiconductor memory device.

The first switching circuit includes:
One terminal thereof is connected to each of the first to fourth bit lines, and the other terminal thereof is connected to each of the first to fourth nodes, and the corresponding bit line pair group and the first terminal are connected by the decoder. First to fourth switching elements that are turned on in response to selection of the memory array;
One terminal thereof is connected to the third, fourth, first and second bit lines, respectively, and the other terminal is connected to the first to fourth nodes, respectively. A pair group and fifth to eighth switching elements that conduct in response to selection of the second memory array;
The second switching circuit includes:
One terminal thereof is connected to each of the first , second , fourth, and third bit lines, and the other terminal is connected to each of the first to fourth nodes. Ninth to twelfth switching elements that are turned on in response to selection of a pair group and the first memory array;
One terminal thereof is connected to each of the third , fourth , second, and first bit lines, and the other terminal thereof is connected to each of the first to fourth nodes. The nonvolatile semiconductor memory device according to claim 3, further comprising: a pair group and thirteenth to sixteenth switching elements that are turned on in response to selection of the second memory array.

The first comparison circuit includes:
A first resistance element and a second resistance element whose terminals both receive a power supply voltage;
First and second constant voltage sources that receive the power supply voltage via the first and second resistance elements, respectively, and apply a constant voltage to the first and third nodes;
A first differential amplifier that compares the voltage levels of the other terminals of the first and second resistance elements and outputs a first data signal at a level corresponding to the comparison result;
The second comparison circuit includes:
A third resistance element and a fourth resistance element whose terminals both receive the power supply voltage;
Third and fourth constant voltage sources that receive the power supply voltage via the third and fourth resistance elements, respectively, and apply a constant voltage to the second and fourth nodes;
And a second differential amplifier that compares high and low voltages of the other terminals of the third and fourth resistance elements and outputs a second data signal at a level corresponding to the comparison result. Item 5. The nonvolatile semiconductor memory device according to any one of Items 4 to 4.

The first comparison circuit includes:
First and second constant current sources for flowing constant currents to the first and third nodes, respectively;
A first differential amplifier circuit that compares high and low voltages of the first and third nodes and outputs a first data signal at a level corresponding to the comparison result;
The second comparison circuit includes:
Third and fourth constant current sources for flowing a constant current to the second and fourth nodes, respectively;
5. A second differential amplifier circuit that compares high and low voltages of the second and fourth nodes and outputs a second data signal of a level corresponding to the comparison result. The nonvolatile semiconductor memory device according to any one of the above.

The first comparison circuit includes:
First and second constant resistance elements respectively connected between a power supply voltage line and the first and third nodes;
A first differential amplifier that compares high and low voltages of the first and third nodes and outputs a first data signal at a level corresponding to the comparison result;
The second comparison circuit includes:
Third and fourth constant resistance elements respectively connected between a power supply voltage line and the second and fourth nodes;
5. A second differential amplifier that compares high and low voltages of the second and fourth nodes and outputs a second data signal of a level corresponding to the comparison result. The nonvolatile semiconductor memory device according to any one of the above.