JP5073977B2 - 半導体記憶装置のベリファイ制御方式及びその方法 - Google Patents

Description

本発明は、半導体記憶装置のベリファイ制御方式及びその方法に係り、詳しくは、フラッシュメモリのプログラム前ベリファイ無しのメモリ動作モードにおける半導体記憶装置のベリファイ制御方式及びその方法に関する。

図４は、従来のフラッシュメモリにおけるプログラム動作において、サスペンドが１回の場合を示すタイミングチャートである。図４ａはプログラム後ベリファイ無し、図４ｂはプログラム後ベリファイ有りの場合を示し、いずれも、プログラム前ベリファイ無しのメモリ動作モードを前提としている。図４ａにおいて、アドレスＡ０〜Ａ３までのメモリセルにプログラム動作が実行され、アドレスＡ４でのプログラム動作途中でサスペンドが発生し、プログラム動作は中断される。サスペンドが終了した時点で動作は再開され、アドレスＡ４のメモリセルに再度プログラム動作が実行された後、アドレスはＡ５へ移行し、アドレスＡ５のメモリセルにプログラム動作が実行される。

図４ｂにおいては、アドレスＡ０〜Ａ３までのメモリセルにプログラム動作とプログラム後ベリファイ動作が実行され、アドレスＡ４でのプログラム動作途中でサスペンドが発生し、プログラム動作は中断される。サスペンドが終了した時点で動作は再開され、アドレスＡ４のメモリセルに再度プログラム動作が行われた後、アドレスＡ４のメモリセルに対し、ベリファイ動作が実行される。ベリファイにより再書き込みが不要と判断されると、アドレスはＡ５へ移行し、アドレスＡ５のメモリセルにプログラム動作が実行される。いずれにおいても、再開後、同一アドレスのメモリセルには再度プログラム動作のストレスがかかることになる。

図５は、従来のフラッシュメモリにおけるプログラム動作において、サスペンドが複数回生じる場合を示すタイミングチャートである。図５ａはプログラム後ベリファイ無し、図５ｂはプログラム後ベリファイ有りの場合を示し、いずれも、プログラム前ベリファイ無しのメモリ動作モードを前提としている。図５ａにおいて、アドレスＡ０〜Ａ３までのメモリセルにプログラム動作が実行され、アドレスＡ４でのプログラム動作途中でサスペンドが発生し、プログラム動作は中断される。サスペンドが終了した時点で動作は再開され、アドレスＡ４のメモリセルに再度プログラム動作が実行されるが、途中でさらにサスペンドが掛かり、この動作が複数回繰り返される。最終的にサスペンドが終了すると、アドレスＡ４のメモリセルに再度プログラム動作が実行された後、アドレスはＡ５へ移行し、アドレスＡ５のメモリセルにプログラム動作が実行される。

図５ｂにおいては、アドレスＡ０〜Ａ３までのメモリセルにプログラム動作とプログラム後ベリファイ動作が実行され、アドレスＡ４でのプログラム動作途中でサスペンドが発生し、プログラム動作は中断される。サスペンドが終了した時点で動作は再開され、アドレスＡ４のメモリセルに再度プログラム動作が実行されるが、途中でさらにサスペンドが掛かり、この動作が複数回繰り返される。最終的にサスペンドが終了すると、アドレスＡ４のメモリセルに再度プログラム動作が実行された後、アドレスＡ４のメモリセルに対しベリファイ動作が実行される。ベリファイにより再書き込みが不要と判断されると、アドレスはＡ５へ移行し、アドレスＡ５のメモリセルにプログラム動作が実行される。いずれにおいても、再開後、同一アドレスのメモリセルには複数回のプログラム動作のストレスがかかることになる。

図５の場合、ベリファイが一度も行われないまま、プログラムのサスペンドが連続で発生するため、メモリセルには複数回のプログラム動作のストレスが累積されることとなり、メモリセルのオーバーストレスの原因となる。図４の場合、アドレスＡ４のメモリセルにかかるプログラム動作によるストレスは１回増加するが、長時間の使用により図５の場合と同様に、複数回のストレスが累積されることとなり、メモリセルのオーバーストレスが無視できなくなる。特許文献１には、メモリ素子を含むメモリアレイに対するイレース動作を中断し、そのイレース動作の中断を解除することが可能な半導体メモリ装置に関する記載がある。
特開２００４−３４８８０８号公報

本発明は、このような問題を解決するためになされたものであり、フラッシュメモリのプログラム前ベリファイ無しのメモリ動作モードにおいて、メモリセルにかかるプログラム動作によるオーバーストレスを回避するベリファイ制御方式及びその方法の提供を目的とする。

本発明の半導体記憶装置のベリファイ制御方式は、複数のメモリセルを含むメモリ部と、メモリ部のメモリセルのプログラム状態を判定するベリファイ部と、メモリ部とベリファイ部とを制御し、メモリ部がメモリセルにプログラム動作を実行中サスペンド動作に入り、サスペンド動作が終了すると、ベリファイ動作を開始させるアドレス／プログラム制御部とを有し、プログラム前ベリファイ無しのメモリ動作モードにおいて、アドレス／プログラム制御部は、ベリファイ動作によりメモリセルに再書き込みが必要と判定されると、プログラム動作を再開し、再書き込みが不要と判定されると次のアドレスのメモリセルにプログラム動作を実行するよう制御動作することを特徴とする。

本発明の半導体記憶装置のベリファイ制御方法は、プログラム前ベリファイ無しのメモリ動作モードにおいて、メモリセルにプログラム動作を実行中、サスペンド動作に入るか否かを判断するステップと、サスペンド動作に入るとプログラム動作の実行を中断するステップと、メモリセルに対しプログラム動作の実行が完了するか、又は、サスペンド動作が終了すると、ベリファイ動作を開始するステップと、ベリファイ動作でメモリセルに再書き込みが必要と判定されるとプログラム動作を再開するステップと、再書き込みが不要と判定されると次のアドレスのメモリセルにプログラム動作を実行するステップと、メモリセルのアドレスがエンドアドレスであれば、プログラム動作を終了するステップとを有することを特徴とする。

本発明によれば、フラッシュメモリのプログラム前ベリファイ無しのメモリ動作モードにおいて、メモリセルにかかるプログラム動作によるオーバーストレスを回避することができるため、メモリセルのイレース時間の短縮、データ保持特性の悪化の回避、及びメモリセル破壊の回避が可能となる。またメモリセルの再書き込みが不要と判定されると、次のアドレスへ移行できるためプログラム時間の短縮が可能となる。

本発明による半導体記憶装置のベリファイ制御方式の実施の形態について、図を用いて説明する。図１は、本発明による半導体記憶装置のベリファイ制御方式を示すブロック図である。図１において、プログラム前ベリファイ無しのメモリ動作モードにおいて、アドレス／プログラム制御部３０は、各種コマンドとアドレスとデータとをメモリ部１０を統括するＣＰＵ等（図示せず）から受信する。各種コマンドには、プログラムコマンド、サスペンドコマンド及びレジュームコマンドが含まれる。アドレス／プログラム制御部３０は、各種コマンドを基に生成した制御信号とアドレスとデータとをメモリ部１０へ送信する。制御信号には、プログラム動作信号、サスペンド動作信号及びベリファイ動作信号が含まれる。

メモリ部１０は、アレイ化された複数のメモリセルを有し、メモリセルアレイは、メモリセルを選択する行デコーダ及び列デコーダを有し、さらに、各種コマンドに基づく制御信号に応答した動作を、選択されたメモリセルに実行するための各種ゲートを有する（図示せず）。メモリ部１０は、制御信号の１つであるプログラム動作信号と、アドレスとデータとを受信して、アドレスで指定されたメモリセルにデータをプログラムする。

アドレス／プログラム制御部３０は、プログラムコマンドに基づく制御をメモリ部１０に実行している途中においてサスペンドコマンドを受信すると、その時点でのアドレスとデータとを記録するとともに、ベリファイ部２０へサスペンドを知らせるステータス信号を送信し、メモリ部１０へはサスペンド動作信号を送信してプログラム動作を中断させる。ベリファイ部２０は、サスペンドのステータス信号を受信すると、その時点でのアドレスとデータとを同様に記録する。

次にアドレス／プログラム制御部３０はサスペンドコマンドに続いてレジュームコマンドを受信すると、ベリファイを知らせるステータス信号をベリファイ部２０へ送信し、ベリファイ動作信号と記録したアドレスとをメモリ部１０へ送信する。メモリ部１０は、受信したアドレスのメモリセルを読み出し、そのデータをベリファイ部２０へ送信する。ベリファイ部２０は、ベリファイのステータス信号を受信すると、アドレス／プログラム制御部３０がメモリ部１０へ送信したアドレスとメモリ部１０から受信した読み出しデータとを、事前に記録したアドレス及びデータと照合する。照合が一致すればパスと判定したパス信号を、一致しなければフェイルと判定したフェイル信号をアドレス／プログラム制御部３０へ送信する。

アドレス／プログラム制御部３０は、フェイル信号を受信するとメモリセルに再書き込みが必要と判断し、メモリ部１０へプログラム動作信号と事前に記録したアドレスとデータとを送信し実行させる。この動作は、アドレス／プログラム制御部３０がパス信号を受信するまで継続される。アドレス／プログラム制御部３０がパス信号を受信すると、再書き込みが不要と判断し、次のメモリセルにプログラム動作を実行させるため、次のメモリセルのアドレスとデータとプログラム動作信号とをメモリ部１０へ送信する。これらアドレス／プログラム制御部３０及びベリファイ部２０の機能の一部又はすべてが、メモリ部１０を統括しているＣＰＵ等で行われてもよい。

図２は、本発明におけるにプログラム動作において、サスペンドが複数回生じる場合を示すタイミングチャートである。図２ａはプログラム後ベリファイ無し、図２ｂはプログラム後ベリファイ有りの場合を示し、いずれも、プログラム前ベリファイ無しのメモリ動作モードを前提としている。図２ａにおいて、アドレスＡ０〜Ａ３までのメモリセルにプログラム動作が実行され、アドレスＡ４でのプログラム動作途中でサスペンドが発生し、プログラム動作は中断される。サスペンドが終了した時点でベリファイ動作に移行し、照合結果がフェイルであったため再書き込み動作に入るが、再書き込み動作中に再びサスペンドが発生し、この動作が複数回繰り返される。最後にサスペンドが終了した時点でベリファイ動作に移行し、ベリファイ動作において照合が一致してパス信号が出力されると、プログラム動作はアドレスＡ５に移行する。

図２ｂにおいては、アドレスＡ０〜Ａ３までのメモリセルにプログラム動作とプログラム後ベリファイ動作が実行され、アドレスＡ４でのプログラム動作途中でサスペンドが発生し、プログラム動作は中断される。サスペンドが終了した時点でベリファイ動作に移行し、照合結果がフェイルであったため再書き込み動作に入るが、再書き込み動作中に再びサスペンドが発生し、この動作が複数回繰り返される。最後にサスペンドが終了した時点でベリファイ動作に移行し、ベリファイ動作において照合が一致せずフェイル信号が出力されたため、アドレスＡ４のメモリセルに再び書き込みが行われ、ベリファイ動作において照合が一致してパス信号が出力されると、プログラム動作はアドレスＡ５に移行する。

図２ａ、ｂのいずれにおいても、最初のサスペンド動作後のベリファイ動作で照合が一致すると、プログラム動作はアドレスＡ５に移行する。２回目のサスペンド動作後のベリファイ動作で照合が一致すると、その時点で、プログラム動作はアドレスＡ５に移行する。いずれの場合も、その後のサスペンド動作はアドレスＡ５以降のメモリセルにおいて発生することになり、アドレスＡ４のメモリセルは、プログラムのストレスを最小限受けるだけで、過剰なストレスを回避できたことになる。

図３は、本発明の半導体記憶装置のベリファイ制御方法の処理の状態を示す状態遷移図である。図３において、プログラム前ベリファイ無しのメモリ動作モードにおいて、メモリセルにプログラム動作を開始し、その実行中、サスペンド動作に入るか否かを判断する（Ｓ１、Ｓ２）。サスペンド動作に入ると判断されると、プログラム動作の実行を中断する（Ｓ３）。メモリセルに対しプログラム動作の実行が完了するか、又は、サスペンド動作による中断が終了すると、ベリファイ動作を開始する（Ｓ４）。ベリファイ動作でメモリセルに再書き込みが必要と判定されるとそのメモリセルに対してプログラム動作を再開する（Ｓ２）。再書き込みが不要と判定されるとアドレスがエンドアドレスか否かを判定する（Ｓ５）。アドレスがエンドアドレスでなければアドレスを更新し、次のアドレスのメモリセルにプログラム動作を実行する（Ｓ６、Ｓ２）。メモリセルのアドレスがエンドアドレスであれば、プログラム動作を終了する（Ｓ７）。

以上説明したように、本発明によると、メモリセルは、プログラムのストレスを最小限受けるだけで済むため、過剰なストレスから発生するメモリセルのイレース時間の増加、データ保持特性の悪化、及びメモリセル破壊を回避することが可能となる。またメモリセルの再書き込みが不要と判定されると、次のアドレスへ移行できるためプログラム時間の短縮が可能となる。

本発明による半導体記憶装置のベリファイ制御方式を示すブロック図。 本発明におけるにプログラム動作において、サスペンドが複数回生じる場合を示すタイミングチャート。 本発明の半導体記憶装置のベリファイ制御方法の状態を示す状態遷移図。 従来のフラッシュメモリにおけるプログラム動作において、サスペンドが１回の場合を示すタイミングチャート。 従来のフラッシュメモリにおけるプログラム動作において、サスペンドが複数回生じる場合を示すタイミングチャート

符号の説明

１０ メモリ部
２０ ベリファイ部
３０ アドレス／プログラム制御部

Claims (4)

1. 複数のメモリセルを含むメモリ部と、前記メモリ部の前記メモリセルのプログラム状態を判定するベリファイ部と、前記メモリ部と前記ベリファイ部とを制御し、前記メモリ部が前記メモリセルにプログラム動作を実行中サスペンド動作に入り、前記サスペンド動作が終了すると、ベリファイ動作を開始させるアドレス／プログラム制御部とを有し、
   プログラム前ベリファイ無しのメモリ動作モードにおいて、前記アドレス／プログラム制御部は、サスペンド命令語に応答して、アドレスとデータを前記メモリ部に記憶すると同時に、前記ベリファイ部にサスペンドを知らせるステータス信号を伝送し、前記ベリファイ動作により前記メモリセルに再書き込みが必要と判定されると、前記プログラム動作を再開し、再書き込みが不要と判定されると次のアドレスのメモリセルに前記プログラム動作を実行するよう制御動作することを特徴とする半導体記憶装置のベリファイ制御方式。
2. 前記ベリファイ部は、前記サスペンドに該当するステータス信号を受信すると、その時点でのアドレスとデータを貯蔵することを特徴とする請求項１に記載の半導体記憶装置のベリファイ制御方式。
3. プログラム前ベリファイ無しのメモリ動作モードにおいて、サスペンド命令語に応答して、アドレスとデータをメモリ部に記憶すると同時に、ベリファイ部にサスペンドを知らせるステータス信号を伝送するステップと、
   メモリセルにプログラム動作を実行中、サスペンド動作に入るか否かを判断するステップと、
   前記サスペンド動作に入ると前記プログラム動作の実行を中断するステップと、
   前記メモリセルに対し前記プログラム動作の実行が完了するか、又は、前記サスペンド動作が終了すると、ベリファイ動作を開始するステップと、
   前記ベリファイ動作で前記メモリセルに再書き込みが必要と判定されると前記プログラム動作を再開するステップと、
   再書き込みが不要と判定されると次のアドレスのメモリセルに前記プログラム動作を実行するステップと、
   前記メモリセルのアドレスがエンドアドレスであれば、前記プログラム動作を終了するステップとを有することを特徴とする半導体記憶装置のベリファイ制御方法。
4. 前記ベリファイ部は、前記サスペンドに該当するステータス信号を受信すると、その時点でのアドレスとデータを貯蔵するステップ、をさらに含むことを特徴とする請求項３に記載の半導体記憶装置のベリファイ制御方式。

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