JP5072995B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする(微細化する)が、近年その微細化もコスト的、技術的に困難なものになってきた。

これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間に電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。

さらに、特許文献１には、２本のシリコンピラーを基板の側で接続することにより、Ｕ字形状のメモリストリングを用いる構成が開示されている。このＵ字形メモリストリングにより、例えば、用いる電荷蓄積層の材料の自由度が拡大できる。
しかしながら、生産性をさらに向上し、動作安定性をさらに向上させるためには、改良の余地がある。

特開２００９−１４６９５４号公報

本発明は、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置を提供する。

本発明の一態様によれば、第１方向に交互に積層され、前記第１方向に対して直交する第２方向に延在する複数の第１電極膜及び複数の第１電極間絶縁膜を含む第１積層構造体と、前記第１積層構造体に前記第１方向に沿って積層され、前記第２方向に延在する第１選択ゲート電極と、前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に貫通する第１半導体ピラーと、前記複数の第１電極膜のそれぞれと、前記第１半導体ピラーと、の間に設けられた第１記憶層と、前記第１方向に交互に積層され、前記第２方向に延在する複数の第２電極膜及び複数の第２電極間絶縁膜を含む第２積層構造体と、前記第２積層構造体に前記第１方向に沿って積層され、前記第２方向に延在する第２選択ゲート電極と、前記第２積層構造体及び前記第２選択ゲート電極を前記第１方向に貫通する第２半導体ピラーと、前記複数の第２電極膜のそれぞれと、前記第２半導体ピラーと、の間に設けられた第２記憶層と、前記第１半導体ピラーの一端と接続され、前記第１方向に対して直交し、前記第２方向と交差する第３方向に延在する第１配線と、前記第２半導体ピラーの一端と接続され、前記第３方向に延在する第２配線と、前記第１半導体ピラーの他端と、前記第２半導体ピラーの他端と、を接続する記憶部接続部と、前記第１方向に交互に積層された複数の選択部電極膜及び複数の選択部電極間絶縁膜を含む選択部積層構造体と、前記選択部積層構造体に前記第１方向に沿って積層された選択部選択ゲート電極と、前記選択部積層構造体及び前記選択部選択ゲート電極を前記第１方向に貫通する第１及び第２選択部半導体ピラーと、前記第１方向に対して直交する第４方向に延在し、前記第１選択部半導体ピラーの一端と接続された第３配線と、前記第４方向に延在し、前記第２配線と電気的に接続され、前記第２選択部半導体ピラーの一端と接続された第４配線と、前記第１選択部半導体ピラーの他端と、前記第２選択部半導体ピラーの他端と、を接続する選択部接続部と、前記第３配線の前記選択部積層構造体とは反対の側において、前記第１方向に対して直交する第５方向に延在し、前記第３配線と電気的に接続された第５配線と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供される。

第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。 第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。 第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。 第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。 第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第２の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。 第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。 第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図２は、図１のＡ１−Ａ２線断面図である。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図３は、図１のＢ１−Ｂ２線断面図である。
図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分の一部は図示を省略している。また、図４においては、線どうしの重なりを避けて図を見易くするために、各部の寸法の比率を図１〜図３とは若干異ならせて示している。

図１に表したように、本実施形態に係る不揮発性半導体記憶装置１１０は、メモリセルアレイ部ＭＵと選択部ＳＵとを備える。すなわち、例えば、シリコンからなる基板１１にメモリセルアレイ部ＭＵと選択部ＳＵとが設けられる。

メモリセルアレイ部ＭＵ及び選択部ＳＵにおいて、基板１１の上に積層体１９が設けられる。積層体１９は、交互に積層された複数の電極膜１４及び電極間絶縁膜１５（図１では図示されない）を有する。

ここで、複数の電極膜１４の積層方向をＺ軸方向（第１方向）とする。そしてＺ軸方向に垂直な１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸方向とＸ軸方向とに垂直な方向をＹ軸方向とする。また、説明の便宜上、基板１１から積層体１９に向かう方向を上方向とする。

本具体例では、基板１１の上に絶縁膜１２を介して、例えばポリシリコン膜が設けられており、このポリシリコン膜がバックゲート１３となる。

図１及び図２に表したように、メモリセルアレイ部ＭＵにおいては、積層体１９は例えばＹ軸方向に沿って分断される。すなわち、メモリセルアレイ部ＭＵの積層体１９は、それぞれＸ軸方向に延在する第１積層構造体Ｓａ１及び第２積層構造体Ｓａ２を含む。なお、積層体１９は、さらに多くの積層構造体を有していても良い。

第１積層構造体Ｓａ１は、第１方向に交互に積層され、Ｘ軸方向に延在する複数の第１電極膜ＷＬ１及び複数の第１電極間絶縁膜ＩＷＬ１を含む。すなわち、第１積層構造体Ｓａ１は、Ｚ軸方向に積層され、Ｘ軸方向に延在する複数の第１電極膜ＷＬ１（電極膜１４）と、複数の第１電極膜ＷＬ１のそれぞれの間にそれぞれ設けられた複数の第１電極間絶縁膜ＩＷＬ１（電極間絶縁膜１５）と、を含む。ここで、Ｚ軸方向の一方の端（上方向の端）の第１電極膜ＷＬ１の上面に接して設けられる絶縁膜及びＺ軸方向の他方の端（下方向の端）の第１電極膜ＷＬ１の下面に接して設けられる絶縁膜も、第１電極間絶縁膜ＩＷＬ１とされ、これらも第１積層構造体Ｓａ１（積層体１９）に含まれるものとして説明する。

第２積層構造体Ｓａ２は、第１方向に交互に積層され、Ｘ軸方向に延在する複数の第２電極膜ＷＬ２及び複数の第２電極間絶縁膜ＩＷＬ２を含む。すなわち、第２積層構造体Ｓａ２は、Ｚ軸方向に積層され、Ｘ軸方向に延在する複数の第２電極膜ＷＬ２と、複数の第２電極膜ＷＬ２のそれぞれの間にそれぞれ設けられた複数の第２電極間絶縁膜ＩＷＬ２と、を含む。この場合も、上方向の端の第２電極膜ＷＬ２の上面に接して設けられる絶縁膜及び下方向の端の第２電極膜ＷＬ２の下面に接して設けられる絶縁膜も、第２電極間絶縁膜ＩＷＬ２とされ、これらも第２積層構造体Ｓａ２（積層体１９）に含まれるものとして説明する。

不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＵは、第１選択ゲート電極ＳＧａ１と、第２選択ゲート電極ＳＧａ２と、第１半導体ピラーＳＰａ１と、第２半導体ピラーＳＰａ２と、をさらに含む。

第１選択ゲート電極ＳＧａ１は、第１積層構造体Ｓａ１にＺ軸方向に沿って積層され、Ｘ軸方向に延在する。例えば、第１選択ゲート電極ＳＧａ１は、第１積層構造体Ｓａ１の上側において、第１積層構造体Ｓａ１に積層される。

第２選択ゲート電極ＳＧａ２は、第２積層構造体Ｓａ２にＺ軸方向に沿って積層され、Ｘ軸方向に延在する。すなわち、第２選択ゲート電極ＳＧａ２は、第１選択ゲート電極ＳＧａ１が第１積層構造体Ｓａ１に積層される側（この例では、上側）において、第２積層構造体Ｓａ２にＺ軸方向に沿って積層され、Ｘ軸方向に延在する。

第１半導体ピラーＳＰａ１は、第１積層構造体Ｓａ１及び第１選択ゲート電極ＳＧａ１をＺ軸方向に貫通する。第２半導体ピラーＳＰａ２は、第２積層構造体Ｓａ２及び第２選択ゲート電極ＳＧａ２をＺ軸方向に貫通する。

不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＵは、第１配線ＬＬ１と、第２配線ＬＬ２と、をさらに含む。
第１配線ＬＬ１は、第１半導体ピラーＳＰａ１の一端と接続され、Ｚ軸方向に対して直交し、Ｘ軸方向と交差する第３方向に延在する。第２配線ＬＬ２は、第２半導体ピラーＳＰａ２の一端と接続され、上記の第３方向に延在する。

本具体例では、第３方向は、Ｘ軸方向に対して直交する。すなわち、本具体例では、第３方向はＹ軸方向とされる。ただし、本実施形態はこれに限らず、第３方向は第２方向（Ｘ軸方向）に対して直交しなくても良く、第２方向（Ｘ軸方向）と交差すれば（非平行であれば）良い。

このように、第１半導体ピラーＳＰａ１の一端（例えば、上端）は、Ｙ軸方向に延在する第１配線ＬＬ１と接続される。第２半導体ピラーＳＰａ２の一端（例えば、上端）は、Ｙ軸方向に延在する第２配線ＬＬ２と接続される。

不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＵは、記憶部接続部ＣＰａ（接続部材３２）をさらに有する。記憶部接続部ＣＰａ（接続部材３２）は、第１半導体ピラーＳＰａ１の他端（例えば、下端）と、第２半導体ピラーＳＰａ２の他端（例えば、下端）と、を接続する。これにより、第１半導体ピラーＳＰａ１、第２半導体ピラーＳＰａ２及び記憶部接続部ＣＰａにより、Ｕ字形状を有するＵ字シリコン部材３３が形成される。Ｕ字シリコン部材３３は、Ｕ字形状のメモリストリング３８として機能する。

不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＵは、記憶部接続部ＣＰａに接する記憶部接続部ゲート電極１３ａ（バックゲート１３）をさらに有することができる。

図２に表したように、不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＵは、第１記憶層ＭＬ１（電荷蓄積層２６）と、第２記憶層ＭＬ２（電荷蓄積層２６）と、をさらに有する。第１記憶層ＭＬ１は、複数の第１電極膜ＷＬ１のそれぞれと、第１半導体ピラーＳＰａ１と、の間に設けられる。第２記憶層ＭＬ２は、複数の第２電極膜ＷＬ２のそれぞれと、第２半導体ピラーＳＰａ２と、の間に設けられる。

具体的には、第１半導体ピラーＳＰａ１と第１記憶層ＭＬ１との間に内側絶縁膜２７（第１内側絶縁膜）が設けられ、複数の第１電極膜ＷＬ１と第１記憶層ＭＬ１との間に外側絶縁膜２５（第１外側絶縁膜）が設けられる。同様に、第２半導体ピラーＳＰａ２と第２記憶層ＭＬ２との間に内側絶縁膜２７（第２内側絶縁膜）が設けられ、複数の第２電極膜ＷＬ２と第２記憶層ＭＬ２との間に外側絶縁膜２５（第２外側絶縁膜）が設けられる。

そして、本具体例では、記憶部接続部ＣＰａと記憶部接続部ゲート電極１３ａとの間にも電荷蓄積層２６が設けられ、記憶部接続部ＣＰａと電荷蓄積層２６との間に内側絶縁膜２７が設けられ、記憶部接続部ゲート電極１３ａと電荷蓄積層２６との間に外側絶縁膜２５が設けられる。

図１及び図２に例示したように、半導体ピラーＳＰａ（例えば第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２）は、積層体１９（例えば第１積層構造体Ｓａ１及び第２積層構造体Ｓａ２）を貫通する部分である下側シリコンピラー３１と、選択ゲート電極１７（例えば第１選択ゲート電極ＳＧａ１及び第２選択ゲート電極ＳＧａ２）を貫通する上側シリコンピラー３４と、を含む。下側シリコンピラー３１の上端と、上側シリコンピラー３４の下端と、は互いに電気的に接続され、半導体ピラーＳＰａとなる。なお、積層体１９に貫通ホールが形成され、貫通ホールの内側に半導体を埋め込むことで、下側シリコンピラー３１と記憶部接続部ＣＰａ（接続部材３２）とは、一括して形成される。

第１半導体ピラーＳＰａ１、第２半導体ピラーＳＰａ２及び記憶部接続部ＣＰａには、例えばポリシリコンまたはアモルファスシリコン等の半導体が用いられる。

電荷蓄積層２６には、例えば窒化シリコンが用いられる。内側絶縁膜２７及び外側絶縁膜２５には、例えば酸化シリコンが用いられる。内側絶縁膜２７は、例えばトンネル絶縁膜として機能する。外側絶縁膜２５は、例えばブロック絶縁膜として機能する。電荷蓄積層２６は、電荷を蓄積し、情報を記憶する機能を有する。なお、外側絶縁膜２５、電荷蓄積層２６及び内側絶縁膜２７が、記憶部膜２４（例えばＯＮＯ膜）となる。

半導体ピラーＳＰａ（例えば第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２）と、電極膜１４（例えば第１電極膜ＷＬ１及び第２電極膜ＷＬ２）と、の交差部に、メモリセルとなるメモリトランジスタが形成される。

電極膜１４（例えば第１電極膜ＷＬ１及び第２電極膜ＷＬ２）は、例えばワード線として機能する。第１配線ＬＬ１は例えばソース線として機能する。第２配線ＬＬ２は、例えばビット線（後述するローカルビット線）として機能する。

第１選択ゲート電極ＳＧａ１及び第２選択ゲート電極ＳＧａ２は、それぞれ第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２を選択する機能を有する。

第１半導体ピラーＳＰａ１と第１選択ゲート電極ＳＧａ１との間、及び、第２半導体ピラーＳＰａ２と第２選択ゲート電極ＳＧａ２との間のそれぞれには、ゲート絶縁膜２８が設けられる。

第１選択ゲート電極ＳＧａ１及び第２選択ゲート電極ＳＧａ２には、例えば不純物を含むポリシリコンまたは不純物を含むアモルファスシリコン等が用いられる。

なお、積層体１９と選択ゲート電極１７との間には絶縁膜１６が設けられる。第１配線ＬＬ１及び第２配線ＬＬ２と、選択ゲート電極１７と、の間には絶縁膜１８が設けられる。

このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、接続部材３２を介して相互に接続された一対の半導体ピラーＳＰａ（第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２）は、相互に異なる電極膜１４及び相互に異なる選択ゲート電極１７を貫いている。そして、一対の半導体ピラーＳＰａ（第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２）の一端（上端）のそれぞれは、それぞれ別の配線（第１配線ＬＬ１及び第２配線ＬＬ２）に接続される。そして、一対の半導体ピラーＳＰａ（第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２）の他端（下端）のそれぞれは、記憶部接続部ＣＰａ（接続部材３２）に接続される。

電極膜１４が延在する第２方向と、配線（第１配線ＬＬ１及び第２配線ＬＬ２）が延在する第３方向とは、交差（非平行）（本具体例では、直交）であり、記憶部接続部ＣＰａ（接続部材３２）はＸ軸方向に対して斜め方向に延在する。

すなわち、図１及び図４に例示したように、不揮発性半導体記憶装置１１０のメモリセルアレイ部ＭＵにおいては、電極膜１４及び選択ゲート電極１７の延在方向である第２方向（Ｘ軸方向）と、配線（第１配線ＬＬ１及び第２配線ＬＬ２）の延在方向である第３方向（この例ではＹ軸方向）と、の両方に対して、互いに斜めの方向に位置する２本の半導体ピラーＳＰａが、接続部材３２によって接続される。接続部材３２は、第２方向に対して交差し、第３方向に対して交差する方向に延在する。

そして、図１に例示したように、上記のような第１半導体ピラーＳＰａ１、第２半導体ピラーＳＰａ２及び記憶部接続部ＣＰａを含むＵ字シリコン部材３３（Ｕ字形状のメモリストリング３８）が、Ｘ軸方向及びＹ軸方向に沿って、繰り返して、複数設けられることができる。そして、第１配線ＬＬ１及び第２配線ＬＬ２がＸ軸方向に沿って、繰り返して、複数設けられることができる。

一方、図１に表したように、不揮発性半導体記憶装置１１０の選択部ＳＵは、選択部積層構造体Ｓｂと、選択部選択ゲート電極ＳＧｂと、第１選択部半導体ピラーＳＰｂ１と、第２選択部半導体ピラーＳＰｂ２と、第３配線ＬＬ３と、第４配線ＬＬ４と、選択部接続部ＣＰｂと、を有する。

図３に表したように、選択部積層構造体Ｓｂは、Ｚ軸方向に交互に積層された複数の選択部電極膜ＷＬｂ及び複数の選択部電極間絶縁膜ＩＷＬｂを含む。すなわち、選択部積層構造体Ｓｂは、Ｚ軸方向に積層された複数の選択部電極膜ＷＬｂと、複数の選択部電極膜ＷＬｂのそれぞれの間にそれぞれ設けられた複数の選択部電極間絶縁膜ＩＷＬｂと、を含む。選択部電極膜ＷＬｂは、メモリセルアレイ部ＭＵの電極膜１４と同層であり、選択部電極膜ＷＬｂには、電極膜１４に用いられる導電層と同じ導電層が用いられる。また、選択部電極間絶縁膜ＩＷＬｂは、メモリセルアレイ部ＭＵの電極間絶縁膜１５と同層であり、選択部電極間絶縁膜ＩＷＬｂには、電極間絶縁膜１５に用いられる絶縁層と同じ絶縁層が用いられる。

なお、この場合もＺ軸方向の一方の端（上方向の端）の選択部電極膜ＷＬｂの上面に接して設けられる絶縁膜及びＺ軸方向の他方の端（下方向の端）の選択部電極膜ＷＬｂの下面に接して設けられる絶縁膜も、選択部電極間絶縁膜ＩＷＬｂとされ、これらも選択部積層構造体Ｓｂに含まれるものとして説明する。

選択部選択ゲート電極ＳＧｂは、選択部積層構造体ＳｂにＺ軸方向に沿って積層される。具体的には、選択部選択ゲート電極ＳＧｂは、第１選択ゲート電極ＳＧａ１が第１積層構造体Ｓａ１に積層される側（上側）において、選択部積層構造体ＳｂにＺ軸方向に沿って積層される。

第１選択部半導体ピラーＳＰｂ１及び第２選択部半導体ピラーＳＰｂ２は、選択部積層構造体Ｓｂ及び選択部選択ゲート電極ＳＧｂをＺ軸方向に貫通する。すなわち、選択部ＳＵにおいては、選択部積層構造体Ｓｂ及び選択部選択ゲート電極ＳＧｂをＺ軸方向に貫通する複数の選択部半導体ピラーＳＰｂが設けられる。選択部半導体ピラーＳＰｂは、第１選択部半導体ピラーＳＰｂ１及び第２選択部半導体ピラーＳＰｂ２を含み、選択部半導体ピラーＳＰｂの数は、３以上でも良い。

第３配線ＬＬ３は、Ｚ軸方向に対して直交する第４方向に延在し、第１選択部半導体ピラーＳＰｂ１の一端（例えば、上端）と接続される。すなわち、第３配線ＬＬ３は、選択部積層構造体Ｓｂの、第１選択ゲート電極ＳＧａ１が第１積層構造体Ｓａ１に積層される側と同じ側に設けられる。すなわち、第３配線ＬＬ３は、選択部積層構造体Ｓｂの上方に設けられる。

第４配線ＬＬ４は、上記の第４方向に延在し、第２配線ＬＬ２と電気的に接続され、第２選択部半導体ピラーＳＰｂ２の一端（例えば、上端）と接続される。すなわち、第４配線ＬＬ４は、選択部積層構造体Ｓｂの、第１選択ゲート電極ＳＧａ１が第１積層構造体Ｓａ１に積層される側と同じ側に設けられる。すなわち、第４配線ＬＬ４は、選択部積層構造体Ｓｂの上方に設けられる。なお、第２選択部半導体ピラーＳＰｂ２は、第４配線ＬＬ４を介して第２配線ＬＬ２と電気的に接続される。

例えば、第３配線ＬＬ３と選択部積層構造体Ｓｂとの距離は、第１配線ＬＬ１と第１積層構造体Ｓａ１との距離に実質的に等しい。例えば、第４配線ＬＬ４と選択部積層構造体Ｓｂとの距離は、第１配線ＬＬ１と第１積層構造体Ｓａ１との距離に実質的に等しい。すなわち、第３配線ＬＬ３及び第４配線ＬＬ４は、第１配線ＬＬ１（及び第２配線ＬＬ２）と同層である。例えば、第３配線ＬＬ３及び第４配線ＬＬ４には、第１配線ＬＬ１（及び第２配線ＬＬ２）に用いられる導電層と同じ導電層が用いられる。これにより、配線の層の数が増えないため、生産性が向上できる。

本具体例では、第４方向は、第３方向に対して平行である。すなわち、第４方向は、Ｙ軸方向である。ただし、本実施形態はこれに限らず、第４方向は、第１方向に対して直交していれば良い。

本具体例では、第３配線ＬＬ３は、第１配線ＬＬ１の第３方向（本具体例ではＹ軸方向）の延長上において第３方向に延在する。すなわち、第１配線ＬＬ１と第３配線ＬＬ３とは、同層の配線であり、メモリセルアレイ部ＭＵと選択部ＳＵとの境界において、互いに分断されている配線である。ただし、本実施形態はこれに限らず、第３配線ＬＬ３は、第１配線ＬＬ１と同層で、第１配線ＬＬ１が延在する方向（第３方向）に延在すれば良く、第３配線ＬＬ３のＸ軸方向に沿った位置は、任意である。

図１に表したように、第２配線ＬＬ２は、メモリセルアレイ部ＭＵから選択部ＳＵに連続して、第３方向（具体例ではＹ軸方向）に沿って延在している。すなわち、本具体例では、メモリセルアレイ部ＭＵから選択部ＳＵにかけて第２配線ＬＬ２と第４配線ＬＬ４とは直線的に延在し、直線的に接続されている。すなわち、第２配線ＬＬ２の延長が第４配線ＬＬ４であり、同一の配線と見なすことができる。ただし、本実施形態は、メモリセルアレイ部ＭＵにおける第２配線ＬＬ２と、選択部ＳＵにおける第４配線ＬＬ４と、が互いに電気的に接続されていれば良く、第２配線ＬＬ２の延在方向と、第４配線ＬＬ４の延在方向と、の関係は任意であり、また、第２配線ＬＬ２のＸ軸方向に沿った位置と、第４配線ＬＬ４のＸ軸方向に沿った位置と、の関係も任意である。

以下では、第３配線ＬＬ３が、第１配線ＬＬ１の延在方向の延長上に設けられ、第４配線ＬＬ２が第２配線ＬＬ２の延在方向の延長上に設けられる場合として説明する。

そして、選択部接続部ＣＰｂ（接続部材３２）は、第１選択部半導体ピラーＳＰｂ１の他端（下端）と、第２選択部半導体ピラーＳＰｂ２の他端（下端）と、を接続する。

そして、選択部ＳＵは、選択部接続部ＣＰｂに接する選択部接続部ゲート電極１３ｂ（バックゲート１３）をさらに有することができる。

第１選択部半導体ピラーＳＰｂ１、第２選択部半導体ピラーＳＰｂ２及び選択部接続部ＣＰｂには、第１半導体ピラーＳＰａ１、第２半導体ピラーＳＰａ２及び記憶部接続部ＣＰａに用いられる材料と実質的に同じ材料が用いられる。

例えば、第１選択部半導体ピラーＳＰｂ１、第２選択部半導体ピラーＳＰｂ２及び選択部接続部ＣＰｂには、例えばポリシリコンまたはアモルファスシリコン等の半導体が用いられる。

そして、不揮発性半導体記憶装置１１０は、第５配線ＬＬ５をさらに備える。第５配線ＬＬ５は、第３配線ＬＬ３の選択部積層構造体Ｓｂとは反対の側（上側）において、第１方向（Ｚ軸方向）に対して直交する第５方向に延在する。第５配線ＬＬ５は、第３配線ＬＬ３と電気的に接続される。本具体例では、第５方向は、Ｙ軸方向である。すなわち、第５方向は、第４方向に対して平行であり、第３方向に対して平行である。すなわち、第５配線ＬＬ５は、第３配線ＬＬ３（及び第４配線ＬＬ４）に対して平行である。

例えば第３配線ＬＬ３と第５配線ＬＬ５とは、ビア電極Ｖ０１により電気的に接続される。

なお、図１では、見やすさのために省略されているが、第５配線ＬＬ５は、メモリセルアレイ部ＭＵにおいても、Ｙ軸方向に沿って延在する。例えば、第５配線ＬＬ５は、メモリセルアレイ部ＭＵの第１配線ＬＬ１及び第２配線ＬＬ２の少なくともいずれかの上方を、Ｙ軸方向に沿って延在する。

そして、図１に例示したように、上記のような第１選択部半導体ピラーＳＰｂ１、第２選択部半導体ピラーＳＰｂ２及び選択部接続部ＣＰｂを含むＵ字シリコン部材３３が、Ｘ軸方向及びＹ軸方向に沿って、繰り返し複数設けられることができる。そして、第３配線ＬＬ３及び第４配線ＬＬ４がＸ軸方向に沿って、繰り返し複数設けられることができる。そして、第５配線ＬＬ５はＸ軸方向に沿って、繰り返し複数設けられることができる。

このように、第３配線ＬＬ３及び第４配線ＬＬ４の２本の配線の組みに対して、１つの第５配線ＬＬ５が設けられる。第３配線ＬＬ３のピッチと、第５配線ＬＬ５のピッチと、は実質的に同じである。第３配線ＬＬ３と第４配線ＬＬ４とを配線部材としてみたときには、その配線部材のピッチは、第５配線ＬＬ５のピッチの実質的に１／２となる。すなわち、第３配線ＬＬ３及び第４配線ＬＬ４の幅は、第５配線ＬＬ５の幅の１／２程度となる。このように、第５配線ＬＬ５の幅は、第３配線ＬＬ３の幅の実質的に２倍となる。製造工程におけるばらつきなどを考慮すると、第５配線ＬＬ５の第５方向に対して直交する方向（本具体例ではＸ軸方向）に沿った幅は、第３配線ＬＬ３の第４方向に対して直交する方向（本具体例ではＸ軸方向）に沿った幅の１．５倍以上、２．５倍以下とすることができる。

そして、第５配線ＬＬ５どうしの間隔は、第３配線ＬＬ３と第４方向との間隔の１．５倍以上、２．５倍以下とすることができる。
すなわち、第５配線ＬＬ５は第５方向に対して直交する方向（本具体例ではＸ軸方向）に沿って複数設けられ、複数の第５配線どうしの間隔は、第３配線ＬＬ３と前記第４方向との間隔の１．５倍以上、２．５倍以下とすることができる。

メモリセルアレイ部ＭＵにおいては、第１配線ＬＬ１と第２配線ＬＬ２とを配線部材としてみたときには、その配線部材のピッチは、第５配線ＬＬ５のピッチの実質的に１／２となる。すなわち、第１配線ＬＬ１及び第２配線ＬＬ２の幅は、第５配線ＬＬ５の幅の１／２程度となる。すなわち、第５配線ＬＬ５の第５方向に対して直交する方向（本具体例ではＸ軸方向）に沿った幅は、第１配線ＬＬ１の第２方向（本具体例ではＸ軸方向）に沿った幅の１．５倍以上、２．５倍以下とすることができる。

図１及び図３に表したように、本具体例では、選択部積層構造体Ｓｂは、Ｘ軸方向に延在する第３積層構造体Ｓｂ１と、Ｘ軸方向に延在する第４積層構造体Ｓｂ２と、に分断されている。第３積層構造体Ｓｂ１は、複数の第３電極膜ＷＬｂ１と、複数の第３電極間絶縁膜ＩＷＬｂ１と、を含む。第４積層構造体Ｓｂ２は、複数の第４電極膜ＷＬｂ２と、複数の第４電極間絶縁膜ＩＷＬｂ２と、を含む。

すなわち、複数の選択部電極膜ＷＬｂは、Ｘ軸方向に延在する複数の第３電極膜ＷＬｂ１と、Ｘ軸方向に延在する複数の第４電極膜ＷＬｂ２と、に分断される。そして、複数の選択部電極間絶縁膜ＩＷＬｂは、複数の第３電極膜ＷＬｂ１のそれぞれの間にそれぞれ設けられた複数の第３電極間絶縁膜ＩＷＬｂ１と、複数の第４電極膜ＷＬｂ２のそれぞれの間にそれぞれ設けられた複数の第４電極間絶縁膜ＩＷＬｂ２と、に分断される。

なお、この場合もＺ軸方向の一方の端（上方向の端）の第３電極膜ＷＬｂ１の上面に接して設けられる絶縁膜及びＺ軸方向の他方の端（下方向の端）の第３電極膜ＷＬｂ１の下面に接して設けられる絶縁膜も、第３電極間絶縁膜ＩＷＬｂ１とされ、これらも第３積層構造体Ｓｂ１に含まれるものとする。また、Ｚ軸方向の一方の端（上方向の端）の第４電極膜ＷＬｂ２の上面に接して設けられる絶縁膜及びＺ軸方向の他方の端（下方向の端）の第４電極膜ＷＬｂ２の下面に接して設けられる絶縁膜も、第４電極間絶縁膜ＩＷＬｂ２とされ、これらも第４積層構造体Ｓｂ２に含まれるものとする。

選択部選択ゲート電極ＳＧｂは、第３積層構造体Ｓｂ１にＺ軸方向に沿って積層され、Ｘ軸方向に延在する第３選択ゲート電極ＳＧｂ１と、第４積層構造体Ｓｂ２にＺ軸方向に沿って積層され、Ｘ軸方向に延在する第４選択ゲート電極ＳＧｂ２と、に分断されている。

そして、第１選択部半導体ピラーＳＰｂ１は、第３積層構造体Ｓｂ１及び第３選択ゲート電極ＳＧｂ１をＺ軸方向に貫通する。第２選択部半導体ピラーＳＰｂ２は、第４積層構造体Ｓｂ２及び第４選択ゲート電極ＳＧｂ２をＺ軸方向に沿って貫通する。

このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、選択部接続部ＣＰｂ（接続部材３２）を介して相互に接続された一対の選択部半導体ピラーＳＰｂ（第１選択部半導体ピラーＳＰｂ１及び第２選択部半導体ピラーＳＰｂ２）は、相互に異なる電極膜１４及び相互に異なる選択ゲート電極１７を貫いている。そして、一対の選択部半導体ピラーＳＰｂ（第１選択部半導体ピラーＳＰｂ１及び第２選択部半導体ピラーＳＰｂ２）の一端（上端）のそれぞれは、それぞれ別の配線（第３配線ＬＬ３及び第４配線ＬＬ４）に接続される。そして、一対の選択部半導体ピラーＳＰｂ（第１選択部半導体ピラーＳＰｂ１及び第２選択部半導体ピラーＳＰｂ２）の他端（下端）のそれぞれは、選択部接続部ＣＰｂ（接続部材３２）に接続される。

すなわち、Ｘ軸方向とＹ軸方向との両方に対して斜めの方向に位置する２本の選択部半導体ピラーＳＰｂが、接続部材３２によって接続される。選択部ＳＵにおける接続部材３２は、第２方向に対して交差し、第４方向に対して交差する方向に延在する。そして、一対の選択部半導体ピラーＳＰｂ２と選択部接続部ＣＰｂとが、Ｕ字シリコン部材３３に含まれる。後述するように、選択部ＳＵにおいては、Ｕ字シリコン部材３３は、ビットラインセレクタ３８ｂとして機能する。

そして、選択部接続部ＣＰｂの延在方向は、記憶部接続部ＣＰａの延在方向に対して実質的に平行である。

このように、本具体例では、選択部ＳＵにおけるＵ字シリコン部材３３の構成及び配置をメモリセルアレイ部ＭＵのＵ字シリコン部材３３の構成及び配置と実質的に同様にすることで、設計の効率が向上し、生産性が向上する。

ただし、本発明の実施形態はこれに限らず、後述するように、選択部ＳＵにおけるＵ字シリコン部材３３の構成及び配置は、メモリセルアレイ部ＭＵのＵ字シリコン部材３３の構成及び配置と異なっていても良い。

なお、図１に表したように、不揮発性半導体記憶装置１１０は、第１配線ＬＬ１の一端に接続された第６配線ＬＬ６をさらに備えることができる。第６配線ＬＬ６は、例えば第２方向（Ｘ軸方向）に延在する。この第６配線ＬＬ６は、例えば共通ソース線ＳＬｃとして機能する。

不揮発性半導体記憶装置１１０においては、例えば、共通ソース線ＳＬｃは、第１配線ＬＬ１と接続され、第１配線ＬＬ１は、メモリセルアレイ部ＭＵの第１半導体ピラーＳＰａ１の上端に接続される。そして、第１半導体ピラーＳＰａ１、記憶部接続部ＣＰａ及び第２半導体ピラーＳＰａ２を含むＵ字シリコン部材３３（Ｕ字形状のメモリストリング３８）の第２半導体ピラーＳＰａ２の側の上端は、第２配線ＬＬ２に接続される。第２配線ＬＬ２は、選択部ＳＵに延在し、第２選択部半導体ピラーＳＰｂ２の上端に接続される。第２選択部半導体ピラーＳＰｂ２、選択部接続部ＣＰｂ及び第１選択部半導体ピラーＳＰｂ１を含むＵ字シリコン部材３３（ビットラインセレクタ３８ｂ）の第１選択部半導体ピラーＳＰｂ１の側の上端は、第３配線ＬＬ３に接続される。第３配線ＬＬ３は、ビア電極Ｖ０１により、第５配線ＬＬ５に接続される。

メモリセルアレイ部ＭＵにおける第１配線ＬＬ１などの配線は、ソース線ＳＬとして機能する。
メモリセルアレイ部ＭＵにおける第２配線ＬＬ２などの配線、及び、選択部ＳＵにおいて第２配線ＬＬ２と接続されている第４配線ＬＬ４などの配線は、ローカルビット線ＬＢＬａとして機能する。

選択部ＳＵに設けられ、第１配線ＬＬ１と同層の第３配線ＬＬ３は、選択部ＳＵにおけるローカルビット線ＬＢＬｂとして機能する。一方、これらの配線よりも上層に設けられる第５配線ＬＬ５は、グローバルビット線ＧＢＬとして機能する。

メモリセルアレイ部ＭＵのＵ字シリコン部材３３は、Ｕ字形状のメモリストリング３８として機能する。すなわち、第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２と電極膜１４との交差部に設けられるメモリトランジスタがメモリセルとして機能する。メモリセルアレイ部ＭＵの選択ゲート電極１７は、半導体ピラーＳＰａを選択する機能を有する。

一方、選択部ＳＵのＵ字シリコン部材３３は、ローカルビット線ＬＢＬａ及びＬＢＬｂを選択するビットラインセレクタ３８ｂとして機能する。すなわち、選択部ＳＵの選択部選択ゲート電極ＳＧｂに与えられる電位によって、選択部ＳＵのＵ字シリコン部材３３の第１選択部半導体ピラーＳＰｂ１と第２選択部半導体ピラーＳＰｂ２との間の導通または非導通が制御され、第４配線ＬＬ４（すなわち、第２配線ＬＬ２）と第３配線ＬＬ３との間の導通または非導通が制御される。これにより、メモリセルアレイ部ＭＵにおけるローカルビット線ＬＢＬａの第２配線ＬＬ２と、第５配線ＬＬ５と、の間における導通または非導通が制御される。

このように、本具体例のメモリセルアレイ部ＭＵにおいては、半導体ピラーＳＰａが、２本ずつ組みにされ、下部で記憶部接続部ＣＰａにより接続されている。この記憶部接続部ＣＰａは、ビット線（ローカルビット線ＬＢＬａ並びにグローバルビット線ＧＢＬ）と、選択ゲート線（例えば第１選択ゲート電極ＳＧａ１及び第２選択ゲート電極ＳＧａ１）と、の双方に対して斜め方向に延在している。ビット線配線層（第１配線ＬＬ１及び第２配線ＬＬ２）は、隣接する２本が組みとなり、第１配線ＬＬ１はソース線ＳＬとして機能し、第２配線ＬＬ２はローカルビット線ＬＢＬａとして機能する。複数のソース線ＳＬはメモリセルアレイ部ＭＵの一端で束ねられ、複数のソース線ＳＬは、全体として櫛型にまとめられ、共通ソース線ＳＬｃに接続されている。

メモリセルアレイ部ＭＵの制御ゲート電極となる電極膜１４（複数の第１電極膜ＷＬ１及び複数の第２電極膜ＷＬ２）は、ビット線（ローカルビット線ＬＢＬａ並びにグローバルビット線ＧＢＬ）に対して直交する方向に延在している。なお、制御ゲート電極を駆動するためのトランジスタ数を削減するために、制御ゲート電極となる電極膜１４（複数の第１電極膜ＷＬ１及び複数の第２電極膜ＷＬ２）は、例えば、メモリセルアレイ部ＭＵのブロック内で１本おきに櫛状に束ねられる。

ローカルビット線ＬＢＬａは、例えば、Ｘ軸方向に１００〜１０００ストリングごとに分割され、選択部ＳＵを介してグローバルビット線ＧＢＬに接続される。選択部ＳＵにおいても、ローカルビット線ＬＢＬａに対して斜め方向に延在する選択部接続部ＣＰｂによって２本の選択部半導体ピラーＳＰｂが接続され、Ｕ字シリコン部材３３となる。Ｕ字シリコン部材３３は、例えば複数が並列して設けられる。

このような構成を有する不揮発性半導体記憶装置１１０においては、第２配線ＬＬ２、第３配線ＬＬ３及び第４配線ＬＬ４（ローカルビット線ＬＢＬａ及びＬＢＬｂ）と、第１配線ＬＬ１（ソース線ＳＬ）と、に同じ層の導電材料を用いることが可能となり、配線層の数を増やすことなく、ビット線を、ローカルビット線ＬＢＬａ及びＬＢＬｂと、グローバルビット線ＧＢＬ（第５配線ＬＬ５）の２層構造にすることが可能である。これにより、生産性が高く、低コストが実現できる。

また、既に説明したように、グローバルビット線ＧＢＬの配設ピッチは、第１配線ＬＬ１（ソース線ＳＬ）及び第２配線ＬＬ２（ローカルビット線ＬＢＬａ）の組み、並びに、第３配線ＬＬ３（ローカルビット線ＬＢＬｂ）及び第４配線ＬＬ４（ローカルビット線ＬＢＬａ）の組み、の配設ピッチよりも緩和される。これにより、グローバルビット線ＧＢＬどうしの線間容量が低減され、読み出し動作の安定が向上する。さらに、読み出し動作の高速化が実現できる。

また、第５配線ＬＬ５（グローバルビット線ＧＢＬ）のピッチが緩和されるため、第３配線ＬＬ３と第５配線ＬＬ５とを電気的に接続するビア電極Ｖ０１の形成も容易になり生産性が向上する。

そして、第１半導体ピラーＳＰａ１及び第２半導体ピラーＳＰａ２は、それぞれ同層の第１配線ＬＬ１及び第２配線ＬＬ２に接続されるため、微細で高アスペクト比のコンタクト電極をメモリセルアレイ部ＭＵ内に形成する必要がなく、この点でも生産性を向上することができる。

さらに、選択部ＳＵにおいては、２本の選択部半導体ピラーＳＰｂを組みにしたＵ字シリコン部材３３を用いるため、ローカルビット線ＬＢＬａ及びＬＢＬｂの選択動作が安定化する。

なお、ローカルビット線ＬＢＬａ及びＬＢＬｂを選択するためのセレクタを、例えばシリコン基板面に設ける場合には、消去動作時に印加される高電圧に対応した高耐圧のトランジスタを形成することになるが、この場合には、このセレクタの占有面積が大きくなる。

ローカルビット線ＬＢＬａ及びＬＢＬｂを選択するためのセレクタとして、半導体ピラーを用いる場合において、読み出し電流値を低下させないために、数本〜１０本程度の半導体ピラーを並列接続とすることが望ましい。例えば、選択部ＳＵにおいて、多くの数の選択部半導体ピラーＳＰｂを並列に１つの接続部で接続した構成を用いる場合には、必要なチップ面積が比較的大きくなり、また、その接続部は共通で１つになるために、その接続部における寄生抵抗が支配的となり、場合によっては、動作が不安定になる可能性がある。

これに対し、本具体例の不揮発性半導体記憶装置１１０においては、小さいチップ面積で選択部半導体ピラーＳＰｂを並列に接続することができるため、接続部の寄生抵抗による動作の不安定性が抑制される。

また、本具体例においては、選択部ＳＵの選択部接続部ＣＰｂに、メモリセルアレイ部ＭＵの記憶部接続部ＣＰａの構成と同様の構成を適用しているため、設計効率が向上し、また、歩留まりの向上に寄与できる。

このように、本実施形態に係る不揮発性半導体記憶装置１１０によれば、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。

なお、本具体例では、第３配線ＬＬ３と第４配線ＬＬ４とに、複数の選択部半導体ピラーＳＰｂが設けられているが、第３配線ＬＬ３と第４配線ＬＬ４とに、１つずつの選択部半導体ピラーＳＰｂが設けられても良い。

以下、不揮発性半導体記憶装置１１０の動作の概要の例について説明する。
図５は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置１１０の書き込み動作を例示している。

図５に表したように、書き込み動作においては、例えば、まず、全てのローカルビット線ＬＢＬａ（第２配線ＬＬ２）及びソース線ＳＬ（第１配線ＬＬ１）を、低電圧Ｖｓｓ（例えば０ボルト）とし、記憶部接続部ＣＰａの記憶部接続部ゲート電極１３ａをオフ状態（「ｏｆｆ」、例えば０ボルト）に設定する。

そして、書き込み込みを行う書き込みストリングＳＭＳに接続されている選択ゲート電極ＳＧａ（選択ゲート電極１７）をオン状態（「ｏｎ」、例えば３ボルト）に設定する。それ以外の選択ゲート電極ＳＧａ（選択ゲート電極１７）に接続されている非書き込みストリングＮＭＳのボディ電位は、フローティング状態となる。なお、書き込み動作を通じて、選択部ＳＵに含まれるセレクタ（ビットラインセレクタ３８ｂ）は、常にオン状態で良い。

そして、ソース線ＳＬを、Ｈｉｇｈレベル（例えば中電圧Ｖｄｄ）に設定する。
そして、「０書き込みを行うストリング”０”ｂｉｔ」に接続されるビット線以外のグローバルビット線ＧＢＬ（すなわちローカルビット線ＬＢＬａ及びＬＢＬｂ）をＨｉｇｈレベルに設定する。これにより、「１書き込みを行うストリング”１”ｂｉｔ」（「０書き込みを行わないストリング」）のボディ電位は、グローバルビット線ＧＢＬから切り離され、フローティング状態となる。

以上の動作により、「０書き込みを行うストリング”０”ｂｉｔ」のみのボディ電位が低電圧Ｖｓｓに固定される。この状態から、各層の制御ゲート電極（電極膜１４）をパス電圧Ｖｐａｓｓ（例えば８ボルト）まで上昇した後、さらに実際に「０書き込みを行うセル」が接続されている層の制御ゲート電極を書き込み電圧Ｖｐｇｍ（例えば１８ボルト）まで上昇させることで、所望の書き込みメモリセルに「０書き込み」が行われる。

以上のように、書き込み動作は、ライン状に形成された制御ゲート電極（電極膜１４）と、束ねられたソース線ＳＬと、の電位をＨｉｇｈレベルに設定しておくことで、ソース線ＳＬに接続される選択トランジスタを全てオフ状態とすることにより、２本の半導体ピラーＳＰａが、Ｘ軸方向に対して斜め方向に延在する記憶部接続部ＣＰａで接続されていながら、所望の書き込み動作が実現できる。

図６は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置１１０の消去動作を例示している。消去は、例えば消去ブロックごとに行われる。

図６に表したように、消去ブロックの制御ゲート電極（電極膜１４）を低電圧Ｖｓｓに固定したまま、ソース線ＳＬの電位を消去電圧Ｖｅｒａに向けて上昇させ始める。これに遅れて消去ブロックの選択ゲート電極１７の電位をソース線ＳＬの電位に追随させることで、選択ゲート電極１７の拡散層端で強電界によるホールを発生させ、ボディ電位を上昇させる。なお、消去しないブロックに関しては、制御ゲート電極（電極膜１４）はフローティング状態ＦＬＴとし、メモリセルに消去ストレスが印加されないようにする。ローカルビット線ＬＢＬａや、選択部ＳＵのセレクタトランジスタは、各々のドライバトランジスタから切り離し、フローティング状態ＦＬＴに設定する。

そして、最終的に消去電圧Ｖｅｒａ近傍までボディ電位は上昇され、消去ブロックのメモリセルが消去される。

上記において、記憶部接続部ＣＰａの記憶部接続部ゲート電極１３ａはオフ状態（低電圧Ｖｓｓ）に設定しても良いが、特に消去ストレスを印加したくない場合は、中電圧Ｖｄｄ程度の電圧を印加しておくことで、ホール電流を導通させつつ，大きな消去ストレスが印加されることを防ぐこともできる。なお、特に消去時において、選択ゲートトランジスタのゲート絶縁膜２８に破壊耐圧を上回る電圧が印加されないように電圧が設定される。

図７は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、不揮発性半導体記憶装置１１０の読み出し動作を例示している。

図７に表したように、例えば、まず、全てのグローバルビット線ＧＢＬ及びソース線ＳＬを低電圧Ｖｓｓとし、記憶部接続部ＣＰａを制御する記憶部接続部ゲート電極１３ａをオン状態に設定する。
そして、全ての選択ゲート電極１７をオフ状態とした後、選択部ＳＵにおいて、読み出しセルを含む半導体ピラーＳＰａに接続されているローカルビット線ＬＢＬａとグローバルビット線ＧＢＬとの接続を制御するセレクタトランジスタ（ビットラインセレクタ３８ｂ）をオン状態にする。選択セルの制御ゲート電極（電極膜１４）の電位を低電圧Ｖｓｓとし、その他の層の制御ゲート電極（電極膜１４）の電位を読み出し電圧Ｖｒｅａｄに上昇させる。

さらに、グローバルビット線ＧＢＬの電位を、読み出し時ビット線電圧Ｖｄ＿ｒｅａｄに上昇させ、ソース線ＳＬを低電圧Ｖｓｓに設定したまま、グローバルビット線ＧＢＬ（ローカルビット線ＬＢＬａ）の電位を読み出し時ビット線電圧Ｖｄ＿ｒｅａｄに上昇させる。読み出しセルを含むＵ字シリコン部材３３（Ｕ字形状のメモリストリング３８）が接続されるローカルビット線ＬＢＬａ側及びソース線ＳＬ側の選択ゲート電極１７をオン状態に設定し、グローバルビット線ＧＢＬに流れる電流またはグローバルビット線ＧＢＬの電圧を検出することで、選択セルのデータを読み出すことができる。

以上のように、読み出し動作時においては、記憶部接続部ゲート電極１３ａをオン状態にし、Ｕ字シリコン部材３３（Ｕ字形状のメモリストリング３８）に、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬｂ、ローカルビット線ＬＢＬａ、Ｕ字シリコン部材３３（メモリストリング３８）及びソース線ＳＬの経路を流れる電流を通電させる状態にすることで、任意のメモリセルの読み出しが可能となる。

なお、斜め方向に２本の半導体ピラーＳＰａが接続されているため、２本の選択ゲート電極１７をオン状態に設定した際に、それぞれ隣接するＵ字シリコン部材３３（メモリストリング３８）のボディ電位が変動するが、非選択のメモリストリング３８に関しては必ず一方の選択ゲートはオフ状態となっており、非選択のメモリストリング３８に電流が流れることが抑制されるため、読み出し時の動作には影響しない。

図８は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図８に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１１においては、選択部ＳＵにおけるＵ字シリコン部材３３（第１選択部半導体ピラーＳＰｂ１、第２選択部半導体ピラーＳＰｂ２及び選択部接続部ＣＰｂ）の構成が、不揮発性半導体記憶装置１１０とは異なる。それ以外の構成は、不揮発性半導体記憶装置１１０と同様である。

不揮発性半導体記憶装置１１１においては、第１選択部半導体ピラーＳＰｂ１と、第２選択部半導体ピラーＳＰｂ２と、が、Ｘ軸方向に沿って並ぶ。そして、これらを接続する選択部接続部ＣＰｂはＸ軸方向に延在する。すなわち、選択部接続部ＣＰｂの延在方向は、第２方向に対して実質的に平行である。

そして、このようなＵ字シリコン部材３３（第１選択部半導体ピラーＳＰｂ１、第２選択部半導体ピラーＳＰｂ２及び選択部接続部ＣＰｂ）が、Ｘ軸方向及びＹ軸方向に沿って、繰り返し複数設けられている。

不揮発性半導体記憶装置１１１のメモリセルアレイ部ＭＵにおいても、第１半導体ピラーＳＰａ１と、第２半導体ピラーＳＰａ２と、が、互いに異なる積層構造体（第１積層構造体Ｓａ１及び第２積層構造体Ｓａ２）と、互いに異なる配線（第１配線ＬＬ１及び第２配線ＬＬ２）を貫通するため、第１半導体ピラーＳＰａ１と、第２半導体ピラーＳＰａ２と、は、Ｘ軸方向及びＹ軸方向に対して斜め方向に位置する。このため、記憶部接続部ＣＰａは、Ｘ軸方向及びＹ軸方向に対して斜め方向に延在する。

一方、不揮発性半導体記憶装置１１１における選択部ＳＵにおいては、第１選択部半導体ピラーＳＰｂ１と、第２選択部半導体ピラーＳＰｂ２と、は、互いに異なる配線（第３配線ＬＬ３及び第４配線ＬＬ４）を貫通すれば、第１選択部半導体ピラーＳＰｂ１及び第２選択部半導体ピラーＳＰｂ２の配置の関係、及び、選択部接続部ＣＰｂの延在方向は任意である。

不揮発性半導体記憶装置１１１によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。

図９は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図９に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１２においては、選択部ＳＵにおけるＵ字シリコン部材３３（第１選択部半導体ピラーＳＰｂ１、第２選択部半導体ピラーＳＰｂ２及び選択部接続部ＣＰｂ）の構成が、不揮発性半導体記憶装置１１０とは異なる。それ以外の構成は、不揮発性半導体記憶装置１１０と同様である。

不揮発性半導体記憶装置１１２においては、図４に例示した第１選択部半導体ピラーＳＰｂ１及び第２選択部半導体ピラーＳＰｂ２の他に、第３選択部半導体ピラーＳＰｂ３及び第４選択部半導体ピラーＳＰｂ４、の計４つの選択部半導体ピラーＳＰｂが１つの選択部接続部ＣＰｂによって接続されている。

本具体例では、第３選択部半導体ピラーＳＰｂ３は、第１選択部半導体ピラーＳＰｂ１とＸ軸方向に沿って隣り合う。第４選択部半導体ピラーＳＰｂ４は、第１選択部半導体ピラーＳＰｂ１とＹ軸方向に沿って隣り合う。第２選択部半導体ピラーＳＰｂ２は、第３選択部半導体ピラーＳＰｂ３とＹ軸方向に沿って隣り合い、第４選択部半導体ピラーＳＰｂ４とＸ軸方向に沿って隣り合う。

そして、選択部接続部ＣＰｂは、第１選択部半導体ピラーＳＰｂ１から第２選択部半導体ピラーＳＰｂ２に向かう方向と、第３選択部半導体ピラーＳＰｂ３から第４選択部半導体ピラーＳＰｂ４に向かう方向と、の交差する２つの方向に延在する２つの部分を有している。

すなわち、不揮発性半導体記憶装置１１２は、選択部積層構造体Ｓｂ及び選択部選択ゲート電極ＳＧｂをＺ軸方向に貫通し、第１選択部半導体ピラーＳＰｂ１と第４方向に対して交差する方向（本具体例ではＸ軸方向）に沿って隣り合い、一端が第４配線ＬＬ４に接続された第３選択部半導体ピラーＳＰｂ３と、選択部積層構造体Ｓｂ及び選択部選択ゲート電極ＳＧｂをＺ軸方向に貫通し、第１選択部半導体ピラーＳＰｂ１と第４方向（Ｙ軸方向）に沿って隣り合い、第２選択部半導体ピラーＳＰｂ２と第４方向に対して交差する方向（Ｘ軸方向）に沿って隣り合い、一端が第３配線ＬＬ３に接続された第４選択部半導体ピラーＳＰｂ４と、第３選択部半導体ピラーＳＰｂ３の他端と、第４選択部半導体ピラーＳＰｂ４の他端と、を接続し、選択部接続部ＣＰｂと交差する交差接続部ＣＰｂｃと、をさらに備える。

すなわち、本具体例では、選択部ＳＵは、Ｕ字形状のビットラインセレクタ３８ｂの２つが組み合わされた構成を有している。

不揮発性半導体記憶装置１１２によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。

なお、第１〜第４選択部半導体ピラーＳＰｂ１〜ＳＰｂ４を接続する場合、第１〜第４選択部半導体ピラーＳＰｂ１〜ＳＰｂ４の下端を、Ｚ軸方向から見たときに長方形の形状を有する接続部材３２で接続する場合は、その長方形の接続部材３２の外周部において電気的なスイッチングが行われ易いが、長方形の接続部材３２の中央部分では、電気的なスイッチングが行われ難い。このため、図９に例示した不揮発性半導体記憶装置１１２のように、選択部接続部ＣＰｂのＺ軸方向から見たときの形状は、接続する選択部半導体ピラーＳＰｂを含みつつ、選択部半導体ピラーＳＰｂどうしを接続する延在領域の形状は延在方向に沿った細長い形状であることが好ましい。

例えば、２本ずつの選択部半導体ピラーＳＰｂが接続される不揮発性半導体記憶装置１１０、１１１及び１２０において、第１選択部半導体ピラーＳＰｂ１から第２選択部半導体ピラーＳＰｂ２に向かう方向に対して直交する方向に沿った選択部接続部ＣＰｂの幅は、選択部半導体ピラーＳＰｂのＹ軸方向に沿ったピッチよりも小さいことが望ましい。また、上記の方向に沿った選択部接続部ＣＰｂの幅は、選択部半導体ピラーＳＰｂのＹ軸方向に沿ったピッチの２／３倍よりも小さいことがさらに望ましい。好ましくは、上記の方向に沿った選択部接続部ＣＰｂの幅は、半導体ピラーＳＰの直径と同等である。

すなわち、上記の方向に沿った選択部接続部ＣＰｂの幅は、第１選択部半導体ピラーＳＰｂ１の第４方向（本具体例ではＹ軸方向）に沿った中心と、第２選択部半導体ピラーＳＰｂ２の第４方向に沿った中心と、の間の第４方向に沿った距離よりも小さいことが望ましく、さらに、その距離の２／３倍よりも小さいことが望ましい。

そして、例えば、４本ずつの選択部半導体ピラーＳＰｂが接続される不揮発性半導体記憶装置１１２においてもこの関係が満たされることが望ましい。

そして、第３選択部半導体ピラーＳＰｂ３から第４選択部半導体ピラーＳＰｂ４に向かう方向に対して直交する方向に沿った交差接続部ＣＰｂｃの幅は、第３選択部半導体ピラーＳＰｂ３の第４方向（本具体例ではＹ軸方向）に沿った中心と、第４選択部半導体ピラーＳＰｂ４の第４方向に沿った中心と、の間の第４方向に沿った距離よりも小さいことが望ましく、さらに、その距離の２／３倍よりも小さいことが望ましい。

（第２の実施の形態）
図１０は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１１は、第２の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。すなわち、図１１は、図１０のＢ１−Ｂ２線断面図である。
図１２は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図１０に表したように、本実施形態に係る不揮発性半導体記憶装置１２０のメモリセルアレイ部ＭＵは、不揮発性半導体記憶装置１１０と同様であり、例えば、図１０のＡ１−Ａ２線断面の構成は、図２と同様なので説明を省略する。

不揮発性半導体記憶装置１２０の選択部ＳＵの構成は、不揮発性半導体記憶装置１１０とは異なる。すなわち、本具体例においては、選択部ＳＵに設けられる選択部電極膜ＷＬｂ及び選択部選択ゲート電極ＳＧｂは分断されていない。

図１０〜図１２に表したように、第３配線ＬＬ３に接続された第１選択部半導体ピラーＳＰｂ１と、第４配線ＬＬ４に接続された第２選択部半導体ピラーＳＰｂ２と、はＸ軸方向に沿って隣り合う。そして、第１選択部半導体ピラーＳＰｂ１の下端と、第２選択部半導体ピラーＳＰｂ２の下端と、がＸ軸方向に延在する選択部接続部ＣＰｂによって互いに接続されている。これにより、Ｕ字シリコン部材３３が形成される。
このようなＵ字シリコン部材３３が、Ｘ軸方向及びＹ軸方向に沿って、繰り返して複数設けられている。

不揮発性半導体記憶装置１２０によっても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。

そして、不揮発性半導体記憶装置１２０のように、選択部ＳＵに設けられる選択部電極膜ＷＬｂ及び選択部選択ゲート電極ＳＧｂを分断しないことによって、選択部ＳＵの占める面積を縮小できる利点がある。

なお、不揮発性半導体記憶装置１２０ように、選択部電極膜ＷＬｂ及び選択部選択ゲート電極ＳＧｂが分断されていない場合においても、選択部ＳＵの構成は種々変形が可能である。

例えば、選択部電極膜ＷＬｂ及び選択部選択ゲート電極ＳＧｂが分断されていない場合も、図４に例示したように、Ｘ軸方向及びＹ軸方向に対して斜め方向に位置する第１選択部半導体ピラーＳＰｂ１と第２選択部半導体ピラーＳＰｂ２とが、選択部接続部ＣＰｂによって接続されても良い。

また、選択部電極膜ＷＬｂ及び選択部選択ゲート電極ＳＧｂが分断されていない場合も、図９に例示したように、第１〜第４選択部半導体ピラーＳＰｂ１〜ＳＰｂ４が、第１選択部半導体ピラーＳＰｂ１から第２選択部半導体ピラーＳＰｂ２に向かう方向と、第３選択部半導体ピラーＳＰｂ３から第４選択部半導体ピラーＳＰｂ４に向かう方向と、の交差する２つの方向に延在する２つの部分を有する選択部接続部ＣＰｂによって接続されても良い。

また、上記の不揮発性半導体記憶装置１１０、１１１、１１２及び１２０においては、第３配線ＬＬ３及び第４配線ＬＬ４の１組みに対して、複数のＵ字シリコン部材３３が設けられているが、第３配線ＬＬ３及び第４配線ＬＬ４の１組みに対して、Ｕ字シリコン部材３３（第１選択部半導体ピラーＳＰｂ１、第２選択部半導体ピラーＳＰｂ２及び選択部接続部ＣＰｂ）は少なくとも１つ以上設けられれば良い。

図１３は、第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１４は、第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図１３及び図１４に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２１のメモリセルアレイ部ＭＵは、不揮発性半導体記憶装置１１０と同様であるので説明を省略する。そして、不揮発性半導体記憶装置１２１においては、選択部ＳＵに設けられる選択部電極膜ＷＬｂ及び選択部選択ゲート電極ＳＧｂは分断されていない。

そして、図１３及び図１４に表したように、不揮発性半導体記憶装置１２１においては、選択部ＳＵにおける選択部半導体ピラーＳＰｂのＸ−Ｙ平面における断面は、Ｙ軸方向に沿った軸が長い扁平円の形状である。すなわち、選択部半導体ピラーＳＰｂは、例えば、不揮発性半導体記憶装置１２０における複数の選択部半導体ピラーＳＰｂがＹ軸方向に連結された構造を有している。
そして、本具体例では、選択部接続部ＣＰｂは、Ｙ軸方向に沿って分断されている。

図１５は、第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１６は、第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図１５及び図１６に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２２のメモリセルアレイ部ＭＵは、不揮発性半導体記憶装置１１０と同様であるので説明を省略する。そして、不揮発性半導体記憶装置１２２においては、選択部ＳＵに設けられる選択部電極膜ＷＬｂ及び選択部選択ゲート電極ＳＧｂは分断されていない。

そして、図１５及び図１６に表したように、不揮発性半導体記憶装置１２２においては、選択部ＳＵにおける選択部半導体ピラーＳＰｂのＸ−Ｙ平面における断面は、Ｙ軸方向に沿った軸が長い扁平円の形状であり、選択部半導体ピラーＳＰｂは、例えば、不揮発性半導体記憶装置１２０における複数の選択部半導体ピラーＳＰｂがＹ軸方向に連結された構造を有している。
そして、本具体例では、選択部接続部ＣＰｂも、Ｙ軸方向に沿って連結されている。

このような構成を有する不揮発性半導体記憶装置１２１及び１２２においても、生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置が提供できる。そして、接続部半導体ピラーＳＰｂの断面を扁平円形状にすることで、駆動能力が向上し、動作安定性がさらに向上する。また、選択部ＳＵの面積をさらに縮小することができる。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ローカルビット線、グローバルビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

１１…基板、 １２…絶縁膜、 １３…バックゲート、 １３ａ…記憶部接続部ゲート電極、 １３ｂ…選択部接続部ゲート電極、 １５、１６、１８…絶縁膜、 １４…電極膜、 １５…電極膜間絶縁膜、 １７…選択ゲート電極、 １９…積層体、 ２４…記憶部膜、 ２５…外側絶縁膜、 ２６…電荷蓄積層、 ２７…内側絶縁膜、 ２８…ゲート絶縁膜、 ３１…下側シリコンピラー、 ３２…接続部材、 ３３…Ｕ字シリコン部材、 ３４…上側シリコンピラー、 ３８…メモリストリング、 ３８ｂ…ビットラインセレクタ、 １１０、１１１、１１２、１２０…不揮発性半導体記憶装置、 ＣＰａ…記憶部接続部、 ＣＰｂ…選択部接続部、 ＣＰｂｃ…交差接続部、 ＦＬＴ…フローティング状態、 ＧＢＬ…グローバルビット線、 ＩＷＬ１…第１電極間絶縁膜、 ＩＷＬ２…第２電極間絶縁膜、 ＩＷＬｂ…選択部電極間絶縁膜、 ＩＷＬｂ１…第３電極間絶縁膜、 ＩＷＬｂ２…第４電極間絶縁膜、 ＬＢＬａ、ＬＢＬｂ…ローカルビット線、 ＬＬ１〜ＬＬ６…第１〜第６配線、 ＭＬ１…第１記憶層、 ＭＬ２…第２記憶層、 ＮＭＳ…非書き込みストリング、 ＳＧａ…選択ゲート電極、 ＳＧａ１…第１選択ゲート電極、 ＳＧａ２…第２選択ゲート電極、 ＳＧｂ…選択部選択ゲート電極、 ＳＧｂ１…第３選択ゲート電極、 ＳＧｂ２…第４選択ゲート電極、 ＳＬ…ソース線、 ＳＬｃ…共通ソース線、 ＳＭＳ…書き込みストリング、 ＳＰ…半導体ピラー、 ＳＰａ１…第１半導体ピラー、 ＳＰａ２…第２半導体ピラー、 ＳＰｂ…選択部半導体ピラー、 ＳＰｂ１〜ＳＰｂ４…第１〜第４選択部半導体ピラー、 ＳＵ…選択部、 Ｓａ１…第１積層構造体、 Ｓａ２…第２積層構造体、 Ｓｂ…選択部積層構造体、 Ｓｂ１…第３積層構造体、 Ｓｂ２…第４積層構造体、 Ｖ０１…ビア電極、 Ｖｄｄ…中電圧、 Ｖｅｒａ…消去電圧、 Ｖｐａｓｓ…パス電圧、 Ｖｐｇｍ…書き込み電圧、 Ｖｒｅａｄ…読み出し電圧、 Ｖｄ＿ｒｅａｄ…読み出し時ビット線電圧、 Ｖｓｓ…低電圧、 ＷＬ１…第１電極膜、 ＷＬ２…第２電極膜、 ＷＬｂ…選択部電極膜、 ＷＬｂ１…第３電極膜、 ＷＬｂ２…第４電極膜

Claims (6)

1. 第１方向に交互に積層され、前記第１方向に対して直交する第２方向に延在する複数の第１電極膜及び複数の第１電極間絶縁膜を含む第１積層構造体と、
   前記第１積層構造体に前記第１方向に沿って積層され、前記第２方向に延在する第１選択ゲート電極と、
   前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に貫通する第１半導体ピラーと、
   前記複数の第１電極膜のそれぞれと、前記第１半導体ピラーと、の間に設けられた第１記憶層と、
   前記第１方向に交互に積層され、前記第２方向に延在する複数の第２電極膜及び複数の第２電極間絶縁膜を含む第２積層構造体と、
   前記第２積層構造体に前記第１方向に沿って積層され、前記第２方向に延在する第２選択ゲート電極と、
   前記第２積層構造体及び前記第２選択ゲート電極を前記第１方向に貫通する第２半導体ピラーと、
   前記複数の第２電極膜のそれぞれと、前記第２半導体ピラーと、の間に設けられた第２記憶層と、
   前記第１半導体ピラーの一端と接続され、前記第１方向に対して直交し、前記第２方向と交差する第３方向に延在する第１配線と、
   前記第２半導体ピラーの一端と接続され、前記第３方向に延在する第２配線と、
   前記第１半導体ピラーの他端と、前記第２半導体ピラーの他端と、を接続する記憶部接続部と、
   前記第１方向に交互に積層された複数の選択部電極膜及び複数の選択部電極間絶縁膜を含む選択部積層構造体と、
   前記選択部積層構造体に前記第１方向に沿って積層された選択部選択ゲート電極と、
   前記選択部積層構造体及び前記選択部選択ゲート電極を前記第１方向に貫通する第１及び第２選択部半導体ピラーと、
   前記第１方向に対して直交する第４方向に延在し、前記第１選択部半導体ピラーの一端と接続された第３配線と、
   前記第４方向に延在し、前記第２配線と電気的に接続され、前記第２選択部半導体ピラーの一端と接続された第４配線と、
   前記第１選択部半導体ピラーの他端と、前記第２選択部半導体ピラーの他端と、を接続する選択部接続部と、
   前記第３配線の前記選択部積層構造体とは反対の側において、前記第１方向に対して直交する第５方向に延在し、前記第３配線と電気的に接続された第５配線と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記複数の選択部電極膜は、
   前記第２方向に延在する複数の第３電極膜と、
   前記第２方向に延在する複数の第４電極膜と、
   に分断され、
   前記選択部積層構造体は、
   前記複数の第３電極膜を含む第３積層構造体と、
   前記複数の第４電極膜を含む第４積層構造体と、
   に分断され、
   前記選択部選択ゲート電極は、
   前記第３積層構造体に前記第１方向に沿って積層され、前記第２方向に延在する第３選択ゲート電極と、
   前記第４積層構造体に前記第１方向に沿って積層され、前記第２方向に延在する第４選択ゲート電極と、
   に分断され、
   前記第１選択部半導体ピラーは、前記第３積層構造体及び前記第３選択ゲート電極を前記第１方向に貫通し、
   前記第２選択部半導体ピラーは、前記第４積層構造体及び前記第４選択ゲート電極を前記第１方向に貫通することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第３配線と前記選択部積層構造体との距離、及び、前記第４配線と前記選択部積層構造体との距離は、前記第１配線と前記第１積層構造体との距離に実質的に等しいことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記第３方向は前記第２方向に対して直交することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
5. 前記選択部接続部の延在方向は、前記記憶部接続部の延在方向に対して実質的に平行であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
6. 前記選択部接続部の延在方向は、前記第２方向に対して実質的に平行であることを特徴とする請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。

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