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JP5064692B2 - Ｓｏｉ基板の製造方法 - Google Patents

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Description

本発明は、透明絶縁性基板上に単結晶シリコン薄膜を有するＳＯＩ基板の製造方法に関する。
従来の貼り合わせによるＳＯＩ基板の製造方法としては、SmartCut法やSiGen法などが知られている。
SmartCut法は、貼り合せ面側に水素イオンを注入したシリコン基板とシリコン基板や他の材料の基板とを貼り合わせ、４００℃以上（例えば５００℃）の熱処理を施して、注入水素イオンの濃度が最も高い領域からシリコン薄膜を熱剥離させてＳＯＩ基板を得る方法である（例えば、特許文献１や非特許文献１）。
また、SiGen法は、貼り合せ面側に水素イオンを注入したシリコン基板とシリコン基板あるいは他の材料の基板とを貼り合わせる前に、これらの基板の貼り合せ面の双方もしくは一方の表面をプラズマ処理し、表面が活性化された状態で両基板を貼り合わせ、低温（例えば、１００〜３００℃）で熱処理を施して接合強度を高めた後に、常温で機械的に剥離してＳＯＩ基板を得る方法である（例えば、特許文献２〜４）。
特許第３０４８２０１号公報 米国特許第６２６３９４１号明細書 米国特許第６５１３５６４号明細書 米国特許第６５８２９９９号明細書 A. J. Auberton-Herve et al., "SMART CUT TECHNOLOGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL DEVELOPMENTS" (Electrochemical Society Proceedings Volume 99-3 (1999) p.93-106).
これら２つの方法の相違点は、主としてシリコン薄膜の剥離プロセスにあり、SmartCut法はシリコン薄膜の剥離のために高温での処理を必要とするが、SiGen法は常温での剥離が可能である。
一般に、貼り合せＳＯＩ基板の製造には、シリコン基板とシリコン以外の他種材料基板との張り合わせが行われるが、このような異種材料同士は熱膨張率や固有耐熱温度などにおいて相違するのが通常であるから、製造工程中で張り合わせ基板に施される熱処理の温度が高くなると、両基板間の熱的諸特性の相違に起因して、割れや局所的なクラックなどが生じ易くなる。このような観点からは、シリコン薄膜の剥離に高温を要するSmartCut法は、異種材料基板の貼り合わせによるＳＯＩ基板の製造方法として好ましいものとはいえない。
一方、低温剥離が可能なSiGen法は、上述したような熱的諸特性の相違に起因した割れや局所的クラックは生じ難いものの、機械的にシリコン薄膜の剥離を実行するこの手法では、剥離工程中に基板の接着面が剥がれたり剥離痕が生じたり或いはシリコン薄膜に機械的なダメージが導入され易いという問題がある。
本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、単結晶シリコン基板と透明絶縁性基板とを張り合わせてＳＯＩ基板を製造する工程において、基板間の熱的諸特性の相違に起因する割れや局所的クラック等および機械的ダメージのＳＯＩ層への導入を回避し、もって膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れたＳＯＩ層を有するＳＯＩ基板を提供することにある。
本発明は、このような課題を解決するために、請求項１に記載の発明は、ＳＯＩ基板の製造方法であって、単結晶シリコン基板である第１の基板の表面側に水素イオン注入層を形成する第１のステップと、透明絶縁性基板である第２の基板の表面及び前記第１の基板の表面の少なくとも一方に表面活性化処理を施す第２のステップと、前記第１の基板の表面と前記第２の基板の表面とを貼り合わせる第３のステップと、前記張り合わせた基板の前記第１の基板の裏面を２００℃以上３５０℃以下の温度に保持された加熱板に密着させて前記第１の基板を加熱し、該第１の基板からシリコン層を剥離して前記第２の基板の表面上にＳＯＩ層を形成する第４のステップと、を備えていることを特徴とする。
請求項２に記載の発明は、請求項１に記載のＳＯＩ基板の製造方法において、前記第２の基板は、石英基板、サファイア（アルミナ）基板、ホウ珪酸ガラス基板、又は結晶化ガラス基板の何れかであることを特徴とする。
請求項３に記載の発明は、請求項１または２に記載のＳＯＩ基板の製造方法において、前記第１のステップの水素イオンの注入量（ドーズ量）は、１×１０16〜５×１０17ａｔｏｍｓ／ｃｍ2であることを特徴とする。
請求項４に記載の発明は、請求項１乃至３の何れか１項に記載のＳＯＩ基板の製造方法において、前記第２のステップの表面活性化処理は、プラズマ処理又はオゾン処理の少なくとも一方で実行されることを特徴とする。
請求項５に記載の発明は、請求項１乃至４の何れか１項に記載のＳＯＩ基板の製造方法において、前記第３のステップは、前記貼り合わせ後に、前記第１の基板と前記第２の基板を貼り合わせた状態で１００〜３５０℃で熱処理するサブステップを備えていることを特徴とする。
請求項６に記載の発明は、請求項１乃至５の何れか１項に記載のＳＯＩ基板の製造方法において、前記第４のステップで用いられる加熱板は、平滑面を有する半導体基板もしくはセラミック基板であることを特徴とする。
請求項７に記載の発明は、請求項１乃至６の何れか１項に記載のＳＯＩ基板の製造方法において、前記第４のステップは、前記第１の基板の加熱の前もしくは後に、前記水素イオン注入層の端部から剥離促進のための外部衝撃を付与するサブステップを備えていることを特徴とする。
本発明によれば、２００℃以上３５０℃以下の温度に保持された加熱板に絶縁性基板と張り合わされた単結晶Ｓｉ基板の裏面を密着させて、透明絶縁性基板との間に温度差を生じさせ、これにより両基板間で大きな応力を発生させてシリコン薄膜を剥離することとしたので、基板間の熱的諸特性の相違に起因する割れや局所的クラック等および機械的ダメージのシリコン基板の表面領域から剥離されるシリコン薄膜への導入が回避される。その結果、膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れたＳＯＩ層を有するＳＯＩ基板を提供することが可能となる。
以下に、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明のＳＯＩ基板の製造方法のプロセス例を説明するための図で、図１（Ａ）に図示された第１の基板１０は単結晶Ｓｉ基板、第２の基板２０は石英基板、サファイア（アルミナ）基板、ホウ珪酸ガラス基板、結晶化ガラス基板などの透明絶縁性基板である。
ここで、単結晶Ｓｉ基板１０は、例えば、ＣＺ法（チョクラルスキ法）により育成された一般に市販されているＳｉ基板であり、その導電型や比抵抗率などの電気特性値や結晶方位や結晶径は、本発明の方法で製造されるＳＯＩ基板が供されるデバイスの設計値やプロセスあるいは製造されるデバイスの表示面積などに依存して適宜選択される。
なお、これらの基板の直径は同一であり、後のデバイス形成プロセスの便宜のため、透明絶縁性基板２０にも単結晶Ｓｉ基板１０に設けられているオリエンテーション・フラット（ＯＦ）と同様のＯＦを設けておき、これらのＯＦ同士を一致させて貼り合わせるようにすると好都合である。
先ず、第１の基板（単結晶Ｓｉ基）１０の表面に水素イオンを注入し、水素イオン注入層を形成する（図１（Ｂ））。このイオン注入面が後の「接合面（貼り合せ面）」となる。この水素イオン注入により、単結晶Ｓｉ基板１０の表面近傍の所定の深さ（平均イオン注入深さＬ）に均一なイオン注入層１１が形成され、単結晶Ｓｉ基板１０の表面領域での平均イオン注入深さＬに対応する領域には、当該領域に局在する「微小気泡層」が形成される（図１（Ｃ））。
イオン注入層１１の単結晶Ｓｉ基板１０表面からの深さ（平均イオン注入深さＬ）はイオン注入時の加速電圧により制御され、どの程度の厚さのＳＯＩ層を剥離させるかに依存して決定される。例えば、平均イオン注入深さＬを０．５μｍ以下とし、イオン注入条件を、ドーズ量１×１０16〜５×１０17ａｔｏｍｓ／ｃｍ2、加速電圧５０〜１００ｋｅＶなどとする。
なお、Ｓｉ結晶中へのイオン注入プロセスにおいて注入イオンのチャネリング抑制のために通常行われているように、単結晶Ｓｉ基板１０のイオン注入面に予め酸化膜等の絶縁膜を形成させておき、この絶縁膜を通してイオン注入を施すようにしてもよい。
このようにしてイオン注入層１１を形成した単結晶Ｓｉ基板１０と透明絶縁性基板２０のそれぞれの接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施す（図１（Ｄ））。なお、このような表面処理は、接合面となる表面の有機物除去や表面上のＯＨ基を増大させて表面活性化を図るなどの目的で行われるものであり、単結晶Ｓｉ基板１０と透明絶縁性基板２０の双方の接合面に処理を施す必要は必ずしもなく、何れか一方の接合面にのみ施すこととしてもよい。
この表面処理をプラズマ処理により実行する場合には、予めＲＣＡ洗浄等を施した表面清浄な単結晶Ｓｉ基板および／または透明絶縁性基板を真空チャンバ内の試料ステージに載置し、当該真空チャンバ内にプラズマ用ガスを所定の真空度となるように導入する。なお、ここで用いられるプラズマ用ガス種としては、単結晶Ｓｉ基板の表面処理用として、酸素ガス、水素ガス、アルゴンガス、またはこれらの混合ガス、あるいは水素ガスとヘリウムガスの混合ガスなどがあり、単結晶Ｓｉ基板の表面状態や目的などにより適宜変更され得る。
また、当該表面処理が単結晶Ｓｉ表面を酸化させることをも目的とするような場合には、少なくとも酸素ガスを含有するものをプラズマ用ガスとして用いる。なお、透明絶縁性基板として、石英基板などのようにその表面が酸化状態にあるものを用いる場合には、このようなプラズマ用ガス種の選定に特別な制限はない。プラズマ用ガスの導入後、１００Ｗ程度の電力の高周波プラズマを発生させ、プラズマ処理される単結晶Ｓｉ基板および／または透明絶縁性基板の表面に５〜１０秒程度の処理を施して終了する。
表面処理をオゾン処理で実行する場合には、予めＲＣＡ洗浄等を施した表面清浄な単結晶Ｓｉ基板および／または透明絶縁性基板を酸素含有の雰囲気とされたチャンバ内の試料ステージに載置し、当該チャンバ内に窒素ガスやアルゴンガスなどのプラズマ用ガスを導入した後に所定の電力の高周波プラズマを発生させ、当該プラズマにより雰囲気中の酸素をオゾンに変換させ、処理される単結晶Ｓｉ基板および／または透明絶縁性基板の表面に所定の時間の処理が施される。
このような表面処理が施された単結晶Ｓｉ基板１０と透明絶縁性基板２０の表面を接合面として密着させて張り合わせる（図１（Ｅ））。上述したように、単結晶Ｓｉ基板１０と透明絶縁性基板２０の少なくとも一方の表面（接合面）は、プラズマ処理やオゾン処理などにより表面処理が施されて活性化しているために、室温で密着（貼り合せ）した状態でも後工程での機械的剥離や機械研磨に十分耐え得るレベルの接合強度を得ることができるが、より高い貼り合せ強度をもたせる場合には、図１（Ｅ）の「貼り合せ」に続いて、比較的低温で加熱して「接合処理」を施すサブステップを設けてもよい。
このときの接合処理温度は、貼り合せに用いられる基板の種類に応じて適宜選択されるが、単結晶Ｓｉ基板と張り合わされる基板が、石英基板、サファイア（アルミナ）基板、ホウ珪酸ガラス基板、又は結晶化ガラス基板などの透明絶縁性基板である場合には、３５０℃以下の温度、例えば１００〜３５０℃の温度範囲とする。
単結晶Ｓｉ基板と張り合わされる基板が透明絶縁性基板（特に石英基板）である場合に３５０℃以下の温度選択とするのは、単結晶Ｓｉと石英との熱膨張係数差と当該熱膨張係数差に起因する歪量、およびこの歪量と単結晶Ｓｉ基板１０ならびに透明絶縁性基板２０の厚みを考慮したものである。単結晶Ｓｉ基板１０と透明絶縁性基板２０の厚みが概ね同程度である場合、単結晶Ｓｉの熱膨張係数（２．３３×１０-6）と石英の熱膨張係数（０．６×１０-6）の間に大きな差異があるために、３５０℃を超える温度で熱処理を施した場合には、両基板間の剛性差に起因して、熱歪によるクラックや接合面における剥離などが生じたり、極端な場合には単結晶Ｓｉ基板や石英基板が割れてしまうということが生じ得る。このため、熱処理温度の上限を３５０℃と選択し、好ましくは１００〜３００℃の温度範囲で熱処理を施す。
このような貼り合せ処理に続いて、張り合わされた基板の単結晶シリコン基板１０の裏面をホットプレートなどの加熱板に密着させて加熱する（図１（Ｆ））。
上述したように、水素のイオン注入により、平均イオン注入深さＬに対応する領域に局在する「微小気泡層」が形成されるが、この「微小気泡層」には不対結合手をもつＳｉ原子や高密度の「Ｓｉ−Ｈ結合」が発生しており、「微小気泡層」内および当該領域近傍の元素の結合状態は局所的に脆弱化されている。従って、当該「微小気泡層」が形成された状態のイオン注入層１１は、僅かな熱エネルギで「ヘキ開」が生じ易い状態となっている。
これに加えて、シリコン結晶は透明性絶縁基板材料よりも熱膨張係数が大きいため、短時間の比較的低温での加熱によっても両基板間で大きな応力が発生して「ヘキ開」が生じ易い環境が得られる。
本発明においては、水素イオン注入された単結晶Ｓｉ基板１０のイオン注入層１１内での局所的な化学結合の脆弱化、およびＳｉ基板と透明絶縁性基板２０の熱膨張係数の差異を利用して、比較的低温での短時間加熱により「ヘキ開」に必要な熱エネルギを付与してシリコン薄膜を剥離する。
図２は、シリコン薄膜剥離のための基板加熱の様子を説明するための概念図である。この図において、符号３０が加熱部であり、この図では、ホットプレート３１の上に平滑面を有する加熱板３２を載せ、この加熱板３２の平滑面を、透明絶縁性基板２０と張り合わされた単結晶Ｓｉ基板１０の裏面に密着させるようにしている。加熱板３２にはダミーのシリコン基板を用いているが、平滑面が得られやすいもの（半導体基板やセラミック基板）であれば特に材料的な制限はない。シリコーンゴムなども加熱板材料として用いることも可能ではあるが、耐熱温度は２５０℃程度と考えられるのでそれ以上の温度での使用には適さない。また、ホットプレート３１の面が十分に平滑であれば特別に加熱板３２を用いることなく、ホットプレート３１そのものを「加熱板」としてもよい。
加熱板３２の温度は２００℃以上３５０℃以下の温度に保持され、この加熱板３２に絶縁性基板２０と張り合わされた単結晶Ｓｉ基板１０の裏面を密着させると熱伝導により単結晶Ｓｉ基板１０が加熱され、透明絶縁性基板２０との間に温度差が生じる。上述したように、シリコン結晶の熱膨張係数は透明性絶縁基板に用いる材料の熱膨張係数よりも大きいため、張り合わされた状態の単結晶Ｓｉ基板１０が裏面から加熱されると、単結晶Ｓｉ基板１０側の急激な膨張によって両基板間で大きな応力が発生する。
通常の拡散炉などを用いた加熱の場合には、張り合わされた状態の単結晶Ｓｉ基板１０と透明絶縁性基板２０は同時加熱されるため、両基板間の熱膨張係数の差異に起因する応力が生じても、この応力によってシリコン薄膜の剥離が生じる前に応力緩和が生じてしまうが、上述したような加熱方法によれば、貼り合わせた基板が応力緩和する前に、急激な単結晶Ｓｉ基板１０の膨張によって水素イオン注入界面で剥離が生じることとなる。
ここで、加熱板３２の温度を２００℃以上３５０℃以下とするのは、２００℃未満の温度ではシリコン薄膜の剥離に必要となる応力を得ることが困難となるためであり、３５０℃を越える温度とすると貼り合わせ基板の接合界面で割れが生じ易いためである。
なお、このような加熱板３２によるシリコン薄膜の剥離プロセスの前あるいは後に、イオン注入層１１の端部から剥離促進のための外部衝撃を付与するサブステップを設けるようにしてもよい。
図３は、シリコン薄膜の剥離工程において外部衝撃を与える手法の例示のための概念図である。衝撃付与手法としては種々のものが考えられるが、例えば、ガスや液体などの流体をノズル４０の先端部４１からジェット状に噴出させて単結晶Ｓｉウエーハ１０の側面から吹き付けることで衝撃を与えたり（図３（Ａ））、あるいはブレード５０の先端部５１をイオン注入層の近傍領域に押し当てるなどして衝撃を付与する（図３（Ｂ））などの手法によることができる。
このように、上述のような熱処理を施すと、イオン注入層１１中での不対結合手をもつＳｉ原子の化学結合やＳｉ−Ｈ結合の切断が生じ、結果として、単結晶Ｓｉ基板１０の表面近傍の所定の深さ（平均イオン注入深さＬ）に相当する位置の結晶面に沿って単結晶シリコンのバルク部１３からのシリコン薄膜１２の剥離が生じ（図１（Ｇ））、第２の基板２０上にＳＯＩ層１２が得られる（図１（Ｈ））。
本発明者らの実験によれば、３００℃で３秒程度の基板加熱でシリコン薄膜の剥離を生じさせることができた。このようにして得られた剥離後のＳＯＩ層の表面は、局所的なシリコン薄膜の剥がれや剥離痕あるいは未転写領域といった欠陥もなく、極めて平坦な状態を呈している。剥離後のＳＯＩ層表面の１０μｍ×１０μｍの領域を原子間力顕微鏡（ＡＦＭ）で測定したところ、ＲＭＳの平均値は６ｎｍ以下と良好であった。
このように、本発明においては、単結晶Ｓｉ基板１０と透明絶縁性基板２０との接合工程およびＳＯＩ層の剥離工程の何れの工程においても、従来法のような高温処理や機械的剥離処理を必要とせず、しかも、一貫して低温（３５０℃以下）での処理が可能である。従来から知られているＳＯＩ基板の製造方法の多くは高温処理工程を備えているために、熱歪に起因して生じるクラックや剥離を回避するための特別の工夫が必要であったが、本発明の剥離プロセスは、高温処理および機械的剥離処理の何れをも必要としないため、膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れたＳＯＩ層を有するＳＯＩ基板を提供することが可能となることに加え、ＳＯＩ基板の製造工程の安定化と簡易化の観点から極めて有利である。
本発明によれば、単結晶シリコン基板と透明絶縁性基板とを張り合わせてＳＯＩ基板を製造する工程において、基板間の熱的諸特性の相違に起因する割れや局所的クラック等および機械的ダメージのＳＯＩ層への導入を回避することが可能となる。その結果、膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れたＳＯＩ層を有するＳＯＩ基板を提供することが可能となる。
本発明のＳＯＩ基板の製造プロセス例を説明するための図である。 シリコン薄膜剥離のための熱処理の様子を説明するための概念図である。 シリコン薄膜の剥離工程において外部衝撃を与える手法の例示のための概念図である。
符号の説明
１０ 単結晶Ｓｉ基板
１１ イオン注入層
１２ ＳＯＩ層
１３ バルク部
２０ 透明絶縁性基板
３０ 加熱部
３１ ホットプレート
３２ 加熱板
４０ ノズル
４１ ノズル先端部
５０ ブレード
５１ ブレード先端部

Claims (5)

  1. 一貫して３５０℃以下の低温処理のみを施してＳＯＩ基板を製造するための方法であって、
    単結晶シリコン基板である第１の基板の表面側に水素イオン注入層を形成する第１のステップと、
    透明絶縁性基板である第２の基板の表面及び前記第１の基板の表面の少なくとも一方に表面活性化処理を施す第２のステップと、
    前記第１の基板の表面と前記第２の基板の表面とを密着させた状態で１００〜３００℃の温度で熱処理して前記第１の基板と前記第２の基板とを貼り合わせる第３のステップ
    前記張り合わせた基板の前記第１の基板の裏面を２００℃以上３５０℃以下の温度に保持された加熱板に密着させて前記第１の基板を加熱し、該第１の基板からシリコン層を剥離して前記第２の基板の表面上にＳＯＩ層を形成する第４のステップと、を備え、
    前記第２の基板は、石英基板、サファイア（アルミナ）基板、ホウ珪酸ガラス基板、又は結晶化ガラス基板の何れかである、
    ことを特徴とするＳＯＩ基板の製造方法。
  2. 前記第１のステップの水素イオンの注入量（ドーズ量）は、１×１０16〜５×１０17ａｔｏｍｓ／ｃｍ2であることを特徴とする請求項１に記載のＳＯＩ基板の製造方法。
  3. 前記第２のステップの表面活性化処理は、プラズマ処理又はオゾン処理の少なくとも一方で実行されることを特徴とする請求項１又は２に記載のＳＯＩ基板の製造方法。
  4. 前記第４のステップで用いられる加熱板は、平滑面を有する半導体基板もしくはセラミック基板であることを特徴とする請求項１乃至３の何れか１項に記載のＳＯＩ基板の製造方法。
  5. 前記第４のステップは、前記第１の基板の加熱の前もしくは後に、前記水素イオン注入層の端部から剥離促進のための外部衝撃を付与するサブステップを備えていることを特徴とする請求項１乃至４の何れか１項に記載のＳＯＩ基板の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362439B2 (en) * 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US20100044827A1 (en) * 2008-08-22 2010-02-25 Kinik Company Method for making a substrate structure comprising a film and substrate structure made by same method
US8133800B2 (en) * 2008-08-29 2012-03-13 Silicon Genesis Corporation Free-standing thickness of single crystal material and method having carrier lifetimes
US8551862B2 (en) * 2009-01-15 2013-10-08 Shin-Etsu Chemical Co., Ltd. Method of manufacturing laminated wafer by high temperature laminating method
FR2942910B1 (fr) * 2009-03-06 2011-09-30 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure visant a reduire l'etat de contrainte en tension du substrat donneur
JP2010278338A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 界面近傍における欠陥密度が低いｓｏｓ基板
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
JP2010278341A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 貼り合わせｓｏｓ基板
WO2011087789A2 (en) 2009-12-22 2011-07-21 Becton, Dickinson And Company Methods for the detection of microorganisms
JP5643509B2 (ja) * 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したｓｏｓ基板の製造方法
FR2969664B1 (fr) * 2010-12-22 2013-06-14 Soitec Silicon On Insulator Procede de clivage d'un substrat
KR101273363B1 (ko) * 2012-02-24 2013-06-17 크루셜텍 (주) 글래스와 사파이어가 일체화된 ｌｅｄ 모듈 제조용 기판 및 이를 이용한 ｌｅｄ 모듈, 그리고 그 ｌｅｄ 모듈 제조방법
JP6137196B2 (ja) * 2012-12-07 2017-05-31 信越化学工業株式会社 インターポーザー用基板及びその製造方法
FR3000092B1 (fr) * 2012-12-26 2015-01-16 Commissariat Energie Atomique Traitement de surface par plasma chlore dans un procede de collage

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0387755A1 (de) 1989-03-17 1990-09-19 Schott Glaswerke Kathetersystem für die Gefässrekanalisation im menschlichen Körper
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US6162705A (en) 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US6582999B2 (en) 1997-05-12 2003-06-24 Silicon Genesis Corporation Controlled cleavage process using pressurized fluid
CN1146973C (zh) 1997-05-12 2004-04-21 硅源公司 受控切分处理
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
JP3657090B2 (ja) * 1997-08-21 2005-06-08 信越化学工業株式会社 加熱体及びこれを用いた半導体製造装置
JP3815000B2 (ja) 1997-12-02 2006-08-30 富士通株式会社 ホログラム実装装置及び方法並びにホログラム
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6263941B1 (en) 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
US6474986B2 (en) * 1999-08-11 2002-11-05 Tokyo Electron Limited Hot plate cooling method and heat processing apparatus
JP3762157B2 (ja) * 1999-09-02 2006-04-05 旭テクノグラス株式会社 陽極接合用ガラス
TW452866B (en) 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7399681B2 (en) * 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
JP2004266070A (ja) * 2003-02-28 2004-09-24 Canon Inc 貼り合わせシステム
FR2854493B1 (fr) * 2003-04-29 2005-08-19 Soitec Silicon On Insulator Traitement par brossage d'une plaquette semiconductrice avant collage
US7235461B2 (en) 2003-04-29 2007-06-26 S.O.I.Tec Silicon On Insulator Technologies Method for bonding semiconductor structures together
FR2858715B1 (fr) * 2003-08-04 2005-12-30 Soitec Silicon On Insulator Procede de detachement de couche de semiconducteur
JP2005166911A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置および電子機器
JP5101287B2 (ja) * 2004-09-21 2012-12-19 ソイテック 接合されるべき面の処理を伴う転写方法
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures

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