JP5062251B2

JP5062251B2 - 可変抵抗メモリ及びそのデータ書込み方法

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Description

本発明は、電圧の印加による抵抗変化を利用してデータを記憶し、電源を切っても記憶内容が失われない抵抗変化素子を含む可変抵抗メモリ及びそのデータ書込み方法に関する。

半導体メモリにおいて、一回の書き込み命令によりデータの高速書き込みを行ないたいという要求は多い。例えば、半導体メモリの電源オフ時における最終記憶状態を短時間で書き込んで記憶させる用途や、半導体メモリの出荷時に、調整データやＩＤデータ等を書き込む場合における処理時間の短縮等の用途がある。これらの用途では、一回の命令でデータの書き込みを行い、その期間において、同一アドレスのデータを書き換えることは無い。

従来、半導体メモリにおいて、データを高速に書き込む必要がある場合には、ＳＲＡＭのような高速駆動のメモリに一度書き込んでおき、続いてフラッシュメモリ等にデータを転送するようなシステム構成にする必要があった（特許文献１〜３を参照）。

特開２００３−１５９５４号公報特開平１１−３０６０７３号公報特開平４−３３０２９号公報 I.G.Baek,et.al, Tech. Dig. International Electron Devices Meeting (IEDM) 2004, p.587

現在、ＣＭＯＳメモリ等と整合性が高い、抵抗変化素子を備えた不揮発性の可変抵抗メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）の開発が進められている。
半導体メモリにＲｅＲＡＭを用いた場合でも、従来のＲｅＲＡＭでは、単体では高速に書き込むことはできないので、ＳＲＡＭのような高速駆動のメモリに一度書き込んでおき、続いてＲｅＲＡＭにデータを転送するようなシステム構成を構築する必要がある。

このように、ＲｅＲＡＭを用いる場合でも、高速書き込みを実現するにはＲｅＲＡＭの他に少なくとも１種の半導体メモリを要し、必然的に装置サイズの増大化、装置構成の煩雑化を招くという問題がある。

本発明は、上記の課題に鑑みてなされたものであり、データの高速書き込み機能及び不揮発状態でデータを保持する機能を、ＳＲＡＭのような別のメモリチップを組み合わせることなく、ＲｅＲＡＭのみで実現し、一回の書き込み命令によりデータの高速書き込みを行なう用途、例えば、半導体メモリの電源オフ時における最終記憶状態を短時間で書き込んで記憶させる用途や、半導体メモリの出荷時に、調整データやＩＤデータ等を書き込む場合における処理時間の短縮等の用途の要求に応えることができる、信頼性の高い可変抵抗メモリ及びその使用方法を提供することを目的とする。

本発明の可変抵抗メモリは、電圧の印加による抵抗変化を利用してデータを記憶する可変抵抗メモリであって、複数の抵抗変化素子が配設されてなる第１のメモリセルアレイを有する第１のメモリ領域と、複数の抵抗変化素子が配設されてなる第２のメモリセルアレイを有する第２のメモリ領域とを含み、前記抵抗変化素子では、高抵抗状態が無記憶状態、前記高抵抗状態よりも低抵抗状態が記憶状態と定義されており、データの書き込みに際して、前記第１のメモリ領域は、前記第１のメモリセルアレイにおける全ての前記抵抗変化素子が前記無記憶状態にリセットされた初期状態とされており、前記データに対応した前記抵抗変化素子のうちで前記記憶状態に指定された前記抵抗変化素子のみを前記記憶状態にセットする第１の動作と、前記第１のメモリセルアレイに書き込まれた前記データを前記第２のメモリ領域に転送する第２の動作と、前記データ転送動作後に全ての前記抵抗変化素子を前記無記憶状態にリセットして前記初期状態とする第３の動作とを順次実行し、前記第２のメモリ領域は、前記第１のメモリ領域から転送された前記データに対応した前記第２のメモリセルアレイの前記抵抗変化素子を前記無記憶状態にリセットした後、前記抵抗変化素子のうちで前記記憶状態に指定された前記抵抗変化素子のみを前記記憶状態にセットする第４の動作を実行する。

本発明の可変抵抗メモリのデータ書込み方法は、電圧の印加による抵抗変化を利用してデータを記憶する可変抵抗メモリであり、複数の抵抗変化素子が配設されてなる第１のメモリセルアレイを有する第１のメモリ領域と、複数の抵抗変化素子が配設されてなる第２のメモリセルアレイを有する第２のメモリ領域とを含む可変抵抗メモリのデータ書込み方法であって、前記データの書き込みに際して、前記第１のメモリ領域において、前記第１のメモリセルアレイにおける全ての前記抵抗変化素子が高抵抗状態にリセットされた初期状態とされており、前記第１のメモリ領域において、前記データに対応した前記抵抗変化素子のうち、指定された前記抵抗変化素子のみを低抵抗状態にセットする第１のステップと、前記第１のメモリ領域において、前記第１のメモリセルアレイに書き込まれた前記データを前記第２のメモリ領域に転送する第２のステップと、前記第２のメモリ領域において、前記第１のメモリ領域から転送された前記データに対応した前記第２のメモリセルアレイの前記抵抗変化素子を前記高抵抗状態にリセットした後、前記抵抗変化素子のうち、指定された前記抵抗変化素子のみを前記低抵抗状態にセットする第３のステップと、前記第１のメモリ領域において、全ての前記抵抗変化素子を前記高抵抗状態にリセットして前記初期状態とする第４のステップとを実行する。

本発明によれば、データの高速書き込み機能及び不揮発状態でデータを保持する機能を、ＳＲＡＭのような別のメモリチップを組み合わせることなく、ＲｅＲＡＭのみで実現し、一回の書き込み命令によりデータの高速書き込みを行なう用途、例えば、半導体メモリの電源オフ時における最終記憶状態を短時間で書き込んで記憶させる用途や、半導体メモリの出荷時に、調整データやＩＤデータ等を書き込む場合における処理時間の短縮等の用途の要求に応えることができる、信頼性の高い可変抵抗メモリが実現する。

図１は、第１の実施形態によるＲｅＲＡＭの概略構成を模式的に示すブロック図である。図２は、第１の実施形態によるＲｅＲＡＭの各メモリ領域を具体的に示すブロック図である。図３は、メモリセルアレイの構成を具体的に示す結線図である。図４は、第１の実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。図５は、第１の実施形態のＲｅＲＡＭにおいて、データの書き込み方法の手順に従った高速書き込み領域における８ビットのアドレス空間における変化を示す模式図である。図６は、第１の実施形態のＲｅＲＡＭにおいて、高速書き込み領域のメモリセルアレイにおけるセット動作を説明するための結線図である。図７は、第１の実施形態のＲｅＲＡＭにおいて、高速書き込み領域のメモリセルアレイにおけるリセット動作を説明するための結線図である。図８は、第１の実施形態のＲｅＲＡＭにおいて、データの書き込み方法の手順に従った各信号の入出力を示すブロック図である。図９は、第２の実施形態によるＲｅＲＡＭの各メモリセルアレイのみを示す模式図である。図１０は、第２の実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。図１１は、第２の実施形態の変形例１によるＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。図１２は、第２の実施形態の変形例２によるＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。図１３は、第２の実施形態の変形例２によるＲｅＲＡＭにおいて、データの書き込み方法の手順に従った高速書き込み領域における８ビットのアドレス空間における変化を示す模式図である。図１４は、第３の実施形態によるＲｅＲＡＭの各メモリセルアレイのみを示す模式図である。図１５は、第３の実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。図１６は、第４の本実施形態によるＲｅＲＡＭの概略構成を模式的に示すブロック図である。図１７は、第４の実施形態によるＲｅＲＡＭの各メモリ領域を具体的に示すブロック図である。図１８は、第４の実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。図１９は、第５の実施形態によるＲｅＲＡＭの概略構成を模式的に示すブロック図である。図２０は、第５の実施形態によるＲｅＲＡＭの各メモリ領域を具体的に示すブロック図である。図２１は、第５の実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。

−本発明の基本骨子−
ＲｅＲＡＭでは、各抵抗変化素子において、高抵抗状態で電流が小となる場合を無記憶状態である“０”と、低抵抗状態で電流が大となる場合を記憶状態である“１”と定義する。
電圧の印加による抵抗変化を示す可変抵抗層として、例えばＮｉＯのような遷移金属酸化物を用いたＲｅＲＡＭでは、リセット動作（抵抗変化素子に“０”を書き込む動作）の方がセット動作（抵抗変化素子に“１”を書き込む動作）よりも遅い（非特許文献１を参照）。具体的に、セット動作に要する時間は１０ｎｓ程度であり、高速動作が可能であるのに対して、セット動作に要する時間はμｓのオーダーであり、高速動作としては不適である。

ＲｅＲＡＭのセット動作を行なうには、抵抗変化素子にある閾値の電圧以上を加えれば良い。セット動作は、ある電圧以上が印加されることで実現されるため、下限値のみを設定しておけば良い。従って、制御が容易であり、ベリファイが必要ないために短時間で書き込みが完了する。これに対して、リセット動作の印加電圧には下限値及び上限値があり、印加電圧が高すぎるとセットされてしまうので、ベリファイが必要になり、書き込み動作の１サイクルでは書き込みは完了しない。

本発明では、ＲｅＲＡＭのセット動作及びリセット動作における上記の性質を利用して、以下のような構成のＲｅＲＡＭを構築した。
このＲｅＲＡＭは、その内部構成を、高速書き込み領域（第１のメモリ領域）と、主メモリ領域（第２のメモリ領域）とから構成される。高速書き込み領域は複数の抵抗変化素子が配設されてなる第１のメモリセルアレイを有し、第２のメモリ領域は複数の抵抗変化素子が配設されてなる第２のメモリセルアレイを有して構成される。

このＲｅＲＡＭでは、予め、高速書き込み領域における第１のメモリセルアレイの抵抗変化素子を全て無記憶状態とする初期状態にリセットしておき、データの書き込み時には、データに対応した抵抗変化素子のうちで記憶状態に指定された抵抗変化素子のみを記憶状態にセットするセット動作のみを行なうようにして、高速の書き込みを可能とする。ＲｅＲＡＭは不揮発性メモリであるため、高速書き込み領域に書き込んだデータは、電源がオフになっても保持されているので、高速書き込み領域に書き込んだデータは、ＣＰＵ等からのＲｅＲＡＭへのアクセスが無い状態のときに、主メモリ領域にデータを転送する。データ転送後に、高速書き込み領域の各抵抗変化素子は初期状態にリセットされる。通常使用の場合には、データを読み出す際に、主メモリ領域にアクセスしてデータを読み出すことになる。

このように本発明では、データの高速書き込み機能及び不揮発状態でデータを保持する機能を、ＳＲＡＭのような別のメモリチップを組み合わせることなく、ＲｅＲＡＭのみで実現できる。本発明のＲｅＲＡＭは、一回の書き込み命令によりデータの高速書き込みを行なう用途、例えば、電源オフ時における最終記憶状態を短時間で書き込んで記憶させる用途や、出荷時に、調整データやＩＤデータ等を書き込む場合における処理時間の短縮等の用途の要求に応えることができる。

−本発明を適用した好適な諸実施形態−
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。

（第１の実施形態）
図１は、本実施形態によるＲｅＲＡＭの概略構成を模式的に示すブロック図であり、図２は、本実施形態によるＲｅＲＡＭの各メモリ領域を具体的に示すブロック図であり、図３はメモリセルアレイの構成を具体的に示す結線図である。本実施形態では、１つのデータ列が８ビットである場合を例示する。例えば、３つのデータ列から一連の書き込みデータが構成される。

このＲｅＲＡＭは、高速書き込みを行なうことを主眼においた高速書き込み領域１と、高速書き込み領域１からデータ転送を受け、また通常使用の場合にはデータが適宜読み出される主メモリ領域２とを備えて構成されている。

高速書き込み領域１は、複数の抵抗変化素子であるメモリセル１０が行列状に配設されてなるメモリセルアレイ１１と、各種の入出力がなされる入出力インターフェース回路１２と、メモリセルアレイ１１における所定のワード線を選択する行デコーダ１３と、メモリセルアレイ１１における所定のデータ線を選択する列デコーダ１４と、入出力インターフェース回路１２との間でメモリセルアレイ１１のデータの入出力を行ない、メモリセルアレイ１１の記憶態様を制御する制御回路１５とを有して構成されている。

主メモリ領域２は、複数の抵抗変化素子であるメモリセル１０が行列状に配設されてなるメモリセルアレイ２１と、各種の入出力がなされる入出力インターフェース回路２２と、メモリセルアレイ２１における所定のワード線を選択する行デコーダ２３と、メモリセルアレイ２１における所定のデータ線を選択する列デコーダ２４と、メモリセルアレイ２１への書き込み及び読み出しを制御する制御回路２５とを有して構成されている。

メモリセルアレイ１１，２１は、図３に示すように、複数のメモリセル１０が行列状に配設されており、共に同じ記憶容量とされ、アドレスが１対１に対応している（アドレス空間が同一である。）。メモリセルアレイ１１，２１では、ワード線（ＷＬ）を介して行デコーダ１３，２３と、データ線を介して列デコーダ１４，２４と接続され、行デコーダ１３，２３により所定のワード線を、列デコーダ１４，２４により所定のデータ線をそれぞれ選択することにより、所定のメモリセル１０が選択される。

メモリセル１０は、印加電圧に応答して抵抗変化を示し、当該抵抗変化を利用してデータ、例えば“０”又は“１”が書き込まれる素子である。電圧の印加による抵抗変化を示す可変抵抗層として、例えばＮｉＯのような遷移金属酸化物を用いられる。例えば、可変抵抗層が低抵抗状態で電流が大となる場合をデータ“１”、高抵抗状態で電流が小となる場合をデータ“０”と定義する。本実施形態では、抵抗変化素子に“０”を書き込み無記憶状態とする動作をリセット動作と、抵抗変化素子に“１”を書き込み記憶状態とする動作をセット状態と称する。

制御回路１５は、例えば図３に示すように，メモリセルアレイ１１のメモリセル１０の書き込み動作を制御する書き込み回路及び読み出し動作を制御する読み出し回路とを備えて構成されている。この制御回路１５は、入出力インターフェース回路１２に入力した、書き込みデータ、メモリセルを指定するアドレス信号及びメモリセルアレイ１１のメモリセル１０の記憶態様（後述するセット状態及びリセット状態等）を指示する制御信号に基づいて、高速書き込み領域１において選択されたメモリセル１０の制御信号で指示された記憶態様を実現する動作を適宜制御する。

制御回路２５は、メモリセルアレイ２１のメモリセル１０の書き込み動作を制御する書き込み回路及び読み出し動作を制御する読み出し回路とを備えて構成されている。この制御回路２５は、入出力インターフェース回路２２に入力した、書き込みデータ、メモリセルを指定するアドレス信号及びメモリセルアレイ２１のメモリセル１０の記憶態様（後述するセット状態及びリセット状態等）を指示する制御信号に基づいて、主メモリ領域２において選択されたメモリセル１０の制御信号で指示された記憶態様を実現する動作を適宜制御する。

図４は、本実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図であり、図５は、本実施形態のＲｅＲＡＭにおいて、データの書き込み方法の手順に従った高速書き込み領域における８ビットのアドレス空間における変化を示す模式図であり、図６は、本実施形態のＲｅＲＡＭにおいて、高速書き込み領域のメモリセルアレイにおけるセット動作を説明するための結線図であり、図７は、本実施形態のＲｅＲＡＭにおいて、高速書き込み領域のメモリセルアレイにおけるリセット動作を説明するための結線図であり、図８は、本実施形態のＲｅＲＡＭにおいて、データの書き込み方法の手順に従った各信号の入出力を示すブロック図である。

本実施形態では、１サイクルで高速書き込み領域１に記憶する１つのデータ列を８ビットとし、図５に示すように、３つのデータ列ｄ１，ｄ２，ｄ３から、１回の書き込み命令における書き込みデータＤが構成されている場合を例示する。ここでは、書き込みデータＤは、０１０１１１００（ｄ１），１０１００１１１（ｄ２），１１１０１００１（ｄ３）から構成されている。

予め、高速書き込み領域１では、制御回路１２の制御に基づき、初期状態として、メモリセルアレイ１１における全てのメモリセル１０がリセットされている。即ち、メモリセルアレイ１１における全てのメモリセル１０が、無記憶状態にリセットされた初期状態、即ち全てのメモリセル１０に“０”が書き込まれた状態とされている。

先ず、高速書き込み領域１は、メモリセルアレイ１１のうち、書き込みデータＤに対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる。

ステップＳ１は、以下のように３回のサイクル（ステップＳ１−１〜Ｓ１−３）で構成されている。
先ずステップＳ１−１として、入出力インターフェース回路１２は、書き込みデータＤのうちのデータ列ｄ１と、データ列ｄ１（０１０１１１００）のうちで“１”に対応するメモリセル１０のみを指定するアドレス信号及び指定されたメモリセル１０をセットする旨の命令をする制御信号とを入力する。アドレス信号は行デコーダ１３及び列デコーダ１４に、データ列ｄ１及び制御信号は制御回路１５にそれぞれに入力し、制御回路１５により、行デコーダ１３及び列デコーダ１４によりデータ列ｄ１のうちの“１”に対応するメモリセル１０のみにセット動作が実行され、これらのメモリセル１０のみに“１”が書き込まれる。

入出力インターフェース回路１２には、入力されたデータ列を１サイクルの間だけ、一時的にラッチ（保持）する機能を有しているが、保持できるのは、１つのデータ列（例えば、データ列０１０１１１００（８ビット））のみである。従って、次のデータ列を受け入れるために、入出力インターフェース回路１２で一時的にラッチしているデータ列を、メモリセルアレイ１１に書き込む必要がある。

次にステップＳ１−２として、入出力インターフェース回路１２は、書き込みデータＤのうちのデータ列ｄ２と、データ列ｄ２（１０１００１１１）のうちで“１”に対応するメモリセル１０のみを指定するアドレス信号及び指定されたメモリセル１０をセットする旨の命令をする制御信号とを入力する。アドレス信号は行デコーダ１３及び列デコーダ１４に、データ列ｄ２及び制御信号は制御回路１５にそれぞれに入力し、制御回路１５により、行デコーダ１３及び列デコーダ１４によりデータ列ｄ２のうちの“１”に対応するメモリセル１０のみにセット動作が実行され、これらのメモリセル１０のみに“１”が書き込まれる。

次にステップＳ１−３として、入出力インターフェース回路１２は、書き込みデータＤのうちのデータ列ｄ３と、データ列ｄ３（１１１０１００１）のうちで“１”に対応するメモリセル１０のみを指定するアドレス信号及び指定されたメモリセル１０をセットする旨の命令をする制御信号とを入力する。アドレス信号は行デコーダ１３及び列デコーダ１４に、データ列ｄ３及び制御信号は制御回路１５にそれぞれに入力し、制御回路１５により、行デコーダ１３及び列デコーダ１４によりデータ列ｄ３のうちの“１”に対応するメモリセル１０のみにセット動作が実行され、これらのメモリセル１０のみに“１”が書き込まれる。

以上のようにして、書き込みデータＤのセット動作が完了する。このセット動作を行なうときのメモリセルアレイ１１の様子を図６に示す。
制御回路１５に接続されたＷ／Ｄ_０〜７のうち、“１”を書き込むところのトランジスタをオンにする。アドレス信号に基づいて行デコーダ１３で選択されたワード線（ＷＬ）は、セルトランジスタを電流制限素子として使うために、Ｖ_ＷＬ＜Ｖｄｄの電圧が印加される（例えば１Ｖ）。非選択のワード線（ＷＬ）は０（Ｖ）とする。アドレス信号に基づいて列デコーダ１４で選択されたデータ線は、メモリセル１０に十分に電圧が加わるように昇圧される（図示の例ではＶｄｄ＋Ｖ_ｔｈ（閾値電圧）：例えば２．５Ｖ）。制御回路１５は、“１”を書き込むところだけをオンとしているので、 “１”を書き込むメモリセル１０のみに“１”が書き込まれる。
このように、予めリセットされたメモリセルに対するセット動作は、各サイクルにおいて、データ列のうちの“１”に対応するメモリセル１０のみを記憶状態とするため、高速で行なうことができる。

続いて、高速書き込み領域１は、メモリセルアレイ１１の所定のメモリセル１０に書き込まれた書き込みデータＤを読み出して主メモリ領域２へ転送する（ステップＳ２）。そして、主メモリ領域２は、高速書き込み領域１から転送された書き込みデータＤをメモリセルアレイ２２に書き込む。即ち、転送された書き込みデータＤに対応したメモリセルアレイ２２のメモリセル１０を無記憶状態にリセットした後、メモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする（ステップＳ３）。

上記のデータ転送動作は、当該ＲｅＲＡＭに制御部３等からのアクセスが無い状態であれば、いつでも可能である。実際には、制御用のフラグを立てて、主メモリ領域２へのアクセスを制限して、その間に書き込みデータを転送することになる。この制御用のフラグは、割り込みが可能か否かを示すものである。

ステップＳ２，Ｓ３は、以下のように３回のサイクル（ステップＳ２−１〜Ｓ２−３，ステップＳ３−１〜Ｓ３−３）で構成されている。
先ずステップＳ２−１として、入出力インターフェース回路１２は、主メモリ領域２の入出力インターフェース回路２２に、メモリセルアレイ１１に記憶されている書き込みデータＤのうちデータ列ｄ１と、メモリセルアレイ２１においてデータ列ｄ１に対応するメモリセル１０を指定するアドレス信号及び指定されたメモリセル１０をリセット及びセットする旨の命令をする制御信号を転送する。

次に、ステップＳ２−１に対応して、ステップＳ３−１として、入出力インターフェース回路２２に入力したアドレス信号は行デコーダ２３及び列デコーダ２４に、データ列ｄ１及び制御信号は制御回路２５にそれぞれに入力し、行デコーダ２３及び列デコーダ２４によりデータ列ｄ１に対応するメモリセル１０が選択され、制御回路２５によりこれらのメモリセル１０のリセット動作が実行され、無記憶状態である“０”が書き込まれる。引き続き、入出力制御回路２５によりセット動作が実行され、データ列ｄ１のうちの“１”に対応するメモリセル１０のみに“１”が書き込まれる。

このように、メモリセルアレイ２１には、これまでの旧い書き込みデータが記憶されているため、新たに書き込みデータＤを書き込むには、リセット動作及びセット動作の双方を行うことになる。リセット動作はスイッチング時間が長いので、前述のような高速書き込みを行なうことはできない。

次に、ステップＳ２−２として、入出力インターフェース回路１２は、主メモリ領域２の入出力インターフェース回路２２に、メモリセルアレイ１１に記憶されている書き込みデータＤのうちデータ列ｄ２と、メモリセルアレイ２１においてデータ列ｄ２に対応するメモリセル１０を指定するアドレス信号及び指定されたメモリセル１０をリセット及びセットする旨の命令をする制御信号を転送する。

次に、ステップＳ２−２に対応して、ステップＳ３−２として、入出力インターフェース回路２２に入力したアドレス信号は行デコーダ２３及び列デコーダ２４に、データ列ｄ２及び制御信号は制御回路２５にそれぞれに入力し、行デコーダ２３及び列デコーダ２４によりデータ列ｄ２に対応する全てのメモリセル１０が選択され、制御回路２５によりこれらのメモリセル１０のリセット動作が実行され、無記憶状態である“０”が書き込まれる。引き続き、制御回路２５によりセット動作が実行され、データ列ｄ２のうちの“１”に対応するメモリセル１０のみに“１”が書き込まれる。

次に、ステップＳ２−３として、入出力インターフェース回路１２は、主メモリ領域２の入出力インターフェース回路２２に、メモリセルアレイ１１に記憶されている書き込みデータＤのうちデータ列ｄ３と、メモリセルアレイ２１においてデータ列ｄ３に対応するメモリセル１０を指定するアドレス信号及び指定されたメモリセル１０をリセット及びセットする旨の命令をする制御信号を転送する。

次に、ステップＳ２−３に対応して、ステップＳ３−３として、入出力インターフェース回路２２に入力したアドレス信号は行デコーダ２３及び列デコーダ２４に、データ列ｄ３及び制御信号は入出力制御回路２５にそれぞれに入力し、行デコーダ２３及び列デコーダ２４によりデータ列ｄ３に対応する全てのメモリセル１０が選択され、制御回路２５によりこれらのメモリセル１０のリセット動作が実行され、無記憶状態である“０”が書き込まれる。引き続き、入出力制御回路２５によりセット動作が実行され、データ列ｄ３のうちの“１”に対応するメモリセル１０のみに“１”が書き込まれる。
以上のようにして、メモリセルアレイ１１に記憶された書き込みデータＤの転送動作及びメモリセルアレイ２１へのセット動作が完了する。

続いて、制御回路２５からの制御信号が入出力インターフェース回路２２，１２を介して制御回路１５に入力し、制御回路１５の制御に基づき、高速書き込み領域１は、メモリセルアレイ１１における全てのメモリセル１０をリセットし、全てのメモリセル１０に“０”が書き込まれた初期状態とする（ステップＳ４）。リセット時には、全てのメモリセル１０について一括してリセットする。なお、全てのメモリセル１０について適宜順次にリセットするようにしても良い。

このときのメモリセルアレイ１１の様子を図７に示す。
制御回路１５は、Ｗ／Ｄ_０〜７を全てオンにする。アドレス信号に基づいて行デコーダ１３で選択されたワード線（ＷＬ）には、Ｖ_ＷＬ＝Ｖｄｄの電圧が印加される。アドレス信号に基づいて列デコーダ１４で選択されたデータ線は、メモリセル１０のリセット後に再セットされることを防止するため、ＢＬクランプ電圧に設定される。
このように本実施形態では、ＲｅＲＡＭへのデータ書き込みをする際に、予め高速書き込み領域１のメモリセルアレイにおける全てのメモリセル１０をリセットしておくことにより、高速のデータ書き込みが可能となる。

以上説明したように、本実施形態のＲｅＲＡＭによれば、データの高速書き込み機能及び不揮発状態でデータを保持する機能を、ＳＲＡＭのような別のメモリチップを組み合わせることなく、ＲｅＲＡＭのみで実現できる。本実施形態のＲｅＲＡＭは、一回の書き込み命令によりデータの高速書き込みを行なう用途、例えば、電源オフ時における最終記憶状態を短時間で書き込んで記憶させる用途や、出荷時に、調整データやＩＤデータ等を書き込む場合における処理時間の短縮等の用途の要求に応えることができる。

（第２の実施形態）
以下、本発明の第２の実施形態について説明する。
図９は、本実施形態によるＲｅＲＡＭの各メモリセルアレイのみを示す模式図であり、図１０は、本実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。

本実施形態のＲｅＲＡＭは、第１の実施形態と同様に、図１及び図２のように高速書き込み領域１及び主メモリ領域２を備えて構成されているが、メモリセル１１，１２の構成が異なる点で相違する。なお、説明の便宜上、第１の実施形態で説明したＲｅＲＡＭの構成部材等と同一のものについては、同一符号を付して説明を省略する。

高速書き込み領域１のメモリセルアレイ１１は、それぞれ複数のメモリセル１０が配設されてなる複数のセルブロック、図示の例では８つのセルブロックＡ１〜Ａ８から構成されている。
主メモリ領域２のメモリセルアレイ２１は、それぞれ複数のメモリセル１０が配設されてなる複数のセルブロック、図示の例では８つのセルブロックＢ１〜Ｂ８から構成されている。

なお、本実施形態でも、メモリセルアレイ１１，２１は、共に同じ記憶容量とされ、アドレスが１対１に対応している（アドレス空間が同一である。）。更に、セルブロックＡ１〜Ａ８のＡｋ（１≦ｋ≦８）と、セルブロックＢ１〜Ｂ８のＡｋ（１≦ｋ≦８）とが同じ記憶容量とされ、アドレスが１対１に対応している。

第１の実施形態と同様に、予め、高速書き込み領域１では、初期状態として、メモリセルアレイ１１における全てのセルブロックＡ１〜Ａ８のメモリセル１０がリセットされている。即ち、メモリセルアレイ１１における全てのメモリセル１０が、無記憶状態にリセットされた初期状態、即ち全てのメモリセル１０に“０”が書き込まれた状態とされている。

先ず、制御回路１２の制御に基づき、高速書き込み領域１は、セルブロックＡ１について、メモリセルアレイ１１のうち、書き込みデータに対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ１１）。

ステップＳ１１は、セルブロックＡ１の記憶容量をオーバーするまで実行される（ステップＳ１２）。
セルブロックＡ１の記憶容量をオーバーした場合、セット動作を一次停止して、高速書き込み領域１は、セルブロックＡ１に書き込まれた書き込みデータの一部（セルブロック３１の記憶容量に相当する）を読み出して主メモリ領域２へ転送する（ステップＳ１３）。
ここで、ステップＳ１２において、書き込みデータがセルブロックＡ１の記憶容量内である場合には、ステップＳ１３でセルブロックＡ１に書き込まれた書き込みデータを全て主メモリ領域２へ転送する。

続いて、制御回路２５の制御に基づき、主メモリ領域２は、高速書き込み領域１から転送された書き込みデータの一部をセルブロックＢ１に書き込む。即ち、転送された書き込みデータの一部に対応したセルブロックＢ１のメモリセル１０を無記憶状態にリセットした後、メモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする（ステップＳ１４）。

ステップＳ１４において、書き込みデータがセルブロックＡ１の記憶容量内である場合には、主メモリ領域２は、高速書き込み領域１から転送された書き込みデータの全てをセルブロックＢ１に書き込む。

続いて、制御回路２５からの制御信号が入出力インターフェース回路２２，１２を介して制御回路１５に入力し、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ１における全てのメモリセル１０をリセットする（ステップＳ１５）。

本実施形態では、上記のステップＳ１１〜Ｓ１５を、書き込みデータが全てセルブロックＡ１〜Ａｎ（２≦ｎ≦８）に順次書き込まれ、書き込みデータが全て主メモリ領域２に転送されてセルブロックＢ１〜Ｂｎ（２≦ｎ≦８）に順次書き込まれて、セルブロックＡ１〜Ａｎが全てリセットされるまで実行される。

本実施形態は、第１の実施形態で説明した諸効果を奏することに加え、書き込みデータがセルブロックに分割される程度のデータ量であり、ＲｅＲＡＭに対してランダムにアクセスするように使用する場合に特に適している。

［変形例］
ここで、第２の実施形態の諸変形例について説明する。これらの変形例のＲｅＲＡＭは、第１の実施形態と同様に、図１及び図２のように高速書き込み領域１及び主メモリ領域２を備えて構成されるとともに、第２の実施形態と同様にメモリセルアレイ１１がセルブロックＡ１〜Ａ８から、メモリセルアレイ２１がセルブロックＢ１〜Ｂ８から構成されているが、その書き込み形態が異なる点で相違する。

（変形例１）
図１１は、本実施形態の変形例１によるＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。
第２の実施形態と同様に、予め、高速書き込み領域１では、初期状態として、メモリセルアレイ１１における全てのセルブロックＡ１〜Ａ８のメモリセル１０がリセットされている。即ち、メモリセルアレイ１１における全てのメモリセル１０が、無記憶状態にリセットされた初期状態、即ち全てのメモリセル１０に“０”が書き込まれた状態とされている。

先ず、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ１について、メモリセルアレイ１１のうち、書き込みデータに対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ２１）。

ステップＳ２１は、セルブロックＡ１の記憶容量をオーバーするまで実行される（ステップＳ２２）。
セルブロックＡ１の記憶容量をオーバーした場合、セルブロックＡ２に対してステップＳ２１のセット動作が、ステップＳ２２と同様にセルブロックＡ２の記憶容量をオーバーするまで実行される。

このように本例では、上記のステップＳ２１，Ｓ２２を、書き込みデータが全てセルブロックＡ１〜Ａｎ（２≦ｎ≦８）に順次書き込まれるまで実行される。
そして、書き込みデータが全てセルブロックＡ１〜Ａｎ（２≦ｎ≦８）に順次書き込まれたときに、高速書き込み領域１は、セルブロックＡ１〜Ａｎに書き込まれた書き込みデータの各部を読み出し、セルブロックＡ１〜Ａｎ毎に順次主メモリ領域２へ転送する（ステップＳ２３）。

ここで、各ステップＳ２３に引き続いて、主メモリ領域２は、高速書き込み領域１のセルブロックＡｋ（１≦ｋ≦８）から転送された書き込みデータの一部を、順次（ｋ＝１，２・・・）にセルブロックＢｋに書き込んでゆく（ステップＳ２４：ステップＳ１４と同様にリセット動作及びセット動作を行なう。）。

続いて、制御回路２５からの制御信号が入出力インターフェース回路２２，１２を介して制御回路１５に入力し、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡｋ（１≦ｋ≦８）における全てのメモリセル１０を、順次（ｋ＝１，２・・・）にリセットする（ステップＳ２５）。

本例は、第１の実施形態で説明した諸効果を奏することに加え、高速書き込みを複数のセルブロックに跨って行なうため、一回の書き込み命令で処理する書き込みデータのデータ量が大きく、セルブロックの記憶容量を超えるような場合の使用に特に適している。

（変形例２）
図１２は、本実施形態の変形例２によるＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図であり、図１３は、本実施形態の変形例２によるＲｅＲＡＭにおいて、データの書き込み方法の手順に従った高速書き込み領域における８ビットのアドレス空間における変化を示す模式図である。

本例では、高速書き込みを一回の書き込み命令毎に制御している。高速書き込み領域１においてデータ列が書き込まれた任意のセルブロックの容量がオーバーしているか否か係わらず、１回の書き込み命令による書き込みが終了したら、主メモリ領域２の同一アドレスに存するセルブロックにデータ転送する構成を採る。

詳細には、１サイクルで高速書き込み領域１に記憶する１つのデータ列を８ビットとし、図１３に示すように、３つのデータ列ｄ１，ｄ２，ｄ３から、１回の書き込み命令における書き込みデータＤが構成されている場合を例示する。ここでは、書き込みデータＤは、０１０１１１００（ｄ１），１０１００１１１（ｄ２），１１１０１００１（ｄ３）から構成されている。

第２の実施形態と同様に、予め、高速書き込み領域１では、初期状態として、メモリセルアレイ１１における全てのセルブロックＡ１〜Ａ８のメモリセル１０がリセットされている。即ち、メモリセルアレイ１１における全てのメモリセル１０が、無記憶状態にリセットされた初期状態、即ち全てのメモリセル１０に“０”が書き込まれた状態とされている。

先ず、制御回路１５の制御に基づき、高速書き込み領域１は、書き込みデータの全体がメモリセルアレイ１１に書き込まれるまで、セルブロックＡ１〜Ａ８のうちの任意のセルブロックに書き込みデータの一部を順次に書き込んでゆく（ステップＳ３１）。

ステップＳ３１は、以下のように３回のサイクル（ステップＳ３１−１〜Ｓ３１−３）で構成されている。
先ず、制御回路１５の制御に基づき、高速書き込み領域１は、任意のセルブロック、例えばセルブロックＡ１について、メモリセルアレイ１１のうち、書き込みデータの一部、例えば１つのデータ列ｄ１（０１０１１１００）に対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ３１−１）。

次に、制御回路１５の制御に基づき、高速書き込み領域１は、任意のセルブロック、例えばセルブロックＡ３について、メモリセルアレイ１１のうち、書き込みデータの一部、例えば１つのデータ列ｄ２（１０１００１１１）に対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ３１−２）。

次に、制御回路１５の制御に基づき、高速書き込み領域１は、任意のセルブロック、例えばセルブロックＡ８について、メモリセルアレイ１１のうち、書き込みデータの一部、例えば１つのデータ列ｄ３（１１１０１００１）に対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ３１−３）。

続いて、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ１，Ａ３，Ａ８に書き込まれた書き込みデータＤを読み出して主メモリ領域２へ転送する（ステップＳ３２）。そして、主メモリ領域２は、高速書き込み領域１から転送された書き込みデータＤをセルブロックＡ１，Ａ３，Ａ８に対応したセルブロックＢ１，Ｂ３，Ｂ８に書き込む。即ち、転送された書き込みデータＤに対応したメモリセルアレイ２２のメモリセル１０を無記憶状態にリセットした後、メモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする（ステップＳ３３）。

ステップＳ３２，Ｓ３３は、以下のように３回のサイクル（ステップＳ３２−１〜Ｓ３２−３，ステップＳ３３−１〜Ｓ３３−３）で構成されている。
先ずステップＳ３２−１として、入出力インターフェース回路１２は、主メモリ領域２の入出力インターフェース回路２２に、セルブロックＡ１に記憶されている書き込みデータＤのうちデータ列ｄ１と、セルブロックＢ１においてデータ列ｄ１に対応するメモリセル１０を指定するアドレス信号及び指定されたメモリセル１０をリセット及びセットする旨の命令をする制御信号を入力する。

次に、ステップＳ３２−１に対応して、ステップＳ３３−１として、入出力インターフェース回路２２に入力したアドレス信号は行デコーダ２３及び列デコーダ２４に、データ列ｄ１及び制御信号は制御回路２５にそれぞれに入力し、セルブロックＢ１において、行デコーダ２３及び列デコーダ２４によりデータ列ｄ１に対応する全てのメモリセル１０が選択され、制御回路２５によりこれらのメモリセル１０のリセット動作が実行され、無記憶状態である“０”が書き込まれる。引き続き、制御回路２５によりセット動作が実行され、データ列ｄ１のうちの“１”に対応するメモリセル１０のみに“１”が書き込まれる。

次に、ステップＳ３２−２として、入出力インターフェース回路１２は、主メモリ領域２の入出力インターフェース回路２２に、セルブロックＡ３に記憶されている書き込みデータＤのうちデータ列ｄ２と、セルブロックＢ３においてデータ列ｄ２に対応するメモリセル１０を指定するアドレス信号及び指定されたメモリセル１０をリセット及びセットする旨の命令をする制御信号を出力する。

次に、ステップＳ３２−２に対応して、ステップＳ３３−２として、入出力インターフェース回路２２に入力したアドレス信号は行デコーダ２３及び列デコーダ２４に、データ列ｄ２及び制御信号は制御回路２５にそれぞれに入力し、セルブロックＢ３において、行デコーダ２３及び列デコーダ２４によりデータ列ｄ２に対応する全てのメモリセル１０が選択され、制御回路２５によりこれらのメモリセル１０のリセット動作が実行され、無記憶状態である“０”が書き込まれる。引き続き、制御回路２５によりセット動作が実行され、データ列ｄ２のうちの“１”に対応するメモリセル１０のみに“１”が書き込まれる。

次に、ステップＳ３２−３として、入出力インターフェース回路１２は、主メモリ領域２の入出力インターフェース回路２２に、セルブロックＡ８に記憶されている書き込みデータＤのうちデータ列ｄ３と、セルブロックＢ３においてデータ列ｄ３に対応するメモリセル１０を指定するアドレス信号及び指定されたメモリセル１０をリセット及びセットする旨の命令をする制御信号を出力する。

次に、ステップＳ３２−３に対応して、ステップＳ３３−３として、入出力インターフェース回路２２に入力したアドレス信号は行デコーダ２３及び列デコーダ２４に、データ列ｄ３及び制御信号は制御回路２５にそれぞれに入力し、セルブロックＢ８において、行デコーダ２３及び列デコーダ２４によりデータ列ｄ３に対応する全てのメモリセル１０が選択され、制御回路２５によりこれらのメモリセル１０のリセット動作が実行され、無記憶状態である“０”が書き込まれる。引き続き、制御回路２５によりセット動作が実行され、データ列ｄ３のうちの“１”に対応するメモリセル１０のみに“１”が書き込まれる。

続いて、制御回路２５からの制御信号が入出力インターフェース回路２２，１２を介して制御回路１５に入力し、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ１，Ａ３，Ａ８における全てのメモリセル１０をリセットし、全てのメモリセル１０に“０”が書き込まれた初期状態とする（ステップＳ３４）。このリセット動作は、一回の書き込み命令におけるデータ単位で実行される。

本例は、第１の実施形態で説明した諸効果を奏することに加え、複数のセルブロックのアドレスに、ランダムにアクセスするような場合に特に適している。

（第３の実施形態）
以下、本発明の第３の実施形態について説明する。
図１４は、本実施形態によるＲｅＲＡＭの各メモリセルアレイのみを示す模式図であり、図１５は、本実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。

本実施形態のＲｅＲＡＭは、第１の実施形態と同様に、図１及び図２のように高速書き込み領域１及び主メモリ領域２を備えて構成されているが、メモリセル１１，１２の構成が異なる点で相違する。なお、説明の便宜上、第１及び第２の実施形態で説明したＲｅＲＡＭの構成部材等と同一のものについては、同一符号を付して説明を省略する。

高速書き込み領域１のメモリセルアレイ１１は、複数のメモリセル１０が配設されてなる例えば１つのセルブロックＡ０として構成されている。
これに対して主メモリ領域２のメモリセルアレイ２１は、それぞれ複数のメモリセル１０が配設されてなる複数のセルブロック、図示の例では１２個のセルブロックＢ１〜Ｂ１２から構成されている。

本実施形態では、第２の実施形態とは異なり、主メモリ領域２のメモリセルアレイ２１の記憶容量が、高速書き込み領域１のメモリセルアレイ１１の記憶容量よりも相対的に大きい。具体的には、例えばセルブロックＡ０が個々のセルブロックＢ１〜Ｂ１２と同じ記憶容量とされている。従ってセルブロックＡ０とセルブロックＢ１〜Ｂ１２とではアドレスは１対１には対応していないが、高速書き込み領域１は、一種のライトバッファーの機能をしており、アドレスの変換操作により、主メモリ領域２のアドレスに所期の書き込みが可能である。

第１の実施形態と同様に、予め、高速書き込み領域１では、初期状態として、セルブロックＡ０の全てのメモリセル１０がリセットされている。即ち、セルブロックＡ０における全てのメモリセル１０が、無記憶状態にリセットされた初期状態、即ち全てのメモリセル１０に“０”が書き込まれた状態とされている。

先ず、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ０のうち、書き込みデータに対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ４１）。

続いて、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ０に書き込まれた書き込みデータを読み出して主メモリ領域２へ転送する（ステップＳ４２）。

続いて、制御回路２５の制御に基づき、主メモリ領域２は、高速書き込み領域１から転送された書き込みデータの一部をセルブロックＢ１〜Ｂ１２のいずれか（Ｂｋ）に書き込む。即ち、転送された書き込みデータの一部に対応したセルブロックＢｋのメモリセル１０を無記憶状態にリセットした後、メモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする（ステップＳ４３）。

続いて、制御回路２５からの制御信号が入出力インターフェース回路２２，１２を介して制御回路１５に入力し、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ０における全てのメモリセル１０をリセットする（ステップＳ４４）。

本実施形態は、第１の実施形態で説明した諸効果を奏することに加え、１回の書き込みデータが、セルブロックＡ０の容量以下であり、書き込みが連続していない場合に特に適している。１回の書き込みデータ量がブロック容量を超える場合や、書き込み後に、主メモリ領域２にデータを転送している途中に、直ぐに、再度の書き込みがある場合等では、書き込みを停止して、データ転送終了、リセット後に、書き込みを再開することになる。本実施形態では、主メモリ領域２のメモリセルアレイ２１の容量を、第２の実施形態及びその変形例よりも相対的に大きくできるという利点がある。

（第４の実施形態）
図１６は、本実施形態によるＲｅＲＡＭの概略構成を模式的に示すブロック図であり、図１７は、本実施形態によるＲｅＲＡＭの各メモリ領域を具体的に示すブロック図であり、図１８は、本実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。

本実施形態のＲｅＲＡＭは、第２の実施形態で説明した、高速書き込みを行なうことを主眼においた高速書き込み領域１のみを有して構成されている。第２の実施形態と同様に、メモリセルアレイ１１は、それぞれ複数のメモリセル１０が配設されてなる複数のセルブロック、図示の例では８つのセルブロックＡ１〜Ａ８から構成されている。

なお、本実施形態のＲｅＲＡＭにおいて、通常使用モードと高速書き込みモードとを選択設定自在としても良い。この場合、通常使用モードに設定した場合には、主メモリ領域２と同様の通常のデータ書き込み及び読み出し動作が実行される。一方、高速書き込みモードに設定した場合には、上記したような高速書き込み領域１としての高速書き込み動作が実行される。以下で説明する書き込み方法では、例えばメモリコントローラが当該選択設定機能を有しており、高速書き込みモードが選択設定される場合について例示する。

先ず、メモリコントローラの選択設定に基づき、高速書き込みモードに設定される（ステップＳ５１）
続いて、制御回路１５の制御に基づき、高速書き込み領域１は、初期状態として、メモリセルアレイ１１における全てのセルブロックＡ１〜Ａ８のメモリセル１０をリセットする（ステップＳ５２）。即ち、メモリセルアレイ１１における全てのメモリセル１０が、無記憶状態にリセットされた初期状態、即ち全てのメモリセル１０に“０”が書き込まれた状態とする。

続いて、制御回路１５の制御に基づき、高速書き込み領域１は、セルブロックＡ１について、メモリセルアレイ１１のうち、書き込みデータに対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ５３）。

ステップＳ５３は、セルブロックＡ１の記憶容量をオーバーするまで実行され、セルブロックＡ１の記憶容量をオーバーした場合にはセルブロックＡ２に移行し、同様にステップＳ５３がセルブロックＡ２の記憶容量をオーバーするまで実行される。以下同様に、書き込みデータが全てセルブロックＡ３〜Ａｎ（４≦ｎ≦８）に順次書き込まれるまで実行される。

当該書き込み方法では、高速書き込みできるのは１回だけであるが、１回だけでも高速に書き込みを行ないたいという要求は多い。例えば、電源オフ時における最終記憶状態を短時間で書き込んで記憶させる用途や、出荷時に、調整データやＩＤデータ等を書き込む場合における処理時間の短縮等の用途の要求に応えることができる。パーソナルコンピュータのレジューム機能等にも適している。

（第５の実施形態）
図１９は、本実施形態によるＲｅＲＡＭの概略構成を模式的に示すブロック図であり、図２０は、本実施形態によるＲｅＲＡＭの各メモリ領域を具体的に示すブロック図であり、図２１は、本実施形態のＲｅＲＡＭによるデータの書き込み方法の手順を示すフロー図である。

本実施形態のＲｅＲＡＭは、第２の実施形態で説明した、通常のデータ書き込み及び読み出しを行なうことを主眼においた主メモリ領域２のみを有して構成されている。第２の実施形態と異なる点としては、主メモリ領域２のメモリセルアレイ１１が、高速書き込みの用途で用いられるセルブロック、例えばセルブロックＡ１と、通常のデータ書き込み及び読み出しを行なうセルブロック、例えばセルブロックＢ１〜Ｂ７とから構成されている。

本実施形態のＲｅＲＡＭにおいては、例えばメモリコントローラにより通常使用モードと高速書き込みモードとを選択設定自在とされている。この場合、通常使用モードに設定した場合には、ブロックセルＢ１〜Ｂ７に対して、主メモリ領域２と同様の通常のデータ書き込み及び読み出し動作が実行される。一方、高速書き込みモードに設定した場合には、ブロックセルＡ１に対して、上記したような高速書き込み領域１としての高速書き込み動作が実行される。以下で説明する書き込み方法では、制御部３により高速書き込みモードが選択設定される場合について例示する。
当該選択設定機能を有している場合について例示する。

先ず、メモリコントローラの選択設定により、高速書き込みモードに設定される（ステップＳ６１）
続いて、制御回路２５の制御に基づき、主メモリ領域２は、初期状態として、メモリセルアレイ２１におけるセルブロックＡ１の全てのメモリセル１０をリセットする（ステップＳ６２）。即ち、メモリセルアレイ２１におけるセルブロックＡ１の全てのメモリセル１０が、無記憶状態にリセットされた初期状態、即ち全てのメモリセル１０に“０”が書き込まれた状態とする。

続いて、制御回路２５の制御に基づき、高速書き込み領域１は、セルブロックＡ１について、メモリセルアレイ１１のうち、書き込みデータに対応したメモリセル１０のうちで記憶状態に指定されたメモリセル１０のみを記憶状態にセットする。即ちこの場合、記憶状態に指定されたメモリセル１０のみに“１”が書き込まれる（ステップＳ６３）。

本実施形態では、セルブロックＡ１からセルブロックＢ１〜Ｂ７への書き込みデータの転送は行なわない。

本実施形態は、第１の実施形態で説明した諸効果を奏することに加え、メモリセルアレイ２１の一部に高速書き込み用のセルブロックＡ１を設けることにより、データの書き込み後にはデータ書き換えを殆ど行なわず、ほぼ読み出し専用として利用するような場合に特に適している。

Claims

電圧の印加による抵抗変化を利用してデータを記憶する可変抵抗メモリであって、
複数の抵抗変化素子が配設されてなる第１のメモリセルアレイを有する第１のメモリ領域と、
複数の抵抗変化素子が配設されてなる第２のメモリセルアレイを有する第２のメモリ領域と
を含み、
データの書き込みに際して、
前記第１のメモリ領域は、前記第１のメモリセルアレイにおける全ての前記抵抗変化素子が高抵抗状態にリセットされた初期状態とされており、前記データに対応した前記抵抗変化素子のうち、指定された前記抵抗変化素子のみを低抵抗状態にセットする第１の動作と、前記第１のメモリセルアレイに書き込まれた前記データを前記第２のメモリ領域に転送する第２の動作と、前記データ転送動作後に全ての前記抵抗変化素子を前記高抵抗状態にリセットして前記初期状態とする第３の動作とを順次実行し、
前記第２のメモリ領域は、前記第１のメモリ領域から転送された前記データに対応した前記第２のメモリセルアレイの前記抵抗変化素子を前記高抵抗状態にリセットした後、前記抵抗変化素子のうち、指定された前記抵抗変化素子のみを前記低抵抗状態にセットする第４の動作を実行することを特徴とする可変抵抗メモリ。
前記第１のメモリセルアレイは、それぞれ複数の前記抵抗変化素子が配設されてなる複数の第１の素子ブロックから構成されるとともに、
前記第２のメモリセルアレイは、それぞれ複数の前記抵抗変化素子が配設されてなる複数の第２の素子ブロックから構成されていることを特徴とする請求項１に記載の可変抵抗メモリ。
データの書き込みに際して、
前記第１のメモリ領域は、所定の前記第１の素子ブロックについて、前記第１の動作、当該第１の素子ブロックの記憶容量の所定値に達したときの前記第２の動作、及び前記第３の動作からなる一連動作を、前記データを全て前記第１のメモリセルアレイに書き込むまで前記各第１の素子ブロック毎に順次実行し、
前記第２のメモリ領域は、前記各第１の素子ブロック毎の前記第２の動作に対応した前記第２の素子ブロック毎の前記第４の動作を順次実行することを特徴とする請求項２に記載の可変抵抗メモリ。
データの書き込みに際して、
前記第１のメモリ領域は、
前記データを全て前記第１のメモリセルアレイに書き込むまで、所定の前記第１の素子ブロックの前記第１の動作と、当該第１の素子ブロックの記憶容量の所定値に達したときに、次の前記第１の素子ブロックに移行して行なう前記第１の動作とを順次実行してゆき、
前記データを全て前記第１のメモリセルアレイに書き込んだときに、前記第１の素子ブロック毎の前記第２の動作と、全ての前記第１の素子ブロックの前記第３の動作とを実行し、
前記第２のメモリ領域は、前記第１の素子ブロック毎の前記第２の動作に対応した前記第２の素子ブロック毎の前記第４の動作を順次実行することを特徴とする請求項２に記載の可変抵抗メモリ。
データの書き込みに際して、
前記第１のメモリ領域は、
前記データを全て前記第１のメモリセルアレイに書き込むまで、１回の書き込み命令に対応した前記データの一部であるデータ列毎に任意の前記第１の素子ブロックに前記第１の動作を実行してゆき、
前記データを全て前記第１のメモリセルアレイに書き込んだときに、前記データ列毎の前記第２の動作と、全ての前記データ列の前記第３の動作とを実行し、
前記第２のメモリ領域は、前記データ列毎の前記第２の動作に対応した前記第４動作を順次実行することを特徴とする請求項２に記載の可変抵抗メモリ。
電圧の印加による抵抗変化を利用してデータを記憶する可変抵抗メモリであり、複数の抵抗変化素子が配設されてなる第１のメモリセルアレイを有する第１のメモリ領域と、複数の抵抗変化素子が配設されてなる第２のメモリセルアレイを有する第２のメモリ領域とを含む可変抵抗メモリのデータ書込み方法であって、
前記データの書き込みに際して、
前記第１のメモリ領域において、前記第１のメモリセルアレイにおける全ての前記抵抗変化素子が高抵抗状態にリセットされた初期状態とされており、
前記第１のメモリ領域において、前記データに対応した前記抵抗変化素子のうち、指定された前記抵抗変化素子のみを低抵抗状態にセットする第１のステップと、
前記第１のメモリ領域において、前記第１のメモリセルアレイに書き込まれた前記データを前記第２のメモリ領域に転送する第２のステップと、
前記第２のメモリ領域において、前記第１のメモリ領域から転送された前記データに対応した前記第２のメモリセルアレイの前記抵抗変化素子を前記高抵抗状態にリセットした後、前記抵抗変化素子のうち、指定された前記抵抗変化素子のみを前記低抵抗状態にセットする第３のステップと、
前記第１のメモリ領域において、全ての前記抵抗変化素子を前記高抵抗状態にリセットして前記初期状態とする第４のステップと
を実行することを特徴とする可変抵抗メモリのデータ書込み方法。