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JP5046506B2 - 基板処理装置,基板処理方法,プログラム,プログラムを記録した記録媒体 - Google Patents

基板処理装置,基板処理方法,プログラム,プログラムを記録した記録媒体 Download PDF

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Description

本発明は,例えばSi基板や金属シリサイド層等のSi含有表面上に金属シリサイド膜などの合金膜を形成する基板処理を行う基板処理装置,基板処理方法,プログラム,プログラムを記録した記録媒体に関する。
CMOSトランジスタなどの半導体デバイスでは,配線層と基板,配線層と配線層などの接続構造を有する。具体的には例えば図30に示すようにSi基板(Siウエハ)のp/n不純物拡散層(拡散層)10と接続するコンタクトホール20,上下の配線層間を接続するビアホール30がある。このようなコンタクト20及びビアホール30には,タングステンや銅などの金属が埋め込まれ,Si基板や配線層が電気的に接続される。近年では,この金属の埋め込みに先立って,コンタクト20及びビアホール30にTiN膜またはTi/TiN積層膜などのバリア膜を成膜し,バリア層22,32を形成する。
ところで,最近の半導体デバイスの高集積化に伴って,特にコンタクトホールは口径と深さの比であるアスペクト比が極めて大きくなってきている。このため,上述したようなTiN膜などのバリア層の形成には,ステップカバレッジの良いCVD(化学的蒸着)法が採用されている。
また,拡散層10とのコンタクト抵抗を下げるためには,例えばバリア層22と拡散層10との間にTiSi(チタンシリサイド)などの材料層を介させて,バリア層22と拡散層10との界面における仕事関数を調節することにより,その仕事関数差に基づくショットキー障壁を低くすることが望ましい。
このような材料層,例えばTiSi膜12の形成にもCVD−Tiが用いられている。例えばTiSi膜12を形成するには,原料ガスとしてTiClを用いるとともに,還元ガスとしてHガス等を用いて,温度650℃程度でTi膜を成膜し,同時にその一部をSi基板と反応させ自己整合的にTiSi膜12を形成していた。
一方,このようなバリア層形成などの金属成膜処理を施す場合には,良好なコンタクト抵抗を得るために,金属成膜処理に先立ってその金属膜の下地となる下地表面(例えばコンタクトホールの底部に露出するSi表面)に存在する自然酸化膜やコンタクトホールの形成時に導入されたエッチング残渣などの異物を除去する処理が施される。
このような異物の除去は,従来から希フッ酸(HF)などによるウエット洗浄処理によって行われてきた(例えば非特許文献1参照)。また,近年では自然酸化膜を除去する装置として水素ガスとアルゴンガスなどを用いて誘導結合プラズマを形成するものも提案されている(例えば特許文献1,2参照)。このようなウエット洗浄処理や誘導結合プラズマを形成する処理では,異物除去後にSi基板が大気に暴露され,Si表面に自然酸化膜が再成長してしまうという問題がある。
このため,近年では,基板処理装置に複数の処理室を設け,ある処理室で誘導結合プラズマを用いたスパッタエッチングによってSi基板表面の自然酸化膜などの異物を除去し,そのSi基板をそのまま真空中で搬送して別の成膜処理室に搬入し,連続的に金属成膜を実行する方法も提案されている。
特開2002−124485号公報 特開2001−244214号公報 T.Teraji and S.Hara,"Control of interface states atmetal/6H-SiC(0001)interfaces",Phys.Rev.B70,035312(2004).
しかしながら,半導体デバイスの微細化が一層進むにつれて,例えば上記不純物拡散層10の深さも浅くなり,またコンタクトホール20のアスペクト比もより一層大きくなる傾向にある。
このため,上述したような従来の異物除去方法では,コンタクトホールの底部に露出するSi表面を十分にクリーニングすることは困難であり,例えばコンタクトホールの底部に自然酸化膜が除去されずに一部残ってしまう。
また,上記のプラズマを用いるクリーニング方法では,コンタクトホールの底部を十分エッチングするためにSi基板へのバイアス電圧を上げると,イオン衝撃によって浅い拡散層に損傷を生じたり,コンタクトホールの開口部の肩部が削れてコンタクトホールの底部に再度絶縁物が付着してしまったりすることもある。
このように,Si基板のSi表面に自然酸化膜などの異物が一部が残ったり,異物が再付着したりしたまま,その上に金属膜を成膜すると,その異物がSi表面との密接な接触を防げる。この状態で,例えば金属とSiとの珪化反応を進行させるために熱処理温度を上げると,金属とSi表面との反応が不均一となるため,その金属とSi表面との間に形成される金属シリサイドとその下地のSiとの界面のラフネスが増大してしまう。さらに,従来のように,金属成膜と同時に下地のSiとの金属シリサイドを形成させると,珪化反応が制御できず,金属シリサイドとその下地のSiとの界面のラフネスはさらに増大してしまう。
上記のように,金属シリサイドとその下地のSiとの界面のラフネスが増大すると,拡散層12内の所望の位置に界面を形成できなくなって,コンタクト抵抗が上がってしまったり,金属シリサイド層12の一部が拡散層12を突き抜けて接合リーク電流が増えたり,接合が破壊されたりするなどの問題が生じる。
また,近年では,コンタクトホールを形成する前に,浅い拡散層の高抵抗を補償するためCoSiやNiSiなどの金属シリサイド膜で拡散層をカバーする裏打ち技術が用いられている。ところが,これらの金属シリサイド膜からなる裏打ち層はSiを含むため,大気に暴露すると,その裏打ち層表面に自然酸化膜が成長してしまう。また,Si表面と同様に良好なコンタクト抵抗を得るためには,コンタクトホールの底部に露出する裏打ち層の表面上の異物を除去することが望ましい。さらに,その裏打ち層上に成膜した金属と裏打ち層との合金化反応により形成される合金膜(例えばTi−Co膜,Ti−Ni膜など)は均一に合金化されることがより望ましい。
そこで,本発明は,このような問題に鑑みてなされたもので,その目的とするところは,被処理基板(例えばSi基板)において露出するシリコン含有表面に下地との界面がより平坦(フラット)で均一な合金膜を形成することができ,これにより一層低抵抗なコンタクト構造を形成することがきる基板処理装置等を提供することにある。
上記課題を解決するために,本発明のある観点によれば,被処理基板に所定の処理を施す複数の処理室と,これらの処理室に共通に連結される共通搬送室と,この共通搬送室内に設けられた前記被処理基板を搬送するための搬送機構とを備える真空処理装置を有する基板処理装置であって,前記複数の処理室は,前記被処理基板において露出するシリコン含有表面上の異物を除去する異物除去処理室と,前記被処理基板上に金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に金属膜を成膜する金属膜成膜処理室と,前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との反応を起こさせることによって合金膜を形成する合金化処理室とを含むことを特徴とする基板処理装置が提供される。
この場合,上記異物除去処理室は,前記被処理基板上に励起ガスを供給し,前記シリコン含有表面上の前記異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理室と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理室との2つの処理室により構成することが好ましい。上記合金膜は,例えば金属シリサイド膜であり,前記合金化処理室は,例えば前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との反応を起こさせることによって金属シリサイド膜を形成するシリサイド形成処理室である。この場合,上記金属膜成膜処理室は,前記金属膜の成膜処理を,前記金属膜のシリサイド相が形成されない程度の温度範囲(例えば580℃未満)で実行し,前記シリサイド形成処理室は,前記金属膜の熱処理を,前記金属膜のシリサイド相が形成される程度の温度範囲(例えば580℃以上)で実行することが好ましい。
上記課題を解決するために,本発明の別の観点によれば,被処理基板のシリコン含有表面上に合金膜を形成する基板処理装置の基板処理方法であって,前記被処理基板において露出するシリコン含有表面上の異物を除去する異物除去処理工程と,前記被処理基板上に金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に金属膜を成膜する金属膜成膜処理工程と,前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との反応を起させることによって合金膜を形成する合金化処理工程と,
を前記基板処理装置内で連続して実行することを特徴とする基板処理方法が提供される。
この場合,上記異物除去処理工程は,前記被処理基板上に励起ガスを供給し,前記シリコン含有表面上の前記異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理工程と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理工程とを連続して実行することが好ましい。なお,上記合金膜は,例えば金属シリサイド膜であり,前記合金化処理工程は,例えば前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との反応を起こさせることによって金属シリサイド膜を形成するシリサイド形成処理工程である。この場合,上記金属膜成膜処理工程は,前記金属膜の成膜処理を,前記金属膜のシリサイド相が形成されない程度の温度範囲(例えば580℃未満)で実行し,前記シリサイド形成処理工程は,前記金属膜の熱処理を,前記金属膜のシリサイド相が形成される程度の温度範囲(例えば580℃以上)で実行することが好ましい。
このような本発明にかかる装置又は方法によれば,基板処理装置内で異物除去処理の後に,金属膜成膜処理,シリサイド形成処理を連続して実行することができるので,金属膜成膜処理前に被処理基板のシリコン含有部分に自然酸化膜が新たに形成されることを防止することができる。このように,被処理基板において露出するシリコン含有表面上の異物を確実に除去することができるので,シリコン含有表面の異物によって金属膜の均一な合金化(例えばシリサイド化)が阻害されることを防止することができるので,シリコン含有表面上に,下地との界面が平坦(フラット)な金属シリサイド膜を形成することができる。これにより一層低抵抗なコンタクトを形成することがきる。
また,上記金属膜成膜処理は,前記被処理基板上に前記金属含有原料ガスを供給して前記シリコン含有表面上に前記金属膜の吸着反応を生じさせる工程と,還元ガスを供給して前記シリコン含有表面上に吸着した前記金属膜を還元する工程とを複数回繰返すことにより,前記金属膜を成膜することが好ましい。これによれば,異物除去処理によって被処理基板のシリコン含有表面上に異物がない状態で,連続して例えばALD−Ti膜成膜処理を行うことができるため,このALD−Ti膜成膜処理によって原子配列を制御しながらTi膜を堆積させることによって,より平坦で均一な膜を形成できる。さらに,被処理基板を熱処理してTi膜とその下地となるシリコンとの間で珪化反応を起こさせるので,Tiシリサイド膜のシリコン含有表面に対する膜厚均一性を原子レベルで制御できる。また,ALD−Ti膜成膜処理によれば,原子レベルでTi膜の膜厚を自由に制御できるので,ひいてはTiシリサイド膜(チタンシリサイド膜)の膜厚も自由に制御できる。
なお,上記シリサイド形成処理室は,前記金属膜を完全に珪化(シリサイド化)することが好ましい。これにより,珪化(シリサイド化)されていない金属膜が残留しないので,低抵抗なコンタクトを形成することができる。また,上記シリコン含有表面は,例えばシリコン又は金属シリサイドからなる。また,上記金属は,例えばTi,Ta,Wから選択されたものである。
上記課題を解決するために,本発明の別の観点によれば,被処理基板に所定の処理を施す複数の処理室と,これらの処理室に共通に連結される共通搬送室と,この共通搬送室内に設けられた前記被処理基板を搬送するための搬送機構とを備える真空処理装置を有する基板処理装置であって,前記複数の処理室は,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理室と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理室と,前記被処理基板上に第1金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に第1金属膜を成膜する第1金属膜成膜処理室と,前記被処理基板を熱処理して前記第1金属膜と前記シリコン含有表面との珪化反応を起させることによって,第1金属シリサイド膜を形成する第1金属シリサイド形成処理室と,前記被処理基板上に第2金属含有原料ガスを供給して,前記第1金属シリサイド膜上に第2金属膜を成膜する第2金属膜成膜処理室とを含むことを特徴とする基板処理装置が提供される。
上記課題を解決するために,本発明の別の観点によれば,被処理基板のシリコン含有表面上に金属シリサイド膜を形成する基板処理装置の基板処理方法であって,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成工程と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去工程と,前記被処理基板上に第1金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に第1金属膜を成膜する第1金属膜成膜工程と,前記被処理基板を熱処理して前記第1金属膜と前記シリコン含有表面との珪化反応を起させることによって,第1金属シリサイド膜を形成する第1金属シリサイド形成処理工程と,前記被処理基板上に第2金属含有原料ガスを供給して,前記第1金属シリサイド膜上に第2金属膜を成膜する第2金属膜成膜工程とを含むことを特徴とする基板処理方法が提供される。
このような本発明にかかる装置又は方法によれば,基板処理装置内で第2金属膜成膜処理についても,被処理基板を大気に露出することなく,連続して実行することができるので,第2金属膜の密着性もより向上させることができ,強度もより向上させることができる。
上記課題を解決するために,本発明の別の観点によれば,被処理基板に所定の処理を施す複数の処理室と,これらの処理室に共通に連結される共通搬送室と,この共通搬送室内に設けられた前記被処理基板を搬送するための搬送機構とを備える真空処理装置を有する基板処理装置であって,前記複数の処理室は,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理室と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理室と,前記被処理基板上にTi含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上にTi膜を成膜するTi膜成膜処理室と,前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面との珪化反応を起させることによって,Tiシリサイド膜を形成するTiシリサイド形成処理室とを含むことを特徴とする基板処理装置が提供される。
このような本発明にかかる装置によれば,被処理基板のシリコン含有表面上に,下地との界面がより平坦(フラット)で均一なTiシリサイド膜を形成することができ,これにより一層低抵抗なコンタクトを形成することがきる。
上記課題を解決するために,本発明の別の観点によれば,被処理基板に所定の処理を施す複数の処理室と,これらの処理室に共通に連結される共通搬送室と,この共通搬送室内に設けられた前記被処理基板を搬送するための搬送機構とを備える真空処理装置を有する基板処理装置であって,前記複数の処理室は,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理室と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理室と,前記被処理基板上に金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に金属膜を成膜する金属膜成膜処理室と,前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との珪化反応を起させることによって,準安定なシリサイド相の金属シリサイド膜を形成する準安定シリサイド相形成処理室と,前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との珪化反応を起させることによって,安定なシリサイド相の金属シリサイド膜を形成する安定シリサイド相形成処理室とを含むことを特徴とする基板処理装置が提供される。
上記課題を解決するために,本発明の別の観点によれば,被処理基板に所定の処理を施す複数の処理室と,これらの処理室に共通に連結される共通搬送室と,この共通搬送室内に設けられた前記被処理基板を搬送するための搬送機構とを備える真空処理装置を有する基板処理装置であって,前記複数の処理室は,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理室と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理室と,前記被処理基板上にTi含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上にTi膜を成膜するTi膜成膜処理室と,前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面との珪化反応を起させることによって,C49相のTiシリサイド膜を形成するC49相シリサイド形成処理室と,前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面との珪化反応を起させることによって,C54相のTiシリサイド膜を形成するC54相シリサイド形成処理室とを含むことを特徴とする基板処理装置が提供される。
上記課題を解決するために,本発明の別の観点によれば,被処理基板のシリコン含有表面上に金属シリサイド膜を形成する基板処理装置の基板処理方法であって,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の異物と励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理工程と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理工程と,前記被処理基板上に金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に金属膜を成膜する金属膜成膜処理工程と,前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との珪化反応を起させることによって,準安定なシリサイド相の金属シリサイド膜を形成する準安定シリサイド相形成処理工程と,前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との珪化反応を起させることによって,安定なシリサイド相の金属シリサイド膜を形成する安定シリサイド相形成処理工程とを含むことを特徴とする基板処理方法が提供される。
このような本発明にかかる装置又は方法によれば,所望のシリサイド相(例えばC49相,C54相)の結晶構造(所望の比抵抗)を有する金属シリサイド膜(例えばチタンシリサイド膜)を形成することができる。
上記課題を解決するために,本発明の別の観点によれば,被処理基板のシリコン含有表面上に金属シリサイド膜を形成する基板処理装置の基板処理方法を実行するプログラムを記憶した記録媒体であって,コンピュータに,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の異物と励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理ステップと,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理ステップと,前記被処理基板上に金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に金属膜を成膜する金属膜成膜処理ステップと,前記被処理基板を熱処理して前記金属膜と前記シリコン含有表面との珪化反応を起させることによって,金属シリサイド膜を形成するシリサイド形成処理ステップと,を前記基板処理装置内で連続して実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体が提供される。
上記課題を解決するために,本発明の別の観点によれば,被処理基板のシリコン含有表面上に金属シリサイド膜を形成する基板処理装置の基板処理方法を実行するプログラムであって,コンピュータに,前記被処理基板上に励起ガスを供給し,前記被処理基板において露出するシリコン含有表面上の前記異物と前記励起ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理ステップと,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理ステップと,前記被処理基板上に金属含有原料ガスを供給して,前記異物が除去された前記シリコン含有表面上に金属膜を成膜する金属膜成膜処理ステップと,前記被処理基板を熱処理して,前記金属膜と前記シリコン含有表面との珪化反応を起させることによって,金属シリサイド膜を形成するシリサイド形成処理ステップと,を前記基板処理装置内で連続して実行させるためのプログラムが提供される。
このような本発明によれば,異物除去処理(生成物生成処理,生成物除去処理)と,金属膜成膜処理と,シリサイド形成処理とを連続実行することにより,被処理基板における露出するシリコン含有表面上の異物を確実に除去された状態で,金属膜の成膜とシリサイドの形成を行うことができるので,シリコン含有表面上に,下地との界面がよりフラットで均一な金属シリサイド膜を形成することができる。
なお,上記基板処理装置は,前記真空処理装置を複数備え,前記各真空処理装置をパス部を介してそれぞれ連結して構成するようにしてもよい。また,本明細書における合金には,成膜した金属(例えばTi)とその下地(例えばシリコン)とを反応させて形成した珪化物(シリサイド),及び成膜した金属(例えばTi)とその下地の金属(例えば金属シリサイド膜)とを反応させて形成した合金(例えばTi−Co,Ti−Niなど)も含まれる。また,本明細書における異物には,例えばエッチング残渣などのコンタミネーション,パーティクル,自然酸化膜などが含まれる。
以上説明したように本発明によれば,被処理基板のシリコン含有表面に,下地との界面がより平坦(フラット)で均一な金属シリサイド膜を形成することができ,これにより一層低抵抗なコンタクトを形成することがきる。
以下に添付図面を参照しながら,本発明の好適な実施の形態について詳細に説明する。なお,本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
(第1実施形態にかかる基板処理装置の構成例)
先ず,本発明の第1実施形態にかかる基板処理装置の構成例を図面を参照しながら説明する。図1は本実施形態にかかる基板処理装置の1例を示す概略構成図である。図1に示すように,基板処理装置100は,複数の処理室を接続する共通搬送室を備える,複数の真空処理装置(例えば第1真空処理装置と第2真空処理装置)を連結してなる。
第1真空処理装置は,第1共通搬送室102を備える。第1共通搬送室102は,略多角形(例えば変則的な七角形)に構成されている。また,第1共通搬送室102内には,ウエハWを保持する2つのピック118A,118Bを有して屈伸及び旋回可能になされた第1搬送機構118が設けられている。第1共通搬送室102の周囲には,真空引き可能に構成された複数(例えば4つ)の処理室104A〜104Dがそれぞれゲートバルブ106A〜106Dを介して連結している。第1共通搬送室102とこれに接続される処理室(処理室104A〜104D)を備える真空処理装置は第1真空処理装置の1例を構成する。
各処理室104A〜104Dには被処理基板例えば半導体ウエハ(以下,単に「ウエハ」とも称する。)Wを載置する載置台105A〜105Dが設けられている。各処理室104A〜104Dはそれぞれ載置台105A〜105Dに載置されたウエハWに対して所定の処理を施し得るようになっている。
一方,第1真空処理装置は,第2共通搬送室120を備える。第2共通搬送室120も,第1共通搬送室102と同様に略多角形(例えば変則的な七角形)に構成されている。第2共通搬送室120の2つの辺には,各処理室104E,104Fがそれぞれゲートバルブ106E,106Fを介して連結している。なお,第2共通搬送室120とこれに接続される処理室(処理室104E,104F)を備える真空処理装置は第2真空処理装置の1例を構成する。
第1共通搬送室102と第2共通搬送室120との間には,各共通搬送室102,120を連通すると共にウエハWを一時的に保持するパス部122が連結されている。第1共通搬送室102と第2共通搬送室120との間でウエハを搬送する際には,このパス部122にウエハWを一時的に保持するようになっている。第1共通搬送室102とパス部122の接合部にはゲートバルブ126が設けられている。このゲートバルブ126を開閉することにより,各共通搬送室102,120間を連通及び遮断が可能となる。
上記各処理室104E,104F内には,他の処理室104A〜104Dと同様にウエハWを保持する載置台105E,105Fがそれぞれ設けられる。また,第2共通搬送室120内には,第1共通搬送室102と同様に,2つのピック124A,124Bを有する屈伸及び旋回可能になされた第2搬送機構124が設けられている。第2共通搬送室120の第2搬送機構124は,第1共通搬送室102の第1搬送機構118の場合と同様な操作でウエハを効率的に搬送するようになっている。
第2共通搬送室120には,真空引き可能に構成された2つのロードロック室108A,108Bを介して略長方形状の搬入側搬送室110が連結されている。ロードロック室108A,108Bと第2共通搬送室120及び搬入側搬送室110との連結部にはそれぞれゲートバルブ107A,107Bが介在している。
上記搬入側搬送室110には,ウエハWを複数枚収容できるカセットを載置する例えば3つの導入ポート112A〜112C及びウエハWを回転してこの偏心量を光学的に求めて位置合わせを行うオリエンタ114が連結されている。
搬入側搬送室110内には,ウエハWを保持する2つのピック116A,116Bを有して屈伸,旋回,昇降及び直線移動可能に構成された搬入側搬送機構116が設けられている。基板処理装置100には,制御部200が接続されており,この制御部200により基板処理装置100の各部が制御されるようになっている。
なお,第2共通搬送室120と2つのロードロック室の内のいずれか一方,例えばロードロック室108Aとの連結部の搬送口109AはウエハWを第2共通搬送室120内へ専用に搬入する搬入口として用いられ,他方のロードロック室108Bとの連結部の搬送口109BはウエハWを第2共通搬送室120から外へ専用に搬出する搬出口として用いられる。
(ウエハ処理の具体例)
次に,上述した第1実施形態にかかる基板処理装置100により実行されるウエハ処理(基板処理方法)について説明する。基板処理装置100は,例えば図2に示すような膜構造を有するSiウエハ(Si基板)160に対して処理を行う。Siウエハ160は,ベア基板162上に,層間絶縁膜164を形成し,エッチングによりコンタクトホール165を形成し,コンタクトホール165の底部にSi表面163を露出させたものである。
ここでは,図2に示すようなSi表面163上にTiシリサイド膜(チタンシリサイド膜)を形成する場合を例に挙げる。図3は,第1実施形態にかかるウエハ処理を説明するための工程図であり,図4は図3に示す各工程におけるコンタクトホールの底部(A部)の膜構造を拡大した模式図である。図5は図4の比較例としてSiウエハ160のベア基板172が露出するSi表面に自然酸化膜などの異物173が再度付着した状態で,Ti膜を成膜すると同時にTiシリサイド膜を形成した場合のコンタクトホールの底部の膜構造を拡大した模式図である。図5(a)はTiシリサイド膜形成前の状態であって,図4(a)に対応する。図5(b)はTiシリサイド膜形成後の状態であって,図4(c)に対応する。
第1実施形態にかかる基板処理装置100は,図2に示すようなSiウエハ160を搬入して,以下に示す処理を連続して実行する。すなわち,図3(a)に示すように,先ずSi表面163上の異物(例えばエッチング残渣などのコンタミネーション,パーティクル,自然酸化膜など)を除去する異物除去処理を行う。これにより,例えばコンタクトホールの底部(図3(a)に示すA部)は,図4(a)に示すように,自然酸化膜などの異物がないフラットで均一な面となる。
次いで,Siウエハを大気に露出することなく,Tiシリサイド膜形成処理を基板処理装置100内で連続して行う。さらに,第1実施形態にかかるTiシリサイド膜形成処理では,Ti膜の成膜(Ti膜成膜処理)とTiの珪化(Tiシリサイド形成処理)の2段階に分けて実行する。すなわち,Tiシリサイド膜形成処理では,図3(b)に示すように,先ず自然酸化膜などの異物が除去されたSi表面163上に例えばTiCl等のTi含有原料ガスを供給してTi膜166を成膜するTi膜成膜処理を行う。これにより,例えばコンタクトホールの底部(図3(b)に示すA部)は,図4(b)に示すように下地との界面(ここではベア基板162のSi表面163)がフラットで均一なTi膜166を成膜することができる。
続いて,図3(c)に示すように,Siウエハ160を熱処理してTi膜166とその下地(Si)との間で珪化反応(シリサイド化反応)を起させて,Siウエハ160のSi表面163上にTiシリサイド膜を形成するTiシリサイド形成処理を行う。これにより,例えばコンタクトホールの底部(図3(c)に示すA部)は,図4(c)に示すようにSi(下地)との界面,すなわちベア基板162との界面161がフラットで均一なTiシリサイド膜167を形成することができる。この場合,Ti膜166を成膜した後に珪化するため,Ti膜166が完全に珪化したTiシリサイド膜167を形成することができる。
次に,図3(d)に示すように,Ti膜166上にさらにTiN膜168を成膜するTiN膜成膜処理を行う。こうして,Siウエハ160のコンタクトホール165内にTi膜166及びTiN膜のバリア膜が形成される。
ところで,もし,従来のように基板処理装置100外でSiウエハのSi表面上の異物の除去が行われると,そのSi表面上にTiシリサイド膜を形成するために基板処理装置100内にSiウエハを取込むときにSi表面が大気に露出される。このため,例えば図5(a)に示すように,Tiシリサイド膜形成前に,Siウエハにおいて露出するベア基板172表面には新たに自然酸化膜などの異物173が発生してしまう。
このようにベア基板172表面に自然酸化膜などの異物173が再度付着した状態でTiシリサイド膜を形成すると,その異物173によってTi膜の均一な珪化(シリサイド化)が阻害され,Si(下地)との界面,すなわちベア基板172とTiシリサイド膜177との界面のラフネスが大きくなるという問題がある。
さらに,もし,従来のようにTi膜を成膜すると同時にTiシリサイド膜を形成すると,Ti膜の珪化反応(シリサイド化反応)が急激に進み易く,Tiシリサイド膜177とその下地(Si)との界面のラフネスはさらに大きくなってしまう。このため,Tiシリサイド膜形成後には,図5(b)に示すように,Tiシリサイド膜177とその下地(Si)との界面のラフネスが増大してしまう。
また,このようにTi膜の珪化(シリサイド化)が不均一な状態で急激に進むと,Ti膜のすべてを完全に珪化することができず,Tiシリサイド膜177上には珪化されていないTi膜が部分的に残留してしまう虞がある。このように,珪化されていないTi膜が残留すると,コンタクトの低抵抗化を阻害する要因になる。
これに対して,第1実施形態では,上述したように基板処理装置100内で異物除去処理を実行した後,Siウエハを大気に露出することなく基板処理装置100内で連続してTiシリサイド膜形成処理を行う。これにより,図4(a)に示すようにベア基板162のSi表面163は異物がなく,極めてフラットで均一な状態で,Tiシリサイド膜166を形成することができる。さらにTiシリサイド膜形成処理はTi膜の成膜とTi膜の珪化の2段階に分けて実行する。これにより,図4(c)に示すようにTiシリサイド膜形成後には下地(Si)すなわちベア基板162とTiシリサイド膜166との界面161が極めてフラットで均一な状態にすることができる。
このように,第1実施形態によれば,下地(Si)との界面が極めてフラットで膜厚が薄いTiシリサイド膜を形成できるため,より浅い拡散層のコンタクトに適用することができる。すなわち,浅い拡散層のコンタクトに適用しても,その拡散層の底をTiシリサイド膜の一部が突き抜けて接合リーク電流が増えたり,接合が破壊されたりするなどの問題が生じることはない。
しかも,第1実施形態によれば,Tiシリサイド膜とその下地(Si)との界面を極めてフラットで均一にすることができるので,ショットキー障壁をより低くすることができる。従って,ショットキー障壁の観点からみて,コンタクト抵抗を低くすることができる。さらに,第1実施形態によれば,より膜厚の薄いTiシリサイド膜を形成することができるので,拡散層の表面から浅くて不純物濃度が濃い位置にコンタクトを形成することができる。従って,拡散層の不純物濃度の観点からみても,コンタクト抵抗を低くすることができる。
(異物除去処理)
以下,上述した各プロセス処理のうち,本発明の主要プロセス処理である異物除去処理,Tiシリサイド膜形成処理について,より詳細に説明する。先ず,Tiシリサイド膜成膜処理の前工程として行う異物除去処理について説明する。第1実施形態では,水成分を用いず且つプラズマを用いない異物除去処理を実行する。この異物除去処理は,例えばSiウエハに付着した自然酸化膜を含む異物とガス成分とを化学反応させて生成物を生成する生成物生成処理と,Siウエハ上に生成された生成物を熱処理により除去する生成物除去処理との2段階の処理によって構成される。
生成物生成処理は例えばCOR(Chemical Oxide Removal)処理であり,生成物除去処理は例えばPHT(Post Heat Treatment)処理である。COR処理は,Siウエハ上に付着した異物例えば自然酸化膜などの酸化膜と例えばアンモニア(NH)ガス及び弗化水素(HF)ガスなどのガス分子とを化学反応させて生成物(主に(NHSiF)を生成する処理である。PHT処理は,COR処理が施されたSiウエハを加熱して,COR処理の化学反応によってSiウエハ上に生成した生成物を気化(昇華)させてSiウエハから除去する処理である。
このように,COR処理及びPHT処理,特にCOR処理は水成分を用いず且つプラズマを用いずにSiウエハの自然酸化膜などの異物を除去することができるため,プラズマレスエッチング処理及びドライクリーニング処理(乾燥洗浄処理)に相当する。
例えばCOR処理及びPHT処理においてアンモニアガス及び弗化水素ガスを反応ガスとして用いることにより,以下の化学反応を利用して自然酸化膜などの異物を除去する。
[COR処理の化学反応式]
SiO+4HF → SiF+2HO↑
SiF+2NH+2HF → (NHSiF
[PHT処理の化学反応式]
(NHSiF → SiF↑+2NH↑+2HF↑
上述した化学反応を利用したCOR処理及びPHT処理は,以下の特性を有する。なお,PHT処理においては,N及びHも若干量発生する。
[COR処理及びPHT処理の特性]
(1)熱酸化膜の選択比(除去速度)が高い。具体的にはCOR処理及びPHT処理は,熱酸化膜の選択比が高い一方,ポリシリコンの選択比が低い。従って,熱酸化膜であるSiO膜からなる絶縁膜の表層やSiO膜と同様の特性を有する疑似SiO層又はシリコン表層の自然酸化膜及びウォータマークを効率よく除去することができる。
(2)表層や疑似SiO層が除去された絶縁膜の表面における自然酸化膜の成長速度が遅い。具体的にはSiウエハにウェットエッチング処理を施すことによって露出したSi表面においては,厚さ3オングストロームの自然酸化膜の成長時間が略10分であるのに対して,SiウエハにCOR処理及びPHT処理を施すことによって露出したSi表面においては,厚さ3オングストロームの自然酸化膜の成長時間は略2時間以上である。従って,COR処理及びPHT処理による洗浄工程では,ウォータマークが新たに発生することはなく,さらに洗浄工程後の時間経過による自然酸化膜の成長も抑制されるので,半導体デバイスの信頼性を向上させることができる。
(3)ドライ環境において反応が進行する。具体的にはCOR処理において水を反応に用いることはない。またCOR処理によって水分子が発生したとしても,COR処理は略真空状態で行われるため,水分子は気体状態で発生する。従って,水分子が液体状態でSiウエハに付着することはないので,Siウエハの表面にウォータマーク等が発生することはない。またPHT処理は高温下で行われるため,Siウエハの表面にウォータマーク等が発生することはなく,Siウエハにおいて露出するSi表面にOH基が配されることもない。従って,Siウエハの表面が不動態化(passivate)されて親水性になることがないので,Siウエハの表面は吸湿することもないため,半導体デバイスの配線信頼性の低下を防止することができる。
(4)生成物(錯体)の生成量は所定時間が経過すると緩和する。具体的には所定時間が経過すると,それ以降はウォータマークをアンモニアガス及び弗化水素ガスの混合気体に暴露し続けても,生成物の生成量は増加しない。また生成物の生成量は,混合気体の圧力,体積流量比等の混合気体のパラメータによって決定される。従って,ウォータマークの除去量の制御を容易に行うことができる。
(5)パーティクルの発生が非常に少ない。具体的には例えば2000枚のSiウエハに対して自然酸化膜の除去を実行しても,処理室内や処理室の内壁等にパーティクルの付着がほとんど観察されない。従って半導体デバイスにおいてパーティクルを介した配線の短絡等が発生することがなく,半導体デバイスの信頼性を向上させることができる。
このように,第1実施形態では,水成分を用いず且つプラズマを用いない異物除去処理を実行することにより,次に連続して行うTi膜成膜処理において膜の密着性,強度を向上させることができる。また,第1実施形態にかかる異物除去処理ではプラズマを用いないため,Ti膜の下地,特にSiウエハの拡散層表面にプラズマ起因のチャージアップダメージを負わせることを防止することができるので,ダメージのない配線加工を行うことができ,良好なコンタクト抵抗を有する膜を成膜することができる。
なお,第1実施形態における異物除去処理としては,アルゴンプラズマを用いたドライ洗浄によって自然酸化膜除去を行うものも適用可能である。この場合には,Si基板の拡散層表面がプラズマによりダメージを受けると,不均一にアモルファス化する虞がある。従って,もしその状態でプラズマCVDでTi膜を成膜すると同時にTiシリサイド膜を形成すると,Tiシリサイド膜のTiSi結晶が不均一になってしまう。このような不均一な状態のTiSi結晶は比較的疎に存在するため,比抵抗が高いとともにTiシリサイド膜と下地との接触が不均一となり,コンタクト抵抗が増加してしまう。
この点,第1実施形態では,プラズマを用いない異物除去処理を前処理として行うので,Si基板の拡散層表面がプラズマによるダメージを受けないため,Tiシリサイド膜のTiSi結晶の均一性をより高めることができ,より低抵抗なコンタクトを形成することができる。
また,COR処理及びPHT処理による化学反応過程によってSi基板のSi表面及び界面の原子配列(モホロジー)を制御することで,不必要な界面準位とそこにたまる電荷発生を防止し,界面電荷を精密に制御することができる。すなわち,Tiシリサイド膜とその下地(Si)との平坦な界面を有したオーミック電極をウエハ面内均一に作成することが可能である。このように,フラットで均一なTiシリサイド膜を形成することによって,ショットキー障壁の高さを一定にして界面を均一にすることができるので,局所的な電流の流れを防止することができ,ひいてはこのようなコンタクトを用いて製造されたトランジスタなどのオフ時のリーク電流の発生を防止することができる。
(Tiシリサイド膜形成処理)
次に,Tiシリサイド膜形成処理について説明する。第1実施形態におけるTiシリサイド膜形成処理は,上述したようにTi膜(第1膜)を成膜するTi膜成膜処理(第1金属膜成膜処理)と,そのTi膜と下地との間で珪化反応を起させてTiシリサイドを形成するTiシリサイド形成処理(第1金属膜シリサイド形成処理)との2段階の処理によって構成される。
先ず,Ti膜成膜処理について説明する。Ti膜成膜処理では,Siウエハ160において露出するSi表面163上に例えばTiCl等のTi含有原料ガスを供給してTi膜166を成膜する。このTi膜成膜処理では,Ti膜の成膜のみを行い,Tiシリサイドの形成は次に連続するTiシリサイド形成処理によって行う。このため,第1実施形態にかかるTi膜成膜処理では,プロセス温度をTi膜166とその下地(Si)との間で珪化反応が起らない温度範囲に設定して行うことが好ましい。ここでいうTi膜166とその下地(Si)との間で珪化反応が起らない温度範囲というのは,Ti膜の珪化反応によって結晶構造が形成されない温度範囲,具体的にはTi膜のより安定なシリサイド相(例えばTiSiの準安定なC49相,安定なC54相)が形成されない温度範囲である。
ここで,Ti膜成膜処理において,上述したようなTi膜とその下地(Si)との間で珪化反応が起らない温度範囲について説明する。ここでは,SiウエハにTi膜を成膜する際におけるTi膜の成膜レートとSiウエハの温度(設定温度)との関係に基づいて最適な温度範囲を考察する。具体的には,SiウエハにTi膜を成膜する際に,Ti膜とその下地(Si)との間で珪化反応が起こると,Ti膜の成膜レートが大きくなることを利用する。
図6は,SiウエハのSi表面上にTi膜を成膜する際の成膜レートとウエハの設定温度との関係をグラフで示した図である。SiウエハにTiClガスを供給するとともに,HガスおよびArガスを供給してプラズマを発生させて,Siウエハの設定温度を変えながら所定時間(2min)ずつTi膜の成膜する実験を行い,Siウエハの設定温度ごとに成膜レートを検出した結果である。なお,成膜レートは,XRF(蛍光分析装置)によって検出した膜厚に基づいて算出したものである。
図6に示す実験結果によれば,580℃以上の温度範囲における成膜レートは,500℃〜550℃付近の温度範囲における成膜レートに比して,大きくなることがわかる。これは,580℃以上の温度範囲ではTi膜とその下地(Si)との珪化反応が起って,より安定なシリサイド相(例えばTiSiのC49相,C54相)が形成されるためと推察される。従って,Siウエハの設定温度が略580℃未満の温度範囲であれば,Ti膜と下地(Si)との反応が起らないので,シリサイド相(例えばTiSiのC49相,C54相)が形成されない。
従って,プロセス温度(ここではSiウエハの温度)を580℃未満の温度範囲に設定してTi膜成膜処理を行うことが好ましい。例えば565℃に設定するのがより好ましい。これにより,下地(Si)との間で珪化反応が起らずにTi膜を成膜することができる。
Ti膜成膜処理として,例えばプラズマCVDによりTi膜を成膜するCVD−Ti膜成膜処理を行う。このCVD−Ti膜成膜処理は,図7に示すように,先ず金属原料ガスとしての例えばTiClガスの供給と,還元ガスとしての例えばHガスの供給とArガスの供給と,プラズマ発生とを同時期に行ってTi膜を成膜する成膜工程を行う。その後,必要に応じて,後述するTiN膜成膜処理でTiN膜を成膜する際の密着性を高める等のため,NHガスの供給とArガスの供給とHガスの供給とプラズマ発生とを同時期に行って,Ti膜の表面を窒化する窒化工程を行う。
第1実施形態では,CVD−Ti膜成膜処理においても,プロセス温度(Siウエハの温度)を従来の650℃よりも低い580℃未満の温度範囲に設定して実行する。これにより,Ti膜のシリサイド相(例えばTiSiのC49相,C54相)が形成されずにCVD−Ti膜が成膜され,後に連続するTiシリサイド形成処理によってTiシリサイド膜を形成させるため,従来よりも下地(Si)との界面がフラットで均一なTiシリサイド膜を形成することができる。
また,Ti膜成膜処理としては,TiClガスを供給してSiウエハのSi表面上にTi膜の吸着反応(TiとSiとの反応)を生じさせる吸着工程と,還元ガスを供給してシリコン含有表面上に吸着したTi膜を還元する還元工程とを複数回繰返すことにより,Ti膜を成膜するTi膜成膜処理,例えば原子層堆積(ALD:Atomic Layered Deposition)の手法を用いたALD−Ti膜成膜処理を行うこともできる。この場合も,プロセス温度(Siウエハの温度)を580℃未満の温度範囲に設定する。
このように,Ti膜の吸着工程と還元工程とを分けて複数回繰返してTi膜を成膜することにより,膜中の不純物が減るので,後に連続して行うシリサイド形成処理工程による珪化反応が安定する。これにより,下地(Si)との界面がさらにフラットで均一なTi膜を成膜することができる。
特に,第1実施形態では,COR処理及びPHT処理による異物除去処理によってSiウエハのSi表面に自然酸化膜などの異物が付着していない状態で,連続してALD−Ti膜成膜処理によって原子配列を制御しながら,Ti膜を堆積させることができるので,より平坦で均一な膜を形成できる。さらに,それを熱処理して珪化反応を起させてTiシリサイド膜を形成するのでTiシリサイド膜の下地(Si)に対する膜厚均一性を原子レベルで制御できる。また,ALD−Ti膜成膜処理によれば,原子レベルでTi膜の膜厚を自由に制御できるので,ひいてはTiシリサイド膜の膜厚も自由に制御できる。
このようなALD−Ti膜成膜処理の具体例を図8に示す。図8に示すプロセス処理では,先ずTiClガスを短時間供給して吸着反応させた後に,Arガスの供給とHガスの供給とプラズマ生成とを行って還元する工程を複数回繰返することによってTi膜を成膜する成膜工程を行う。この場合も,その後に,必要に応じて,NHガスの供給とArガスの供給とHガスの供給とプラズマ発生とを同時期に行う窒化工程を行う。
また,ALD−Ti膜成膜処理の他の例を図9に示す。図9に示すプロセス処理では,TiClガスの供給とTiClガスの供給とArガスの供給とプラズマ生成を同時期に行ってTiClガスを分解(resolution)しながら吸着反応させた後に,Hガスの供給を供給して熱還元する工程を複数回繰返することによってTi膜を成膜する成膜工程を行う。この場合も,その後に,必要に応じて,NHガスの供給とArガスの供給とHガスの供給とプラズマ発生とを同時期に行う窒化工程を行う。
さらに,ALD−Ti膜成膜処理のさらに他の例を図10に示す。図10に示すプロセス処理では,TiClガスの供給とTiClガスの供給とArガスの供給とプラズマ生成を同時期に行ってTiClガスを分解(resolution)しながら吸着反応させた後に,Hガスの供給とArガスの供給とプラズマ発生を同時期に行ってプラズマ還元する工程を複数回繰返すことによってTi膜を成膜する成膜工程を行う。この場合も,その後に,必要に応じて,NHガスの供給とArガスの供給とHガスの供給とプラズマ発生とを同時期に行う窒化工程を行う。
なお,Ti膜成膜処理としては上記の他に,上記580℃よりもさらに低温の400℃〜450℃に設定してプラズマCVDによりTi膜を成膜するSFD(Sequential Flow Deposition)−Ti膜成膜処理を実行してもよい。SFD−Ti膜成膜処理は例えば図11に示すように,先ずTiClガスの供給とArガスの供給とHガスの供給とプラズマ発生とを同時期に行ってTiClガスの供給を止める工程を複数回繰返すことによってTi膜を成膜する成膜工程を行う。この場合も,その後に,必要に応じて,NHガスの供給とArガスの供給とHガスの供給とプラズマ発生とを同時期に行う窒化工程を行う。
次に,Ti膜成膜処理の後に連続して行われるTiシリサイド形成処理(アニール処理)について説明する。Tiシリサイド形成処理では,Siウエハを熱処理することにより,Ti膜166とその下地(Si)との珪化反応を起させてTi膜のシリサイド相(例えばTiSiのC49相,C54相)を形成する。これにより,Tiシリサイド膜167が形成される。このため,第1実施形態にかかるTiシリサイド形成処理では,プロセス温度をTi膜166とその下地(Si)との珪化反応が起る温度範囲に設定して行うことが好ましい。ここでいうTi膜166とその下地(Si)との珪化反応が起る温度範囲というのは,Ti膜の珪化反応を起させることによってTiシリサイドの結晶構造が形成される温度範囲,具体的にはTi膜のより安定なシリサイド相(例えばTiSiの準安定なC49相,安定なC54相)が形成される温度範囲である。
ここで,Tiシリサイド形成処理において,上述したようなTi膜とその下地(Si)との珪化反応が起る温度範囲について説明する。図6に示す実験結果によれば,ウエハの設定温度が580℃以上の温度範囲において,Ti膜と下地(Si)との間で珪化反応が起ってTi膜のシリサイド相が形成されることについては既に説明した。ここでは,さらに580℃以上の温度範囲の中で,より安定なシリサイド相(例えばTiSiの準安定なC49相,安定なC54相)を形成するための最適な温度範囲について,図12に示す実験結果に基づいて考察する。
図12は,SiウエハのSi表面上のTi膜を熱処理したときのウエハの設定温度と,Tiシリサイド(例えばTiSi)の比抵抗及びこの比抵抗のウエハ面内均一性の関係をグラフに示した図である。図12に示す比抵抗のグラフによれば,ウエハの設定温度が高いほど,Tiシリサイドの結晶構造が変化(相転移)して低抵抗になることがわかる。また,図12に示す比抵抗の面内均一性のグラフは,Tiシリサイドの結晶構造の面内分布を表す。例えば630℃付近はC49相とC54相とが混じるので比抵抗の面内均一性が高くなっているので,面内分布が生じていることがわかる。
この図12に示すグラフによれば,580℃以上の温度範囲では,590℃〜610℃付近の温度範囲で準安定なシリサイド相であるC49相が形成され,さらに高い640℃〜650℃付近の温度範囲で安定なシリサイド相であり,より低抵抗なC54相が形成される。
従って,プロセス温度(ここではSiウエハの温度)を590℃〜610℃の温度範囲(好ましくは600℃)で設定してTiシリサイド形成処理を行うことにより,準安定なシリサイド相であるC49相の結晶構造を有する,低抵抗なTiシリサイド膜が形成される。
また,プロセス温度(ここではSiウエハの温度)を640℃〜650℃の温度範囲(好ましくは650℃)で設定してTiシリサイド形成処理を行うことにより,安定なシリサイド相であるC54相の結晶構造を有する,より低抵抗なTiシリサイド膜が形成される。このように,Tiシリサイド形成処理では,熱処理を行う際のプロセス温度の設定を変えることによって,所望の結晶構造(所望の比抵抗)を有するTiシリサイド膜を形成することができる。
なお,第1実施形態におけるTiシリサイド形成処理によって,C54相のTiシリサイド膜を形成するためには,上述したようにプロセス温度を640℃〜650℃の温度範囲として熱処理を行って一気にC54相のTiシリサイド膜を形成してもよいが,2段階に分けて熱処理を行う2段階アニール処理によって形成してもよい。すなわち,先ずプロセス温度を590℃〜610℃の温度範囲(例えば600℃)で設定して熱処理を行うことにより,C49相のTiシリサイド膜を形成する(第1アニール処理)。続いて,プロセス温度を640℃〜650℃の温度範囲(例えば650℃)として熱処理を行って相転移させることによって,C54相のTiシリサイド膜を形成してもよい。これにより,C54相のTiシリサイド膜をより安定して形成することができる。
(処理室の構成例)
次に,図1に示す基板処理装置100における処理室の構成例を説明する。基板処理装置100は,Siウエハ上の自然酸化膜などの異物を水成分を用いず且つプラズマを用いずに除去する異物除去処理と,この異物除去処理が施されたSiウエハのSi表面上に第1金属膜(例えばTi膜)を成膜した上で,第1金属膜と下地(Si)との間で珪化反応を起させて第1金属シリサイド膜(例えばTiシリサイド膜)を形成する第1金属シリサイド膜形成処理(例えばTiシリサイド膜形成処理)と,第1金属シリサイド膜上に第2金属膜(例えばTiN膜)を成膜する第2金属膜成膜処理(TiN膜成膜処理)と,を連続して実行可能な構成にすることができる。
例えば処理室104A〜104Fのうちの少なくとも3つの処理室をそれぞれ異物除去処理室,第1金属シリサイド膜形成処理室,第2金属膜成膜処理室として構成する。このうち異物除去処理については,生成物生成処理(例えばCOR処理)と,生成物除去処理(例えばPHT処理)との2段階の処理によって行う場合には,生成物生成処理室,生成物除去処理室の2つの処理室で構成してもよい。
また,第1金属シリサイド膜形成処理については,第1金属膜(例えばTi膜)を成膜する第1金属膜成膜処理(例えばTi膜成膜処理)と,この第1金属膜を珪化させて第1金属シリサイド膜を形成する第1金属シリサイド形成処理(例えばTiシリサイド形成処理)とを別の処理室で行う場合には,第1金属膜成膜処理室,第1金属シリサイド形成処理室の2つの処理室で構成してもよい。このように,基板処理装置100によって実行される処理内容に応じて各処理室104A〜104Fの構成が決定される。
ここで,例えばコンタクトホールが形成されたSiウエハWを基板処理装置100に導入し,このSiウエハWに対して上述したような異物除去処理としてのCOR処理,PHT処理を連続して実行した後,Ti膜成膜処理,Tiシリサイド形成処理,TiN膜成膜処理を連続して実行する場合の基板処理装置100における処理室の構成例を図13に示す。
図13に示す構成例は,第1共通搬送室120に接続される処理室104A,104B,104CをそれぞれTi膜成膜処理室,TiN膜成膜処理室,Tiシリサイド形成処理室として構成し,第2共通搬送室120に接続される処理室104E,104FをそれぞれCOR処理室,PHT処理室として構成したものである。各処理室104A〜104C,104E,104Fにおける処理はそれぞれ,後述する制御部200のEC(装置制御部)300に設けられるプログラムデータ記憶手段360に記憶されたプロセス処理プログラム364に基づいて実行される。すなわち,EC300のCPU310はプロセス処理プログラム364から必要な処理プログラムを読出し,処理データ記憶手段370に記憶されるプロセス処理情報(例えばプロセスレシピ情報)374から必要な情報を読み出して各処理を実行する。なお,制御部200の構成の詳細は後述する。
(COR処理室の構成例)
次に,COR処理室の構成例について図面を参照しながら説明する。COR処理室は,例えば図14に示すような励起ガス反応処理室400によって構成される。この励起ガス反応処理室400は,SiウエハWを収容する気密に構成された略円筒状の処理室411を有しており,その中にはウエハWを水平に支持するためのサセプタ412が配置されている。
サセプタ412の内部には冷媒流路414が設けられており,冷媒流路414には冷媒供給源416から冷媒が供給されるようになっている。そして,冷媒流路414に冷媒を通流することにより,サセプタ412の温度ひいてはウエハWの温度を例えば常温に制御することが可能である。冷媒の温度および制御温度によっては,サセプタ412内にヒータを設けてもよい。
また,サセプタ412には,ウエハWを支持して昇降させるための3本のウエハ支持ピン(図示せず)がサセプタ412の表面に対して昇降可能に設けられている。なお,ウエハ支持ピンおよびその昇降機構は後述するTi成膜処理室600に示すもの(図16参照)と同様に構成されている。
処理室411の天壁411aには,シャワーヘッド420が設けられている。シャワーヘッド420は下層部421および上層部422の2層構造となっており,これら下層部421および上層部422にはそれぞれ第1バッファ空間423および第2バッファ空間424を有している。
上層部422の上面は蓋部材425で塞がれており,蓋部材425にはNHガスを導入するNHガス導入部426およびHFガスを導入するHFガス導入部427が形成されている。NHガス導入部426は第1バッファ空間423に接続されており,HFガス導入部427はガス導入路427aを経て第2バッファ空間424に接続されている。そして,第1バッファ空間423から下方に向けてNHガスを吐出するNHガス吐出孔428,および第2バッファ空間424から下方に向けてHFガスを吐出するHFガス吐出孔429が形成されている。
上記NHガス導入部426にはNHガスライン430を介してNHガス供給源432が接続されており,このNHガス供給源432からNHガスライン430を経てNHガス導入部426にNHガスが供給される。一方,上記HFガス導入部427にはHFガスライン431を介してHFガス供給源433が接続されており,このHFガス供給源433からHFガスライン431を経てHFガス導入部427にHFガスが供給される。そして,各ガスラインにはマスフローコントローラ435およびマスフローコントローラ435を挟んで2つのバルブ434が設けられている。
NHガス導入部426およびHFガス導入部427にそれぞれ供給されたNHガスおよびHFガスは,シャワーヘッド420内で上述のように互いに独立した経路を通ってNHガス吐出孔428およびHFガス吐出孔429から全く独立して処理室411内に供給されるポストミックスタイプとなっている。
処理室411の底壁には,排気管436が接続されており,この排気管436には真空ポンプを含む排気装置437が接続されている。そして排気装置437を作動させることにより処理室411内を所定の真空度まで減圧することができる。
また,処理室411の側壁にはゲートバルブGが設けられており,このゲートバルブGを開にした状態でSiウエハWが隣接する第2共通搬送室122との間で搬送されるようになっている。
このように構成されるCOR室400においては,排気装置437により処理室411内を排気して所定の減圧状態にし,ゲートバルブGを開にして,第2搬送装置124により真空状態の第1共通搬送室122から処理室411内にSiウエハWを挿入し,サセプタ412上に載置する。その後,ゲートバルブGを閉じる。
ヒータ413および冷媒によりSiウエハWの温度を所定の温度にした状態で,NHガス供給源432およびHFガス供給源433からNHガスライン430およびHFガスライン431およびシャワーヘッド420を介して,NHガスおよびHFガスを別個独立に処理室411内に所定流量で導入する。これらガスにより,SiウエハWにおいて露出するSi表面の自然酸化膜に化学的作用が及ぼされ,例えば熱による分解が可能な(NHSiF等が生成される。この処理の後,ゲートバルブGが開かれ,SiウエハWが第2搬送装置124により第2共通搬送室122へ搬出される。その後,SiウエハWはPHT処理室に搬入されて熱処理されることにより,上記反応成分が分解・揮発して,自然酸化膜が除去される。
なお,この励起ガス反応処理室400における処理条件は,例えば圧力が0.67〜133.3Pa,ウエハ温度が10〜30℃,ガス流量がNH:10〜80mL/min,HF:10〜80mL/minである。
(PHT処理室の構成例)
次に,PHT処理室について図面を参照しながら説明する。PHT処理室は,例えば図15に示すような熱処理室500によって構成される。この熱処理室500は,ウエハWを収容する気密に構成された略円筒状の処理室511を有しており,処理室511内にはSiウエハWを載置して加熱するための加熱プレート512が設けられている。
加熱プレート522の内部には加熱手段としてのヒータ523が設けられおり,その上に載置されたSiウエハWを加熱するようになっている。ヒータ523にはヒータ電源524が接続されている。
また,加熱プレート522には,SiウエハWを支持して昇降させるための3本のウエハ支持ピン(図示せず)が加熱プレート522の表面に対して突没可能に設けられている。なお,ウエハ支持ピンおよびその昇降機構は後述するTi膜成膜装置600に示すものと同様に構成されている。
なお,上記加熱手段としては,加熱プレート522内にヒータ523を設けるのみならず,処理室511の天井にヒータを設けてもよく,さらに側壁にヒータを設けてもよい。また,加熱手段としてヒータを用いる代わりに,ランプを用いてもよい。
処理室511の底壁には,排気管515が接続されており,この排気管515には真空ポンプを含む排気装置516が接続されている。そして排気装置516を作動させることにより処理室511内を所定の真空度まで減圧することができる。
処理室511の側壁には,ガスライン517を介してNガス供給源518が接続されており,このNガス供給源518からガスライン517を介して不活性ガスとしてのNガスが処理室511内に導入され,不活性ガス雰囲気で熱処理が行われるようになっている。ガスライン517には,マスフローコントローラ520およびそれを挟んで2つのバルブ519が設けられている。なお,供給される不活性ガスはNガスに限らず,Arガス等他の不活性ガスであってもよい。
また,上述したゲートバルブGが処理室511の側壁に設けられており,このゲートバルブGを開にした状態でSiウエハWが隣接する第2共通搬送室122との間で搬送されるようになっている。
このような熱処理室500においては,不活性ガスであるNガスを処理室511内に導入した状態でヒータ513によりSiウエハWの温度を100〜500℃程度に加熱して,上記COR処理室での処理によりSiウエハWのSi表面上に生成された生成物(例えば(NHSiF等)を熱分解し,昇華させて排気する。こうして,SiウエハWのSi表面上の自然酸化膜などの異物を完全に除去することができる。
(Ti膜成膜処理室の構成例)
次に,Ti膜成膜処理室の構成例について図面を参照しながら説明する。Ti膜成膜処理室は,プラズマCVDによりTi膜を成膜する,例えば図16に示すようなプラズマCVD処理室600によって構成される。このプラズマCVD処理室600は,気密に構成された略円筒状の処理室611を有している。
処理室611の中にはウエハWを水平に支持するためのサセプタ612がその中央下部に設けられた円筒状の支持部材613により支持された状態で配置されている。このサセプタ612はAlN等のセラミックスからなり,その外縁部にはウエハWをガイドするためのガイドリング614が設けられている。
また,サセプタ612にはヒータ615が埋め込まれており,このヒータ615はヒータ電源616から給電されることによりウエハWを所定の温度に加熱する。サセプタ612には,下部電極として機能する電極618がヒータ615の上に埋設されている。
処理室611の天壁611aには,絶縁部材619を介してシャワーヘッド620が設けられている。このシャワーヘッド620は,上段ブロック体620a,中段ブロック体620b,下段ブロック体620cで構成されている。下段ブロック体620cの外周近傍には,リング状をなすヒータ656が埋設されており,このヒータ656はヒータ電源657から給電されることにより,シャワーヘッド620を所定温度に加熱することが可能となっている。
下段ブロック体620cにはガスを吐出する吐出孔627と吐出孔628とが交互に形成されている。上段ブロック体620aの上面には,第1のガス導入口621と,第2のガス導入口622とが形成されている。
上段ブロック体620aの中では,第1のガス導入口621から多数のガス通路623が分岐している。中段ブロック体620bにはガス通路625が形成されており,上記ガス通路623が水平に延びる連通路623aを介してこれらガス通路625に連通している。さらにこのガス通路625が下段ブロック体620cの吐出孔627に連通している。
また,上段ブロック体620aの中では,第2のガス導入口622から多数のガス通路624が分岐している。中段ブロック体620bにはガス通路626が形成されており,上記ガス通路624がこれらガス通路626に連通している。さらにこのガス通路626が中段ブロック体620b内に水平に延びる連通路626aに接続されており,この連通路626aが下段ブロック体620cの多数の吐出孔628に連通している。そして,上記第1および第2のガス導入口621,622は,それぞれ後述するガス供給機構630のガスライン638,640に接続されている。
ガス供給機構630は,クリーニングガスであるCIFガスを供給するCIFガス供給源631,Ti化合物ガスであるTiClガスを供給するTiClガス供給源632,Arガスを供給する第1のArガス供給源633,還元ガスであるHガスを供給するHガス供給源634,窒化ガスであるNHガスを供給するNHガス供給源635,Arガスを供給する第2のArガス供給源636を有している。
そして,CIFガス供給源631にはCIFガス供給ライン637が接続されており,TiClガス供給源632にはTiClガス供給ライン638が接続されている。また,第1のArガス供給源633には第1のArガス供給ライン639が接続されており,Hガス供給源634にはHガス供給ライン640が接続されている。さらに,NHガス供給源635にはNHガス供給ライン640aが接続されており,第2のArガス供給源636には第2のArガス供給ライン640bが接続されている。
また,図示しないが,Nガス供給源も有している。そして,各ガスラインにはマスフローコントローラ642およびこのマスフローコントローラ642を挟んで2つのバルブ641が設けられている。
上記第1のガス導入口621にはTiClガス供給源632から延びるTiClガス供給ライン638が接続されており,このTiClガス供給ライン638にはCIFガス供給源631から延びるCIFガス供給ライン637および第1のArガス供給源633から延びる第1のArガス供給ライン639が接続されている。
また,前記第2のガス導入口622にはHガス供給源634から延びるHガス供給ライン640が接続されており,このHガス供給ライン640には,NHガス供給源635から延びるNHガス供給ライン640a,第2のArガス供給源636から延びる第2のArガス供給ライン640bが接続されている。
したがって,プロセス時には,TiClガス供給源632からのTiClガスが第1のArガス供給源633からのArガスとともにTiClガス供給ライン638を介してシャワーヘッド620の第1のガス導入口621からシャワーヘッド620内に至り,ガス通路623,625を経て吐出孔627から処理室611内へ吐出される。
一方,Hガス供給源634からのHガスが第2のArガス供給源636からのArガスとともにHガス供給ガスライン640を介してシャワーヘッド620の第2のガス導入口622からシャワーヘッド620内に至り,ガス通路624,626を経て吐出孔628から処理室611内へ吐出される。
このように,シャワーヘッド620は,TiClガスとHガスとが全く独立して処理室611内に供給されるポストミックスタイプとなっており,これらは吐出後に混合され反応が生じる。
シャワーヘッド620には,整合器659を介して高周波電源644が接続されており,成膜の際にこの高周波電源644からシャワーヘッド620に,例えば450kHzの高周波電力が供給されることにより,シャワーヘッド620および電極618の間に高周波電界が生じ,処理室611内に供給された成膜ガスをプラズマ化し,Ti膜を成膜するようになっている。
処理室611の底壁611bの中央部には円形の穴645が形成されており,底壁611bにはこの穴645を覆うように下方に向けて突出する排気室646が設けられている。排気室646の側面には排気管647が接続されており,この排気管647には排気装置648が接続されている。そしてこの排気装置648を作動させることにより処理室611内を所定の真空度まで減圧することが可能となっている。
サセプタ612には,SiウエハWを支持して昇降させるための3本(2本のみ図示)のウエハ支持ピン649がサセプタ612の表面に対して突没可能に設けられ,これらウエハ支持ピン649は支持板650に固定されている。そして,ウエハ支持ピン649は,エアシリンダ等の駆動機構651により支持板650を介して昇降される。
処理室611の側壁には,第1共通搬送室102との間でSiウエハWの搬入出を行うための搬入出口652と,この搬入出口652を開閉するゲートバルブGとが設けられている。
このように構成される処理室611において,Ti膜の成膜を行う際には,先ず,排気装置648により処理室611内を排気して所定の真空状態とし,ヒータ615によりサセプタ612を所定温度に加熱するとともに,ヒータ656によりシャワーヘッド620を所定温度に加熱する。
この状態で高周波電源644からシャワーヘッド620に高周波電力を印加しつつ,TiClガス供給源632,第1のArガス供給源633から第1のガス導入口621へTiClガスおよびArガスを供給し,Hガス供給源634,第2のArガス供給源636から第2のガス導入口622へHガスおよびArガスを供給し,それぞれガス吐出孔627,628から吐出する。
これにより処理室611内にこれらガスのプラズマを生成させ,処理室611の内壁およびシャワーヘッド620等の処理室内部材のプリコート処理を行っておく。この際のガス流量は,例えばTiClガス:0.001〜0・02L/min,Hガス:1.5〜4L/min,Arガス:0.3〜1.6L/min程度である。これにより,SiウエハW上にTi膜を成膜する際に,SiウエハWの温度変化を略一定にすることができる。
このようなプリコート処理が終了後,TiClガス,Hガスの供給および高周波電源644からシャワーヘッド620を介して第1のArガス供給源633,第2のArガス供給源636からそれぞれArガスを徐々に流量を増加させて処理室611内に導入(ランプアップ)し,ヒータ615により処理室611内を予備加熱する。
この予備加熱を,例えば15秒間行った後,Arガスの供給を停止し,排気装置648により処理室611内を急激に真空排気して引き切り状態とし,ゲートバルブGを開にして真空状態の第1共通搬送室102から搬入出口652を介してSiウエハWを処理室611内へ搬入して,サセプタ612上にSiウエハWを載置する。
次いで,第1のArガス供給源633,第2のArガス供給源637,Hガス供給源632からそれぞれシャワーヘッド620を介してArガス,Hガスを,処理室611内が所定の圧力になるまで徐々に流量を増加させて導入し(ランプアップ),処理室611内のガス圧が徐々に上昇するようにしてSiウエハWの反りを抑制する。これらガスの最終的な好ましい流量範囲は,例えばArガス:0.3〜3L/min,Hガス:1.5〜6L/minである。この状態で所定時間保持して,ウエハWに対して予備加熱を行う。この予備加熱は,例えば14秒間実施される。また,この際の圧力は,好ましくは260〜1333Pa,例えば667Paである。
ウエハWに対する予備加熱の終了後,第1のArガス供給源633,第2のArガス供給源636,Hガス供給源634から供給されるArガス,Hガスの流量を維持したまま,TiClガスを好ましくは0.001〜0.02L/minの流量でプリフローを行う。このプリフローは,例えば15秒間実施される。
次に,成膜に先立って高周波電源644からシャワーヘッド620に高周波電力を印加して,処理室611内にプラズマを生成する(プリプラズマ)。この際の高周波電源644のパワーは,好ましくは300〜2000W,例えば800Wである。
そして,ガス流量,圧力,高周波電力を同じに保ったまま,TiClガスを処理室611側に切り換え,Arガス,Nガス,TiClガスのプラズマを生成することにより,所定の厚さのTi膜が成膜される。Ti膜を成膜する際のSiウエハWの加熱温度は,上述したように,Ti膜とその下地であるSi表面との間で珪化反応が起こらない範囲,例えば580℃以下に設定することがこのましい。こうして,珪化反応が抑制されつつ,Si表面上にTi膜の薄膜が成膜される。
このようなTi膜の成膜後,TiClガスの供給および高周波電源644からシャワーヘッド620への給電を停止し,他のガスであるArガスとHガスを流したまま成膜後処理を行う。この成膜後処理は,例えば2秒間実施される。その後,Hガスの流量を低下させ,Arガス流量を維持して,処理室611内のパージを,例えば4秒間行う。
その後,同一処理室内で連続して,成膜したTi膜の表面を窒化させる窒化処理を行う。このような窒化処理を行うのは,Ti膜の表面を窒化することにより,次のTiN成膜時のTi膜のエッチングを防止して,Ti膜の部分での膜剥がれを生じ難くするためである。
このような窒化処理としては,例えばArガスとHガスの流量を維持したまま,NHガスを好ましくは0・5〜3L/min,例えば1.5L/minの流量で所定時間流し,その後,ガスの供給を維持したまま高周波電源644からシャワーヘッド620に高周波電力を供給して,これらのガスのプラズマにより実施される。所定時間経過後,高周波電源644からシャワーヘッド620への給電を中止し,ガス流量および真空度を徐々に減じて,Ti成膜処理を終了する。その後,SiウエハWはTiシリサイド形成処理室に搬入されて熱処理されることにより,上記Ti膜とSi表面との間で珪化反応が起こり,Si表面上にTiシリサイド膜が形成される。
(Tiシリサイド形成処理室)
次に,Tiシリサイド形成処理室の構成例について説明する。Tiシリサイド形成処理室は,PHT処理室と同様の例えば図15に示すような熱処理室500によって構成される。このようなTiシリサイド形成処理室においては,上記Ti膜成膜処理室においてTi膜が成膜されたSiウエハを搬入して,不活性ガスであるNガスを処理室511内に導入した状態でヒータ513によりSiウエハWの温度を,上記温度範囲(Ti膜の珪化反応が起ってTiシリサイドが形成される温度範囲)で設定した温度で加熱する。これにより,Si表面上に,Ti膜が完全に珪化したTiシリサイド膜を形成することができる。
なお,上記Ti膜成膜処理とTiシリサイド形成処理を,1つのTiシリサイド膜形成処理室内で,ガスの切り換えおよびプラズマ生成のON/OFF等を行うことにより連続的に実施してもよい。この場合には,効率的な処理が可能となり,またTiシリサイド形成処理室は不要となる。
(TiN膜成膜処理室の構成例)
次に,TiN膜成膜処理室の構成例について図面を参照しながら説明する。TiN膜成膜処理室は,プラズマCVDによりTiN膜を成膜する,例えば図17に示すようなプラズマCVD処理室700によって構成される。このプラズマCVD処理室700は,プラズマ生成手段およびシャワーヘッドを加熱する手段が存在せず,ガス供給機構のガス系が多少異なる以外は,図16に示すプラズマCVD処理室600とほぼ同様の構成であるため,ガス供給機構以外の構成要素は,図16と同一符号を付すことにより重複説明を省略する。
ガス供給機構730は,クリーニングガスであるCIFガスを供給するCIFガス供給源731,Ti化合物ガスであるTiClガスを供給するTiClガス供給源732,Nガスを供給する第1のNガス供給源733,窒化ガスであるNHガスを供給するNHガス供給源734,Nガスを供給する第2のNガス供給源735を備える。
そして,CIFガス供給源731にはClFガス供給ライン736が接続されており,TiClガス供給源732にはTiClガス供給ライン737が接続されている。また,第1のNガス供給源733には第1のNガス供給ライン738が接続されており,NHガス供給源734にはNHガス供給ライン739が接続されている。さらに第2のNガス供給源735には第2のNガス供給ライン740が接続されている。
また,図示しないがArガス供給源も有している。そして,各ガス供給ラインにはマスフローコントローラ742およびマスフローコントローラ742を挟んで2つのバルブ741が設けられている。
シャワーヘッド620の第1のガス導入口621にはTiClガス供給源732から延びるTiClガス供給ライン737が接続されており,このTiClガス供給ライン737にはCIFガス供給源731から延びるCIFガス供給ライン736および第1のNガス供給源733から延びる第1のNガス供給ライン738が接続されている。
また,第2のガス導入口622にはNHガス供給源734から延びるNHガス供給ライン739が接続されており,このNHガス供給ライン739には,第2のNガス供給源735から延びる第2のNガス供給ライン740が接続されている。
したがって,プロセス時には,TiClガス供給源732からのTiClガスが第1のNガス供給源733からのNガスとともにTiClガス供給ライン737を介してシャワーヘッド620の第1のガス導入口621からシャワーヘッド620内に至り,ガス通路623,625を経て吐出孔627から処理室611内へ吐出される。
一方,NHガス供給源734からの窒化ガスであるNHガスが第2のNガス供給源735からのNガスとともにNHガス供給ライン739を介してシャワーヘッド620の第2のガス導入口622からシャワーヘッド620内に至り,ガス通路624,626を経て吐出孔628から処理室611内へ吐出される。
このように構成される処理室611において,TiN膜成膜を行う際には,まず,処理室611内を排気装置648により引き切り状態とし,第1および第2のNガス供給源733および735からNガスをシャワーヘッド620を介して処理室611内に導入しつつ,ヒータ615により処理室611内を予備加熱する。
温度が安定した時点で,第1のNガス供給源733,NHガス供給源734およびTiClガス供給源732からそれぞれNガス,NHガスおよびTiClガスをシャワーヘッド620を介して所定流量で導入し,処理室内圧力を所定値に維持しつつプリフローを行う。
そして,ガス流量および圧力を同じに保ったまま,ヒータ615による加熱により処理室611の内壁,排気室646の内壁およびシャワーヘッド620等の処理室内部付表面にTiN膜をプリコートする。これにより,SiウエハW上にTiN膜を成膜する際に,SiウエハWの温度変化を略一定にすることができる。
このようなプリコート処理が終了後,NHガスおよびTiClガスを停止し,第1のNガス供給源733および第2のNガス供給源735からNガスをパージガスとして処理室611内に供給して処理室611内のパージを行い,その後,必要に応じてNガスおよびNHガスを流し,成膜したTiN薄膜の表面の窒化処理を行う。これにより,TiN膜が脱Clされ,膜中の残留塩素を低減することができ,膜を安定化させることができる。
その後,排気装置648により処理室611内を急激に真空排気して引き切り状態とし,ゲートバルブGを開にして,真空状態の第1共通搬送室102から第1搬送装置118により搬入出口652を介してウエハWを処理室611内へ搬入し,サセプタ612上にSiウエハWを配置する。
そして,第1のNガス供給源733,第2のNガス供給源735,NHガス供給源734からシャワーヘッド620を介してNガスおよびNHガスを,処理室611内が所定の圧力になるまで徐々に上昇するように導入する。これらガスの最終的な流量は,第1のNガス供給源733および第2のNガス供給源735からのNガスが,好ましくはそれぞれ0・05〜3L/min,NHガスが好ましくは0.005〜0.3L/minであり,処理室内圧力は40〜670Pa程度である。この状態で所定時間保持して,ウエハWを例えば300〜500℃で予備加熱する。この予備加熱は,例えば30秒間実施される。この場合,NHガス流量をNガスよりも低い分圧で加熱するので,例えば下地膜が酸化されている場合等は,インキュベーションに効果がある。
SiウエハWに対する予備加熱の終了後,第1のNガス供給源733および第2のNガス供給源735から供給されるNガスの流量を維持したまま,TiClガス供給源732からTiClガスを好ましくは0.01〜0.08L/minの流量でプリフローを行う。このプリフローは,例えば15秒間実施される。
そして,第1のNガス供給源733および第2のNガス供給源735からパージガスとしてのNガスを処理室611内に導入して処理室611内のパージを例えば6秒間行う。この際の第1のNガス供給源733および第2のNガス供給源735からのNガス流量は,例えばそれぞれ1L/mhである。一方,処理室611内のパージとともに,NHガスの流量を好ましくは0.01〜0.08L/minとしてプリフローを行う。
その後,Nガスの流量を例えば0.17L/minに減じ,ガス流量が安定した時点で,TiN膜の成膜を開始する。まず,TiClガス,NHガスを,第1のNガス供給源733および第2のNガス供給源735からのNガスにキャリアさせて処理室611内に供給する。この際に,SiウエハWはヒータ615により加熱されているから,熱CVDによりTiN膜が成膜される(第1ステップ)。この第1ステップは,例えば16秒間実施される。
その後,TiClガスおよびNHガスを停止し,第1のNガス供給源733および第2のNガス供給源735からのNガスの流量を,例えばそれぞれ1L/minに増加して,パージガスとして処理室611内に導入し,処理室611内のパージを行う。その後,NHガスを第2のNガス供給源735からのNガスにキャリアさせて処理室611内に導入し,NガスおよびNHガスによるTiN膜のアニールおよび窒化処理である第2ステップを行う。この第2ステップは,例えば5秒間実施される。
以上のTiClガスのプリフローから第2ステップまでを1サイクルとして複数サイクル,好ましくは3サイクル以上,例えば12〜24回程度繰り返す。このときのガスの切換は,バルブを切換えることにより行われる。このようにして,所定の厚さのTiN膜が成膜される。TiN膜を成膜する際のSiウエハWの加熱温度は,300〜500℃が好ましく,例えば450℃程度である。
上記第1ステップおよび第2ステップを交互に繰り返す交互的なガスフローによりTiN膜を成膜することにより,第1ステップで成膜されたTiN膜が第2ステップのアニールにより効率的に脱Clされ,膜中の残留塩素を著しく低くすることができ,低温成膜であっても残留塩素が少なく比抵抗の小さい良質のTiN膜を成膜することができる。
これにより,TiN膜のクラックの発生を抑制することができ,Ti膜との密着性が向上し,その結果,TiN膜の膜剥がれを有効に防止することができる。また,TiN膜の膜厚を3〜50nm,好ましくは5〜20nmとすることで,コンタクト抵抗が低くかつバリア性にも優れたTiN膜を得ることができる。
(ウエハ搬送処理の具体例)
ここで,図13に示すように構成された基板処理装置100のウエハ搬送処理について説明する。図13では,第2共通搬送室120内ではSiウエハWは処理室104E,104Fの順に処理されてパス部122に収容される。そして,第1共通搬送室102内では,SiウエハWはパス部122から処理室104A,104C,104Bの順に搬送されて処理される。このため,SiウエハWの搬送経路は図13に示す実線矢印のようになる。
このようなウエハ搬送処理は,制御部200のEC(装置制御部)300に設けられる後述のプログラムデータ記憶手段360に記憶された搬送処理プログラム362に基づいて実行される。すなわち,EC300のCPU310は処理データ記憶手段370に記憶される搬送処理情報(例えば搬送経路情報)372から必要な情報を読み出して搬送処理プログラム362を実行することによって,SiウエハWの搬送処理を実行する。
ここでは一例として中央の導入ポート112Bに設置したカセット(キャリアも含む)から例えばコンタクトホールが形成された,処理前のSiウエハWが取り出されるものとし,また2つのロードロック室108A,108Bのうちのいずれか一方のロードロック室,例えばロードロック室108Aを,処理前のSiウエハWの搬入用に用い,他方のロードロック室108Bを処理済のSiウエハWの搬出用に用いる。今,各処理室104A〜104C,104E,104F内にはそれぞれウエハWが収容されてそれぞれの処理が終了しているか,又はほぼ終了しかけているものとする。
先ず,搬入側搬送室110内の搬送処理について説明する。ロードロック室108B内には,処理室104Dでの処理が終了した処理済のSiウエハWが収容されているものとすると,この処理済のSiウエハWは,搬入側搬送機構116により搬送経路X11に示すように中央の導入ポート112Bへ搬送して収容される。
また,中央の導入ポート112Bに収容されている処理前のSiウエハWは,搬入側搬送機構116により搬送経路X12に示すようにオリエンタ114へ搬送され,ここでSiウエハWの位置合わせをした後に,再度搬入側搬送機構116により搬送経路X13に示すように位置合わせ後のSiウエハWを他方のロードロック室108A内へ収容し,待機させておく。以上の操作が,SiウエハWの処理が進む毎に繰り返し行われる。
次に,第2共通搬送室120内のウエハWの搬送処理について説明する。先ず第2搬送機構124によりパス部122に収容されている処理室104Bにて処理済のSiウエハWを取りに行き,搬送経路Z11に示すようにこれを空き状態のロードロック室108B内に置く。
次いで,第2搬送機構124により処理室104Fにて処理済のウエハWを取りに行き,搬送経路Z12に示すようにこれを空き状態のパス部122内に置く。続いて,第2搬送機構124により処理室104Eにて処理済のウエハWを取りに行き,搬送経路Z13に示すようにこれを空き状態の処理室104F内へ搬入して置き,処理室104F内での処理を開始する。
次いで,ロードロック室108A内で待機していた処理前のSiウエハWを第2搬送機構124によって取りに行き,搬送経路Z14に示すようにこれを上記空き状態の処理室104E内へ搬入して置き,この処理室104E内での処理を開始する。
次に,第1共通搬送室102内のSiウエハWの搬送処理について説明する。先ず第1搬送機構118により処理室104Bに収容されている処理済のSiウエハWを取りに行き,搬送経路Y11に示すようにこれを空き状態のパス部122に置く。
次いで,第1搬送機構118により処理室104C内に収容されている処理済のSiウエハWを取りに行き,搬送経路Y12に示すようにこれを空き状態の処理室104B内へ搬入して置き,処理室104B内での処理を開始する。続いて,第1搬送機構118により処理室104A内に収容されている処理済のSiウエハWを取りに行き,搬送経路Y13に示すようにこれを空き状態の処理室104C内へ搬入して置き,処理室104C内での処理を開始する。
次に,第2共通搬送室120からパス部122内に搬送されたSiウエハWを第1搬送機構118によって取りに行き,搬送経路Y14に示すようにこれを上記空き状態の処理室104A内へ搬入して置き,この処理室104A内での処理を開始する。
なお,SiウエハWの搬出入の際には,各ゲートバルブ106A〜106C,106E,106F,107A,107B,126のうち,SiウエハWの搬出入に必要なゲートバルブを開閉操作する。そして,各処理室104E,104F,104A,104C,104Bにて処理が行われ,SiウエハWの処理が完了する毎に上記した操作が繰り返し行われることになる。こうして,コンタクトホールが形成された処理前のSiウエハWに対してCOR処理,PHT処理,Ti膜成膜処理,Tiシリサイド形成処理,TiN膜成膜処理が連続して施される。
これにより,SiウエハWのSi表面上には,下地(Si)との界面が非常にフラットで均一なTiシリサイドを形成することができる。また,膜の密着性,強度が向上するのみならず,SiウエハWの下地(Si)にプラズマ起因のチャージアップダメージを負わせることを防止することができるので,ダメージのない配線加工を行うことができ,良好なコンタクト抵抗を有する膜を成膜することができる。
なお,上記各処理室104A〜104Fの構成は図13に示すものに限られるものではない。例えば各処理室104A〜104Fのうちのどの処理室をCOR処理室,PHT処理室,Ti膜成膜処理室,Tiシリサイド形成処理室,TiN膜成膜処理室として構成してもよい。従って,Siウエハの搬送順序も,各処理室104A〜104FのうちのCOR処理室,PHT処理室,Ti膜成膜処理室,Tiシリサイド形成処理室,TiN膜成膜処理室の順に搬送すれば,必ずしも各処理室104A〜104Fの順でなくてもよい。
また,第1実施形態ではTiシリサイド形成処理室を1つ設けた場合について説明したが,これに限定されるものではなく,Tiシリサイド形成処理室をプロセス温度に応じて複数設けるようにしてもよい。例えばプロセス温度を590℃〜610℃の温度範囲で設定して熱処理を行って,準安定なシリサイド相であるC49相のTiシリサイド膜を形成するためのC49相Tiシリサイド形成処理室(準安定シリサイド相形成処理室)と,例えばプロセス温度を640℃〜650℃の温度範囲として熱処理を行って,安定なシリサイド相であるC54相のTiシリサイド膜を形成するためのC54相Tiシリサイド形成処理室(安定シリサイド相形成処理室)の2つにより構成してもよい。
この場合,例えば図18に示すように,基板処理装置100の処理室104CをC49相Tiシリサイド形成処理室で構成し,処理室104DをC54相Tiシリサイド形成処理室で構成するようにしてもよい。図18に示す構成の基板処理装置100において,例えば上述した2段階アニール処理を行う場合には,図18に示すような搬送経路によって搬送処理を行う。図18に示す搬入側搬送室110における搬送経路X21〜X23,第2共通搬送室120における搬送経路Z21〜Z24は,図13に示す搬入側搬送室110における搬送経路X11〜X23,第2共通搬送室120における搬送経路Z11〜Z14と同様であるため,第1共通搬送室102内のSiウエハWの搬送処理について説明する。
先ず第1搬送機構118により処理室104Bに収容されている処理済のSiウエハWを取りに行き,搬送経路Y21に示すようにこれを空き状態のパス部122に置く。
次いで,第1搬送機構118により処理室104D内に収容されている処理済のSiウエハWを取りに行き,搬送経路Y22に示すようにこれを空き状態の処理室104B内へ搬入して置き,処理室104B内での処理を開始する。
次いで,第1搬送機構118により処理室104C内に収容されている処理済のSiウエハWを取りに行き,搬送経路Y23に示すようにこれを空き状態の処理室104D内へ搬入して置き,処理室104D内での処理を開始する。続いて,第1搬送機構118により処理室104A内に収容されている処理済のSiウエハWを取りに行き,搬送経路Y24に示すようにこれを空き状態の処理室104C内へ搬入して置き,処理室104C内での処理を開始する。
次に,第2共通搬送室120からパス部122内に搬送されたSiウエハWを第1搬送機構118によって取りに行き,搬送経路Y25に示すようにこれを上記空き状態の処理室104A内へ搬入して置き,この処理室104A内での処理を開始する。
なお,SiウエハWの搬出入の際には,各ゲートバルブ106A〜106F,107A,107B,126のうち,SiウエハWの搬出入に必要なゲートバルブを開閉操作する。そして,各処理室104E,104F,104A,104C,104D,104Bにて処理が行われ,SiウエハWの処理が完了する毎に上記した操作が繰り返し行われることになる。こうして,コンタクトホールが形成された処理前のSiウエハWに対してCOR処理,PHT処理,Ti膜成膜処理,C49相Tiシリサイド形成処理,C54相Tiシリサイド形成処理,TiN膜成膜処理が連続して施される。これにより,SiウエハWのSi表面上には,下地(Si)との界面が非常にフラットで均一なC54相Tiシリサイドを形成することができる。
(制御部の構成例)
基板処理装置100の制御部200の構成例を図面を参照しながら説明する。図19は,制御部(システムコントローラ)200の構成を示すブロック図である。図19に示すように,制御部200は,装置制御部(EC:Equipment Controller)300と,複数のモジュール制御部(MC:Module
Controller)230A,230B,230C…と,EC300と各MC230A,230B,230C…とをそれぞれ接続するスイッチングハブ(HUB)220とを備える。
制御部200は,EC300から例えばLAN(Local Area Network)202を介して基板処理装置100が設置される工場全体の製造工程を管理するMES(Manufacturing Execution System)204に接続されている。MES204は例えばコンピュータにより構成される。MES204は,制御部200と連携して工場における工程に関するリアルタイム情報を基幹業務システム(図示しない)にフィードバックするとともに,工場全体の負担等を考慮して工程に関する判断を行う。
EC300は,MC230A,230B,230C…を統括して基板処理装置100全体の動作を制御する主制御部(マスタ制御部)を構成する。スイッチングハブ220は,EC300からの制御信号に応じてEC300の接続先としてのMC230A,230B,230C…を切換える。
各MC230A,230B,230C…はそれぞれ,基板処理装置100の第1共通搬送室102,処理室104A〜104D,ロードロック室108A,108B,搬送室110,オリエンタ114等の各モジュールの動作を制御する副制御部(スレーブ制御部)を構成する。各MC230A,230B,230C…はそれぞれ,DIST(Distribution)ボード234A,234B,234C…によって例えばGHOSTネットワーク206を介して各I/O(入出力)モジュール236A,236B,236C…に接続される。GHOSTネットワーク206は,EC300が有するMCボードに搭載されたGHOST(General High-Speed Optimum Scalable Transceiver)と称されるLSIによって実現されるネットワークである。GHOSTネットワーク206には最大で31個のI/Oモジュールを接続することができる。なお,GHOSTネットワーク206ではMCがマスタに相当し,I/Oモジュールがスレーブに相当する。
各I/Oモジュール236A,236B,236C…はそれぞれ,処理室104A〜104Dなどの各モジュールの各構成要素(以下,「エンドデバイス」と称する。)に接続された複数のI/O部238A,238B,238C…からなり,各エンドデバイスへの制御信号及び各エンドデバイスからの出力信号の伝達を行う。例えば処理室104のエンドデバイスとしては,処理室104内に導入されるガスの流量を制御するマスフローコントローラ,処理室104からの排気を制御するAPCバルブなどが挙げられる。
各GHOSTネットワーク206には,I/O部238A,238B,238C…におけるデジタル信号,アナログ信号,シリアル信号の入出力を制御するI/Oボード(図示しない)も接続される。
ここで,図19に示すEC300の構成例を図面を参照しながら説明する。図20はEC300の構成例を示すブロック図である。図20に示すように,EC300はEC本体を構成するCPU(中央処理装置)310,CPU310が行う各種データ処理のために使用されるメモリエリア等を設けたRAM(ランダム・アクセス・メモリ)320,操作画面や選択画面などを表示する液晶ディスプレイなどで構成される表示手段330,オペレータによるプロセスレシピの入力や編集など種々のデータの入力及び所定の記憶媒体へのプロセスレシピやプロセス・ログの出力など種々のデータの出力などを行うことができる入出力手段340,基板処理装置100に漏電等の異常が発生した際に報知する警報器(例えばブザー)などの報知手段350を備える。
また,EC300は,基板処理装置100の種々の処理を実行するための処理プログラムを記憶するプログラムデータ記憶手段360,処理プログラムを実行するために必要な情報(データ)が記憶される処理データ記憶手段370を備える。プログラムデータ記憶手段360,処理データ記憶手段370は例えばハードディスク(HDD)などの記憶領域に構築される。CPU310は必要に応じてプログラムデータ記憶手段360,処理データ記憶手段370から必要なプログラム,データ等を読み出して,各種の処理プログラムを実行する。
上記CPU310と,RAM320,表示手段330,入出力手段340,報知手段350,プログラムデータ記憶手段360,処理データ記憶手段370等とは,制御バス,データバス等のバスラインにより接続されている。このバスラインには,上記スイッチングハブ220なども接続されている。
ここで,上述したような構成の制御部200による基板処理装置100の制御例について説明する。各処理室104A〜104Dにおいて,例えばSiウエハWに上述したようなCOR処理,PHT処理,Ti膜成膜処理,Tiシリサイド形成処理,TiN膜成膜処理などのプロセス処理を施す場合には,EC300のCPU310はプログラムデータ記憶手段360のプロセス処理プログラム364から実行する処理プログラムを読出し,処理データ記憶手段370のプロセス処理情報374から実行する処理のプロセスレシピの処理情報に基づいて各処理を実行する。
すなわち,CPU310は,各処理プログラムに応じてスイッチングハブ220及び処理室104A〜104Dを制御するそれぞれのMC230,GHOSTネットワーク206及びI/Oモジュール236におけるI/O部238を介して,所望のエンドデバイスに制御信号を送信することによって各処理を実行する。
このような図19に示す制御部(システムコントローラ)200では,複数のエンドデバイスがEC300に直接接続されることなく,その複数のエンドデバイスに接続されたI/O部がモジュール化されてI/Oモジュールを構成する。このI/OモジュールはMC及びスイッチングハブ220を介してEC300に接続されるため,通信系統を簡素化することができる。
また,EC300のCPU310が送信する制御信号には,所望のエンドデバイスに接続されたI/O部のアドレス,及びそのI/O部を含むI/Oモジュールのアドレスが含まれているため,スイッチングハブ220は制御信号におけるI/Oモジュールのアドレスを参照し,MCのGHOSTが制御信号におけるI/O部のアドレスを参照することによって,スイッチングハブ220やMCがCPU310に制御信号の送信先の問い合わせを行う必要を無くすことができ,これにより,制御信号の円滑な伝達を実現することができる。
このように,第1実施形態にかかる基板処理装置100では,Siウエハに付着した自然酸化膜などの異物をプラズマを用いない異物除去処理(例えばCOR処理及びPHT処理)を実行することによって除去した後に,Siウエハを大気に露出することなく連続してTi膜を形成し,その後,連続してTiシリサイドを形成することができるため,下地との界面が非常にフラットで均一なTiシリサイド膜を形成することができる。
このように,第1実施形態にかかる方法によれば,SiウエハのSi表面上に下地(Si)との界面が極めてフラットで均一で膜厚が薄いTiシリサイド膜を形成できるため,より浅い拡散層のコンタクトの形成に適用することができる。すなわち,浅い拡散層のコンタクトの形成に適用しても,その拡散層の底をTiシリサイド膜の一部が突き抜けて接合リーク電流が増えたり,接合が破壊されたりするなどの問題が生じることはない。しかも,より膜厚の薄いTiシリサイド膜を形成することができるので,Siウエハの拡散層は表面から浅くて不純物濃度が濃い位置にコンタクトを形成することができる。このため,より低抵抗なコンタクトを形成することができる。
なお,膜の密着性,強度を向上させることができるので,剥がれ難い膜を形成することができる。また,プラズマを用いないで自然酸化膜を除去できるので,ダメージのない配線加工を行うことができ,良好なコンタクト抵抗を有する膜を成膜することができる。
(第1実施形態にかかる基板処理装置による効果を確認した実験)
以上説明した第1実施形態にかかる基板処理装置100によるウエハ処理(基板処理方法)の効果を確認した実験結果について図面を参照しながら説明する。ここでは,基板処理装置100により,サンプルのSiウエハ表面にCOR処理及びPHT処理による異物除去処理を実行した。その後,Siウエハを大気に露出することなく,連続して図8に示すALD−Ti膜成膜処理をプロセス温度565℃で実行してTi膜を成膜した。すなわち,TiClガスを短時間供給して吸着反応させた後に,Arガスの供給とHガスの供給とプラズマ生成とを行って還元する工程を複数回繰返することによってTi膜を成膜した。
このときのサンプルの断面の走査型電子顕微鏡(SEM)写真を図21に示す。図21に示すように,第1実施形態にかかるウエハ処理によれば,Siウエハにおいて露出するSi表面に,下地(Si)との界面が非常にフラットで均一で膜厚が薄いTi膜を形成することができた。なお,Ti膜の下側にはTiSi膜が形成されているが,これは低温でも生じる例えばTiSi,TiSiなどであり,より安定なシリサイド相であるTiSiが形成されているわけではない。なお,Ti膜の膜厚は19.0nmであり,TiSi膜の膜厚は16.7nmである。従って,Ti膜とTiSi膜を合わせた膜厚は,35.7nmである。
その後,さらに連続してTiシリサイド形成処理をプロセス温度600℃で実行してTi膜を珪化(シリサイド化)してC49相のTiシリサイド膜(TiSi膜)を形成した。このときのサンプルの断面のSEM写真を図22に示す。図22に示すように,第1実施形態にかかるウエハ処理によれば,下地(Si)との界面が非常にフラットで均一で膜厚が薄いC49相のTiシリサイド膜を形成することができた。しかも,Ti膜が完全に珪化(シリサイド化)したTiシリサイド膜(TiSi膜)を形成することができた。なお,図22に示すTiシリサイド膜の膜厚は52.6nmである。
なお,さらにTiシリサイド形成処理をプロセス温度650℃で実行してTiシリサイド相を相転移させてC54相のTiシリサイド膜(TiSi膜)を形成した。こうして,得られたTi膜,C49相のTiシリサイド膜,C54相のTiシリサイド膜についてのX線回折プロファイルを図23に示す。図23に示すように,第1実施形態にかかるウエハ処理によって形成したTi膜,C49相のTiシリサイド膜,C54相のTiシリサイド膜の結晶構造は,それぞれTi,C49相,C54相のピーク強度が強いことが確認された。
これに対して,従来のウエハ処理によってTiシリサイド膜を形成した場合の実験結果を比較例として説明する。ここでは,基板処理装置外でサンプルのSiウエハを希フッ酸(DHF)等を利用したウエット洗浄によって自然酸化膜を除去した。そして,洗浄されたサンプルのSiウエハを基板処理装置内に取込んで,TiClガスの供給とHガスの供給とArガスの供給と,プラズマ発生とを同時期に行うCVD−Ti膜処理をプロセス温度650℃で実行することによって,Ti膜を成膜すると同時にTiシリサイド膜を形成した。このときのサンプルの断面のSEM写真を図24に示す。
図24に示すように,従来のウエハ処理では,下地(Si)との界面のラフネスが大きいC49相のTiシリサイド膜が形成される。これは,サンプルのSiウエハを基板処理装置内に取込む際に,Siウエハに自然酸化膜などの異物が再度付着し,さらにその状態でTi膜の成膜と珪化を一度に行うため,SiウエハのSi表面上の異物173によってTi膜の均一な珪化が阻害されるとともに,Ti膜の珪化が急激に進んでしまったからであると推察される。
このような図24に示す従来の場合に比して,第1実施形態にかかるウエハ処理(基板処理方法)により形成されたTiシリサイド膜とその下地(Si)との界面は,図22に示すように非常にフラットで均一になっており,Tiシリサイド膜とその下地(Si)との界面の状態が大きく改善されたことがわかる。
次に,別のSiウエハのサンプルを用いて,第1実施形態にかかるALD−Ti膜成膜処理によって形成したTiシリサイド膜と,従来のCVD−Ti膜成膜処理によって形成したTiシリサイド膜とを比較する。第1実施形態にかかるALD−Ti膜成膜処理は,基板処理装置100により,図8に示すようにTiClガスを短時間供給して吸着反応させた後に,Arガスの供給とHガスの供給とプラズマ生成とを行って還元する工程を複数回繰返することによって,プロセス温度565℃でTi膜を成膜した後,連続してプロセス温度600℃でTiシリサイド形成処理を行った。このときのTiシリサイド膜の表面のSEM写真を図25に示す。第1実施形態にかかるウエハ処理によれば,図25に示すように表面が非常にフラットで均一なTi膜を形成することができた。
これに対して,従来のCVD−Ti膜成膜処理は,TiClガスの供給とHガスの供給とArガスの供給と,プラズマ発生とを同時期に行うCVD−Ti膜処理をプロセス温度650℃で実行することによって,Ti膜を成膜すると同時にTiシリサイド膜を形成した。このときのTiシリサイド膜の表面のSEM写真を図26に示す。図26に示すように,従来のウエハ処理によれば,下地(Si)との界面のラフネスが大きいC49相のTiシリサイド膜が形成される。
このような図26に示す従来の場合に比して,第1実施形態にかかるALD−Ti膜成膜処理により形成されたTiシリサイド膜の表面は,図25に示すように非常にフラットで均一になっており,Tiシリサイド膜の表面の状態も大きく改善されたことがわかる。
ここで,上述した第1実施形態にかかるALD−Ti膜成膜処理により形成されたTiシリサイド膜の比抵抗と,従来のCVD−Ti膜成膜処理により形成されたTiシリサイド膜の比抵抗を測定した結果を図27に示す。図27に示すように,第1実施形態にかかるALD−Ti膜成膜処理により形成されたTiシリサイド膜の比抵抗は,従来のCVD−Ti膜成膜処理により形成されたTiシリサイド膜の比抵抗に比して,略1/2以上低くなっていることがわかる。これにより,第1実施形態によれば,従来に比して,Tiシリサイド膜の界面や表面の状態が大きく改善し,これに伴ってTiシリサイド膜の抵抗をより一層低くすることができる。
(第2実施形態にかかる基板処理装置の構成例)
次に,本発明の第2実施形態にかかる基板処理装置の構成例を図面を参照しながら説明する。図28は第2実施形態にかかる基板処理装置の1例を示す概略構成図である。図28に示すように,この基板処理装置101は,略多角形状(例えば六角形状)に形成された1つ共通搬送室102と,真空引き可能に構成された複数(例えば4つ)の処理室104A〜104Dとを備える真空処理装置を有する。図28に示す基板処理装置101における真空処理装置の構成は,図1に示す基板処理装置100における第1真空処理装置の構成とほぼ同様である。基板処理装置101は,1つの真空処理装置を2つのロードロック室108A,108Bを介して搬入側搬送室110に接続させた例である。このような構成の基板処理装置101においても本発明を適用することができる。
(処理室の構成例)
次に,図28に示す基板処理装置101における処理室の構成例を説明する。第2実施形態にかかる基板処理装置101においても,SiウエハのSi表面上の自然酸化膜などの異物をプラズマを用いない異物除去処理と,この異物除去処理が施されたSi表面上にTi膜を形成するTi膜形成処理と,Ti膜と下地(Si)との間で珪化反応を起こさせることによってTiシリサイドを形成するTiシリサイド形成処理を連続して実行するように構成することができる。
処理室104A〜104Dのうち少なくとも2つの処理室の一方を異物除去処理室として構成し,他方の2つの処理室をそれぞれTi成膜処理室,Tiシリサイド形成処理室として構成する。また,異物除去処理は上述したように複数段階の処理,例えば生成物生成処理(COR処理)と生成物除去処理(例えばPHT処理)を連続して実行するようにしてもよい。この場合には処理室104A〜104Dのうちの2つの処理室をそれぞれ生成物生成処理室,生成物除去処理室として構成する。
ここで,基板処理装置101における処理室の構成例を図29に示す。図29に示す構成例は,共通搬送室102に接続される処理室104A,104B,104C,104DをそれぞれCOR処理室,PHT処理室,Ti膜成膜処理室,Tiシリサイド形成処理室として構成したものである。
(ウエハの搬送処理)
このような図29に示す構成の基板処理装置101におけるウエハWの搬送処理について説明する。ウエハWに対する各処理室104A〜104Dにおける処理の順序が上記の順序で行われるので,ウエハWの搬送経路は図29に示す実線矢印のようになる。
ここでは,一例として中央の導入ポート112Bに設置したカセット(キャリアも含む)から例えばコンタクトホール又はビアホールが形成された処理前ウエハWが取り出されるものとし,また2つのロードロック室108A,108Bのうちのいずれか一方のロードロック室,例えばロードロック室108Aを処理前ウエハWの搬入用に用い,他方のロードロック室108Bを処理済ウエハWの搬出用に用いる。今,各処理室104A〜104D内にはそれぞれウエハWが収容されてそれぞれの処理が終了しているか,又はほぼ終了しかけているものとする。
先ず,図29に示す搬入側搬送室110内のウエハWの搬送処理については,図13に示す場合と同様であるため,その詳細な説明は省略する。この場合,図29に示す搬送経路X31〜X33はそれぞれ図13に示す搬送経路X11〜X13に相当する。
次に,共通搬送室102内でのウエハの搬送処理について説明する。先ず,搬送機構118により処理室104Dに収容されている処理済のウエハWを取りに行き,搬送経路Y31に示すようにこれを空き状態のロードロック室108B内に置く。次いで,搬送機構118により処理室104C内に収容されている処理済のウエハWを取りに行き,搬送経路Y32に示すようにこれを空き状態の処理室104D内へ搬入して置き,処理室104D内での処理を開始する。
続いて,搬送機構118により処理室104Bに収容されている処理済のウエハWを取りに行き,搬送経路Y33に示すようにこれを空き状態の処理室104C内へ搬入して置き,処理室104C内での処理を開始する。次いで,搬送機構118により処理室104A内に収容されている処理済のウエハWを取りに行き,搬送経路Y34に示すようにこれを空き状態の処理室104B内へ搬入して置き,処理室104B内での処理を開始する。
続いて,ロードロック室108A内で待機していた処理前のウエハWを搬送機構118によって取りに行き,搬送経路Y35に示すようにこれを上記空き状態の処理室104A内へ搬入して置き,この処理室104A内での処理を開始する。なお,ウエハWの搬出入の際には,各ゲートバルブ106A〜106D,107A,107Bのうち,ウエハWの搬出入に必要なゲートバルブを開閉操作する。そして,各処理室104A〜104DにてウエハWの処理が完了する毎に上記の操作が繰り返し行われることになる。
これにより,SiウエハWのSi表面上には,下地(Si)との界面が非常にフラットで均一なTiシリサイドを形成することができる。また,膜の密着性,強度が向上するのみならず,SiウエハWの下地(Si)にプラズマ起因のチャージアップダメージを負わせることを防止することができるので,ダメージのない配線加工を行うことができ,良好なコンタクト抵抗を有する膜を成膜することができる。
なお,上記各処理室104A〜104Dの構成は図29に示すものに限られるものではない。例えば各処理室104A〜104Dのうちのどの処理室をCOR処理室,PHT処理室,Ti膜成膜処理室,Tiシリサイド形成処理室として構成してもよい。従って,Siウエハの搬送順序も,各処理室104A〜104DのうちのCOR処理室,PHT処理室,Ti膜成膜処理室,Tiシリサイド形成処理室の順に搬送すれば,必ずしも各処理室104A〜104Dの順でなくてもよい。
また,共通搬送室102に処理室104A〜104Dの他に,別の処理室を追加して接続し,その処理室をTiN膜成膜処理室として構成するようにしてもよい。これによれば,Tiシリサイド形成処理が終了したSiウエハをTiN膜成膜処理室に搬送して,TiN膜成膜処理についても連続して実行することができる。
上記第1又は第2実施形態により詳述した本発明については,複数の機器から構成されるシステムに適用しても,1つの機器からなる装置に適用してもよい。上述した実施形態の機能を実現するソフトウェアのプログラムを記憶した記憶媒体等の媒体をシステム或いは装置に供給し,そのシステム或いは装置のコンピュータ(またはCPUやMPU)が記憶媒体等の媒体に格納されたプログラムを読み出して実行することによっても,本発明が達成されることは言うまでもない。
この場合,記憶媒体等の媒体から読み出されたプログラム自体が上述した実施形態の機能を実現することになり,そのプログラムを記憶した記憶媒体等の媒体は本発明を構成することになる。プログラムを供給するための記憶媒体等の媒体としては,例えば,フロッピー(登録商標)ディスク,ハードディスク,光ディスク,光磁気ディスク,CD−ROM,CD−R,CD−RW,DVD−ROM,DVD−RAM,DVD−RW,DVD+RW,磁気テープ,不揮発性のメモリカード,ROM,或いはネットワークを介したダウンロードなどを用いることができる。
なお,コンピュータが読み出したプログラムを実行することにより,上述した実施形態の機能が実現されるだけでなく,そのプログラムの指示に基づき,コンピュータ上で稼動しているOSなどが実際の処理の一部または全部を行い,その処理によって上述した実施形態の機能が実現される場合も,本発明に含まれる。
さらに,記憶媒体等の媒体から読み出されたプログラムが,コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後,そのプログラムの指示に基づき,その機能拡張ボードや機能拡張ユニットに備わるCPUなどが実際の処理の一部または全部を行い,その処理によって上述した実施形態の機能が実現される場合も,本発明に含まれる。
以上,添付図面を参照しながら本発明の好適な実施形態について説明したが,本発明は係る例に限定されないことは言うまでもない。当業者であれば,特許請求の範囲に記載された範疇内において,各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば,上記実施形態においては,Si含有表面としてSiウエハのSi表面上に合金膜であるTiSi膜を形成する場合について説明したが,これに限られるものではなく,Si含有表面としてSiウエハ上に形成されたポリシリコン(poly−Si)上に合金膜を形成するようにしてもよく,また金属シリサイド膜上に合金膜を形成するようにしてもよい。例えばCoSiやNiSiなどの金属シリサイド膜からなる裏打ち層で拡散層をカバーする場合には,その裏打ち層(金属シリサイド膜)を下地としてその上に合金膜(例えばTi−Co膜,Ti−Ni膜など)を形成するようにしてもよい。
また,上記実施形態においては,金属含有原料ガスとしてTiClガスを用いた場合を例に挙げて説明したが,これに限定されるものではなく,Ti含有原料ガスならばどのようなものでもよい。例えば有機チタンとしてTDMAT(ジメチルアミノチタニウム),TDEAT(ジエチルアミノチタン)等を用いることもできる。
さらにまた,上記実施形態においては,金属含有原料ガスとしてTi含有原料ガスを用いてチタンシリサイド膜を形成する場合を例にとって説明したが,これに限定されず,例えば,Ni,Co,Pt,Mo,Ta,Hf,Zr等の金属含有原料ガスを用いてこれら金属のシリサイド膜を形成する場合にも同様な効果を得ることができる。
本発明は,例えばSiウエハの表面や金属シリサイド層等のSi含有表面上に金属シリサイド膜を形成する基板処理を行う基板処理装置,基板処理方法,プログラム,プログラムを記録した記録媒体に適用可能である。
本発明の第1実施形態にかかる基板処理装置の構成例を示す断面図である。 同実施形態におけるSiウエハの膜構造の具体例を示す模式図である。 同実施形態にかかるウエハ処理を説明するための工程図である。 図3に示す各工程におけるコンタクトホールの底部(A部)の膜構造を拡大した模式図である。 図4の比較例についてのコンタクトホールの底部(A部)の膜構造を拡大した模式図である。 SiウエハのSi表面上にTi膜を成膜する際の成膜レートとウエハの設定温度との関係をグラフで示した図である。 Ti膜成膜処理の具体例としてのCVD−Ti膜成膜処理におけるガス供給態様の1例を示す図である。 Ti膜成膜処理の具体例としてのALD−Ti膜成膜処理におけるガス供給態様の1例を示す図である。 Ti膜成膜処理の具体例としてのALD−Ti膜成膜処理におけるガス供給態様の他の例を示す図である。 Ti膜成膜処理の具体例としてのALD−Ti膜成膜処理におけるガス供給態様のさらに他の例を示す図である。 Ti膜成膜処理の具体例としてのSFD−Ti膜成膜処理におけるガス供給態様の1例を示す図である。 SiウエハのSi表面上のTi膜を熱処理したときのウエハの設定温度と,Tiシリサイドの比抵抗及びこの比抵抗のウエハ面内均一性の関係をグラフに示した図である。 図1に示す基板処理装置における処理室の構成例を示す図である。 同実施形態にかかるCOR処理室の構成例を示す断面図である。 同実施形態にかかるPHT処理室の構成例を示す断面図である。 同実施形態にかかるTi膜成膜処理室の構成例を示す断面図である。 同実施形態にかかるTiN膜成膜処理室の構成例を示す断面図である。 図1に示す基板処理装置における処理室の他の構成例を示す図である。 図1に示す制御部(システムコントローラ)の構成例を示すブロック図である。 同実施形態におけるEC(装置制御部)の構成例を示すブロック図である。 本実施形態にかかるウエハ処理によって形成されたTi膜の断面の走査型電子顕微鏡(SEM)写真を示す図である。 本実施形態にかかるウエハ処理によって形成されたC49相Tiシリサイド膜(TiSi膜)の断面の走査型電子顕微鏡(SEM)写真を示す図である。 本実施形態にかかるウエハ処理によって形成されたTi膜,C49相Tiシリサイド膜(TiSi膜),C54相Tiシリサイド膜(TiSi膜)のX線回折プロファイルを示す図である。 従来のウエハ処理によって形成されたC49相Tiシリサイド膜(TiSi膜)の断面の走査型電子顕微鏡(SEM)写真を示す図である。 本実施形態にかかるウエハ処理によって形成されたC49相Tiシリサイド膜(TiSi膜)の表面の走査型電子顕微鏡(SEM)写真を示す図である。 従来のウエハ処理によって形成されたC49相Tiシリサイド膜(TiSi膜)の表面の走査型電子顕微鏡(SEM)写真を示す図である。 本実施形態にかかるALD−Ti膜成膜処理により形成されたTiシリサイド膜の比抵抗と,従来のCVD−Ti膜成膜処理により形成されたTiシリサイド膜の比抵抗との測定結果を示す図である。 本発明の第2実施形態にかかる基板処理装置の構成例を示す断面図である。 図28に示す基板処理装置における処理室の構成例を示す図である。 半導体デバイスの配線構造を示す模式図である。
符号の説明
100,101 基板処理装置
102 第1共通搬送室
104(104A〜104F) 処理室
105(105A〜105F) 載置台
106A〜106F ゲートバルブ
107A,107B ゲートバルブ
108(108A,108B) ロードロック室
109(109A,109B) 搬送口
110 搬入側搬送室
112(112A〜112C) 導入ポート
112B 導入ポート
114 オリエンタ
116 搬入側搬送機構
116A,116B ピック
118 第1搬送機構
118A,118B ピック
120 第2共通搬送室
122 パス部
124 第2搬送機構
124A,124B ピック
126 ゲートバルブ
160 Siウエハ(シリコンウエハ)
161 界面
162 ベア基板
163 Si表面
164 層間絶縁膜
165 コンタクトホール
166 Tiシリサイド膜(チタンシリサイド膜)
172 ベア基板
173 異物
177 Tiシリサイド膜
200 制御部(システムコントローラ)
300 EC(装置制御部)
310 CPU
320 RAM
330 表示手段
340 入出力手段
350 報知手段
360 プログラムデータ記憶手段
362 搬送処理プログラム
364 プロセス処理プログラム
370 処理データ記憶手段
374 プロセス処理情報
400 励起ガス反応処理室
500 熱処理室
600 プラズマCVD処理室
700 プラズマCVD処理室
W ウエハ(Siウエハ)

Claims (8)

  1. 被処理基板のシリコン含有表面上にTi合金膜を形成する基板処理装置の基板処理方法であって,
    前記シリコン含有表面上の異物をプラズマを用いずに除去する異物除去処理工程と,
    前記被処理基板の温度をTiと前記シリコン含有表面との反応が起こらない温度範囲に設定して,前記シリコン含有表面にTi含有原料ガスを供給してTi膜を成膜するTi膜成膜処理工程と,
    前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面とを反応させ,前記シリコン含有表面上に下地との界面が平坦なTi合金膜を形成する合金化処理工程と,
    を前記被処理基板を大気に露出することなく,前記基板処理装置内で連続して実行し,
    前記異物除去処理工程は,
    前記被処理基板上に反応ガスを供給し,前記シリコン含有表面上の前記異物と前記反応ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理工程と,
    前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理工程とを連続して実行することを特徴とする基板処理方法。
  2. 前記合金膜は,Tiシリサイド膜であり,
    前記合金化処理工程は,前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面との反応を起こさせることによってTiシリサイド膜を形成するシリサイド形成処理工程であることを特徴とする請求項1に記載の基板処理方法。
  3. 前記Ti膜成膜処理工程は,前記Ti膜の成膜処理を,580℃未満の温度範囲で実行し,
    前記シリサイド形成処理工程は,前記Ti膜の熱処理を,580℃以上の温度範囲で実行することを特徴とする請求項2に記載の基板処理方法。
  4. 前記Ti膜成膜処理工程は,前記被処理基板上に前記Ti含有原料ガスを供給して前記シリコン含有表面上に前記Ti膜の吸着反応を生じさせる工程と,還元ガスを供給して前記シリコン含有表面上に吸着した前記Ti膜を還元する工程とを複数回繰返すことにより,前記Ti膜を成膜することを特徴とする請求項3に記載の基板処理方法。
  5. 前記Tiシリサイド膜上にTi含有原料ガスと窒化ガスを供給して,前記Tiシリサイド膜上にTiN膜を成膜するTiN膜成膜工程と,
    を含むことを特徴とする請求項2〜4のいずれかに記載の基板処理方法。
  6. 被処理基板のシリコン含有表面上にTiシリサイド膜を形成する基板処理装置の基板処理方法であって,
    前記シリコン含有表面上の異物をプラズマを用いずに除去する異物除去処理工程と,
    前記被処理基板の温度をTiと前記シリコン含有表面との反応が起こらない温度範囲に設定して,前記シリコン含有表面にTi含有原料ガスを供給してTi膜を成膜するTi膜成膜処理工程と,
    前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面との珪化反応を起させることによって,準安定なシリサイド相のTiシリサイド膜を形成する準安定シリサイド相形成処理工程と,
    前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面との珪化反応を起させることによって,安定なシリサイド相のTiシリサイド膜を形成する安定シリサイド相形成処理工程と,
    を含み,
    前記異物除去処理工程は,前記被処理基板上に反応ガスを供給し,前記シリコン含有表面上の異物と前記反応ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理工程と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理工程とを連続して実行することを特徴とする基板処理方法。
  7. 被処理基板のシリコン含有表面上にTiシリサイド膜を形成する基板処理装置の基板処理方法をコンピュータに実行させるためのプログラムを記憶した記録媒体であって,
    前記基板処理方法は,
    前記シリコン含有表面上の異物をプラズマを用いずに除去する異物除去ステップと,
    前記被処理基板の温度をTiと前記シリコン含有表面との反応が起こらない温度範囲に設定して,前記シリコン含有表面にTi含有原料ガスを供給してTi膜を成膜するTi膜成膜処理ステップと,
    前記被処理基板を熱処理して前記Ti膜と前記シリコン含有表面との珪化反応を起させることによって,Tiシリサイド膜を形成するシリサイド形成処理ステップと,
    を前記基板処理装置内で連続して実行し,
    前記異物除去ステップは,前記被処理基板上に反応ガスを供給し,前記シリコン含有表面上の異物と前記反応ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理工程と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理工程とを連続して実行することを特徴とする,プログラムを記録したコンピュータ読み取り可能な記録媒体。
  8. 被処理基板のシリコン含有表面上にTiシリサイド膜を形成する基板処理装置の基板処理方法をコンピュータに実行させるためのプログラムであって,
    前記基板処理方法は,
    前記シリコン含有表面上の異物をプラズマを用いずに除去する異物除去ステップと,
    前記被処理基板の温度をTiと前記シリコン含有表面との反応が起こらない温度範囲に設定して,前記シリコン含有表面にTi含有原料ガスを供給してTi膜を成膜するTi膜成膜処理ステップと,
    前記被処理基板を熱処理して,前記Ti膜と前記シリコン含有表面との珪化反応を起させることによって,Tiシリサイド膜を形成するシリサイド形成処理ステップと,
    を前記基板処理装置内で連続して実行し,
    前記異物除去ステップは,前記被処理基板上に反応ガスを供給し,前記シリコン含有表面上の異物と前記反応ガスのガス成分とを化学反応させて生成物を生成するための生成物生成処理工程と,前記被処理基板を熱処理して前記シリコン含有表面上の前記生成物を昇華除去するための生成物除去処理工程とを連続して実行することを特徴とする,プログラム。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4703364B2 (ja) * 2005-10-24 2011-06-15 株式会社東芝 半導体装置及びその製造方法
US20100184297A1 (en) * 2007-06-22 2010-07-22 Mikio Takagi Method for protecting semiconductor wafer and process for producing semiconductor device
JP2009010043A (ja) * 2007-06-26 2009-01-15 Tokyo Electron Ltd 基板処理方法,基板処理装置,記録媒体
JP5171192B2 (ja) * 2007-09-28 2013-03-27 東京エレクトロン株式会社 金属膜成膜方法
JP2009123793A (ja) * 2007-11-13 2009-06-04 Shimadzu Corp クラスタ型真空処理装置
CN102105312B (zh) * 2008-07-31 2014-06-11 东京毅力科创株式会社 用于化学处置和热处置的高产量处理系统及操作方法
JP2011066060A (ja) * 2009-09-15 2011-03-31 Tokyo Electron Ltd 金属シリサイド膜の形成方法
JP2011100962A (ja) * 2009-10-09 2011-05-19 Tokyo Electron Ltd 成膜方法及びプラズマ処理装置
KR20110093476A (ko) * 2010-02-12 2011-08-18 삼성엘이디 주식회사 기상 증착 시스템, 발광소자 제조방법 및 발광소자
JP5933375B2 (ja) * 2011-09-14 2016-06-08 株式会社日立国際電気 クリーニング方法、半導体装置の製造方法、基板処理装置及びプログラム
JP6121348B2 (ja) * 2014-02-28 2017-04-26 東京エレクトロン株式会社 めっきの前処理方法、記憶媒体およびめっき処理システム
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
JP5947435B1 (ja) * 2015-08-27 2016-07-06 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、プログラムおよび記録媒体
JP6600588B2 (ja) * 2016-03-17 2019-10-30 東京エレクトロン株式会社 基板搬送機構の洗浄方法及び基板処理システム
JP6439774B2 (ja) * 2016-11-21 2018-12-19 トヨタ自動車株式会社 半導体装置の製造方法
JP2020038929A (ja) * 2018-09-05 2020-03-12 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP7362258B2 (ja) 2019-02-08 2023-10-17 東京エレクトロン株式会社 基板処理方法及び成膜システム
JP7296806B2 (ja) * 2019-07-16 2023-06-23 東京エレクトロン株式会社 RuSi膜の形成方法及び基板処理システム
KR102516340B1 (ko) * 2020-09-08 2023-03-31 주식회사 유진테크 기판 처리 장치 및 기판 처리 장치의 운용 방법
JP7608980B2 (ja) 2021-06-22 2025-01-07 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04296021A (ja) * 1991-03-26 1992-10-20 Mitsubishi Electric Corp 半導体基板の表面処理方法
JP3086719B2 (ja) * 1991-06-27 2000-09-11 株式会社東芝 表面処理方法
JP3487080B2 (ja) * 1996-06-18 2004-01-13 ソニー株式会社 半導体装置およびその製造方法
JP3201318B2 (ja) * 1997-11-05 2001-08-20 日本電気株式会社 半導体装置の製造方法
JP2002016018A (ja) * 2000-06-30 2002-01-18 Sumitomo Heavy Ind Ltd 基板処理装置及び方法
JP4039385B2 (ja) * 2003-04-22 2008-01-30 東京エレクトロン株式会社 ケミカル酸化膜の除去方法
JP4833512B2 (ja) * 2003-06-24 2011-12-07 東京エレクトロン株式会社 被処理体処理装置、被処理体処理方法及び被処理体搬送方法
US20050230350A1 (en) * 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
JP4651955B2 (ja) * 2004-03-03 2011-03-16 東京エレクトロン株式会社 成膜方法

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