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JP4991043B2 - 高電圧モジュール用の基板 - Google Patents

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JP4991043B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、高電圧モジュール用の金属−セラミック基板の改善に関する。
【０００２】
本発明は、高電圧モジュール用の基板であって、第１の主面と当該第１の主面に対向している第２の主面とを有するセラミック層と、第１の主面上の上側金属層と、第２の主面上の下側金属層とが設けられている基板に関する。
【０００３】
【従来の技術】
電力半導体構成素子、例えば、ＩＧＢＴは、金属−セラミック基板上に取り付けられている。典型的な構造は、添付の図２の横断面に示されている。使用されている基板は、通常のように、例えば、Ａｌ2Ｏ3又はＡｌＮであるセラミック層１を有している。このセラミック層の両主面上には、例えば、銅金属化部によって形成されている金属層が設けられている。取付の際に、下側金属層３は、はんだ接合部４を用いて、銅にすることができるベース板５上に取り付けられている。上側の金属層２には、電力半導体構成素子１５、例えば、ＩＧＢＴ又はダイオードが、別のはんだ接合部１２を用いて取り付けられている。電力半導体構成素子の上側の端子コンタクトは、例えば、ボンド線１６を用いて上側の金属層２の別個の部分に接続されている。上側の金属層２には、別のはんだ接合部１２を用いて電気リード部１３が取り付けられており、この電気リード部は、外部コンタクト１４に作動電圧の取り出しのために接続されている。装置構成は、有利には、プラスチックから製造された、射出成型材６で充填されたケーシング７内に設けられている。射出成型材は、周囲環境に対する電気絶縁のために使用される。
【０００４】
添付の図３には、基板の縁部の領域内の、等電位線１１によって示された横断面を用いた等電位面の典型的な経過特性が示されている。金属層２，３の側縁部は、セラミック層１の側縁境界部２３と一致しない。上側金属層２の側縁部は、典型的な構成では、下側金属層３の側縁部よりも広く、側縁境界部２３から離れている。従って、基板は、ソケットと同様に構成されている。等電位線１１は、上側金属層２が設けられたセラミック層２の第１の主面２１から出ている（図３に示されている）。電界強度、等電位面の勾配は、金属層２，３の縁領域内で特に大きく、極端なピーク値となることがある。このように、金属層の縁部で生起する高い電界強度は、作動電圧の限界値を上回った際に突然生じ、経験的に証明される、モジュールの高い部分放電の原因となる。その種の高い部分放電によって、モジュール、殊に、射出成型材６が持続的に損傷されてしまう。従って、モジュールの高電圧強度は制限される。
【０００５】
ＩＧＢＴモジュールの現在の開発状況では、高い作動電圧用に構成されている（例えば、サイリスタが公知である）。アースとモジュールの活性部との間の電圧は、１０ｋＶ以上の値をとり、その結果、モジュールの絶縁強度及び当該モジュールの耐性には、高い条件が課せられている。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、３ｋＶよりも著しく高い作動電圧に対しても適している高電圧モジュール用の基板を提供することにある。
【０００７】
【課題を解決するための手段】
この課題は、本発明によると、請求項１乃至９又は１０記載のによって解決される。
【０００８】
即ち、高抵抗層が設けられており、該高抵抗層は、セラミック層上の第１の主面上で上側金属層に当接されており、高抵抗層は、下側金属層又は当該下側金属層と導電接続された導電体に当接されており、高抵抗層は、上側金属層と下側金属層との間に３ｋＶ以上の作動電圧を印加するのに十分に小さな導電率を有していることにより解決される。
【０００９】
第１の主面上の上側金属層の縁部に導電体が設けられており、該導電体は、上側金属層からの間隔が大きくなるとセラミック層からの間隔が大きくなるように成形されていることにより解決される。
【００１０】
セラミック層の第１の主面上に、上側金属層に対して間隔を置いて設けられた縁部金属化部が設けられており、縁部金属化部は、フィールド出口領域を形成するために上側金属層を環状に囲繞して、下側金属層と低抵抗接続されていることにより解決される。
【００１１】
【発明の実施の形態】
第２の金属層が設けられているセラミック層を有している本発明の基板では、上側金属層の縁部に続いてセラミック層の上面に、金属層の縁部での電界強度の値を制限する手段が設けられている。この手段は、この位置で高い電界強度が生起（基板に形成された高電力モジュールを損なうことがある）するのを阻止するために設けられている。従って、本発明によると、セラミック層の上面の電位が均等に分布されるようにすることができる。その種の電位補償は、例えば、セラミック層の上面での十分に高い抵抗で十分に薄い導電層（この導電層により、上側金属層の縁部が下側金属層と高抵抗により接続される）によって構成される。有利には、この層は、高い電圧領域内での高速切り換え過程（典型的には６ｋＶ／μｓ〜１０ｋＶ／μｓ）の場合でも、十分な電位補償を行うことができるのに十分に導電性である。他の実施例では、上側の金属層の縁部の各側方に、当該縁部からの距離が増大するに連れて上方に向かって次第に大きく湾曲した導電体が取り付けられている。択一選択的に、セラミック層の上側面上に、上側金属層に対して離隔していて、上側金属層を囲む縁部金属化部が設けられており、その際、縁部金属化部は低抵抗で下側の金属層と接続されている。
【００１２】
【実施例】
以下、本発明の基板について、図示の実施例を用いて更に詳細に説明する。
【００１３】
図１には、本発明の基板を有する、図２の高電力モジュールの構成の一部分の横断面が示されている。基板は、例えば、Ａｌ2Ｏ3、又は、ＡｌＮであるセラミック層１、例えば、銅製の上側金属層２、並びに、例えば、同様に銅製の下側の金属層３から構成されている金属−セラミック基板である。モジュール構造体のはんだ接合部４及びベース板５は、図１には同様に図示されている。図１には単に縁部しか図示していない基板は、モジュールの製造のために有利には射出成型材６内に射出成型されてケーシング７内に設けられている。
【００１４】
図１に図示の実施例では、セラミック層１の第１の主面２１上に、上側金属層２に当接して、導電材製の高抵抗層１０が設けられている。この層１０は、上側金属層２で全体が被覆されてはいないセラミック層１の部分を覆っているようにするとよい。高抵抗層は、下側金属層３と導電接続されて、この実施例では、セラミック層の側方の縁部及び第２の主面とを、下側金属層に当接する迄被覆している。しかし、基本的には、セラミック層１の第１の主面２１上にのみ、上側金属層２の縁部に続けて、そのような高抵抗層１０を設ければ十分であり、この高抵抗層１０は、下側金属層３と導電接続されており、その際、この導電接続は、上側金属層と下側金属層との間に、高抵抗層を介して降下する電位差が印加することができるように行われている。層１０は、例えば、当該層１０の外側の縁部に設けた導電路を用いて、下側の金属層３と導電接続、即ち、短絡することができる。
【００１５】
高抵抗層１０は、有利には、上側金属層２の縁部全体に当接しており、つまり、基板の縁部の外側だけでなく、上側金属層の場合によっては複数部分間にも当接するようにしてもよい（図２の実施例に図示されている）。高抵抗層は、有利な実施例では、上側金属層２と下側金属層３との間での３ｋＶ〜１０ｋＶの範囲内の電圧Ｕの印加時に、金属層の側方縁部の電界強度の値が高々４Ｕ／ｍｍとなるように構成されている。
【００１６】
高抵抗層１０は、有利には、弱導電材である。これは、例えば、酸化過程によって特定の抵抗に調整することができる薄金属層によって形成される。そのために、殊にＣｒＮｉが特に適している。金属の代わりに、導電ドーピングされたアモルファスシリコンを使用してもよく、このアモルファスシリコンの導電率は、ドーピング濃度によって容易に適切に調整することができる（典型的には、１０5Ωｃｍの特殊な抵抗）。これは、殊に、十分な電気絶縁が必要であると同時に、切り換え過程で高速に電位平衡を達成して、短時間で高い電圧に上昇することが要求されている場合に行われる。アモルファス炭化物ａ−Ｃ：Ｈの析出も可能であり、この導電率は、ホウ素、窒素、又は、錫のドーピングを用いて所期のように調整することができる。個別の層１０を堆積する代わりに、セラミック層１の層部分を少なくとも当該セラミック層１の第１の主面２１に例えばＴｉインプランテーションを用いて導電ドーピングすると十分である。
【００１７】
図４には、別の実施例の横断面図が示されており、その内、セラミック層１及び上側金属層２が図示されている。この際、縁部金属化部２０が設けられており、この縁部金属化部２０は、上側金属層２を囲むように環状に、当該上側金属層２に対して間隔を置いてセラミック層１の第１の主面２１上に堆積されている。縁部金属化部２０は、下側金属層３と導電接続されており、その結果、縁部金属化部２０は、下側金属層３の電位となる。上側金属層２と、この縁部金属化部２０との間には、セラミック層１の第１の主面２１上に、高抵抗層が内部高抵抗層１７として設けられている。上側金属層２が複数部分に分解されている場合、内部高抵抗層１７は、有利には、当該部分の縁部全体に当接している。内部高抵抗層１７は、図１を用いて既述した実施例の高抵抗層に相応して構成するとよい。縁部金属化部２０とセラミック層の側方縁部２３との間外側導電層１８は、フィールドプレートの形式で付加的に設けるとよい。上側金属層と下側金属層との間に作動電圧が印加された場合の等電位面の典型的な経過特性は、図示の等電位線１９によって図示されている。
【００１８】
図５の実施例では、上側金属層２が設けられた、セラミック層１の第１の主面２１上の、上側金属層２の縁部に、導電体８が設けられている。この導電体８は、上側金属層２の縁部に導電接続されていて、上側金属層２からの距離が増大するに連れて、セラミック層１からの距離が増大する。この導電体は、例えば、図５に図示されたように、上の方に向かって湾曲された形状を有するようにするとよい。この導電体は、上側金属層２の縁部の等電位面に影響する。と言うのは、電界は、導電体の内部で弱められるからである。
【００１９】
図６Ａ〜６Ｅには、本発明の基板の種々異なる実施例の横断面が示されている。各図には、それぞれセラミック層１、下側金属化部３並びに上側金属化部２が図示されている。上側金属層２の側縁部は、この実施例では、セラミック層１の側方境界２３から、下側金属層３の側縁部よりも広く離隔している。セラミック層１の第１の主面２１上には、縁部金属化部２０が設けられており、縁部金属化部２０は、この図では、側方境界部２３に対して、下側金属層３の側方縁部と全く同じ幅だけ離隔している。下側金属層３は、セラミック基板の側縁に至る迄幅広く堆積する必要はないが、下側金属層を外側に至る迄幅広く形成すると製造技術上の利点がある。つまり、殊に、はんだ接合部４を用いて下側金属層がベース板５上に正確に取り付けられているのを、一層良好にチェックすることができるからである。縁部金属化部２０は、上側金属層２の側縁部から離隔されており、その結果、両者の間にフィールド出口領域３０が形成される。フィールド出口領域３０は、下側金属層３乃至導電ベース板５と導電接続された縁部金属化部２０を用いてセラミック層１から（図示していない）射出成型材への電界の移行部を所定のように構成する。従って、簡単に、フィールド出口領域の縁部でのフィールド強度のピーク値を低減することができる。フィールド強度のピーク値の低減のために、縁部金属化部２０乃至上側金属層２の側方縁部の多数の構成手段が可能である。
【００２０】
図６Ａには、フィールドプレート２５ａ〜２５ｄが階段状にフィールド出口領域３０の方向に設けられている。その際、フィールドプレート２５ａ〜２５ｄは、縁部金属化部２０乃至上側金属層２と導電接続されている。図６Ａには、縁部が２重に段階付けられている。段階付けに他の数を選定してもよいことは当然である。
【００２１】
複数回段階付けられたフィールドプレートの代わりに、図６Ｂのように、電位線が最小湾曲半径となるように直径が適切に選定された線リング２５を使用することもできる。図６Ｃでは、セラミック層１からフィールド出口領域３０内への電場を均一にするために、フィールド出口領域３０内に設けられた、載置された固定板を利用することができる。固定板３１ａ〜３１ｄは、縁部金属化部２０と上側金属層２との間の第１の主面２１上に均等に相互に離隔して設けられている。固定板３１ａ〜３１ｄの個数は、図示の４つの固定板とは異なるようにしてもよい。図６ｄ及び６ｅは、載置された固定板３１ａ〜３１ｄを有する択一選択的な構造体を示し、この固定板３１ａ〜３１ｄは、その重なり領域によって強く容量性結合されている。従って、電位線を別のようにして均一にすることができる。図６ｅのフィールドプレート３２ａ〜３２ｅは、例えば、第１の主面２１上に堆積された誘電層を介して設けてもよい。
【図面の簡単な説明】
【図１】本発明の金属−セラミック基板の有利な実施例の縁部を示す図
【図２】高電力モジュールの、冒頭に説明した構成を示す図
【図３】図２の一部分の等電位面の経過特性を示す図
【図４】等電位面の経過特性を含む、本発明の基板の別の実施例の横断面図
【図５】別の実施例を示す図
【図６】Ａ〜Ｅは、種々異なる縁部金属化部を有する本発明の基板の実施例の横断面図
【符号の説明】
１ セラミック層
２ 上側金属層
３ 下側の金属層
４ はんだ接合部
５ ベース板
６ 射出成型材
７ ケーシング
１０ 高抵抗層
１７ 内部高抵抗層
１８ 外側導電層
１９ 等電位線
２０ 縁部金属化部
２３ セラミック層の側方縁部
２５ａ〜２５ｄ フィールドプレート
３０ フィールド出口領域
３１ａ〜３１ｄ 固定板
３２ａ〜３２ｅ フィールドプレート

Claims (7)

  1. 高電圧モジュール用の基板であって、
    第１の主面（２１）と当該第１の主面に対向している第２の主面（２２）とを有するセラミック層（１）と、
    前記第１の主面上の上側金属層（２）と、
    前記第２の主面上の下側金属層（３）と
    が設けられている基板において、
    導電層（１０，１７）が設けられており、該導電層（１０，１７）は、セラミック層（１）上の第１の主面（２１）上で上側金属層（２）に当接されており、
    前記導電層（１０，１７）は、前記下側金属層（３）又は当該下側金属層（３）と導電接続された導電体に当接されており、
    前記導電層（１０，１７）は、ＣｒＮｉまたはドーピングされたアモルファスシリコンまたはドーピングされたアモルファス炭素であり、前記上側金属層（２）と前記下側金属層（３）との間に３ｋＶ以上の作動電圧を印加するのに十分に小さな導電率を有していることを特徴とする基板。
  2. 導電層（１０，１７）は、
    上側金属層（２）と下側金属層（３）との間に３ｋＶ〜１０ｋＶの範囲内の電圧Ｕが印加された際、前記上側金属層（２）の側縁部での電界強度の値が、セラミック層（１）の内部に生起する電界強度の最大値の２倍以下であるように構成されている請求項１記載の基板。
  3. 導電層（１０，１７）は、
    上側金属層（２）と下側金属層（３）との間に３ｋＶ〜１０ｋＶの範囲内の電圧Ｕが印加された際、前記上側金属層（２）の側縁部での電界強度の値が４Ｖ／ｍｍ以下であるように構成されている請求項１記載の基板。
  4. 高電圧モジュール用の基板であって、
    −第１の主面（２１）と当該第１の主面（２１）に対向している第２の主面（２２）とを有するセラミック層（１）と、
    −前記第１の主面（２１）上の上側金属層（２）と、前記第２の主面（２２）上の下側金属層（３）と、
    −前記下側金属層（３）を介して前記セラミック層（１）と接続された導電ベース板（５）と
    が設けられている基板において、
    セラミック層（１）の第１の主面（２１）上に、上側金属層（２）に対して間隔を置いて縁部金属化部（２０）が配置されており、前記縁部金属化部（２０）は、前記セラミック層（１）の第１の主面（２１）上において、前記上側金属層（２）と前記縁部金属化部（２０）との間において電界を生起するフィールド出口領域（３０）を形成するために前記上側金属層（２）を環状に囲繞して、下側金属層（３）と導電接続されていることを特徴とする基板。
  5. 上側金属層（２）及び縁部金属化部（２０）のフィールド出口領域（３０）側の縁部は、横断面が円形又は少なくとも一回段階的に構成されている請求項４記載の基板。
  6. 上側金属化層（２）と縁部金属化部（２０）との容量結合のために、フィールド出口領域（３０）内には、少なくとも１つの別の金属化部（３１ａ−３１ｄ）が設けられている請求項４又は５記載の基板。
  7. フィールド出口領域（３０）内には、第１の主面（２１）上に、上側金属層（２）及び縁部金属化部（２０）に当接した、ＣｒＮｉまたはドーピングされたアモルファスシリコンまたはドーピングされたアモルファス炭素である導電層（１７）が載置されている請求項４から６迄の何れか１記載の基板。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10008572B4 (de) * 2000-02-24 2007-08-09 Infineon Technologies Ag Verbindungseinrichtung für Leistungshalbleitermodule
DE10135348A1 (de) * 2001-07-20 2003-01-30 Abb Research Ltd Halbleitermodule, Aufbauten für Halbleiterelemente bzw. Halbleitermodule mit erhöhter Spannungsfestigkeit sowie ein Verfahren zur Herstellung derselben
DE10139287A1 (de) * 2001-08-09 2003-03-13 Bombardier Transp Gmbh Halbleitermodul
DE102005037522A1 (de) * 2005-08-09 2007-02-15 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit wannenförmigem Grundkörper
US8154114B2 (en) * 2007-08-06 2012-04-10 Infineon Technologies Ag Power semiconductor module
US8018047B2 (en) * 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
DE102008026347B4 (de) * 2008-05-31 2010-08-19 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Anordnung mit einem Substrat und einem Grundkörper
EP2337070A1 (en) 2009-12-17 2011-06-22 ABB Technology AG Electronic device with non-linear resistive field grading and method for its manufacturing
FR2975528B1 (fr) 2011-05-17 2014-02-28 Alstom Transport Sa Dispositif d'isolation electrique d'un plan conducteur presentant un premier potentiel electrique par rapport a un deuxieme potentiel, comprenant des moyens de diminution de la valeur du champ electrostatique en un point du bord peripherique du plan conducteur
DE102012210306B4 (de) 2012-06-19 2017-10-05 Semikron Elektronik Gmbh & Co. Kg Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement
EP3279935B1 (en) 2016-08-02 2019-01-02 ABB Schweiz AG Power semiconductor module
DE102016214741B4 (de) * 2016-08-09 2022-05-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Aufbau für mindestens einen mit elektronischen und/oder elektrischen Bauelementen bestückten Träger
JP6965706B2 (ja) 2017-11-29 2021-11-10 三菱電機株式会社 半導体モジュール、その製造方法及び電力変換装置
KR102312085B1 (ko) * 2019-11-08 2021-10-13 제엠제코(주) 방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지
DE102021115845A1 (de) 2021-06-18 2022-12-22 Rolls-Royce Deutschland Ltd & Co Kg Leiterplattenanordnung

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4854871A (ja) * 1971-11-01 1973-08-01
US4580156A (en) * 1983-12-30 1986-04-01 At&T Bell Laboratories Structured resistive field shields for low-leakage high voltage devices
USH665H (en) * 1987-10-19 1989-08-01 Bell Telephone Laboratories, Incorporated Resistive field shields for high voltage devices
US5382825A (en) * 1993-01-07 1995-01-17 Harris Corporation Spiral edge passivation structure for semiconductor devices
DE4317215A1 (de) * 1993-05-24 1994-12-01 Abb Research Ltd Hochspannungsbauelement
JP2913247B2 (ja) * 1993-08-11 1999-06-28 株式会社日立製作所 パワー半導体モジュール及び車両用インバータ装置
JPH08186193A (ja) * 1994-12-28 1996-07-16 Hitachi Ltd 回路基板及びそれを用いた半導体装置
JPH08125071A (ja) * 1994-10-25 1996-05-17 Fuji Electric Co Ltd 半導体装置
DE19531369A1 (de) * 1995-08-25 1997-02-27 Siemens Ag Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluß
JP3491414B2 (ja) * 1995-11-08 2004-01-26 三菱電機株式会社 回路基板
JP3512977B2 (ja) * 1996-08-27 2004-03-31 同和鉱業株式会社 高信頼性半導体用基板
DE19700963C2 (de) * 1997-01-14 2000-12-21 Telefunken Microelectron Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung
US6124635A (en) * 1997-03-21 2000-09-26 Honda Giken Kogyo Kabushiki Kaisha Functionally gradient integrated metal-ceramic member and semiconductor circuit substrate application thereof
KR100248115B1 (ko) * 1997-05-20 2000-03-15 김덕중 필드 플레이트를 채용한 전력용 반도체소자 및 그 제조방법
US6157076A (en) * 1997-06-30 2000-12-05 Intersil Corporation Hermetic thin pack semiconductor device
EP1135808B1 (de) * 1998-10-23 2006-05-03 Infineon Technologies AG Leistungshalbleiter und herstellungsverfahren

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