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JP4983906B2 - 電子部品内蔵モジュール - Google Patents

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JP4983906B2
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Description

本発明は、基板の内部に電子部品が埋め込まれた（内蔵された）電子部品内蔵モジュールに関する。
近年、電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、コンデンサ（キャパシタ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。
かかる要求に応えるべく、例えば、特許文献１には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。
特開２００４−６３６７６号公報
このような構造の電源回路としてのマイクロコンバータでは、その電源回路を構成する電子部品の低電圧化、高電流化及び高周波数化も進んできており、また、構造的にも、モジュールの更なる小型化に伴う配置の制約や機械的強度を確保する必要が生じてきている。その結果、上記特許文献１に開示されたようなマイクロコンバータの構造では、各種の信号ラインを構成する種々の配線パターン（導体）が近接して形成されており、このように導体間の距離が非常に短い場合には、それらの導体間に一種の静電結合である容量結合（容量カップリング）による等価的なコンデンサ（キャパシタ）が形成されてしまう。こうなると、各種信号ラインを通過するそれぞれの信号には、かかる容量結合に起因する高周波ノイズ成分が含まれることになる。このようにして等価的に生じ得る容量結合は、電源回路やその制御回路の誤動作、機能障害、及び性能劣化を引き起こす原因となり得る。
例えば、電圧変換を行う電源回路では、一般に、基準電圧を一定に維持するため、入力電圧に対する出力電圧（スイッチングされた高周波電圧を平滑化した後の電圧）を制御回路にフィードバックする、フィードバック用の信号ラインが形成されている。かかるフィードバック用の信号ラインと、電源回路を駆動する駆動用の信号ラインとが近接して形成されている場合には、これらの種類の異なる信号ライン間の距離が短いことから、各種信号ラインは、上述した容量結合の影響を非常に受け易くなる（容量結合を介してノイズが侵入し易くなる）。そのため、フィードバック信号に乱れが生じ、電源回路の基準電圧を一定に保つことが困難となり、所望の正確な電圧変換を行い難くなる（すなわち、電源回路の誤動作を引き起こす）傾向にある。より一般化して言えば、フィードバック用の信号ラインが、その周辺に形成された駆動用の信号ラインと容量結合することにより、フィードバック信号を含む各種信号の純度の劣化を誘引する大きな要因の一つとなってしまう。
そこで、本発明は、かかる事情に鑑みてなされたものであり、各種信号ラインが近接して形成されることによって生じ得る容量結合に起因し、且つ、各種信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電子部品内蔵モジュールを提供することを目的とする。
上記課題を解決するために、本発明による電子部品内蔵モジュールは、第１電子部品が内蔵された基板と、基板上に載置された第２電子部品とを有するものであって、基板には、第２電子部品を経由して電子部品内蔵モジュールから出力される出力信号を監視するフィードバック用の信号ラインと、第２電子部品に接続されるスイッチング用の信号ラインとが設けられており、これらの信号ライン、すなわち、フィードバック用の信号ライン及びスイッチング用の信号ラインは、それぞれ、基板の面方向において、互いに遠ざかる方向に（離間していくように）延在する部位を有する。換言すれば、フィードバック用の信号ライン及びスイッチング用の信号ラインの少なくもいずれか一方は、その少なくとも一部の部位において、他方から遠ざかるように延びている。或いは、フィードバック用の信号ライン及びスイッチング用の信号ラインが、互いに平行に延在しない部位を含んでいると表現してもよい。
上記構成においては、基板の面方向（基板を垂直方向から視認したときの平面視；以下同様）、フィードバック用の信号ライン及びスイッチング用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有しているので、少なくともそれらの部位においては、フィードバック用の信号ラインがスイッチング用の信号ラインから遠ざけられる。よって、スイッチング用の信号ラインを通過する信号（スイッチング信号）にノイズ（高周波ノイズ及び／又は高調波ノイズ）成分が含まれており、そのノイズが両信号ラインの容量結合を介してフィードバック用の信号ラインに侵入（伝達）又は入射しようとしても、その容量結合の形成が防止（阻止、回避）され、又は、その容量結合の大きさが低減されるので、スイッチング用の信号ラインからフィードバック用の信号ラインへ入射し得るノイズが抑止又は遮断され易くなる。
言い換えると、信号ライン同士の間隔が大きくなることにより、容量結合を形成する等価的な（仮想的な）キャパシタの電極間距離が大きくなるので、容量結合が形成され難くなったり、その容量が低減されたりするので、その容量結合を介して侵入又は入射し得るノイズが低減又は軽減される。これにより、信頼性つまり純度の高いフィードバック信号が確保され、電子部品内蔵基板（延いては電子部品内蔵モジュール）が多層且つ複雑な配線構造を有している場合でも、その複雑な信号経路を辿る信号伝送を安定して行い得る。
なお、本明細書において、「電子部品内蔵基板」とは、第１電子部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む概念であり、その「第１電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置といった能動部品、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように、動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。また、「電子部品内蔵基板」に搭載されて「電子部品内蔵モジュール」の一部を構成する「第２電子部品」の種類も特に制限されず、本発明では、「第２電子部品」が上述したインダクタ等の電磁波（ノイズ）の発生源である受動部品であり、特に高速でスイッチングされるものの場合に特に有効である。
また、基板には、電子部品内蔵モジュールに入力される入力電圧用の信号ラインが設けられており、フィードバック用の信号ライン及び入力電圧用の信号ラインは、それぞれ、基板の面方向において、互いに遠ざかる方向に延在する部位を有する。換言すれば、フィードバック用の信号ライン及び入力電圧用の信号ラインの少なくもいずれか一方は、その少なくとも一部の部位において、他方から遠ざかるように延びている。
上記構成においては、基板の面方向において（基板を平面視した場合に）、フィードバック用の信号ライン及び入力電圧用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有しているので、少なくともそれらの部位においては、フィードバック用の信号ラインが、入力電圧用の信号ラインからも遠ざけられる。したがって、入力電圧用の信号ラインを通過する信号（入力電圧信号）にノイズ（高周波ノイズ及び／又は高調波ノイズ）成分が含まれており、そのノイズが両信号ラインの容量結合を介してフィードバック用の信号ラインに侵入又は入射しようとしても、その容量結合の形成が防止され、又は、その容量結合の大きさが低減されるので、入力電圧用の信号ラインからフィードバック用の信号ラインへ入射し得るノイズが抑止又は遮断され易くなり、その結果、純度の高いフィードバック信号が一層確保される。
また、基板には、フィードバック用の信号ラインと第２電子部品との間に、所定の接地電位に接続された第１グラウンド層を形成することが好ましい。
このように構成することにより、第１グラウンド層が、フィードバック用の信号ラインを第２電子部品から覆い隠す（カバーする）ように敷設されるので、第２電子部品（例えば、インダクタ）から磁束が漏出（かかる漏れ磁束は、高周波ノイズ成分となって電源回路に影響を与える）したとしても、第１グラウンド層が、そのようなフィードバック用の信号ラインに外部から入射し得る電磁波に対する電磁波シールドとして機能する。これにより、フィードバック用の信号ラインは、第２電子部品から発生する漏れ磁束に起因するノイズの影響を受けることもなく、安定な動作が確保される。また、フィードバック用の信号ラインが、スイッチング用の信号ライン等の他の信号ラインからも覆い隠される（カバーされる）ように、接地された第１グラウンド層が形成されていれば、フィードバック用の信号ラインと、スイッチング用の信号ライン等の他の信号ラインとの相互干渉や容量結合が防止されるので、その容量結合に起因するノイズを、より有効に抑制且つ遮断することができる。
より具体的には、第１グラウンド層は、基板の面方向において、第１電子部品の実装領域を覆い、且つ、第１電子部品の実装領域よりも大きい面積を有するように形成されると、電磁波シールドとしての機能がより高められるので、好適である。
さらにまた、基板には、スイッチング用の信号ラインに近接して、所定の接地電位に接続された第２グラウンド層を形成することが好ましい。このように構成すれば、第２グラウンド層を、スイッチング用の信号ラインと、他の信号ラインであるフィードバック用の信号ラインとの間に介在させ易くなる。或いは、第２グラウンド層がスイッチング用の信号ラインに近接しているので、スイッチング用の信号ライン及びフィードバック用の信号ラインのうちの一方が他方から覆い隠され易くなる。よって、スイッチング用の信号ラインとフィードバック用の信号ラインとの相互干渉や容量結合が更に一層防止されるので、その容量結合に起因するノイズを、より有効に抑制且つ遮断することができる。
また、第２グラウンド層も、フィードバック用の信号ラインに外部から入射し得る電磁波に対する電磁波シールドとして機能し得るため、フィードバック用の信号ラインを通過する信号の安定化が一層図られる。さらに、高い周波数（高速）でスイッチング制御を行う回路においては、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いのに対し、かかる第２グラウンド層を設けることにより、そのようなタイミングで発生し易いノイズの発生が抑制される。これらの観点において、第２グラウンド層は、フィードバック用の信号ラインが形成された層と同層に設けられていることが更に有効である。
また、フィードバック用の信号ラインは、スイッチング用の信号ライン及び入力電圧用の信号ラインの少なくともいずれか一方を、基板の面方向において、横断するように延在する部位を含んで形成される。このように構成することにより、スイッチング用の信号ライン及び入力電圧用の信号ラインが、フィードバック用の信号ラインの形成された層と同層に、且つ、フィードバック用の信号ラインと近接して形成される場合であっても、スイッチング用の信号ライン及び入力電圧用の信号ラインのそれぞれと、フィードバック用の信号ラインとが平行にならない部位が必ず存在する。よって、かかる部位では、フィードバック用の信号ラインと他の信号ラインとの容量結合が極めて生じ難い。したがって、スイッチング用の信号ライン及び入力電圧用の信号ラインのそれぞれからのノイズが、容量結合を介してフィードバック用の信号ラインへ侵入又は入射することが、より一層有効に抑制され得る。
また、第１電子部品は、その第１電子部品の出力端子が、第２電子部品とは反対側を向く（いわゆるフェイスダウンとなる）ように配置されると、第１電子部品の出力端子が第２電子部品側を向くように配置された場合に比して、第１電子部品の出力端子を第２電子部品からより離間させることができ、構造的に、第１電子部品の周辺に位置し得る信号ラインもまた第２電子部品から比較的遠方に遠ざけられる。よって、第２電子部品からの漏れ磁束に起因するノイズがフィードバック用の信号ラインに結合することに起因するノイズを一層抑制且つ遮断し得る。
本発明の電子部品内蔵モジュールによれば、基板の面方向において、フィードバック用の信号ライン及びスイッチング用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有するので、フィードバック用の信号ラインとスイッチング用の信号ラインとが、たとえ近接して形成されていたとしても、それらの信号ライン間で容量結合が形成されることを阻止、又は、その容量結合の大きさを低減することができるので、かかる容量結合を介してフィードバック用の信号ラインに入射し得るノイズを抑制又は遮断することが可能となり、これにより、電子部品内蔵モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。
本発明による電子部品内蔵モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図である。 図１に示すＤＣＤＣコンバータ１の等価回路図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 電子部品内蔵基板２を製造する手順の一例を示す工程図である。 本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。 図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線図である。 図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線図である。 図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図である。 図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図である。 図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
図１は、本発明による電子部品内蔵モジュールの好適な一実施形態であるＤＣＤＣコンバータ１（電子部品内蔵モジュール）の構造を概略的に示す断面図であり、図２は、ＤＣＤＣコンバータ１の等価回路図である。
ＤＣＤＣコンバータ１は、電子部品内蔵基板２（基板）と、接合部８１を介して電子部品内蔵基板２の接合領域（電極パッド）６１，６２に接続された例えばインダクタ８（第２電子部品：受動部品）とから構成されるものであり、電子部品内蔵基板２には、例えばＩＣチップ７（第１電子部品：能動部品）が内蔵されている。なお、電子部品内蔵基板２上には、インダクタ８の他にコンデンサ（キャパシタ）等の受動部品が更に載置されていてもよく、図１においては、ＤＣＤＣコンバータ１を構成する受動部品のうち、インダクタ８のみを電子部品内蔵基板２上に載置している状態を示している。
ＩＣチップ７は、図２の等価回路図に示されるように、入力電圧ＶINに対してスイッチング制御を行い所望の出力電圧ＶOUTを出力させる制御回路Ｃと、実際のスイッチング動作を担うスイッチ回路Ｓ１，Ｓ２とから構成されている。なお、図２の等価回路図は、図１に示す電子部品内蔵基板２上に、インダクタ８（図２では、Ｌと記載）の他にコンデンサ（キャパシタ）Ｃ１，Ｃ２の受動部品が更に載置されている状態を示している。
ＤＣＤＣコンバータ１においては、最下層から第１絶縁層４１、第２絶縁層４２、第３絶縁層４３、第４絶縁層４４、及び第５絶縁層４５と、第１配線層３１、第２配線層３２、第３配線層３３、及び第４配線層３４とが順次積層されており、第３絶縁層４３の内部の所定位置にＩＣチップ７が埋設されている。最下層である第１絶縁層４１には、外部素子と電気的に接続するために、少なくとも３つの各種出力端子２１〜２３（例えば、ＢＧＡ：Ball Grid Array、いわゆるユーザ端子）が形成されており、それらは、ＤＣＤＣコンバータ１に電圧を印加する入力電圧端子２１、ＤＣＤＣコンバータ１から任意の電圧を出力する出力電圧端子２２、接地電位（グラウンド；例えば０Ｖ電圧）に接地されるグラウンド（ＧＮＤ）端子２３から構成されている。
なお、図１は、入力電圧端子２１、及び、グラウンド端子２３側の断面から、紙面奥側に出力電圧端子２２が視認される状態を示す。
本実施形態のＩＣチップ７も、各第１配線層３１〜第４配線層３４と電気的に接続するために最下層側に各出力端子が設けられており（内部電極、バンプ、ランド等）、これらの出力端子は、ＤＣＤＣコンバータ１の電子部品内蔵基板２の最下層に形成された、少なくとも３つの各種出力端子２１〜２３に接続される少なくとも３つの出力端子、すなわち、入力電圧端子７１（入力電圧用の端子）、入力電圧に対してスイッチング制御を行うスイッチ（ＳＷ）端子７２（スイッチング用の端子）、グラウンド（ＧＮＤ）端子７３（グラウンド用の端子）に加え、インダクタ８とキャパシタＣ２（図２参照：上述のとおり図１には示していない）によって平滑された出力電圧を監視し出力電圧が予め設定された基準電圧内となるように制御するフィードバック（ＦＢ）端子７４（フィードバック用の端子）から構成されている。
このように、ＩＣチップ７は、それらの端子７１〜７４が電子部品内蔵基板２の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、入力電圧端子７１とスイッチ端子７２、及びグラウンド端子７３とフィードバック端子７４が、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子７１、及び、グラウンド端子７３のみを示した。
また、ＩＣチップ７のフィードバック端子７４に対応する電子部品内蔵基板２の出力端子は形成されていない。これは、ＩＣチップ７のフィードバック端子７４は、平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板２の出力電圧端子２２と接続させれば、その機能が果たされることによる。
以上のとおり、図１は、ＩＣチップ７を略中央で破断し、ＩＣチップ７の一方側から平面視した場合の断面図を示しており、ＩＣチップ７における片側一列の出力端子である、入力電圧端子７１、及びグラウンド端子７３の配線導体を介して、それぞれ、電子部品内蔵基板２の片側一列の入力電圧端子２１、及びグラウンド端子２３と電気的に接続されている構成を示す。このように、電子部品内蔵基板２に形成された外部出力用の各種出力端子２１〜２３とＩＣチップ７の各種端子７１〜７４との対応関係は、以上説明したとおりである。
また、ＩＣチップ７の各種端子７１〜７４が電子部品内蔵基板２の内部において接続される構造は、次のとおりである。すなわち、ＩＣチップ７の入力電圧端子７１は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された入力電圧端子２１に接続される。また、ＩＣチップ７の入力電圧端子７１は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６３を介してキャパシタＣ１と接続される。
ＩＣチップ７のスイッチ端子７２は、ビア導体９５を介して第２配線層３２に接続され、さらに、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６２を介してインダクタ８と接続される。
ＩＣチップ７のグラウンド端子７３は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１、及び電子部品内蔵基板２に形成されたグラウンド端子２３に接続される。また、ＩＣチップ７のグラウンド端子７３は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６４，６６を介してキャパシタＣ１，Ｃ２に接続される。
ＩＣチップ７のフィードバック端子７４は、ビア導体９５を介して第２配線層３２に接続され、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された出力電圧端子２２に接続される。また、ＩＣチップ７のフィードバック端子７４は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６１を介してインダクタ８に接続され、ビア導体９５，９３，９４、及び接合領域である電極パッド６５を介してキャパシタＣ２に接続される。
図３乃至図１３は、ＤＣＤＣコンバータ１の半導体内蔵基板２を製造する手順の一例を示す工程図（プロセスフロー図）である。
まず、両面ＣＣＬ（Copper Clad Laminate）である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第３配線層３３及び第４配線層３４が形成されたコア基板３を準備する（図３）。
次いで、そのコア基板３の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第３絶縁層４３を積層し、ＲＣＣ（Resin Coated Copper）構造を形成する（図４）。
そして、未硬化状態の第３絶縁層４３上にＩＣチップ７をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って第３絶縁層４３内にＩＣチップ７を埋め込み、第３絶縁層４３を硬化させる。次に、第３絶縁層４３上に銅箔を重ねて形成された第２配線層３２の不要部分をエッチング等によって除去した後、第２配線層３２を除去した箇所に、公知の方法でビアホール９３Ｈ，９５Ｈを穿設し、ビアホール９３Ｈの底部に第３配線層３３を露出させ、且つ、ビアホール９５Ｈの底部にＩＣチップ７の各端子７１〜７４（図示においては、入力電圧端子７１、及びグラウンド端子７３の２つの端子のみ示す）を露出させる（図６）。
それから、ビアホール９３Ｈ，９５Ｈが形成されたコア基板３上に銅等のめっきを施し、第２配線層３２と第３配線層３３、及び、第２配線層とＩＣチップ７の各端子７１〜７４を、それぞれ、ビア導体９３，９５により接続する（図７）。
次に、第２配線層３２をエッチング等によりパターニングして第２配線層３２の配線パターンを形成させる（図８）。次いで、第２配線層３２上及びビアホール９３Ｈ，９５Ｈの内部に樹脂を充填して未硬化状態の第２絶縁層４２を形成し、更にその上に銅箔等を積層して第１配線層３１を形成した後、熱プレス等により基板全体を押圧することによって、第２絶縁層４２を硬化させると同時に、積層される各第１配線層３１〜第４配線層３４及び各第２絶縁層４２〜第４絶縁層４４、並びにＩＣチップ７間の密着性を高める（図９）。
その後、その状態での最外両層である第１配線層３１及び第４配線層３４の不要部分をエッチング等によって除去して、ビアホール９２Ｈ，９４Ｈを穿設し、それらの底部に、それぞれ、第２配線層３２及び第３配線層３３を露出させる（図１０）。
次いで、ビアホール９２Ｈ，９４Ｈの内部、並びに、第１配線層３１上及び第４配線層３４上に銅めっきを施して、第１配線層３１と第２配線層３２、及び第３配線層３３と第４配線層３４を、それぞれ、ビア導体９２、９４に接続する（図１１）。次いで、第１配線層３１及び第４配線層３４をエッチング等によりパターニングして配線パターンを形成する（図１２）。
そして、第１配線層３１及び第４配線層３４の配線パターン上、及び、それらの配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第１絶縁層４１及び第５絶縁層４５を形成させることにより、電子部品内蔵基板２を得る（図１３）。それから、この電子部品内蔵基板２を反転させ上下を逆さまにした状態で、その上にインダクタ８及びキャパシタ等の受動部品を載置して接続することにより、ＤＣＤＣコンバータ１を完成させる。
このように形成された電子部品内蔵基板２を配線層３１〜３４ごとに接地側（インダクタ８の反対側）から平面視したときの配線構造を、図１４から図１９を参照しながら具体的に説明する。まず、図１４は、本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。また、図１５は、図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線構造図（Ｉ−Ｉ線断面図）である。
第１配線層３１には、入力電圧用の配線パターン３１Ｖｉ、グラウンド（接地）用の配線パターン３１Ｇ、及び、出力電圧用の配線パターン３１Ｖｏが形成される。また、第１配線層３１には、外部素子と電気的に接続するために出力端子が形成されており、入力電圧端子２１、出力電圧端子２２、及びグラウンド端子２３を有している。さらに、積層される第２配線層３２と接続するために、入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成されている。また、第１配線層３１に形成されるグラウンド用の配線パターン３１Ｇは、２つのグラウンド用のビア９２Ｇ、及び電子部品内蔵基板２に形成されたグラウンド端子２３を一体に接続する。上記各種の配線パターン３１Ｖｉ，Ｖｏ，Ｇは、各種出力端子２１〜２３と、各種出力端子２１〜２３に対応する各ビア導体９２とを接続している。
図１６は、図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線構造図（ＩＩ−ＩＩ線断面図）である。第２配線層３２には、２つの入力電圧用の配線パターン３２Ｖｉ（駆動用の信号ライン）、グラウンド（接地）用の配線パターン３２Ｇ（駆動用の信号ライン）、スイッチング用の配線パターン３２Ｓ（スイッチング用の信号ライン）、出力電圧用の配線パターン３２Ｖｏ（駆動用の信号ライン）、及びフィードバック用の配線パターン３２Ｆ（フィードバック用の信号ライン）が形成される。
また、第２配線層３２には、上述の第１配線層３１と接続するために入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成され、第３配線層３３と接続するために２つの入力電圧用のビア導体９２Ｖｉ、２つの出力電圧用のビア導体９３Ｖｏ、２つのスイッチング用のビア導体９３Ｓ、及び２つのグラウンド用のビア導体９３Ｇが形成される。また、ＩＣチップ７の各端子７１〜７４に接続される各種ビア導体９５Ｖｉ，９５Ｇ，９５Ｆ，９５Ｓが形成される。
入力電圧用の配線パターン３２Ｖｉの両端は、入力電圧用のビア導体９２Ｖｉ，９３Ｖｉ又は入力電圧用のビア導体９３Ｖｉ，ＩＣチップ７の入力電圧端子７１に接続されるビア導体９５Ｖｉに接続され、出力電圧用の配線パターン３２Ｖｏの両端は、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏに接続される。また、スイッチング用の配線パターン３２Ｓは、ＩＣチップ７のスイッチ端子７２に接続されるビア導体９５Ｓ、及びスイッチング用のビア導体９３Ｓが一体に接続される。また、グラウンド用の配線パターン３２Ｇは、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９３Ｇが一体に接続される。
ここで、フィードバック用の配線パターン３２Ｆは、フィードバック端子７４、ビア導体９５Ｆ、及び出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏに接続される。
そして、フィードバック用の配線パターン３２Ｆは、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉ及びスイッチング用の配線パターン３２Ｓの、何れの配線パターンとも平行しない部位を有するように形成され、好ましくは、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉ及びスイッチング用の配線パターン３２Ｓが延在する方向を横断（縦断）するように形成される。より具体的には、フィードバック用の配線パターン３２Ｆは、基板２の面方向において、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉとスイッチング用の配線パターン３２Ｓとの間に形成されており、且つ、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉとスイッチング用の配線パターン３２Ｓのそれぞれから遠ざかるように延在している。
本実施形態（図１６）では、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の長辺に沿って端子７１，７３と端子７２，７４との間を横断するように、且つ、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉ及びスイッチング用の配線パターン３２Ｓが延在する方向を横断するように形成されている。換言すると、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の略中央を通るように形成され、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉ及びスイッチング用の配線パターン３２Ｓに対して略直交する方向に延在するように設けられている。
一般に、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉには入力電圧信号が直接送通され、スイッチング用の配線パターン３２Ｓにはスイッチング信号が直接送通されるため、両配線パターン３２Ｖｉ，３２Ｖｉ，３２Ｓには、ノイズ（高周波成分及び／又は高調波成分）がのり易い（含み易い）。しかしながら、このように、電子部品内蔵基板２の面方向において、フィードバック用の配線パターン３２Ｆを中心として、入力電圧用の配線パターン３２Ｖｉ、及び、スイッチング用の配線パターン３２Ｓのそれぞれを左右に形成し、且つ、フィードバック用の配線パターン３２Ｆを、入力電圧用の配線パターン３２Ｖｉ、及びスイッチング用の配線パターン３２Ｓのそれぞれに対して遠ざかる方向に延在させて形成することにより、各配線パターン３２Ｆ，３２Ｖｉ，３２Ｓ間の相互干渉を回避でき、結果として、各種信号ライン間の有意な容量結合の形成が防止され、或いは、容量結合の大きさが効果的に低減される。これにより、フィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断することが可能となり、より一層安定化させることができる。
また、フィードバック用の配線パターン３２Ｆは、その少なくとも一部が、電子部品内蔵基板２を平面視した状態において、ＩＣチップ７の載置領域（実装領域）Ａ７の外周（外枠）よりも内側に形成される。換言すれば、フィードバック用の配線パターン３２Ｆの少なくとも一部は、ＩＣチップ７の載置下であって、電子部品内蔵基板２を平面視した状態で（電子部品内蔵基板２の面方向において）ＩＣチップ７と重なり合うように形成される。
また、フィードバック用の配線パターン３２Ｆが、インダクタ８から発生する漏れ磁束と略直交するように形成されているので、電子部品内蔵基板２は、フィードバック用の配線パターン３２Ｆに対するインダクタ８から発生する漏れ磁束の影響を最も受け難くさせることができる。特にフィードバック用の配線パターン３２Ｆがインダクタ８の端子間を結ぶ方向と同じ方向に延在し、インダクタ８の内部構造が電子部品内蔵基板２の上方に巻回方向を有するソレノイド型コイルであった場合には、より有効に働く技術である。
また、フィードバック用の配線パターン３２Ｆの近くに、好ましくは、フィードバック用の配線パターン３２Ｆの少なくとも一部を取り囲むように、グラウンド用の配線パターン３２Ｇが形成される。グラウンド用の配線パターン３２Ｇは、基板２の両端部であってＩＣチップ７の側端部に形成されるグラウンド用のビア導体９３Ｇ，９３Ｇ、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９２Ｇが一体に形成されるグラウンド層（第２グラウンド層）を画成する。本実施形態（図１６）では、グラウンド用の配線パターン３２Ｇは、フィードバック用の配線パターン３２Ｆの周囲の他、スイッチング用の配線パターン３２Ｓの周囲にも形成される。
このように第２配線層３２にグラウンド層を形成することにより、第２配線層３２は、直接、所定の接地電位（グラウンド）と接続されるため、第２配線層３２から所定の接地電位までの最短経路が形成される。これにより、接地経路におけるインピーダンス値を低減することができる。その上、このようなグラウンド層は、フィードバック用の配線パターン３２Ｆの周囲に形成されるため、そのフィードバック用の信号ラインである配線パターン３２Ｆを通過するフィードバック信号がより安定し、電源回路の動作を一層安定化させることができる。さらに、制御回路Ｃにおいては、高い周波数でスイッチングの制御を行っていることから、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いが、かかるグラウンド層を設けることにより、そのようなタイミングで発生し易いノイズの発生をも防止することができる。
また、フィードバック用の配線パターン３２Ｆは、インダクタ８から離間した第２配線層３２に形成されており、インダクタ８からより遠方に配置されているだけではなく、第２配線層３２において、フィードバック用の配線パターン３２ＦがＩＣチップ７の載置領域内に形成されており、ＩＣチップ７の載置下に配置されることにより、ＩＣチップ７が、インダクタ８から発生する漏れ磁束を遮断する媒体（シールド体、シールド層）として機能するので、インダクタ８の漏れ磁束によって影響を受けやすいフィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて安定化させることができる。
なお、フィードバック用の配線パターン３２Ｆは、平滑後の出力電圧を監視するためだけに形成された配線であることから、電流が僅かに流れる程度の細い配線パターンであればよい。また、このように形成されるフィードバック用の配線パターン３２Ｆは、その一方端である出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏから他方端であるフィードバック端子７４に向かって電流が流れ、この電流は、インダクタ８が基板上で流れる電流の方向と反対向きに流れている。これにより、フィードバック用の配線パターン３２Ｆには、インダクタ８から発生する磁界と反対方向の磁界（反磁界）が発生するので、インダクタ８から発生する漏れ磁束を少なからず軽減することができる。
図１７は、図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の各端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図（ＩＩＩ−ＩＩＩ線断面図）である。第３絶縁層４３の内部には、ＩＣチップ７が埋設され、ＩＣチップ７の各端子７１〜７４及び第３配線層３３と接続するための各種ビア導体９３が形成される。これらの各種ビア導体９３は、ＩＣチップ７の一方側の端部に形成され、第２配線層３２に形成されたビア導体９３の略真上に設けられる。ＩＣチップ７は、インダクタ８側からより離間した側（接地側）に各端子７１〜７４が配置されるように第３絶縁層４３内部に載置されている。
図１８は、図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図（ＩＶ−ＩＶ線断面図）である。第３配線層３３には、入力電圧用の配線パターン３３Ｖｉ、グラウンド用の配線パターン３３Ｇ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成される。
グラウンド用の配線パターン３３Ｇは、第３配線層３３下に載置されるＩＣチップ７の載置領域Ａ７よりも外側に形成されたグラウンド層（第１グラウンド層）であって、本実施形態では、入力電圧用の配線パターン３３Ｖｉ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏを除く、インダクタ８の載置領域（実装領域）の略全域を覆うように形成される。
このように、前述の如く、第２配線層３２に形成させたグラウンド層に加え、インダクタ８とＩＣチップ７との間の第３配線層３３に、ＩＣチップ７を覆うように広範囲に亘るグラウンド層を形成させることにより、制御回路Ｃにおけるスイッチング制御の際に発生し易いノイズの発生をも防止することができ、その結果、第２配線層３２に形成される様々な信号ラインの相互干渉が防止され得る。また、インダクタ８の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となる。
また、第３配線層３３に形成されるグラウンド層は、入力電圧用の配線パターン３３Ｖｉと出力電圧用の配線パターン３３Ｖｏとの間に形成されることが望ましい。このように形成することにより、第３配線層３３に形成される入力側の信号ラインと出力側の信号ラインとの相互干渉をも防止することができ、制御回路Ｃの動作のみならず、電源回路全体の動作をより一層安定化させることができる。
なお、４つの入力電圧用のビア導体９３Ｖｉ，９３Ｖｉ，９４Ｖｉ，９４Ｖｉを設け、入力電圧用の配線パターン３３Ｖｉをこれら複数のビア導体と一体に接続することにより、入力側に発生する配線インピーダンスを更に低減させることができる。
図１９は、図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図（Ｖ−Ｖ線断面図）である。第４配線層３４は、入力電圧用の配線パターン３４Ｖｉ、グラウンド用の配線パターン３４Ｇ、スイッチング用の配線パターン３４Ｓ、及び出力電圧用の配線パターン３４Ｖｏから構成され、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖは、入力電圧用のビア導体９４Ｖｉ、グラウンド用のビア導体９４Ｇ、スイッチ用のビア導体９４Ｓ、出力電圧用のビア導体９４Ｖｏのそれぞれに接続される。
そして、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏ上に、電極パッド６１〜６６が設置される。各電極パッド６１〜６６は、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏの領域内であって、インダクタ８又はキャパシタＣ１，Ｃ２が載置される領域の端部よりも外側に配置されるように形成されている。そして、電極パッド６１，６２上にインダクタ８が載置され、電極パッド６３，６４上に入力側のキャパシタＣ１が載置され、電極パッド６５，６６上に出力側のキャパシタＣ２が載置されることにより、インダクタ８及びキャパシタＣ１，Ｃ２が実装されたＤＣＤＣコンバータ１を得ることができる。
以上のとおり、本実施形態によれば、電子部品内蔵基板２の面方向において、フィードバック用配線パターン３２Ｆを中心として、入力電圧用の配線パターン３２Ｖｉ及びスイッチング用の配線パターン３２Ｓのそれぞれを左右に形成し、且つ、フィードバック用の配線パターン３２Ｆが、入力電圧用の配線パターン３２Ｖｉ及びスイッチング用の配線パターン３２Ｓのそれぞれから遠ざかる方向に延在するように形成されているので、各配線パターン３２Ｆ，３２Ｖｉ，３２Ｓ間に容量結合が生じることを防止でき、或いは、たとえそのような容量結合が生じたとしても、その容量を軽減又は低減することができる。したがって、入力電圧用の配線パターン３２Ｖｉ及び／又はスイッチング用の配線パターン３２Ｓから容量結合を介してフィードバック用の配線パターン３２Ｆにノイズが侵入又は入射することを有効に抑止することが可能となり、この結果、信頼性つまり純度の高い信号伝送を行うことが可能となる。
また、フィードバック用の配線パターン３２Ｆの周囲にグラウンド用の配線パターン３２Ｇが形成されているので、フィードバック用の配線パターン３２Ｆを通過するフィードバック信号の変動を効果的に防止することができる。このようにノイズ抑止効果が高められ、且つ、フィードバック用の信号ラインの安定化を図ることができるので、電源回路の動作の安定化をより確実に実現することが可能となる。
さらに、インダクタ８とＩＣチップ７との間の第３配線層３３に、ＩＣチップ７を覆うように広範囲に亘るグラウンド層が形成されているので、制御回路Ｃにおけるスイッチング制御の際に発生し易いノイズの発生を有効に防止することができ、その結果、第２配線層３２に形成される様々な信号ラインの相互干渉を防止することができる。
なお、上述したとおり、本発明は上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において、これまでに適宜述べたとおり、様々な変形が可能である。例えば、本実施形態においては、フィードバック用の配線パターン３２Ｆが形成された層（第２配線層３２）と同層に、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉ、及びスイッチング用の配線パターン３２Ｓを形成したが、電子部品内蔵基板２を平面視した状態において、フィードバック用の配線パターン３２Ｆが、入力電圧用の配線パターン３２Ｖｉ及びスイッチング用の配線パターン３２Ｓのそれぞれから遠ざかる方向に延在するように形成されていれば、フィードバック用の配線パターン３２Ｆが形成された層と同層に、入力電圧用の配線パターン３２Ｖｉ，３２Ｖｉ、及びスイッチング用の配線パターン３２Ｓを必ずしも形成させる必要はない。
以上説明したとおり、本発明の電子部品内蔵モジュールは、インダクタ等の第２電子部品の近傍に配置されるＩＣチップ等の第１電子部品の安定な動作を確保することができ、誤動作を確実に防止することができるとともに、特にフィードバック用の信号の純度が劣化することを抑止して信頼性に優れる信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
１…ＤＣＤＣコンバータ（電子部品内蔵モジュール）、２…電子部品内蔵基板、３…コア基板、Ｃ…制御回路、Ｓ１，Ｓ２…スイッチ回路、７…ＩＣチップ（第１電子部品）、Ａ７…ＩＣチップの載置領域（実装領域）、８，Ｌ…インダクタ（第２電子部品）、Ｃ１，Ｃ２…コンデンサ（キャパシタ）、２１…電子部品内蔵基板の入力電圧端子、２２…電子部品内蔵基板の出力電圧端子、２３…電子部品内蔵基板のグラウンド出力端子、３１〜３４…配線層、３２Ｆ…フィードバック用の配線パターン（フィードバック用の信号ライン）、３２Ｖｉ…入力電圧用の配線パターン（駆動用の信号ライン）、３２Ｖｏ…出力電圧用の配線パターン、３２Ｓ…スイッチング用の配線パターン（スイッチング用の信号ライン）、３２Ｇ…グラウンド用の配線パターン（駆動用の信号ライン）、４１〜４５…絶縁層、６１〜６６…電極パッド、７１…入力電圧端子、７２…スイッチ出力端子、７３…グラウンド端子、７４…フィードバック端子、８１…接合部、９２〜９５…ビア導体、９２Ｈ〜９５Ｈ…ビアホール、ＶIN…入力電圧、ＶOUT…出力電圧。

Claims (8)

  1. 第１電子部品が内蔵された基板と、前記基板上に載置された第２電子部品と、を有する電子部品内蔵モジュールであって、
    前記基板には、前記第２電子部品を経由して当該電子部品内蔵モジュールから出力される出力信号を監視するフィードバック用の信号ラインと、前記第２電子部品に接続されるスイッチング用の信号ラインとが設けられており、
    前記フィードバック用の信号ライン及び前記スイッチング用の信号ラインは、それぞれ、前記基板の面方向において、互いに遠ざかる方向に延在する部位を有する、
    電子部品内蔵モジュール。
  2. 前記基板には、当該電子部品内蔵モジュールに入力される入力電圧用の信号ラインが設けられており、
    前記フィードバック用の信号ライン及び前記入力電圧用の信号ラインは、前記基板の面方向において、互いに遠ざかる方向に延在する部位を有する、
    請求項１記載の電子部品内蔵モジュール。
  3. 前記基板には、前記フィードバック用の信号ラインと前記第２電子部品との間に、所定の接地電位に接続された第１グラウンド層が設けられている、
    請求項１又は２記載の電子部品内蔵モジュール。
  4. 前記第１グラウンド層は、前記基板の面方向において、前記第１電子部品の実装領域を覆い、且つ、前記第１電子部品の実装領域よりも大きい面積を有するように形成される、
    請求項３記載の電子部品内蔵モジュール。
  5. 前記基板には、前記スイッチング用の信号ラインに近接して、所定の接地電位に接続された第２グラウンド層が設けられている、
    請求項１から４のいずれか１項記載の電子部品内蔵モジュール。
  6. 前記第２グラウンド層は、前記スイッチング用の信号ラインが形成された層と同層に設けられている、
    請求項５記載の電子部品内蔵モジュール。
  7. 前記フィードバック用の信号ラインは、前記スイッチング用の信号ライン及び前記入力電圧用の信号ラインの少なくともいずれか一方を、前記基板の面方向において、横断するように延在する部位を含む、
    請求項１から６のいずれか１項記載の電子部品内蔵モジュール。
  8. 前記第１電子部品は、該第１電子部品の出力端子が、前記第２電子部品とは反対側を向くように配置される、
    請求項１から７のいずれか１項記載の電子部品内蔵モジュール。
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JP6061068B2 (ja) * 2012-09-06 2017-01-18 セイコーエプソン株式会社 スイッチング回路及び医療機器
JP6020806B2 (ja) * 2012-09-06 2016-11-02 セイコーエプソン株式会社 液体噴射装置及び印刷装置
JP6291910B2 (ja) * 2014-03-03 2018-03-14 セイコーエプソン株式会社 液体吐出装置および液体吐出装置の制御方法
KR102155485B1 (ko) * 2015-09-11 2020-09-14 삼성전자 주식회사 전원공급장치 및 전자장치
JP6468379B2 (ja) * 2018-02-15 2019-02-13 セイコーエプソン株式会社 液体吐出装置、駆動回路および液体吐出装置の制御方法
JP7471845B2 (ja) * 2020-02-14 2024-04-22 キヤノン株式会社 撮像装置、レンズ鏡筒、及びプリント回路板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2682477B2 (ja) * 1994-11-16 1997-11-26 日本電気株式会社 回路部品の実装構造
JP2001291817A (ja) * 2000-04-05 2001-10-19 Sony Corp 電子回路装置および多層プリント配線板
JP4217438B2 (ja) * 2002-07-26 2009-02-04 Ｆｄｋ株式会社 マイクロコンバータ
JP4182140B2 (ja) * 2005-12-14 2008-11-19 新光電気工業株式会社 チップ内蔵基板
JP2008147573A (ja) * 2006-12-13 2008-06-26 Nec System Technologies Ltd 多層基板装置
JP5369827B2 (ja) * 2009-03-31 2013-12-18 Ｔｄｋ株式会社 電子部品内蔵モジュール

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